JP3042203B2 - スタティック型記憶回路 - Google Patents
スタティック型記憶回路Info
- Publication number
- JP3042203B2 JP3042203B2 JP4246527A JP24652792A JP3042203B2 JP 3042203 B2 JP3042203 B2 JP 3042203B2 JP 4246527 A JP4246527 A JP 4246527A JP 24652792 A JP24652792 A JP 24652792A JP 3042203 B2 JP3042203 B2 JP 3042203B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- memory cell
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタティック型記憶回
路装置のメモリセルおよび周辺回路への電源電圧の供給
に利用する。本発明はソフトエラー耐性を向上させるこ
とができるスタティック型記憶回路に関する。
路装置のメモリセルおよび周辺回路への電源電圧の供給
に利用する。本発明はソフトエラー耐性を向上させるこ
とができるスタティック型記憶回路に関する。
【０００２】
【従来の技術】従来のスタティック型記憶回路装置のメ
モリセルと周辺回路部の電源電圧は同電圧になるように
構成されていた。図５は従来のスタティック型記憶回路
の構成を示すブロック図、図６は図５に示すメモリセル
アレイ部を構成するメモリセルと一部の周辺回路を具体
的に示す図である。このようにメモリセルの負荷素子
（本例では高抵抗素子）に接続する電源電圧と周辺回路
の電源電圧とは同電圧であり、また、ディジット線１２
やワード線１１のレベルを動作時に電源電圧より高くな
るような回路構成となっているが、メモリセルの負荷素
子に接続される電源電圧は周辺回路の電源電圧とやはり
同電圧であり、微細化によりスタティック型記憶回路の
電源電圧は低下しているものの、ソフトエラーの対策と
してはメモリセル構造を変えることだけが行われてい
た。
モリセルと周辺回路部の電源電圧は同電圧になるように
構成されていた。図５は従来のスタティック型記憶回路
の構成を示すブロック図、図６は図５に示すメモリセル
アレイ部を構成するメモリセルと一部の周辺回路を具体
的に示す図である。このようにメモリセルの負荷素子
（本例では高抵抗素子）に接続する電源電圧と周辺回路
の電源電圧とは同電圧であり、また、ディジット線１２
やワード線１１のレベルを動作時に電源電圧より高くな
るような回路構成となっているが、メモリセルの負荷素
子に接続される電源電圧は周辺回路の電源電圧とやはり
同電圧であり、微細化によりスタティック型記憶回路の
電源電圧は低下しているものの、ソフトエラーの対策と
してはメモリセル構造を変えることだけが行われてい
た。
【０００３】
【発明が解決しようとする課題】このような従来のスタ
ティック型記憶回路では、メモリセルと周辺回路部の電
源電圧は同電圧であったが、デバイスの微細化に伴いホ
ットキャリア効果やＭＯＳＦＥＴ（ＭＯＳ電界効果トラ
ンジスタ）のゲート絶縁膜の経時絶縁破壊（以下ＴＤＤ
Ｂ：Time Dependent Dielectric Breakdown と略記す
る）の問題が高電圧下では顕著になってきている。この
ため微細デバイスでは、電源電圧を従来より下げて使わ
ざるを得ず、その対応としてはシステム全体の電圧を下
げるか、あるいはデバイス内部で電圧を下げる方法がと
られているが、いずれもデバイスに印加される電圧は、
低下させていることに変わりはない。
ティック型記憶回路では、メモリセルと周辺回路部の電
源電圧は同電圧であったが、デバイスの微細化に伴いホ
ットキャリア効果やＭＯＳＦＥＴ（ＭＯＳ電界効果トラ
ンジスタ）のゲート絶縁膜の経時絶縁破壊（以下ＴＤＤ
Ｂ：Time Dependent Dielectric Breakdown と略記す
る）の問題が高電圧下では顕著になってきている。この
ため微細デバイスでは、電源電圧を従来より下げて使わ
ざるを得ず、その対応としてはシステム全体の電圧を下
げるか、あるいはデバイス内部で電圧を下げる方法がと
られているが、いずれもデバイスに印加される電圧は、
低下させていることに変わりはない。
【０００４】一方、このような電源電圧の低下に伴いソ
フトエラー耐量（以下ＳＥＲ：SoftError Rate と略記
する）が悪くなり、また、メモリセルの動作マージン
（スタティックノイズマージン）が少なくなる問題が生
じ、特にＳＥＲの問題は重要である。
フトエラー耐量（以下ＳＥＲ：SoftError Rate と略記
する）が悪くなり、また、メモリセルの動作マージン
（スタティックノイズマージン）が少なくなる問題が生
じ、特にＳＥＲの問題は重要である。
【０００５】本発明はこのような問題を解決するもの
で、ソフトエラー耐性を向上させることができる装置を
提供することを目的とする。
で、ソフトエラー耐性を向上させることができる装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、一対の駆動ト
ランジスタと、この駆動トランジスタの各ゲートにワー
ド線およびディジット線間の状態を伝える２個の伝達ト
ランジスタと、前記駆動トランジスタの各出力電極に接
続された一対の負荷素子とを１個のメモリセルとしてメ
モリセルアレイ部が構成されたスタティック型記憶回路
において、前記メモリセルのデータ保持時には前記ワー
ド線およびディジット線を制御する回路には第一電源電
圧を供給し、前記負荷素子（Ｑ L ）には第一電源電圧よ
り高い第二電源電圧を供給し、前記メモリセルへのデー
タライト時および前記メモリセルからのデータリード時
には前記ワード線およびディジット線を制御する回路お
よび前記負荷素子（Ｑ L ）には第一電源電圧を供給する
ことを特徴とする。
ランジスタと、この駆動トランジスタの各ゲートにワー
ド線およびディジット線間の状態を伝える２個の伝達ト
ランジスタと、前記駆動トランジスタの各出力電極に接
続された一対の負荷素子とを１個のメモリセルとしてメ
モリセルアレイ部が構成されたスタティック型記憶回路
において、前記メモリセルのデータ保持時には前記ワー
ド線およびディジット線を制御する回路には第一電源電
圧を供給し、前記負荷素子（Ｑ L ）には第一電源電圧よ
り高い第二電源電圧を供給し、前記メモリセルへのデー
タライト時および前記メモリセルからのデータリード時
には前記ワード線およびディジット線を制御する回路お
よび前記負荷素子（Ｑ L ）には第一電源電圧を供給する
ことを特徴とする。
【０００７】なお、外部制御信号により、前記データ保
持時には第二電源電圧を、前記データライト時およびデ
ータリード時には第一電源電圧をそれぞれ選択して前記
負荷素子（Ｑ L ）に供給する電源電圧切換手段を備える
ことが望ましく、また外部制御信号により、前記データ
保持時のみ第一電源電圧を昇圧し、第二電源電圧として
前記電源電圧切換手段に与える内部昇圧手段を備えるこ
とが望ましい。
持時には第二電源電圧を、前記データライト時およびデ
ータリード時には第一電源電圧をそれぞれ選択して前記
負荷素子（Ｑ L ）に供給する電源電圧切換手段を備える
ことが望ましく、また外部制御信号により、前記データ
保持時のみ第一電源電圧を昇圧し、第二電源電圧として
前記電源電圧切換手段に与える内部昇圧手段を備えるこ
とが望ましい。
【０００８】
【作用】データ保持時に、一対の駆動トランジスタ、こ
の駆動トランジスタの各ゲートにワード線およびディジ
ット線間の状態を伝える２個の伝達トランジスタ、およ
び駆動トランジスタの各出力電極に接続された一対の負
荷素子を１個のメモリセルとするメモリアレイの前記負
荷素子に供給する電源電圧絶対値がワード線およびディ
ジット線を制御する回路に供給する電源電圧絶対値より
も大きい値になるように設定する。
の駆動トランジスタの各ゲートにワード線およびディジ
ット線間の状態を伝える２個の伝達トランジスタ、およ
び駆動トランジスタの各出力電極に接続された一対の負
荷素子を１個のメモリセルとするメモリアレイの前記負
荷素子に供給する電源電圧絶対値がワード線およびディ
ジット線を制御する回路に供給する電源電圧絶対値より
も大きい値になるように設定する。
【０００９】これにより、ソフトエラー耐圧をよくし、
メモリセルの動作マージン（スタティックノイズマージ
ン）の減少を抑えることができる。
メモリセルの動作マージン（スタティックノイズマージ
ン）の減少を抑えることができる。
【００１０】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００１１】（第一実施例）図１は本発明第一実施例に
係わる全体構成を示すブロック図、図２は本発明第一実
施例におけるメモリセルアレイ部の構成を示すブロック
図である。
係わる全体構成を示すブロック図、図２は本発明第一実
施例におけるメモリセルアレイ部の構成を示すブロック
図である。
【００１２】本発明第一実施例におけるスタティック型
記憶回路は、メモリセルアレイ部１、ロウデコーダおよ
びアドレスバッファ２、センス／スイッチおよびＣｏｌ
ｕｍｎデコーダ３、アドレスバッファ４、インプット／
アウトプットデコーダ制御部５、回路制御部６、および
内部昇圧回路７により全体が構成される。
記憶回路は、メモリセルアレイ部１、ロウデコーダおよ
びアドレスバッファ２、センス／スイッチおよびＣｏｌ
ｕｍｎデコーダ３、アドレスバッファ４、インプット／
アウトプットデコーダ制御部５、回路制御部６、および
内部昇圧回路７により全体が構成される。
【００１３】また、一対の駆動トランジスタＱD と、こ
の駆動トランジスタの各ゲートにワード線１１およびデ
ィジット線１２間の状態を伝える２個の伝達トランジス
タＱT と、駆動トランジスタＱD の各出力電極に接続さ
れた一対の負荷素子ＱL とを１個のメモリセル１０とし
てメモリセルアレイ部１が構成され、負荷素子ＱL に供
給する電源電圧絶対値が少なくともデータ保持時にはワ
ード線１１およびディジット線１２を制御する回路に供
給する電源電圧絶対値より大きい値に設定される。駆動
トランジスタＱD のゲート絶縁膜はメモリセル１０以外
のトランジスタ素子のゲート絶縁膜より厚く構成され
る。
の駆動トランジスタの各ゲートにワード線１１およびデ
ィジット線１２間の状態を伝える２個の伝達トランジス
タＱT と、駆動トランジスタＱD の各出力電極に接続さ
れた一対の負荷素子ＱL とを１個のメモリセル１０とし
てメモリセルアレイ部１が構成され、負荷素子ＱL に供
給する電源電圧絶対値が少なくともデータ保持時にはワ
ード線１１およびディジット線１２を制御する回路に供
給する電源電圧絶対値より大きい値に設定される。駆動
トランジスタＱD のゲート絶縁膜はメモリセル１０以外
のトランジスタ素子のゲート絶縁膜より厚く構成され
る。
【００１４】本第一実施例では、周辺回路電源電圧は
３．３Ｖ、メモリセル部回路の電源電圧は３．８Ｖであ
る。まず、ホットキャリア効果に関しては、メモリセル
駆動トランジスタＱD にはその動作軌跡をみた場合にほ
とんどストレスが加わらないので、３．３Ｖの電源電圧
で最適化したデバイスを用いたとしても問題にはならな
い。一方、伝達トランジスタＱT は、メモリセルノード
がＬ側の場合にワード線１１をＨｉｇｈにしてＯＮ状態
でストレスが加わるため通常ディジット線１２の電圧で
ストレスが決まる。それ故に本発明による影響は伝達ト
ランジスタＱT にとってほとんどない。このように、メ
モリセル１０の電源電圧を少し上昇させた場合でもホッ
トキャリア効果の問題はない。
３．３Ｖ、メモリセル部回路の電源電圧は３．８Ｖであ
る。まず、ホットキャリア効果に関しては、メモリセル
駆動トランジスタＱD にはその動作軌跡をみた場合にほ
とんどストレスが加わらないので、３．３Ｖの電源電圧
で最適化したデバイスを用いたとしても問題にはならな
い。一方、伝達トランジスタＱT は、メモリセルノード
がＬ側の場合にワード線１１をＨｉｇｈにしてＯＮ状態
でストレスが加わるため通常ディジット線１２の電圧で
ストレスが決まる。それ故に本発明による影響は伝達ト
ランジスタＱT にとってほとんどない。このように、メ
モリセル１０の電源電圧を少し上昇させた場合でもホッ
トキャリア効果の問題はない。
【００１５】また、ＴＤＤＢの問題も、３．６〜４．０
Ｖで持つようなゲート酸化膜厚にすることによって問題
とはならない。本実施例では、ゲート酸化膜厚を１２０
Åで構成し、駆動トランジスタＱD のゲート長は０．５
μｍ、伝達トランジスタＱTのゲート長は０．７μｍを
用いている。負荷素子ＱL は高抵抗多結晶シリコン素子
で構成されている。メモリセル１０の電源電圧は、周辺
回路部電源とは別に内部昇圧回路７で昇圧している。
Ｖで持つようなゲート酸化膜厚にすることによって問題
とはならない。本実施例では、ゲート酸化膜厚を１２０
Åで構成し、駆動トランジスタＱD のゲート長は０．５
μｍ、伝達トランジスタＱTのゲート長は０．７μｍを
用いている。負荷素子ＱL は高抵抗多結晶シリコン素子
で構成されている。メモリセル１０の電源電圧は、周辺
回路部電源とは別に内部昇圧回路７で昇圧している。
【００１６】なお、本実施例では、負荷素子ＱL として
高抵抗多結晶シリコンを用いたが、多結晶シリコン薄膜
トランジスタやバルクＭＯＳ ＦＥＴを用いても同様で
ある。
高抵抗多結晶シリコンを用いたが、多結晶シリコン薄膜
トランジスタやバルクＭＯＳ ＦＥＴを用いても同様で
ある。
【００１７】（第二実施例）図３は本発明第二実施例の
全体構成を示すブロック図である。その構成は図１に示
す第一実施例とほぼ同様であるのでその要部のみを示
す。
全体構成を示すブロック図である。その構成は図１に示
す第一実施例とほぼ同様であるのでその要部のみを示
す。
【００１８】本発明第二実施例は、スタティックＲＡＭ
がデータ保持（スタンバイ時）にのみメモリセル１０の
電源電圧が高くなるように構成したものである。すなわ
ち、〔外１〕信号を利用して論理を取り、データ保持時
に内部昇圧回路７を動作させて、メモリセル１０の電源
電圧を周辺回路電源電圧より高くなるように設定したも
のである。第一実施例にくらべてホットキャリアの問題
はより少なくなる。
がデータ保持（スタンバイ時）にのみメモリセル１０の
電源電圧が高くなるように構成したものである。すなわ
ち、〔外１〕信号を利用して論理を取り、データ保持時
に内部昇圧回路７を動作させて、メモリセル１０の電源
電圧を周辺回路電源電圧より高くなるように設定したも
のである。第一実施例にくらべてホットキャリアの問題
はより少なくなる。
【００１９】
【外１】 一般に、スタティックＲＡＭは、特定のメモリセルにつ
いて考えればその使用状態は、データ保持の方が、リー
ド／ライト時よりはるかに長いため、ソフトエラーはデ
ータ保持時の方で起こっている確率が高い、なお、ライ
ト直後のセルノードレベルが低い時のＳＥＲは悪い。
いて考えればその使用状態は、データ保持の方が、リー
ド／ライト時よりはるかに長いため、ソフトエラーはデ
ータ保持時の方で起こっている確率が高い、なお、ライ
ト直後のセルノードレベルが低い時のＳＥＲは悪い。
【００２０】しかしながら、それは、加速時の場合であ
って、通常は、ライト時にあるセルと非選択にあるセル
の数とα粒子がランダムに放出されることを考えれば、
データ保持時（非選択セルと考えてもよい）の方がソフ
トエラーが起こり易い。このことによって、本第二実施
例はより効率的に構成されている。
って、通常は、ライト時にあるセルと非選択にあるセル
の数とα粒子がランダムに放出されることを考えれば、
データ保持時（非選択セルと考えてもよい）の方がソフ
トエラーが起こり易い。このことによって、本第二実施
例はより効率的に構成されている。
【００２１】第一および第二実施例では、いずれも昇圧
回路を用いてメモリセルの電源を構成したが、逆に内部
降圧回路を用いて周辺回路電源電圧を構成してもよく、
その他電源電圧の構成は種々考えられる。
回路を用いてメモリセルの電源を構成したが、逆に内部
降圧回路を用いて周辺回路電源電圧を構成してもよく、
その他電源電圧の構成は種々考えられる。
【００２２】このように本発明では、メモリセル電源電
圧を上昇させることができるのでソフトエラー耐圧（Ｓ
ＥＲ）をよくすることができる。図３は 241Ａm 線源か
らα粒子を照射したときのＦａｉｌビット数とＶｃｃ電
圧の関係を示したもので、わずか０．４Ｖの差あるがＦ
ａｉｌビット数が約１／２になっていることが判る。一
方、メモリセル１０の電源電圧か０．４Ｖ高くなったこ
とによるホットキャリア効果やゲート絶縁膜の経時絶縁
破壊（ＴＤＤＢ）への影響はない。
圧を上昇させることができるのでソフトエラー耐圧（Ｓ
ＥＲ）をよくすることができる。図３は 241Ａm 線源か
らα粒子を照射したときのＦａｉｌビット数とＶｃｃ電
圧の関係を示したもので、わずか０．４Ｖの差あるがＦ
ａｉｌビット数が約１／２になっていることが判る。一
方、メモリセル１０の電源電圧か０．４Ｖ高くなったこ
とによるホットキャリア効果やゲート絶縁膜の経時絶縁
破壊（ＴＤＤＢ）への影響はない。
【００２３】本発明は、回路特性やプロセス面で決まる
スタティックＲＡＭのトランジスタ条件に対しそのディ
メンジョンを適当に選ぶことにより、メモリセルの電源
電圧を周辺回路部に比べて少し高く設定することが容易
であり、メモリセル負荷素子の種類は限定されずその汎
用性は広い。負荷素子としては、ＰＭＯＳトランジス
タ、ＰＭＯＳ薄膜トランジスタなどを用いることができ
る。
スタティックＲＡＭのトランジスタ条件に対しそのディ
メンジョンを適当に選ぶことにより、メモリセルの電源
電圧を周辺回路部に比べて少し高く設定することが容易
であり、メモリセル負荷素子の種類は限定されずその汎
用性は広い。負荷素子としては、ＰＭＯＳトランジス
タ、ＰＭＯＳ薄膜トランジスタなどを用いることができ
る。
【００２４】
【発明の効果】以上説明したように本発明によれば、メ
モリセルへの電源電圧を周辺回路部に比べて少し高く設
定することができるために、ソフトエラー耐圧をよくす
ることができ、メモリセルの動作マージン（スタティッ
クノイズマージン）が少なくなることを抑えることがで
きる効果がある。
モリセルへの電源電圧を周辺回路部に比べて少し高く設
定することができるために、ソフトエラー耐圧をよくす
ることができ、メモリセルの動作マージン（スタティッ
クノイズマージン）が少なくなることを抑えることがで
きる効果がある。
【図１】本発明第一実施例に係わる全体構成を示すブロ
ック図。
ック図。
【図２】本発明第一実施例におけるメモリセルアレイ部
の構成を示すブロック図。
の構成を示すブロック図。
【図３】本発明第二実施例の全体構成を示すブロック
図。
図。
【図４】本発明実施例におけるメモリセル電源電圧に対
するＦａｉｌビット数を示す図。
するＦａｉｌビット数を示す図。
【図５】従来例に係わる全体構成を示すブロック図。
【図６】従来例におけるメモリセルアレイ部の構成を示
すブロック図。
すブロック図。
１ メモリセルアレイ部 ２ ロウデコーダおよびアドレスバッファ ３ センス／スイッチおよびＣｏｌｕｍｎデコーダ ４ アドレスバッファ ５ インプット／アウトプットデコーダ制御部 ６ 回路制御部 ７ 内部昇圧回路 １０ メモリセル １１ ワード線 １２ ディジット線 ＱL 負荷素子 ＱD 駆動トランジスタ ＱT 伝達トランジスタ
Claims (3)
- 【請求項１】 一対の駆動トランジスタ（ＱD ）と、 この駆動トランジスタの各ゲートにワード線およびディ
ジット線間の状態を伝える２個の伝達トランジスタ（Ｑ
T ）と、 前記駆動トランジスタの各出力電極に接続された一対の
負荷素子（ＱL ）とを１個のメモリセルとしてメモリセ
ルアレイ部が構成されたスタティック型記憶回路におい
て、 前記メモリセルのデータ保持時には前記ワード線および
ディジット線を制御する回路には第一電源電圧を供給
し、前記負荷素子（ＱL ）には第一電源電圧を昇圧した
第二電源電圧を供給し、 前記メモリセルへのデータライト時および前記メモリセ
ルからのデータリード時には前記ワード線およびディジ
ット線を制御する回路および前記負荷素子（ＱL ）には
第一電源電圧を供給することを特徴とするスタテッィク
型記憶回路。 - 【請求項２】 外部制御信号により、前記データ保持時
には第二電源電圧を、前記データライト時およびデータ
リード時には第一電源電圧をそれぞれ選択して前記負荷
素子（Ｑ L ）に供給する電源電圧切換手段を備えた請求
項１記載のスタティック型記憶回路。 - 【請求項３】 外部制御信号により、前記データ保持時
のみ第一電源電圧を昇圧し、第二電源電圧として前記電
源電圧切換手段に与える内部昇圧手段を備えた請求項２
記載のスタティック型記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246527A JP3042203B2 (ja) | 1992-09-16 | 1992-09-16 | スタティック型記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246527A JP3042203B2 (ja) | 1992-09-16 | 1992-09-16 | スタティック型記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103783A JPH06103783A (ja) | 1994-04-15 |
| JP3042203B2 true JP3042203B2 (ja) | 2000-05-15 |
Family
ID=17149735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246527A Expired - Fee Related JP3042203B2 (ja) | 1992-09-16 | 1992-09-16 | スタティック型記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042203B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4198201B2 (ja) | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2009026461A (ja) * | 1995-06-02 | 2009-02-05 | Renesas Technology Corp | 半導体装置 |
| JP2009192745A (ja) * | 2008-02-13 | 2009-08-27 | Seiko Epson Corp | 電気光学装置、電気光学装置の駆動方法および電子機器 |
-
1992
- 1992-09-16 JP JP4246527A patent/JP3042203B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103783A (ja) | 1994-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3085073B2 (ja) | スタティックｒａｍ | |
| KR950010621B1 (ko) | 반도체 기억장치 | |
| TWI321796B (en) | Word-line driver | |
| EP1885066A2 (en) | Driver circuits for integrated circuit devices that are operable to reduce gate induced drain leakage (GIDL) current in a transistor and methods of operating the same | |
| US6154387A (en) | Semiconductor memory device utilizing a polarization state of a ferroelectric film | |
| US20040218442A1 (en) | Word line driver for negative voltage | |
| JPH06203556A (ja) | Ｄｒａｍのレベルシフト・ドライバ回路 | |
| US5282171A (en) | Semiconductor memory device having a word driver | |
| JP2752304B2 (ja) | 半導体記憶装置 | |
| US6473333B1 (en) | Storage circuit with layered structure element | |
| US6249477B1 (en) | Semiconductor memory device | |
| US7961548B2 (en) | Semiconductor memory device having column decoder | |
| JP3102179B2 (ja) | 半導体集積回路 | |
| TW459230B (en) | Static RAM having word line driving circuitry shared by all the memory cells provided therein | |
| JP3998908B2 (ja) | 不揮発性メモリ装置 | |
| US6269046B1 (en) | Semiconductor memory device having improved decoders for decoding row and column address signals | |
| US7847624B2 (en) | Internal power supply circuit | |
| JP3042203B2 (ja) | スタティック型記憶回路 | |
| TW395061B (en) | Semiconductor device with sense stability | |
| US20030012073A1 (en) | Nonvolatile semiconductor storage device | |
| JP3158542B2 (ja) | 半導体メモリ装置 | |
| US5376837A (en) | Semiconductor integrated circuit device having built-in voltage drop circuit | |
| JPH07111825B2 (ja) | 半導体記憶装置 | |
| JP2000057773A (ja) | センスアンプ駆動回路 | |
| JP4284614B2 (ja) | 強誘電体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |