JP2003188351A

JP2003188351A - 半導体集積回路

Info

Publication number: JP2003188351A
Application number: JP2001382553A
Authority: JP
Inventors: Shigeru Shimada; 茂島田; Kazumasa Yanagisawa; 一正柳澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-12-17
Filing date: 2001-12-17
Publication date: 2003-07-04
Also published as: TW200301550A; KR20030051351A; US20030112652A1

Abstract

(57)【要約】【課題】サブスレッショルドリーク電流及びトンネル
リーク電流を低減する。【解決手段】第１ディジタル回路部（ＢＬＫ３）に
は、半導体集積回路（１）の待機時にも制御データなど
を保持することが必要なＳＲＡＭ（１４）や、待機状態
からの復帰や待ち受け動作を行なう為のタイマ回路（１
５）等の、待機時にも動作させたい回路が形成される。
第１ディジタル回路部を構成するＭＯＳトランジスタの
ゲート絶縁膜厚は、待機時に動作不要な回路が形成され
る第２ディジタル回路部（ＢＬＫ１，ＢＬＫ２）のＭＯ
Ｓトランジスタよりも厚くされる。これにより、待機時
にも動作される第１ディジタル回路部のサブスレッショ
ルドリーク電流及びゲート電極のトンネルリーク電流を
減らすことができる。電池電源システムに適用される場
合には電池寿命を延ばすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
低消費電力化に関し、例えば論理回路とメモリを搭載し
たシステムオンチップ形態の所謂システムＬＳＩにおけ
る待機時の低消費電力化に適用して有効な技術に関す
る。

【０００２】

【従来の技術】半導体集積回路においては、素子の微細
化、動作の高速化の要求に応じて、それにおける絶縁ゲ
ート型電界効果トランジスタ（なお、この種のトランジ
スタをＭＯＳ（Metal Oxide Semiconductor）トランジ
スタの呼称の元で表現することが一般的でもあるので、
以下では、その呼称に習った表現をする）の閾値電圧は
低くされる傾向にある。電池電圧に対応するような比較
的低い電源電圧の元で充分な回路動作を可能とするよう
にＭＯＳトランジスタの閾値電圧を小さい値に設定する
場合には、ＭＯＳトランジスタのサブスレッショルド特
性によってＭＯＳトランジスタを完全にオフすることが
できなくなる。すなわち、無視し得ないサブスレッショ
ルドリーク電流が生ずるようになる。また、ＭＯＳトラ
ンジスタのゲート絶縁膜の厚さ（ゲート膜厚）が薄くさ
れると、ゲート絶縁膜に流れるトンネルリーク電流が流
れるようになる。このゲート絶縁膜のリーク電流は、ゲ
ート電極とソース・ドレイン及び基板との間のリーク電
流となる。そのようなサブスレッショルドリーク電流や
トンネルリーク電流は、回路の動作性能の上では、許容
せざるを得ない電流であっても、半導体集積回路の待機
時消費電力を増大させるという問題をもたらす。

【０００３】サブスレッショルドリーク電流またはトン
ネルリーク電流に着目した公知文献として、国際公開Ｗ
Ｏ９７／３８４４４、特開２００１−０１５７０４、特
開２０００−０５８６７５、特開平１１−２９７９５
０、特開平１１−０４０７７５号がある。

【０００４】

【発明が解決しようとする課題】システムオンチップと
称されるような大規模な論理を有するシステムＬＳＩな
どでは、待機時にも一部の回路は動作を続けなければな
らなことがある。いわゆるＣＭＯＳ（Complementary
ＭＯＳ）集積回路装置は、それを構成するＰチャンネル
ＭＯＳトランジスタと、ＮチャンネルＭＯＳトランジ
スタとの相補動作によって低消費電力動作が期待可能で
あり、その種システムＬＳＩを構成するものとして好適
とされる。

【０００５】本発明者は、その前提のもとで、サブスレ
ショールドリーク電流による消費電力増大を抑えること
について検討した。例えば、携帯電話などの通信用シス
テムＬＳＩでは、ＬＳＩチップの待機時であっても、端
末として動作する為の制御データ等を保持のためのＳＲ
ＡＭ、そして復帰動作若しくは待ち受けの為のタイマ等
の回路を常時動作させることが必要になる。このとき
に、動作速度の最優先等の観点から、前記ＳＲＡＭやタ
イマ等を有する回路領域のＭＯＳトランジスタも比較的
薄いゲート酸化膜のものから構成すると、常時動作され
るべき回路に流れるサブスレショールドリーク電流が無
視できないものとなってくる。この種の電流は、電池で
動作されるシステム、あるいは停電時に電池でバックア
ップするシステムでは、電池寿命を短くさせる。

【０００６】上述のトンネルリーク電流は、例えば、単
位の電池の電圧に対応する１．数ボルトないしはそれ以
下のような低い電源電圧の下で充分な回路動作を可能と
するようにＭＯＳトランジスタの閾値電圧を小さい値に
設定するような場合、言い換えると、ＭＯＳトランジス
タのゲート絶縁膜の厚さ（ゲート膜厚さ）を著しく薄い
ものとする場合、それに応じて増大するようになる。上
述のようなトンネルリーク電流は、低閾値電圧のＭＯＳ
トランジスタを構成する際に注目せざるを得なくなって
きたことから、広い意味のサブスレショールドリーク電
流の範囲にあると捉えてよい。逆に、トンネルリーク電
流を実質的に問題としないサブスレショールドリーク電
流は、狭義のサブスレショールド電流と捉えてよい。

【０００７】従来、ＬＳＩの一部の回路に対して上のよ
うなトンネルリーク電流やサブスレッショルドリーク電
流を低減する有用な手段は提供されていなかった。上の
ような狭義のサブスレッショルドリーク電流は、例えば
ＭＯＳトランジスタのチャンネル形成領域への不純物イ
オンの打ち込みによって閾値電圧を増大させることや、
ＭＯＳトランジスタのいわゆる基板ゲートに基板バイア
スを印加することによって、ある程度低減することがで
きる。この場合、基板バイアス電圧を形成するための回
路を設けるときにはその回路によって新たに電力が消費
されるという事態が生ずる。加えて、近年の技術進歩
は、ＭＯＳトランジスタのソース、ドレイン領域とその
ＭＯＳトランジスタ形成のための半導体領域との間のＰ
Ｎ接合での接合リーク電流も無視し得ないようになって
きている。接合リーク電流は、明らかに、基板バイアス
電圧の印加によって増大されてしまう。なお、上述のよ
うなトンネルリーク電流は、ゲート絶縁膜それ自体の特
性によるので上述の不純物イオン打ち込みによる閾値電
圧増大によっては低減されない。加えて、上述の基板バ
イアス電圧の印加は、それによってゲート絶縁膜の電界
を増大させるので、逆にトンネルリーク電流の増大をも
たらしてしまう。結果として、消費電力を減らすことは
難しい。

【０００８】本発明の目的は、サブスレッショルドリー
ク電流観点より電力消費を低減することができる半導体
集積回路を提供することにある。

【０００９】本発明の別の目的は、電池を動作電源とす
るシステムに適用してその電池寿命を伸ばすのに有利な
半導体集積回路を提供することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、半導体集積回路は、外部端子
と、前記外部端子に接続されるインタフェース回路部
と、メモリセルアレイ及びかかるメモリセルアレイに直
接的に関係付けられるアドレスデコーダ、カラム選択回
路、センスアンプ回路などからなるところの周辺回路か
ら成る第１メモリを含む第１ディジタル回路部と、論理
回路を含む第２ディジタル回路部とが１個の半導体基板
に形成された半導体集積回路であって、前記第１ディジ
タル回路部を構成するＭＯＳトランジスタは、そのゲー
ト絶縁膜が比較的厚い厚さとされ、前記第２ディジタル
回路部を構成するＭＯＳトランジスタは、そのゲート絶
縁膜が比較的薄い厚さとされる。

【００１３】大規模、複雑な半導体集積回路装置に対し
ては、それを構成する種々の回路を、夫々有意に区別化
認識可能なユニットとして、あるいは夫々個別的な動作
機能のユニットとして集合化した方が好都合である。上
記第１メモリは、上記メモリセルアレイ及びその周辺回
路が、単位集合ないしはモジュールとして構成されるも
の、言い換えると、メモリモジュールとして構成される
ものと理解されて良い。メモリモジュールには、１つの
集合を成すものとして、上記の構成とともに、必要に応
じて、アドレスバッファのようなバッファや、制御回路
を含ませることができる。

【００１４】第１ディジタル回路部を構成する第１メモ
リとしては、半導体集積回路の待機時にも制御データな
どを保持することが必要なスタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）が好適なものとされる。第
１ディジタル回路部には、待機状態からの復帰や待ち受
け動作を行なう為のタイマ回路等の、待機時にも動作さ
せたい回路も含ませることができる。上述のように、第
１ディジタル回路部を構成するＭＯＳトランジスタのゲ
ート絶縁膜厚は、比較的厚くされる。これにより、待機
時にも動作される第１ディジタル回路部のサブスレッシ
ョルドリーク電流及びゲート電極のトンネルリーク電流
を減らすことができる。

【００１５】理解の容易化のための適当な例示をすれば
次のようになる。すなわち、例えば第１ディジタル回路
部を構成するＭＯＳトランジスタをゲート膜厚８ｎｍの
ものから構成し、第２ディジタル回路部を構成するＭＯ
Ｓトランジスタをゲート膜厚３ｎｍのものから構成する
なら、第１ディジタル回路部を構成するＭＯＳトランジ
スタのサブスレッシュホールドのリーク電流は、第２デ
ィジタル回路部を構成するＭＯＳトランジスタのそれに
対し約３桁程度低減し、ゲート電極のトンネルリーク電
流はほぼ０に低減される。このようにしてサブスレッシ
ョルドリーク電流を低減、ゲート電極のトンネルリーク
電流を低減することができ、データ保持のためのメモリ
等を待機状態にしてもリーク電流をほぼ無視できるレベ
ルにすることができる結果として、電池電源システムに
適用される場合には電池寿命を延ばすことができる。

【００１６】上記第１メモリは、メモリセルアレイと、
アドレスデコーダ及びカラム選択回路のようなメモリセ
ルアレイに直接的に結合されるいわば直接周辺回路と、
センスアンプ、バッファなどの周辺回路との全てが上述
のような比較的ゲート膜厚の厚いＭＯＳトランジスタか
ら構成されることによって、電気的、及び構造的な利益
をもたらす。すなわち、アドレスデコーダやカラム選択
回路等は、メモリセルアレイに対応される比較的多数の
要素回路から構成されるので、リーク電流低減の上で比
較的大きく寄与することとなる。また、ゲート膜厚の少
ない種類のＭＯＳトランジスタによってメモリモジュー
ルとしての第１メモリを構成できることから、そのモジ
ュールの構成を簡単にすることができる。

【００１７】複数のゲート膜厚のＭＯＳトランジスタに
対応して複数種類の異なる電源電圧が適用される場合、
例えば比較的低い電源電圧で動作される回路からの信号
は、適当なレベル変換回路によって比較的高いレベルに
変換された上で、比較的高い電源電圧で動作する回路に
伝えられることが望ましい。この種のレベル変換が考慮
される場合であっても、例えば上記第１メモリに対して
は、その全体は上述のように構成された方が有利であ
る。すなわち、第１メモリ内での、複数電源に対応する
ような配線の増大や、異なる電源系に対応して求められ
るようになるある種の半導体領域の分離を回避できるか
らである。

【００１８】前記第１ディジタル回路部を構成するＭＯ
Ｓトランジスタは、前記インタフェース回路部を構成す
るＭＯＳトランジスタと同じ厚さのゲート絶縁膜を有し
て構成してよい。このようにした場合には、第１ディジ
タル回路部のＭＯＳトランジスタのゲート膜厚を第２デ
ィジタル回路部のＭＯＳトランジスタと相違させても、
更に異なるゲート膜厚のＭＯＳトランジスタを形成しよ
うとするときに必要となるような新たな製造プロセスの
追加は必要としない。

【００１９】第１ディジタル回路部の動作速度が遅す過
ぎると予想される場合には、新たなプロセスの追加が必
要であっても、第１ディジタル回路部を構成するＭＯＳ
トランジスタのゲート絶縁膜に、前記インタフェース回
路部を構成するＭＯＳトランジスタのゲート絶縁膜より
も比較的薄いゲート絶縁膜を採用すればよい。

【００２０】前記比較的ゲート絶縁膜を採用する場合に
は、第１メモリに前記インタフェース回路部を構成する
ＭＯＳトランジスタのゲート絶縁膜、タイマ等の論理回
路に前記比較的薄い絶縁膜というように、双方を部分的
に使い分けるようにしてもよい。

【００２１】第１ディジタル回路部のゲート膜厚を一種
類に統一する場合には第１ディジタル回路部の動作電源
を単一電源とすればよい。

【００２２】第１ディジタル回路部と第２ディジタル回
路部では待機時の動作形態が異なることを考慮すると、
前記第１ディジタル回路部の動作電源供給経路を前記第
２ディジタル回路部の動作電源供給経路から分離するの
がよい。また、前記第１ディジタル回路部の動作電源の
入力に専用化された外部電源端子を採用して良い。待機
時における電源制御が容易になる。例えば、前記第１デ
ィジタル回路部の動作電源供給経路には、第１ディジタ
ル回路部の外側に敷設された電源リングを採用してよ
い。

【００２３】

【発明の実施の形態】図１には本発明に係る半導体集積
回路の一例が示される。同図に示される半導体集積回路
１はシステムＬＳＩとされ、例えばＣＭＯＳ半導体集積
回路製造技術により単結晶シリコンなどからなる１個の
半導体基板に形成される。

【００２４】特に制限されないが、半導体基板上の主面
の周囲には外部端子として多数のボンディングパッド２
が形成され、多数のボンディングパッド２の内側にはボ
ンディングパッド２に接続されるインタフェース回路部
としてのＩ／Ｏ領域３が形成される。Ｉ／Ｏ領域３には
入出力バッファ等が形成され、Ｉ／Ｏ領域３に形成され
るＭＯＳトランジスタは第１ゲート絶縁を有する。

【００２５】Ｉ／Ｏ領域３の内側には、第１ディジタル
回路部として第３ブロックＢＬＫ３と、第２ディジタル
回路部として第１ブロックＢＬＫ１及び第２ブロックＢ
ＬＫ２と、更にアナログブロックＢＬＫ４及び信号コン
トロール部ＣＨＧとが形成される。

【００２６】前記第１ブロックＢＬＫ１はメモリとして
ＳＲＡＭ１０及びロジック回路としてＣＰＵ１１等を含
み、当該第１ブロックＢＬＫ１に形成されるＭＯＳトラ
ンジスタは、前記第１ゲート絶縁膜よりも薄い第２ゲー
ト絶縁膜を有する。前記第２ブロックＢＬＫ２はメモリ
としてＳＲＡＭ１２及びロジック回路としてカスタムロ
ジック回路（ＬＯＧ）１３等を含み、当該第２ブロック
ＢＬＫ２に形成されるＭＯＳトランジスタは前記第２ゲ
ート絶縁膜を有する。

【００２７】前記第３ブロックＢＬＫ３はメモリとして
ＳＲＡＭ１４及びロジック回路としてタイマ１５等を含
み、当該第３ブロックＢＬＫ３に形成されるＭＯＳトラ
ンジスタは、前記第２ゲート絶縁膜よりも厚いゲート絶
縁膜、例えば前記第１ゲート絶縁膜を有する。

【００２８】前記アナログブロックＢＬＫ４は前記第１
ゲート絶縁膜又は第２ゲート絶縁膜を有するＭＯＳトラ
ンジスタによって構成される。

【００２９】半導体集積回路１では３種類の動作電源が
用いられる。第１電源Ｖｄｄは第１ブロックＢＬＫ１及
び第２ブロックＢＬＫ２に供給される電源である。第１
電源Ｖｄｄは、外部から専用の電源端子２ａを介して供
給され、半導体集積回路に待機状態が指示されるとき
（待機時）は、特に制限されないが、半導体集積回路の
外部で遮断される。要するに、電源電圧Ｖｄｄの供給が
断たれる。

【００３０】第２電源Ｖｃｃは第３ブロックＢＬＫ３及
びＩ／Ｏ領域３に供給される電源である。第２電源Ｖｃ
ｃは外部から専用の電源端子２ｂ、２ｃを介して供給さ
れ、待機時にも遮断されず、外部から供給され続ける。

【００３１】前記待機状態とは、特に制限されないが、
半導体集積回路が低消費電力状態にされることを意味
し、スタンバイ状態もしくはスリープ状態等とも称す
る。待機状態の設定は例えば前記ＣＰＵ１１がスリープ
命令を実行し、或は外部信号によってスタンバイモード
に設定されることによって達成される。このような待機
状態から動作状態への復帰は、割込み、外部信号による
復帰など、種々の制御形態がある。少なくとも、その制
御形態に応じて復帰の指示の有無を監視する回路等は動
作可能にされる。図１の例では第３ブロックＢＬＫ３の
タイマ回路１５等が復帰監視機能を担っている。

【００３２】アナログブロックＢＬＫ４にはアナログ専
用のアナログ電源Ｖｃｃａが専用の電源端子２ｄから供
給される。待機時に電源Ｖｃｃａの供給は外部で遮断さ
れる。

【００３３】信号コントロール部ＣＨＧは、動作電源電
圧の異なる回路ブロック間で振幅の異なる信号をやり取
りする為に必要な信号のレベル変換機能と、待機時に動
作電源の供給が断たれることによってブロックＢＬＫ
１，ＢＬＫ２，ＢＬＫ４から出力される信号レベルが不
定の状態で第３ブロックＢＬＫ３に供給されないように
不定信号のレベルを例えば回路の接地電位Ｖｓｓに強制
する不定レベル強制機能とを有する。信号コントロール
部ＣＨＧにおいて前記レベル変換機能及び不定レベル強
制機能を実現する回路の動作電源は前記Ｖｄｄ，Ｖｃ
ｃ、Ｖｃｃａとされる。図１ではその動作電源の供給経
路は図示を省略してある。信号コントロール部ＣＨＧに
は、待機時であっても動作電源Ｖｃｃが供給され、第１
ブロックＢＬＫ３に対する不定レベル強制機能が実現さ
れる。

【００３４】各ブロックＢＬＫ１〜ＢＬＫ４へ動作電源
を給電する電源配線は、図１では各ブロックＢＬＫ１〜
ＢＬＫ４に固有の電源リングＰＲ１〜ＰＲ４によって与
えられる。電源リングＰＲ１〜ＰＲ４は夫々のブロック
ＢＬＫ１〜ＢＬＫ４の電源幹線として機能される。電源
リングＰＲ１〜ＰＲ４を用いると、対応するブロック内
への給電が容易であり、また、電源リングＰＲ１〜ＰＲ
４はブロック毎に個別に分離されているから動作電源の
遮断も容易である。図１の構成に従えば、対応する電源
端子への動作電源の供給を外部で選択するだけでよい。
電源リングについては後で再度説明をすることとする。

【００３５】図１において、ブロックＢＬＫ１、ＢＬＫ
２におけるＳＲＡＭ１０は、ＣＰＵ１１やロジック回路
１３が高速アクセス可能なＳＲＡＭを要求するときに設
定されるＳＲＡＭである。すなわちこれらＳＲＡＭ１
０、１２は、前述のように厚さの比較的薄いゲート絶縁
膜を持つＭＯＳトランジスタから構成され、そのＭＯＳ
トランジスタの比較的低い閾値電圧特性に応じて比較的
高速動作可能となるものである。これらＳＲＡＭ１０、
１２は、また、それを構成するＭＯＳトランジスタの平
面的サイズを比較的小さくすることが可能であるので単
位面積当り大きな記憶容量を持つようにすることができ
る。反面、それらＳＲＡＭ１０、１２は、それを構成す
るＭＯＳトランジスタの比較的大きいリーク電流によっ
て、もしそれを待機時に動作させるなら、そのリーク電
流に従って、大きい待機時電流を要するものとなる。

【００３６】これに対してブロックＢＬＫ３におけるＳ
ＲＡＭ１４は、前述のように厚さの比較的厚いゲート絶
縁膜を持つＭＯＳトランジスタから構成され、そのＭＯ
Ｓトランジスタの比較的高い閾値電圧特性に応じての動
作上の制約と、半導体集積回路製造技術上の観点等から
ＭＯＳトランジスタの平面的サイズを比較的大きくせざ
るを得ないというサイズ上の制約に考慮を要するもの
の、その低リーク電流の点で、待機動作に好適なものと
なっている。

【００３７】ＣＰＵ１０やロジック回路１３が高速ＳＲ
ＡＭを実質的に要求しないなら、あるいは、比較的低い
アクセス頻度などに応じてＳＲＡＭ１４のようなＳＲＡ
Ｍのみのアクセスが許容されるなら、ＳＲＡＭ１０、１
２のようなＳＲＡＭは不要となる。

【００３８】図２にはゲート膜厚の厚いＭＯＳトランジ
スタの縦断面図が例示される。Ｐ型シリコン基板２１の
上には、Ｎ型アイソレーション領域２２が形成され、そ
こに、Ｐウェル領域２３及びＮウェル領域２４が形成さ
れている。Ｐウェル領域２３にはＮチャンネル型ＭＯＳ
トランジスタが形成され、Ｎウェル領域には図示を省略
するＰチャンネル型ＭＯＳトランジスタが形成されてい
る。双方のＭＯＳトランジスタは素子分離領域２５にて
分離される。図示のＮチャンネル型ＭＯＳトランジスタ
は、Ｎ型高濃度不純物領域２６によって構成されるりソ
ース・ドレインを持つ。、それらソース、ドレインは、
シリサイド膜２７によって低抵抗化される。ソース・ド
レインの対向端部には、いわゆるＬＤＤ（Lightly Dope
d DrainSource）構造とするためのＮ型低濃度不純物領
域３２が形成されている。ソース、ドレイン間のチャン
ネル形成領域とされるべきＰウエル領域２３の上には相
対的に厚膜の酸化シリコンからなる第１ゲート絶縁膜２
８が設けられ、その上にポリシリコンからなるようなゲ
ート電極３０が形成されている。ゲート電極３０の上に
は低抵抗化のためのタングステンシリサイドからなるよ
うな導体膜３１が形成されている。ゲート電極の両側方
には、酸化シリコンを主とするようないわゆるサイドウ
ォール２９が形成されている。

【００３９】図３にはゲート膜厚の薄いＭＯＳトランジ
スタの縦断面図が例示される。図２との主な相違点は、
相対的に薄膜の酸化シリコンによって第２ゲート絶縁膜
３３が形成されていることにある。特に制限されない
が、図３のＭＯＳトランジスタは、短チャンネル、すな
わちそのソース・ドレイン間距離が比較的小さいものと
されている。短チャンネル効果として認識されるソース
・ドレイン間耐圧の低下を抑制するために、ソース・ド
レインの対向端部に対して、いわゆるハローインプラと
称されるような不純物イオンの注入によって、Ｎ型低濃
度不純物領域３４とＰ型低濃度不純物領域３５が形成さ
れている。その他は図２と同じであり、その詳細な説明
は省略する。

【００４０】図４には図２に代表される厚膜の第１ゲー
ト絶縁膜２８、例えば８ｎｍのゲート絶縁膜厚を有する
Ｎチャンネル型ＭＯＳトランジスタの単位チャネル幅当
りのサブスレッショルドリーク電流特性が例示されてい
る。図５には図３に代表される薄膜の第２ゲート絶縁膜
３３、例えば３ｎｍのゲート絶縁膜厚を有するＮチャン
ネル型ＭＯＳトランジスタの単位チャネル幅当りのサブ
スレッショルドリーク電流特性が例示される。各図は、
室温での特性例を示す。各図において、縦軸はドレイン
ソース間電流Ｉｄｓ［Ａ］を示し、横軸はゲート電圧
［Ｖ］を示す。縦軸の表示、例えば“Ｅ−１０”は“１
０⁻¹⁰”を意味する。測定のためのドレイン・ソース間
電圧は、図４では、厚いゲート膜厚のＭＯＳトランジス
タに期待すべき比較的高い電源電圧に対応するような
３．３［Ｖ］、図５では薄いゲート膜厚ＮＯＭＯＳトラ
ンジスタに期待すべき比較的低い電源電圧に対応するよ
うな１．２［Ｖ］とされる。Ｐチャンネル型ＭＯＳトラ
ンジスタについてのデータは省略するけれども、Ｎチャ
ンネル型ＭＯＳトランジスタと同程度のリーク電流特性
を持つと理解して良い。図４及び図５から明らかなよう
に、どのゲート膜厚のＭＯＳトランジスタにも、０Ｖあ
るいはそれ以下のゲート電圧下でサブスレッショルドリ
ーク電流とみなせる電流が流れる。しかし、ゲート膜厚
の厚いＭＯＳトランジスタのゲート電圧０［Ｖ］でのチ
ャンネル幅当りのリーク電流は、１．７Ｅ−１３［Ａ／
μm］程度であり、これは、ゲート膜厚の薄いＭＯＳＦ
ＥＴのリーク電流３．０Ｅ−１０［Ａ／μm］に比べ
て、３桁程度少ない。図の特性から、回路の待機時のリ
ーク電流を低減する上では、ゲート膜厚の厚いＭＯＳト
ランジスタの使用が有効であることが理解可能であろ
う。

【００４１】サブスレショールドリーク電流は、比較的
強い温度依存性の点で、温度が高ければ高いほど大きく
増大する。

【００４２】図６には、１．２Ｖのような適当なゲート
電圧の下での、ゲートのトンネルリーク電流とゲート膜
厚との関係が例示されている。トンネルリーク電流は、
相対的に薄膜である第２ゲート膜厚（例えば３［ｎ
ｍ］）を持つＭＯＳトランジスタでは１Ｅ−１０［Ａ／
μm^２］程度になるが、厚膜である第１ゲート膜厚（例
えば８［ｎｍ］）を持つそれでは測定限界以下（＜１Ｅ
−１６［Ａ／μm^２］）であり、実質的に無視できるよ
うな微小なレベルとなる。

【００４３】図７は、ＳＲＡＭ１４の一例のブロック図
である。図示のＳＲＡＭ１４の全体は１つのメモリモジ
ュールを成す。

【００４４】メモリセルアレイ４０はマトリクス配置さ
れた複数のスタティック型のメモリセルＭＣを有する
（図７では図面の複雑化を回避するため代表的に１個が
図示される）。メモリセルＭＣの選択端子は対応するワ
ード線ＷＬに、メモリセルＭＣのデータ入出力端子は対
応する相補ビット線ＢＬ，／ＢＬに接続される。ローア
ドレスバッファ４１は、ローアドレス信号をその入力と
して受け、その出力をローデコーダ４２に供給する。ロ
ーデコーダ４２は、ローアドレス信号をデコードし、ワ
ード線選択信号を形成する。ワード戦は、ワード線選択
信号によって選択駆動される。カラムアドレスバッファ
４３は、カラムアドレス信号を受け、その出力をカラム
デコーダ４４に供給する。カラムデコーダ４４は、カラ
ムアドレス信号をデコードし、カラム選択信号を形成す
る。カラムスイッチアレイ４５は、カラム選択信号に応
じて相補ビット線ＢＬ，／ＢＬを選択肢それを共通デー
タ線４６に接続する。読み出し動作では、選択のメモリ
セルからの読み出しデータが、相補ビット線ＢＬ，／Ｂ
Ｌ及びカラムスイッチアレイ４５を介して共通データ線
４６に伝えられる。センスアンプ４７は共通データ線４
６を介して伝えられた読み出しデータを増幅し、その増
幅出力をデータ入出力バッファ４８に供給する。それに
応じて読み出しデータがデータ入出力バッファ４８を介
して外部に出力される。書き込み動作では、外部からデ
ータ入出力バッファ４８に供給された書込みデータが書
き込み回路４９、共通データ線４６、カラムスイッチア
レイ４５、及び相補ビット線ＢＬ，／ＢＬを介して選択
のメモリセルＭＣに供給される。前記ＳＲＡＭ１４にお
いて、メモリセルアレイ４０とその周辺回路４１〜４９
の全てのＭＯＳトランジスタは厚膜のゲート絶縁膜を有
する。これによって、ＳＲＡＭ１４全体でのサブスレッ
ショルドリーク電流及びゲートのトンネルリーク電流の
低減が可能とされる。

【００４５】そこで、ＳＲＡＭ１４のようなメモリモジ
ュールをゲート膜厚の薄いＭＯＳトランジスタで構成し
た場合と、ゲート膜厚の厚いＭＯＳトランジスタで構成
した場合のリーク電流について更に説明をする。

【００４６】図８にＣＭＯＳスタティックラッチ形態の
メモリセルＭＣの回路を例示する。図において、待機時
のデータ保持ノードＡ（以下、単にＡ点と教示する）の
電位が“Ｈ（ハイレベル）”に、またデータ保持ノード
Ｂ（Ｂ点）の電位が“Ｌ（ローレベル）”であったとす
る。このときには、メモリセルＭＣにおける伝送ゲート
ＭＯＳトランジスタ、すなわち、データ保持ノードＡ，
Ｂと相補ビット線ＢＬ、／ＢＬとの間に設けられるＮチ
ャンネル型ＭＯＳトランジスタＮ３、Ｎ４はワード線Ｗ
Ｌの非選択レベルであるロウレベルによってオフ状態に
駆動されているものとする。

【００４７】この場合、Ａ点、Ｂ点のレベルに応じて、
ＭＯＳトランジスタＰ１及びＮ２はオフ状態にあるが、
それらのＭＯＳトランジスタのドレインに電源電圧Ｖｄ
ｄが印加された状態にされるので、それらにサブスレッ
ショルドリーク電流が流れることになる。サブスレショ
ールドリーク電流は、伝送ゲートＭＯＳトランジスタに
も流れる。待機時の相補ビット線ＢＬ、／ＢＬがロウレ
ベルに維持されるようにＳＲＡＭが構成されているな
ら、ノードＡ、Ｂのうちのハイレベル側ノードと、相補
ビット線ＢＬ、／ＢＬとの間に伝送ＭＯＳトランジスタ
Ｎ３を介するリーク電流経路が形成される。図８の電位
の例では伝送ゲートＭＯＳトランジスタＮ３にリーク電
流が流れる。

【００４８】いま、待機時にリークする複数のＭＯＳト
ランジスタを１つの等価ＭＯＳトランジスタに置き換え
たとみなすなら、等価ＭＯＳトランジスタのリーク電流
に比例的に影響を与えるチャネル幅は、オフ状態にある
２個のＮチャネル型ＭＯＳトランジスタＮ２、Ｎ３と１
個のＰチャンネル型ＭＯＳトランジスタＰ１とのチャネ
ル幅の和と等しいとみなすことができる。

【００４９】典型的には、薄いゲート膜厚例えば第２ゲ
ート膜厚（例えば３［ｎｍ］）のＭＯＳトランジスタで
メモリセルが構成される場合、微細化に応じて、１個の
スタティックメモリセルの上述のような等価的な意味の
チャネル幅の和は、おおよそ０．６［μｍ］にすること
ができる。

【００５０】必ずしも正確ではないけれども、説明の便
宜の上から、メモリセルアレイの上述のようなチャネル
幅の和と、メモリセルアレイ以外の周辺回路を構成する
ＭＯＳトランジスタの内のリーク電流をもたらすＭＯＳ
トランジスタのチャネル幅の和とを比率をもって捉える
なら、その比率は１：０．２程度として捉えることがで
きる。

【００５１】（ａ）例えば、５１２Ｋビットのメモリ全
体をゲート膜厚の薄い第２ゲート絶縁膜を有するＭＯＳ
トランジスタで構成すると、待機時にリークするメモリ
セルのトータルのチャネル幅の和は０．６×５１２×１
０２４＝３１４５７３［μｍ］であり、周辺回路はその
２０％なので、６２９１５［μｍ］となる。

【００５２】この場合のメモリモジュール全体のリーク
電流は、モジュール全体のチャネル幅の和が３７７４８
８［μｍ］、ゲート電圧０Ｖ時のリーク電流は図５から
単位チャネル幅当たり３．０Ｅ−１０［Ａ／μｍ］であ
るので、１．１Ｅ−４［Ａ］となる。

【００５３】（ｂ）周辺回路はゲート膜厚の薄いＭＯＳ
トランジスタのままとし、メモリセルのみゲート膜厚の
厚いＭＯＳトランジスタに置き換えるとする。この場合
には、ゲート膜厚が厚い分、微細加工が不利になるとい
う事情から、チャネル幅を広くする必要が生ずる。そこ
で、典型的に設定可能な例として、メモリセルアレイの
リークするオフ状態のＭＯＳトランジスタのチャネル幅
の和を２．８［μｍ］程度にしたとする。この場合に
は、メモリマット全体では２．８×５１２×１０２４＝
１４６８００６［μｍ］となる。

【００５４】メモリセルアレイのリーク電流はゲート膜
厚の厚いＭＯＳトランジスタのゲート電圧０Ｖ時のリー
ク電流は図４から単位チャネル幅当たり１．７Ｅ−１３
［Ａ／μｍ］であるので、２．５Ｅ−７［Ａ］となる。

【００５５】周辺回路はゲート膜厚の薄いＭＯＳＦＥＴ
で構成されているので、上記計算例の周辺回路のチャネ
ル幅の和を用いるとリーク電流は１．９Ｅ−５［Ａ］と
なる。メモリモジュール全体では上記のリーク電流の和
となるので、１．９Ｅ−５［Ａ］になり、これはほぼ周
辺回路のリーク電流で決まる値である。

【００５６】（ｃ）一方、周辺回路もゲート膜厚の厚い
ＭＯＳトランジスタで構成する場合の周辺回路のトータ
ルのチャネル幅の和は１４６８００６×０．２＝２９３
６０１［μｍ］となる。この場合は、メモリモジュール
全体のリーク電流は３．０Ｅ−７［Ａ］となる。

【００５７】電池電源等を考慮した上で、半導体集積回
路で許容される待機時のリーク電流は室温で１Ｅ−６
［Ａ］程度とすると、（ａ）（ｂ）の値は許容量よりも
大きい。（ａ）（ｂ）の計算ではゲート膜厚の薄いＭＯ
Ｓトランジスタのゲート・トンネルリーク電流は無視し
ているので、ゲート・トンネルリーク電流を考慮する
と、リーク電流は上の計算値よりもさらに増加する。以
上の計算からも分かるように、３［ｎｍ］程度にゲート
膜厚が薄くなると、メモリセルアレイ以外の周辺回路を
ゲート膜厚の薄いＭＯＳトランジスタで構成してもリー
ク電流は無視し得ない程大きくなってしまう。

【００５８】以上から、半導体集積回路の待機時のリー
ク電流を適当に低減するには、メモリモジュール全体を
第１ゲート絶縁膜２８のようなゲート膜厚の厚いＭＯＳ
トランジスタで構成するのが効果的であることが理解さ
れよう。

【００５９】図８の回路構成ではＭＯＳトランジスタに
対して基板バイアス電圧の印加は行っていない。即ち、
Ｎチャンネル型ＭＯＳトランジスタＮ１、Ｎ２の基板ゲ
ートは、図示のような接続によって、回路の基準電位な
いしはグランド電位Ｖｓｓにされ、Ｐチャンネル型ＭＯ
Ｓトランジスタの基板ゲートは、回路の電源電位Ｖｄｄ
にされる。

【００６０】基板バイアス印加技術は前述のような利害
得失を持つ。これを考慮して、図１の半導体集積回路で
は基板バイアスを採用していない。

【００６１】実施例の半導体集積回路は、通常の半導体
集積回路装置と同様に、多層配線構造をとる。

【００６２】多層配線は、特に制限されないが、５層配
線構造をとる。言うまでもなく、多層配線構造は、ＭＯ
Ｓトランジスタが形成された半導体基板上への絶縁膜の
形成、絶縁膜への適宜の開口の形成、導体層としての金
属層の形成、導体層のホトリソグラフ技術によるような
成形、層間絶縁膜の形成、開口の形成、導体層の形成を
繰り返すようなよく知られた技術によって構成される。

【００６３】半導体基板側から数えての第１層目及び第
２層目の配線層は、ブロック内の配線を構成するように
され、第３層目ないし第５層目の配線層は、ブロック間
の信号配線や電源のような配線を構成するようにされ
る。かかる第３層目ないし第５層目の配線層は、また、
必要に応じてブロック内の配線として利用される場合も
有る。

【００６４】実施例では、各ブロックの夫々に対し、前
述したような電源リング配線の構成が適用される。電源
リング配線は、対応すべきブロックを実質的に取り囲む
ように構成される．電源リング配線は、ブロック内の所
望の回路に比較的短い距離を持っての電源配線設定を容
易にする利点をもたらす。ブロック内の任意回路への電
源給電を適切にする意味で、電源リング配線は、閉じた
リング形状とされることが望ましいけれども、リング形
状の一部が開かれたような形状も実質上リング形状をな
すと理解してよい。

【００６５】電源リング配線は、特に制限されないが、
第１層目及び第２層目配線層から構成されるのが良い。
このように電源リング配線層を比較的下層の配線層から
構成することによって、ブロック内の回路への給電を、
比較的下層の配線層を持って行うことができることとな
る。言い換えると、配線の引きまわしを合理的にできる
こととなる。この場合には、電源リング配線への給電
は、それよりも上層の配線層を介して行われる。

【００６６】ブロック毎のこの電源リング配線構成は、
前述のように、ブロック内への給電を便利にするととも
に、ブロック単位での電源電圧供給制御を容易にする。
好適な電源リング配線は、電源給電に要する対の配線の
一方だけではなく対の配線を平行リング状に延長形成す
る構成をとる。

【００６７】図９乃至図１２に各ブロックの電源リング
ＰＲ１〜ＰＲ４の構成が例示されている。

【００６８】図９、図１０において、第１ブロックＢＬ
Ｋ１及び第２ブロックＢＬＫ２には第１の電源（Ｖｄ
ｄ）が供給される。電源リングＰＲ１，ＰＲ２は第１の
電源Ｖｄｄのリングと回路のグランド電位（接地電位）
Ｖｓｓのリングで構成されている。ＳＲＡＭ１０、ＣＰ
Ｕ１１、ＳＲＡＭ１２、ロジック回路ＬＯＧの内部へ電
源を供給する電源配線は図示を省略してある。

【００６９】図１１において、第３ブロックＢＬＫ３に
は第２の電源（Ｖｃｃ）が供給される。電源リングＰＲ
３は第２の電源Ｖｃｃのリングと回路の接地電位Ｖｓｓ
のリングで構成される。ＳＲＡＭ１４、ＴＭＲ１５の内
部へ電源を供給する電源配線は図示を省略してある。

【００７０】図１２において、第４ブロックＢＬＫ４に
は第３の電源（Ｖｃｃａ）が供給される。電源リングＰ
Ｒ４は第３の電源Ｖｃｃａのリングと回路の接地電位Ｖ
ｓｓａのリングで構成される。アナログ回路の内部へ電
源を供給する電源配線は図示を省略してある。第３の電
源（Ｖｃｃａ）の電圧は第２の電源（Ｖｃｃ）の電圧と
同一であるが、デジタル系回路で発生する雑音がアナロ
グ系回路に飛び込むことを防止するための、ボンディン
グパッドを別にする等のレイアウト上の工夫を含む。同
様に、アナロググランド電位Ｖｓｓａもグランド電位Ｖ
ｓｓとは別の専用の電源パッドから引き込むことにより
耐ノイズ性が向上される。

【００７１】図１３には信号コントロール部ＣＨＧが例
示される。信号コントロール部ＣＨＧには第１の電源
（Ｖｄｄ）と第２の電源（Ｖｃｃ）が供給される。通常
動作時には、信号コントロール部は、第１ブロックＢＬ
Ｋ１及び第２ブロックＢＬＫ２から第３ブロックＢＬＫ
３へ供給されるＶｄｄ系の信号をＶｃｃ系の信号にレベ
ル変換する。また逆に、第３ブロックＢＬＫ３から第１
ブロックＢＬＫ１又は第２ブロックＢＬＫ２へ供給され
るべきＶｃｃ系信号をＶｄｄ系信号にレベル変換する。
第１の電源Ｖｄｄが遮断されると、第１ブロックＢＬＫ
１及び第２ブロックＢＬＫ２からの信号は不定となり、
このとき、信号コントロール部ＣＨＧへの第１電源ｖｄ
ｄも遮断される。信号コントロール部ＣＨＧはこの電源
遮断を感知し、第１ブロックＢＬＫ１及び第２ブロック
ＢＬＫ２から第３ブロックへの信号ラインを例えばグラ
ンドレベルＶｓｓに強制し、第３回路ブロックＢＬＫ３
に不定信号が入力されるのを抑制する。

【００７２】図１４には半導体集積回路の動作時及び待
機時における電源供給状態が例示される。待機時には第
２の電源（Ｖｃｃ）以外の電源は外部で遮断される。

【００７３】第３ブロックＢＬＫ３には、半導体集積回
路の待機時にも制御データなどを保持することが必要な
ＳＲＡＭ１４や、待機状態からの復帰や待ち受け動作を
行なう為のタイマ１５等の、待機時にも動作させたい回
路が形成される。この第３ブロックＢＬＫ３を構成する
ＭＯＳトランジスタのゲート絶縁膜厚は、待機時に動作
不要な回路が形成される第１ブロックＢＬＫ１及び第２
ブロックＢＬＫ２のＭＯＳトランジスタよりも厚くされ
る。これにより、待機時にも動作される第３ブロックＢ
ＬＫ３のサブスレッショルドリーク電流及びゲート電極
のトンネルリーク電流を減らすことができる。例えば第
３ブロックＢＬＫ３を構成するＭＯＳトランジスタ膜厚
を８ｎｍ、第１ブロックＢＬＫ１及び第２ブロックＢＬ
Ｋ２を構成するＭＯＳトランジスタ膜厚を３ｎｍとする
と、トランジスタ同志の比較ではサブスレッショルドの
リーク電流は約３桁程度低減し、ゲート電極のトンネル
リーク電流はほぼ０に低減される。サブスレッショルド
リーク電流を低減することができ、ゲート電極のトンネ
ルリーク電流を低減することができ、データ保持のため
のメモリ等を待機状態にしてもリーク電流をほぼ無視で
きるレベルにすることができ、電池電源システムに適用
される場合には電池寿命を延ばすことができる。

【００７４】図１５には本発明に係る半導体集積回路を
適用したデータ処理システムとして携帯電話機が例示さ
れる。

【００７５】アンテナ５０で受信された無線帯域の受信
信号は、アンテナスイッチ５１を経て受信信号として高
周波部（ＲＦ部）５２に送られる。受信信号はＲＦ部５
２でより低周波数の信号に変換され、変復調部５３に入
力される。変復調部５３で受信信号は、復調され、ディ
ジタル信号に変換されてチャネルコーデック部５４に入
力される。チャネルコーデック部では受信したディジタ
ル信号の秘匿を解除し、誤り訂正・検出をし、通信を実
現するために必要な制御データ、圧縮音声データなどの
通信データを分ける。

【００７６】制御データはＣＰＵ５５に送られ、ＣＰＵ
５５において通信プロトコル処理などが行われる。ＣＰ
Ｕ５５はまた、ＭＭＩ（マンマシンインターフェース）
部５６を介して液晶表示器５７を表示したり、キーパッ
ド５８からのキー押下情報をマンマシンインターフェー
ス部５６を介して処理するマンマシンインターフェース
機能も行う。

【００７７】またチャネルコーデック部５４で取り出さ
れた音声データは音声コーデック部５９で伸張され、音
声データとしてＤ／Ａ部６０でディジタルアナログ変
換、フィルタ処理され、スピーカ６１より音声として再
生される。

【００７８】送信動作では、マイク６２から入力された
音声信号は、Ａ／Ｄ部６３でフィルタ処理、アナログデ
ィジタル変換され、音声コーデック部６９に入力され
る。音声コーデック部６９では音声データは圧縮され圧
縮音声データに変換される。チャネルコーデック部５４
では音声コーデック部５９の圧縮音声データと、ＣＰＵ
５５からの制御データを合成して送信データ列を生成
し、これに誤り訂正・検出符号、秘匿コードを付加した
後、変復調部５３に送信データを出力する。変復調部５
３で、送信データは、ディジタル信号から変調信号に変
換された後、ＲＦ部５２で無線信号帯域の高周波数の信
号に変換、増幅され、アンテナスイッチ５１を経てアン
テナ５０より無線信号として送出される。上記チャネル
コーデック部５４、及び音声コーデック部５９は、専用
のロジック回路で構成される場合と、ＤＳＰ（ディジタ
ルシグナルプロセッサ）等で構成される場合がある。

【００７９】図において６４で示されるものは、ＴＣＸ
Ｏ（温度補償型電圧制御発振器）であり、ここで生成さ
れたクロック信号はＲＦ部５２、さらに携帯電話機が通
信を行うのに必要なタイミングを生成するタイミング制
御回路６５の基準クロック信号として供給される。タイ
ミング制御回路６５は、変復調部５３及びＣＰＵ５５等
に動作クロック信号を供給し、ＲＦ部５２の動作を制御
する。携帯電話機では、通話を行っている通話時と、ユ
ーザによる発呼、移動通信網からの着呼を待ち受けてい
る待ち受け時とがある。携帯電話機は、基地局と通信を
行うためにフレーム同期を確立し、受信位置、送信位置
を決定している。待ち受け時にも、携帯電話は、基地局
から定期的に送られて来る無線信号を、定期的に受信を
行っている。これを間欠受信と呼ぶ。基地局から定期的
に送られてくる信号の位置を予測するためにフレーム同
期を確立し続ける必要がある。間欠受信時で、受信して
いない期間のフレーム同期維持のために、時計用発振器
６７を使用する。時計用発振器６７のクロックは時計用
のＲＴＣ（リアルタイムクロック）部６８に供給され、
同時にタイミング制御回路６５に供給される。間欠受信
時の受信動作を行わない期間は、タイミング制御回路６
５がＲＴＣ６８の出力クロック信号に基づいてフレーム
同期の維持を行い、ＴＣＸＯ６４の電源を遮断する。タ
イミング制御回路６５はまた、間欠受信時の受信位置よ
り予め決められた位置でＴＣＸＯ６４の電源投入タイミ
ングを生成する。７０はフラッシュッメモリでありＣＰ
Ｕ５５の動作プログラムが格納される。６９はＳＲＡＭ
でありＣＰＵ５５のワーク領域等に利用される。

【００８０】図１５においてタイミング制御回路６５、
ＳＲＡＭ１５、ＲＴＣ６８は前記第３ブロックＢＬＫ３
で構成される。Ｄ／Ａ６０及びＡ／Ｄ６３は第４ブロッ
クＢＬＫ４で構成される。ＣＰＵ５５、ＭＭＩ５６、Ｓ
ＲＡＭ６９、フラッシュッメモリ７０は第１ブロックで
構成される。変復調部５３、チャネルコーデック部５
４、及び音声コーデック部５９は第２ブロックＢＬＫ２
にて構成される。図１５に示される半導体集積回路１Ａ
は電池電源回路７２から供給されるＶｄｄ，Ｖｃｃ，Ｖ
ｃｃａを外部動作電源とする。

【００８１】図１５に示される半導体集積回路１Ａは基
本的構成は図１と同じであるが、第１ブロックＢＬＫ
１、第２ブロックＢＬＫ２、及び第４ブロックＢＬＫ４
に対する動作電源の供給・停止の制御を第３ブロックの
タイミング制御回路６５が行なう。例えば、前記待ちう
け状態においてタイミング制御回路６５は、間欠受信時
の受信位置より予め決められた位置でＴＣＸＯ６４の電
源を投入する期間毎に、外部動作電源Ｖｄｄを第１ブロ
ックＢＬＫ１及び第２ブロックＢＬＫ２に印加すると共
に外部動作電源Ｖｃｃａを第４ブロックＢＬＫ４し、そ
れ以外の期間では上記電源Ｖｄｄ，Ｖｃｃａの対応回路
への印加を停止する。この電源印加、印加停止の為に、
図１に例示される電源パッド２ａと電源リングＰＲ１，
ＰＲ２との間、そして電源パッド２ｄと電源リングＰＲ
４との間には図示を省略するスイッチが設けられてい
る。

【００８２】上記より、携帯電話機における待ち受け時
の電力消費を低減でき、電池電源回路７２の電池寿命を
延ばすことが可能になる。

【００８３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００８４】例えば、第２のゲート膜厚のＭＯトランジ
スタはＩ／Ｏブロックを構成する素子と同一のゲート膜
厚のＭＯトランジスタで構成してもよいが、メモリその
他の回路の性能を重視する場合には、待機時のリーク電
流がシステムＬＳＩの要求仕様を満足する値以下であれ
ば、第１のゲート膜厚よりも厚く、第２のゲート膜厚よ
りは薄い第３のゲート膜厚を使用することができる。こ
の場合は電源電圧も第２の電源よりも下げることで最適
化することができる。

【００８５】データを保持するメモリ、タイマ等の回路
が第２のゲート膜厚のＭＯＳトランジスタと第３のゲー
ト膜厚のＭＯＳトランジスタとで構成されていてもよ
い。この場合は、電源リングとして、２種類の電源電圧
を供給する必要がある。

【００８６】データ保持を必要とするメモリの例とし
て、６個のＭＯＳＦＥＴで構成されたＣＭＯＳスタティ
ックラッチ型のメモリセルを用いるスタティックＲＡＭ
を挙げたが、このメモリに限定することなく、負荷とし
て高抵抗を使用するメモリセルのスタティックＲＡＭ、
あるいは、デュアル・ポートＲＡＭ等のマルチポートＲ
ＡＭでもよい。

【００８７】本発明は、電源Ｖｃｃａ，Ｖｄｄの遮断制
御は半導体集積回路の外部による制御であっても、チッ
プ内部の電源制御回路による内部制御でもよい。

【００８８】半導体集積回路に含まれるディジタル回路
部の具体的な回路構成、その他のオンチップ回路モジュ
ールは上記説明に限定されず、適宜変更可能である。

【００８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯電
話機に適用した場合について説明したが、本発明はそれ
に限定されず、ナビゲーションシステム等のように待機
時の消費電流を可能な限り小さくしたいシステム、ＦＡ
Ｘ、ターミナルアダプタ等、停電時に電池によるデータ
保持を必要とする機器等に広く適用することができる。

【００９０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９１】すなわち、待機時や停電時にもバッテリ等
で動作させたい回路が形成される第１ディジタル回路部
を構成するＭＯＳトランジスタのゲート絶縁膜厚を、待
機時に動作不要な回路が形成される第２ディジタル回路
部のＭＯＳトランジスタよりも厚くするから、待機時等
にも動作される第１ディジタル回路部のサブスレッショ
ルドリーク電流及びゲート電極のトンネルリーク電流を
減らすことができる。これにより、電池電源システムに
適用される場合には電池寿命を延ばすことができる。

【００９２】前記第１ディジタル回路部を構成するＭＯ
Ｓトランジスタをインタフェース回路部を構成するＭＯ
Ｓトランジスタと同じ厚さのゲート絶縁膜を有して構成
すれば、第１ディジタル回路部のＭＯＳトランジスタの
ゲート膜厚を第２ディジタル回路部のＭＯＳトランジス
タと相違させても、新たなプロセスの追加を要しない。

【００９３】第１ディジタル回路部のゲート膜厚を一種
類に統一する場合には第１ディジタル回路部の動作電源
も単一電源にすることができ、新たなレベルの電源を追
加することも要しない。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の一例を概略的に
示す平面レイアウト図である。

【図２】ゲート膜厚の厚いＭＯＳトランジスタを例示す
る縦断面図である。

【図３】ゲート膜厚の薄いＭＯＳトランジスタを例示す
る縦断面図である。

【図４】厚膜の第１ゲート絶縁膜を有するＮチャンネル
型ＭＯＳトランジスタにおけるサブスレッショルドリー
ク電流特性を例示する説明図である。

【図５】薄膜の第２ゲート絶縁膜を有するＮチャンネル
型ＭＯＳトランジスタにおけるサブスレッショルドリー
ク電流特性を例示する説明図である。

【図６】ゲートのトンネルリーク電流とゲート膜厚との
関係を例示する説明図である。

【図７】ＳＲＡＭの一例を示すブロック図である。

【図８】ＣＭＯＳスタティックラッチ形態のメモリセル
ＭＣを例示する回路図である。

【図９】第１ブロックの電源リングの構成を例示する説
明図である。

【図１０】第２ブロックの電源リングの構成を例示する
説明図である。

【図１１】第３ブロックの電源リングの構成を例示する
説明図である。

【図１２】第４ブロックの電源リングの構成を例示する
説明図である。

【図１３】信号コントロール部を例示する説明図であ
る。

【図１４】半導体集積回路の動作時及び待機時における
電源供給状態を例示するタイミングチャートである。

【図１５】本発明に係る半導体集積回路を適用したデー
タ処理システムとして携帯電話機を例示するブロック図
である。

【符号の説明】

１半導体集積回路２ボンディングパッド２ａ，２ｂ，２ｃ、２ｄ電源端子３Ｉ／Ｏ領域ＢＬＫ１第１ブロックＢＬＫ２第２ブロックＢＬＫ３第３ブロックＢＬＫ４第４ブロックＰＲ１〜ＰＲ４電源リング１０ＳＲＡＭ１１ＣＰＵ１２ＳＲＡＭ１３ＬＯＧ１４ＳＲＡＭ１５タイマ回路２８厚膜のゲート絶縁膜３３薄膜のゲート絶縁膜ＭＣメモリセル

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/092 27/11 Ｆターム(参考） 5F038 AV06 BH19 CA10 CD02 CD16 DF04 DF05 DF08 DF12 EZ13 EZ20 5F048 AB01 AC03 BA01 BB16 BC06 BD04 BE03 BF06 BF16 BG01 BG13 DA25 5F083 BS27 GA06 LA17 LA18 NA08 ZA12

Claims

【特許請求の範囲】

【請求項１】外部端子と、前記外部端子に接続される
インタフェース回路部と、メモリセルアレイ及びその周
辺回路から成る第１メモリを含む第１ディジタル回路部
と、論理回路を含む第２ディジタル回路部とが１個の半
導体基板に形成された半導体集積回路であって、前記第
１ディジタル回路部を構成するＭＯＳトランジスタのゲ
ート絶縁膜は前記第２ディジタル回路部を構成するＭＯ
Ｓトランジスタのゲート絶縁膜よりも厚く形成されて成
るものであることを特徴とする半導体集積回路。
【請求項２】第１ディジタル回路部の第１メモリは待
機時にも動作される回路であり、第２ディジタル回路部
の論理回路は待機時に動作不要とされる回路であること
を特徴とする請求項１記載の半導体集積回路。
【請求項３】前記第１メモリはＳＲＡＭであり、前記
第１ディジタル回路部は更に第１ロジック回路を含むこ
とを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】前記第１ロジック回路はタイマ回路であ
ることを特徴とする請求項３記載の半導体集積回路。
【請求項５】前記第２ディジタル回路部は更に第２メ
モリ及び第２ロジック回路を含むことを特徴とする請求
項３又は４記載の半導体集積回路。
【請求項６】前記第１ディジタル回路部を構成するＭ
ＯＳトランジスタは前記インタフェース回路部を構成す
るＭＯＳトランジスタと同じ厚さのゲート絶縁膜を有し
て成るものであることを特徴とする請求項１記載の半導
体集積回路。
【請求項７】前記第１ディジタル回路部を構成するＭ
ＯＳトランジスタは前記インタフェース回路部を構成す
るＭＯＳトランジスタのゲート絶縁膜よりも薄いゲート
絶縁膜を有して成るものであることを特徴とする請求項
１記載の半導体集積回路。
【請求項８】前記第１ディジタル回路部を構成するＭ
ＯＳトランジスタの一部のＭＯＳトランジスタは前記イ
ンタフェース回路部を構成するＭＯＳトランジスタと同
じゲート絶縁膜を有し、残りのＭＯＳトランジスタはそ
れよりもゲート絶縁膜の薄いゲート絶縁膜を有して成る
ものであることを特徴とする請求項１記載の半導体集積
回路。
【請求項９】前記第１ディジタル回路部の動作電源は
単一電源であることを特徴とする請求項６又は７記載の
半導体集積回路。
【請求項１０】前記第１ディジタル回路部の動作電源
供給経路は前記第２ディジタル回路部の動作電源供給経
路から分離されて成るものであることを特徴とする請求
項１又は２記載の半導体集積回路。
【請求項１１】前記第１ディジタル回路部の動作電源
供給経路は第１ディジタル回路部の外側に敷設された電
源リングであることを特徴とする請求項１０記載の半導
体集積回路。
【請求項１２】前記第１ディジタル回路部の動作電源
の入力に専用化された外部電源端子を有することを特徴
とする請求項１０又は１１記載の半導体集積回路。