JP5240792B2 - 半導体装置 - Google Patents
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Description
図1は、本発明に係わる半導体装置の一実施例を示す回路図である。本回路は、Pチャネル型MOSトランジスタMPおよびNチャネル型MOSトランジスタMNより構成される半導体集積回路の一部を示しており、MOSトランジスタのゲートに使用される絶縁膜が4nm以下か、ゲートトンネルリーク電流が電源電圧1.5Vで、10-12 A/μm
2 以上である半導体集積回路製造技術を用いて単結晶シリコンのような半導体基板に形成される。
図3は、本発明に係わる半導体装置の一実施例を示す回路図である。本回路は、Pチャネル型MOSトランジスタMPおよびNチャネル型MOSトランジスタMNより構成される半導体集積回路の一部を示しており、MOSトランジスタのゲートに使用される絶縁膜が4nm以下か、トンネルリーク電流が電源電圧1.5Vで、10-12 A/μm2 以上
である半導体集積回路製造技術を用いて単結晶シリコンのような半導体基板に形成される。
図15は、本発明をSRAMに適用した場合の一実施例を示す回路図である。本半導体製造装置98は、Pチャネル型MOSトランジスタおよびNチャネル型MOSトランジスタより構成され、MOSトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧1.5Vで、10-12 A/μm2 以上である半導体集積回路製
造技術を用いて単結晶シリコンのような半導体基板に形成される。
図8は、本発明をマイクロプロセッサに適用した実施例を示している。MOSトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧1.5Vで、10-12 A/μm2 以上である半導体集積回路製造技術を用いて単結晶シリコンの
ような半導体基板に形成される。
図9は、本発明をマイクロプロセッサに適用した実施例を示している。MOSトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧1.5Vで、10-12 A/μm2 以上である半導体集積回路製造技術を用いて単結晶シリコンの
ような半導体基板に形成される。
図10は、本発明を使ったSRAMあるいはマイクロプロセッサを携帯電話などの電池で動作するシステムに応用した実施例を示している。携帯電話140には、電池141と実施例3で述べたSRAM、実施例4で述べたマイクロプロセッサ130が搭載されている。電池駆動するための端子とSRAMとマイクロプロセッサが単一の半導体基板に搭載されている半導体装置からなる。また接地電位より高い電圧VSSSたとえば0.5Vを電源電位VDDから生成する回路143も搭載されている。
図11は、本発明を使ったSRAMあるいはマイクロプロセッサを携帯電話などの電池で動作するシステムに応用した実施例を示している。携帯電話144には、電池141とSRAM146、マイクロプロセッサ147が搭載されている。SRAM146とマイクロプロセッサ147の電源VDDIを供給する電源チップ145も搭載されている。
MN……Nチャネル型MOSトランジスタ
MP……Pチャネル型MOSトランジスタ
INV ……インバータ回路
CINV ……クロックドインバータ回路
LATCH……ラッチ回路
NAND……NAND回路
AND……NAND回路
N……接続ノード
I……入力信号
O……出力信号
NL、NR……SRAMメモリセル内部ノード
VDD……電源電位
VDDD……電源電位より低い電位
VCC……外部パッドより供給される高電位側の電源電位
VDDM……電源ソース電極線
VSS……接地電位
VSSS……接地電位より高い電位
VSSM……接地ソース電極線
DT、DB……データ線
SWL……サブワード線
STBY……待機選択信号
ACTV……動作選択信号
ACVSSM……制御信号
STVSSM……制御信号
CVDDD……制御信号
EQ……イコライズ・プリチャージ回路制御信号
YSW、YSWB……Yスイッチ制御信号
SA……センスアンプ制御信号
RBC、RBCB……読み出しデータ出力制御信号
WBC、WBCB……書き込みデータ入力制御信号
CS……チップ選択信号
WE……書き込み選択信号
AY……Yアドレス
MAT……マット選択信号
ATD……ATDパルス
98、146……SRAM
99、100……イコライズ、プリチャージ回路
101、102……Yスイッチ回路
103……センスアンプ回路
104……リードデータドライブ回路
105……ライトアンプ回路
106……基本ユニット
108、MEMBLK……メモリセルマット
109、110……スイッチ回路
111……データバス
114……ワードデコーダおよびワードドライバ
115……プリデコーダ
116……アドレスおよび制御信号
117、118……制御回路
130、135、147……マイクロプロセッサ
131、136……キャッシュメモリ
132、137……CPU回路
133、138……IP回路
134、139……コントロール回路
140、144……携帯電話システム
141……電池
143、145……電源回路。
FMAT……速いマット選択信号
PWR……降圧回路
INBUF……インプットバッファ
Qmn、Qmp……メモリセル部のNとPチャネル型MISFET
Qpn、Qpp……周辺回路部のNとPチャネル型MISFET
Qhn、Qhp……高耐圧部のNとPチャネル型MISFET
200……半導体基板
201……素子分離領域
210、211、212、213……ウエル
221……絶縁膜
222……多結晶シリコン膜
223、270……レジストマスク
230、231、232、233、234、235……ゲート電極
241、242、245、246、253、254、257、258、259、
260、261、262、267、280……n型半導体領域
243、244、247、248、251、254、255、256、263、
264、266、271……p型半導体領域
265……サイドウォールスペーサ
290、291……シリサイド膜
292……シリコン窒化
300、310、330、360、370……層間絶縁膜
301、311、321……窒化チタン膜
302、312、322、341、352、364……金属膜
340、351、364……バリアメタル層
371……パッシベーション膜。
Claims (2)
- そのソース電極が電源線に接続される第1のPチャネル型MOSトランジスタと、そのソース電極がソース線に接続され、そのドレイン電極が前記第1のPチャネル型MOSトランジスタのドレイン電極に接続され、そのゲート電極が前記第1のPチャネル型MOSトランジスタのゲート電極に接続される第1のNチヤネル型MOSトランジスタと、そのソース電極が前記電源線に接続される第2のPチャネル型MOSトランジスタと、そのソース電極が前記ソース線に接続され、そのドレイン電極が前記第2のPチャネル型MOSトランジスタのドレイン電極に接続されると共に前記第1のPチャネル型MOSトランジスタ及び前記第1のNチャネル型MOSトランジスタのゲート電極に接続され、そのゲート電極が前記第2のPチャネル型MOSトランジスタのゲート電極に接続されると共に前記第1のPチャネル型MOSトランジスタ及び前記第1のNチャネル型MOSトランジスタのドレイン電極に接続される第2のNチャネル型MOSトランジスタとを夫々が有する複数のスタティック型メモリセルと、
第1状態の前記電源線と前記ソース線との電位差が、第2状態の前記電源線と前記ソース線との電位差よりも小さくなるように制御する制御回路であって、第3のNチャネル型MOSトランジスタを有する電源電圧制御回路とを具備し、
前記第1のNチャネル型MOSトランジスタのドレイン領域のうち、コンタクトを取る領域は砒素を含み、エクステンション領域は燐を含み、
前記第2のNチャネル型MOSトランジスタのドレイン領域のうち、コンタクトを取る領域は砒素を含み、エクステンション領域は燐を含み、
前記第3のNチャネル型MOSトランジスタのドレイン領域は、コンタクトを取る領域及びエクステンション領域に砒素を含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
第4のNチャネル型MOSトランジスタを有する入出力回路をさらに含み、
前記第4のNチャネル型MOSトランジスタのドレイン領域は、コンタクトを取る領域及びエクステンション領域に砒素を含むことを特徴とする半導体装置。
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