JPH10135424A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH10135424A
JPH10135424A JP8290963A JP29096396A JPH10135424A JP H10135424 A JPH10135424 A JP H10135424A JP 8290963 A JP8290963 A JP 8290963A JP 29096396 A JP29096396 A JP 29096396A JP H10135424 A JPH10135424 A JP H10135424A
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JP
Japan
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power supply
potential
supply potential
line
circuit
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Application number
JP8290963A
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Inventor
Kazutami Arimoto
Takahiro Tsuruta
和民 有本
孝弘 鶴田
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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Publication date
Application filed by Mitsubishi Electric Corp, 三菱電機株式会社 filed Critical Mitsubishi Electric Corp
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    • GPHYSICS
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    • G11CSTATIC STORES
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    • G11C5/14Power supply arrangements, e.g. Power down/chip (de)selection, layout of wiring/power grids, multiple supply levels
    • G11C5/147Voltage reference generators, voltage and current regulators ; Internally lowered supply level ; Compensation for voltage drops
    • GPHYSICS
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    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Abstract

(57)【要約】 【課題】 ロジック回路とDRAMが混載されているシ
ステムチップにおいて、ダイナミックリフレッシュ特性
が改善され、かつ高速動作が可能なシステムチップを提
供する。 【解決手段】 システムチップ1000においては、電
源供給線および接地線は、入出力バッファ回路、ロジッ
ク回路、メモリセルアレイ等の各々について独立して設
けられている。また、ワード線は非選択状態において
は、負電位に保持される。さらに、センスアンプは、そ
の動作の初期においては、外部電源電位Vccを直接供
給されて動作し、所定期間経過後内部降圧回路から出力
される内部電源電位Vccsにより動作する。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に、ワンチップ上にダイナミック型半導体
記憶装置(以下、DRAMと呼ぶ)と、ロジック回路と
が混載された半導体集積回路装置の構成に関する。

【0002】

【従来の技術】現在、パーソナルコンピュータおよびワ
ークステーションをはじめ、さまざまな電気製品に、マ
イクロコンピュータ、メモリおよびゲートアレイなどの
種々の半導体装置が搭載されている。特に、近年マルチ
メディア用携帯パーソナルコンピュータ機器の普及とと
もに、システムチップ上に大容量のメモリを搭載した半
導体集積回路装置の開発が進められている。

【0003】このような半導体装置は、装置外部と信号
またはデータの授受を行なうためのパッドを有してい
る。このパッドは、半導体装置がパッケージに封止され
ている場合には、外部ピン端子に接続され、また半導体
装置が他の半導体装置と同じチップまたはウェハ上に形
成されている場合には、内部配線に結合される。

【0004】信号またはデータを出力するパッドに対し
ては、外部装置の入力容量および配線容量などにより、
大きな負荷が存在するため、その出力パッドに対して
は、装置内部で形成された信号または記憶情報を必要と
するために、大きな電流駆動力を有するドライバ回路
(出力バッファ回路)が設けられる。

【0005】特に、半導体装置がパッケージに封止され
て、電気製品等に搭載される場合、この半導体装置のピ
ン端子が、実装基板上のプリント配線等に接続される。
また、このピン端子に接続される他の半導体集積回路装
置の入力容量およびプリント配線の浮遊容量が大きいの
で、これら比較的容量値の大きい負荷容量(寄生容量)
を一定時間内に充放電することが必要とされる。したが
って、出力バッファ回路(ドライバ回路)の電流駆動力
は内部回路の電流駆動力に比べて十分大きい必要があ
る。

【0006】図29は、上述したようなDRAMを有す
るシステムチップ2000の構成を示す概略ブロック図
である。

【0007】図29に示したシステムチップ2000
は、論理処理を行なうロジックLSIと、データを格納
するメモリLSIとが同一チップ上に形成されたもので
ある。

【0008】図29において、システムチップ2000
は、ロジック処理部とメモリ部とを含む。このロジック
処理部およびメモリ部に共通に装置外部とデータおよび
信号の入出力を行なう入出力バッファ回路400が設け
られている。

【0009】ロジック処理部は、入出力バッファ回路4
00および後に説明するメモリ部からデータおよび/ま
たは信号を受け、所定の処理を行なうロジック回路40
2を含む。

【0010】メモリ部は、行列状に配列されるダイナミ
ック型メモリセルを有するメモリセルアレイ406と、
このメモリセルアレイ406へのアクセスを制御するD
RAMコントロール回路404と、DRAMコントロー
ル回路404の制御のもとに、メモリセルアレイ406
の行(ワード線)を選択状態の電位に駆動するワード線
ドライバ408と、メモリセルアレイ406において選
択された行に接続されるメモリセルのデータを検知し、
増幅しかつラッチするセンスアンプ410と、DRAM
コントロール回路404の制御のもとに、メモリセルア
レイ406の列を選択する列デコーダ414とを含む。

【0011】メモリ部は、さらに、外部電源電圧Vcc
を受けて、DRAMコントロール回路404、センスア
ンプ410等へ供給する内部電源電圧を供給する降圧回
路412と、外部電源電圧Vccを受けてワード線ドラ
イバ回路408に供給する昇圧電位を発生するVpp発
生回路416とを含む。

【0012】入出力バッファ回路400、ロジック回路
402、Vpp発生回路416および降圧回路412に
対して、共通に電源線142が設けられ、この電源線1
42には、電源パッド140から外部電源電圧Vccが
供給されている。

【0013】一方、入出力バッファ回路400、ロジッ
ク回路402、DRAMコントロール回路404、ワー
ド線ドライバ回路408、センスアンプ410、メモリ
セルアレイ406および列デコーダ414に対して、共
通に接地電源線146が設けられ、この接地電源線14
6には、電源パッド144を介して接地電位GNDが供
給されている。

【0014】次に、図29に示したような構成のシステ
ムチップ2000における入出力バッファ回路400の
構成および動作について説明する。

【0015】図30は、たとえば特開昭61−2949
29号公報に開示された従来の半導体記憶装置における
出力バッファ回路の構成を示す概略ブロック図である。

【0016】図30においても出力バッファ回路は、電
源電圧Vccを受ける電源ノード1aと出力ノード2と
の間に接続されるpチャネルMOSトランジスタ3と、
出力ノード2と接地電圧GNDを受ける接地ノード1b
との接続されるnチャネルMOSトランジスタ4と、内
部読出データd1とインバータ7を介して与えられるデ
ータ出力イネーブル信号ZOEとを受けるNAND回路
5と、内部読出データd1と、データ出力イネーブル信
号ZOEとを受けるNOR回路6を含む。

【0017】NAND回路5の出力信号はMOSトラン
ジスタ3のゲートへ与えられ、NOR回路6の出力信号
はMOSトランジスタ4のゲートへ与えられる。

【0018】出力ノード2には比較的大きな寄生容量C
Lが存在する。次に、この図30に示す出力バッファ回
路の動作を図31に示す動作波形図を参照して説明す
る。

【0019】内部読出データd1がスタンバイ状態の中
間電位からlレベルへ変化する。データ出力イネーブル
信号ZOEが“H”レベルのとき、インバータ7の出力
信号は“L”レベルであり、NAND回路の出力信号は
“H”レベルであり、またNOR回路6の出力信号は
“L”レベルである。

【0020】したがって、MOSトランジスタ3および
4はともにオフ状態であり、出力バッファ回路は、出力
ハイインピーダンス状態(Hi−Z)とされる。

【0021】時刻T0において、データ出力イネーブル
信号ZOEが“L”レベルの活性状態となると、インバ
ータ7の出力信号が“H”レベルとなり、NAND回路
5およびNOR回路6がともにインバータとして作用す
る。したがって、NAND回路5およびNOR回路6の
出力信号はともに“H”レベルとなり、応じてMOSト
ランジスタ3がオフ状態に、MOSトランジスタ4がオ
ン状態となる。

【0022】したがって、出力ノード2がこのオン状態
のMOSトランジスタを介して接地ノード1bと結合し
放電されるので、外部読出データD1がハイインピーダ
ンス状態Hi−Zから接地電位レベルへ立下がる。

【0023】時刻T1において、データ出力イネーブル
信号ZOEが“H”レベルとなると、この内部読出デー
タd1の論理レベルにかかわらず、NAND回路5およ
びNOR回路6の出力信号がそれぞれ“H”レベルおよ
び“L”レベルとなり、出力バッファ回路は再び出力ハ
イインピーダンス状態となる。

【0024】次に、別のメモリセルが選択されて、
“H”レベルのデータが読出され、内部読出データd1
が“H”レベルとなると、時刻T2において再びデータ
出力イネーブル信号ZOEが“L”レベルとなる。

【0025】この状態において、再びNAND回路5お
よびNOR回路6がインバータとして作用し、これらの
回路5および6の出力信号が“L”レベルとなる。した
がって、MOSトランジスタ3がオン状態となり、MO
Sトランジスタ4がオフ状態となる。これに応じて、出
力ノード2は、オン状態のMOSトランジスタ3を介し
て電源電圧Vccレベルにまで充電され、外部読出デー
タD1が“H”レベルとなる。

【0026】時刻T3において、再びデータ出力イネー
ブル信号ZOEが“H”レベルとされると、この出力バ
ッファ回路は再び出力ハイインピーダンス状態となる。

【0027】

【発明が解決しようとする課題】図32は、システムチ
ップ2000の電源線および接地線の配置の態様の一例
を示す図である。

【0028】図32においては、メモリ部とロジック部
を総称して内部回路11と呼ぶことにする。

【0029】図32において、所定の処理動作を行なっ
て、内部読出データd1を生成する内部回路11と、出
力バッファ回路12とに対し、共通に電源線10aおよ
び接地線10bが設けられている。

【0030】この電源線10a上に電源電位Vccが伝
達され、接地線10b上に接地電位GNDが伝達されて
いる。出力バッファ回路12からの読出データ信号D1
が“L”レベルから“H”レベルとなる場合には、図3
0に示すように、電源ノード1aから出力ノード2へM
OSトランジスタ3を介して電流が供給される。出力バ
ッファ回路12は、その出力ノード2に存在する大きな
寄生容量CLを高速で充電するために、MOSトランジ
スタ3および4は大きな電流駆動力を有している。

【0031】したがって、上記のような場合、図33に
示すように、出力バッファ回路12からの読出データ信
号D1が“L”レベルから“H”レベルへ立上がると
き、この電源線10a上の電流が急激に消費され、電源
線10a上の電源電圧Vccは、たとえば0.5V程度
低下する。

【0032】また、出力バッファ回路12からの読出デ
ータ信号D1が“H”レベルから“L”レベルへ低下す
るときには、図30に示すMOSトランジスタ4が導通
し、出力ノード2から接地ノード1bへ大きな電流が急
速に放電される。この場合、接地線10bがこの出力バ
ッファ回路12から急激に放電される大電流のために、
接地線の電位レベルがたとえば0.5V上昇するという
ことが起こる。

【0033】この電源線10aおよび接地線10b上の
電源ノイズ(電源電圧および接地電圧それぞれにおける
ノイズ)は内部回路11へ伝達される。電源電圧Vcc
が、たとえば5V程度の場合、この電源ノイズは、電源
電圧Vccの約1/10程度の大きさであり、相対的に
小さいため、内部回路11においてこの電源ノイズによ
る誤動作が問題となることは少ない。

【0034】しかしながら、近年の半導体装置の高集積
化に伴って、低消費電力化および高速動作のために、電
源電圧Vccの電位レベルが3.3Vまたはそれ以下に
低くすることが一般的に行なわれている。この場合、こ
の0.5Vの電源ノイズは、電源電圧Vccに対して、
約1/6程度の大きさを有するために、この電源ノイズ
により内部回路11が誤動作し、“H”レベルの信号が
“L”レベルと判定されるか、または“L”レベルの信
号が“H”レベルと判定されて、誤動作してしまうとい
う問題が生じる。

【0035】上述のような、電源ノイズを吸収するため
に、図34に示すように、内部回路11および出力バッ
ファ回路12のそれぞれの近傍に安定化のためのデカッ
プリング容量C1およびC2が設けられることが一般的
である。

【0036】これらのデカップリング容量C1およびC
2は、それぞれ電源線10aと接地線10bとの間に接
続される。出力バッファ回路12が動作し、電源線10
a上の電流を消費し、電源電圧Vccが低下するときに
は、このデカップリング容量C2が蓄積する正電荷が電
源線10aへ供給され、電源電圧Vccの低下が抑制さ
れる。

【0037】一方、出力バッファ回路12が動作し、接
地線10bへ電流を放電する場合には、この放電電流を
デカップリング容量C2で吸収することで、接地電圧G
NDの上昇を抑制する。

【0038】また内部回路11近傍に設けられたデカッ
プリング容量C1により、その内部回路11に対する電
圧VccおよびGNDの電源ノイズを抑制し、また出力
バッファ12の動作による電源ノイズが内部回路11へ
伝達されるのを防止することが可能である。

【0039】このデカップリング容量は、その蓄積電荷
(正電荷および負電荷)により、電源ノイズを抑制する
ことが必要となる。したがって、電源電圧Vccの低下
および接地電圧GNDの上昇を抑制するためには、たと
えば450pF程度の数百ピコファラドの容量値を有す
ることが必要となる。

【0040】このデカップリング容量C1およびC2に
より、電源線10aおよび接地線10bは、容量結合さ
れる。電源線10a上の電源電圧Vccの低下速度は急
激であり、交流的に変化する。したがって、図35に示
すように、このデカップリング容量C2により、電源線
10aおよび接地線10bが交流的に結合され、この電
源電圧Vccの電位低下が接地線10bへ伝達され、接
地電圧GNDが低下する。

【0041】デカップリング容量C1およびC2は、接
地電圧GNDの上昇をその蓄積負荷により吸収する。し
たがって、接地電圧GNDが低下した場合、このデカッ
プリング容量C1およびC2では電位低下を吸収するこ
とができない。

【0042】以上のような状況下では、たとえば内部回
路11がメモリセルアレイを駆動する回路である場合、
以下のような問題が生じる。

【0043】図36は、メモリセルの構成を示す図であ
る。図36において、メモリセルMCは、ビット線BL
に接続される一方導通ノードと、ストレージノードSN
に接続される他方導通ノードと、ワード線WLに接続さ
れるゲートとを有するnチャネルMOSトランジスタで
構成されるアクセストランジスタQMと、ストレージノ
ードSNに接続される一方電極と、セルプレート電位V
cpを受ける他方電極とを有するメモリセルキャパシタ
CMを含む。通常、セルプレート電位Vcpは、(Vc
c+GND)/2の中間電位レベルに保持される。スト
レージノードSNに、記憶情報が電荷の形態で格納され
ている。

【0044】一例として、ワード線WLが非選択状態で
あり、その電位が0Vの場合を考える。出力バッファ回
路12の動作時においては、ビット線BLは、選択され
たワード線(図示したワード線WLとは別のワード線W
L′)に接続され、かつこのビット線BLに接続される
メモリセルの記憶データに従って、“H”レベルまたは
“L”レベルとされる。

【0045】以下では、ビット線BLの電位が“L”レ
ベル、すなわち0Vの場合を考える。このとき、図35
に示したように、出力バッファ回路12が動作すること
で、電源電圧Vccが低下した場合、それに対応して接
地電圧GNDも低下する。この接地電圧GNDの低下
は、図34に示すように、内部回路11へ伝達され、出
力バッファ回路12と電気的に接続しているビット線B
Lの電位0Vが負電位側にシフトする。一方、ワード線
WLの電位は0Vであるので、メモリセルトランジスタ
QMのゲート−ソース間の電位差が0Vよりも大きい値
となる。したがって、メモリセルトランジスタQMが弱
い導通状態となって、ストレージノードSNに蓄積され
た電荷(正電荷)がビット線BLへ放電される。つま
り、非選択状態のメモリセルの蓄積電荷が減少し、メモ
リセルのデータ保持特性が劣化するこになる。最悪の場
合には、この非選択メモリセルの記憶データが破壊され
てしまうことになる。

【0046】また、選択メモリセルが“H”レベルの記
憶データを保持し、ビット線BLの電位が電源電圧Vc
cレベルに保持されているときに、電源ノイズによりこ
のビット線BLの電位Vccが低下すると、選択メモリ
セルの“H”レベルの書込データの電位レベルが低下
し、ストレージノードSNに必要とされる電荷を蓄積さ
せることができなくなる。この場合、“H”レベルのデ
ータの書込時またはリストア時において、ストレージノ
ードSNの電荷量が低減され、このメモリセルの電荷保
持特性が劣化するという問題が生じる。

【0047】以上説明したような、出力バッファ回路動
作中のメモリセルの電荷保持特性を、ダイナミックリフ
レッシュ特性と呼ぶ。これに対して、出力バッファ回路
等が動作していない状態でのメモリセルの電荷保持特性
をスタティックリフレッシュ特性と呼ぶ。一般に、上述
したような電源ノイズの影響により、メモリセルトラン
ジスタのリーク電流が増加するため、ダイナミックリフ
レッシュ特性は、スタティックリフレッシュ特性に比べ
て劣化している。特に、出力バッファ回路からの距離が
比較的近いメモリセルの場合や、基板バイアス(負電
位)の絶対値が小さい場合に、その劣化の度合が顕著で
ある。

【0048】また、出力バッファ回路12において、接
地線12b上の接地電位GNDが低下した場合、“L”
レベルへ駆動するためのMOSトランジスタ4のゲート
−ソース間電位差が大きくなり、MOSトランジスタが
弱いオン状態となり、この出力ノード2から接地ノード
1bへ電流が流れる。これにより、電源電圧Vccの電
位レベルがさらに低下し、また接地電位GNDも応じて
低下し、電源ノイズが大きくなる。また、読出データ信
号D1の電位レベルも低下し、正確なデータの読出をす
ることができなくなるという問題が生じる。

【0049】さらに、このときには、MOSトランジス
タ3および4を介して電源ノード1aから接地ノード1
bへ電流が流れ、出力バッファ回路における消費電流が
増加するという問題が生じる。

【0050】半導体記憶装置においては、入出力データ
のビット数が増大し、応じて出力バッファ回路の数も増
加し、この出力バッファ回路の電源ノイズがより大きく
なる傾向にある。また、ロジック回路などの半導体集積
回路装置においても、その高集積化に従って出力信号の
数が増加し、応じて出力バッファ回路の数も増加し、同
様にして電源ノイズの問題が顕著となる傾向にある。

【0051】また、上述したような電源ノイズの大きさ
を小さくするためには、出力ノード2の充放電速度を小
さくすればよいが、この場合、データ出力速度の低下が
もたらされるため、高速でデータの出力信号を出力する
ことができなくなるという問題が生じる。

【0052】このようなダイナミックリフレッシュ特性
の劣化を改善する方法として、待機常態にあるワード線
の電位レベルを負電位とする方法がある。すなわち、接
地電位となっているビット線BLよりも、ワード線WL
の方が電位レベルが低い場合は、電源ノイズによりビッ
ト線の電位レベルが低下してもメモリセルトランジスタ
QMが弱い導通状態のなるのを防ぐことができるからで
ある。

【0053】図37は、上述したように非選択状態のワ
ード線WLに負電位を印加することが可能な電位設定回
路100の構成を示す概略ブロック図であり、IEEE
JOURNAL OF SOLID−STATE C
IRCUITS,VOL30、No.11 NOVEM
BER 1995 pp.1183〜1188に開示さ
れたものである。

【0054】電位設定回路100は、アドレス信号に応
じて行選択信号RSを活性状態(”L”レベル)とする
デコーダ回路114と、内部昇圧電位Vppをともにソ
ースに受け、互いのゲートおよびドレインが相互に接続
するpチャネルMOSトランジスタ対102および10
4と、負電位Vnをともにソースに受け、互いのゲート
およびドレインが相互に接続し、そのドレインがそれぞ
れpチャネルMOSトランジスタ102および104の
ドレインと接続するnチャネルMOSトランジスタ対1
06および108と、pチャネルMOSトランジスタ1
04のドレインとデコーダ回路114の出力ノードとの
間に接続され、ゲート電位が電位Vccに固定されるn
チャネルMOSトランジスタ110と、nチャネルMO
Sトランジスタ108のドレインとデコーダ回路114
の出力ノードとの間に接続され、ゲート電位が電位GN
Dに固定されるpチャネルMOSトランジスタ110と
を含む。

【0055】トランジスタ102のドレインとトランジ
スタ106のドレインとの接続点にワード線WLが接続
している。

【0056】しかしながら、電位設定回路100におい
ては,たとえば、ワード線WLが非選択状態であって、
負電位が印可されている期間は、トランジスタ104の
ゲートには負電位Vnが、トランジスタ104のソース
には内部昇圧電位Vppが印可されることとなり、この
トランジスタのゲート絶縁膜の信頼性を劣化させてしま
うという問題点があった。

【0057】さらに、システムチップ上にDRAMを混
載する構成とした場合には、以下のような問題点も存在
する。

【0058】すなわち、DRAMと、DRAMから出力
されたデータに対して所定の論理演算を行なう回路が同
一チップ上に形成されたLSIを製造する場合、これら
DRAMおよび論理演算回路を構成するMOSトランジ
スタの酸化膜厚は一般に共通の厚さに設定される。

【0059】すなわち、DRAMを製造するプロセスフ
ローで、上記のような混載チップを製造した場合、DR
AMでは、メモリセルに完全に“H”レベルを書込むた
めに、選択されたワード線に供給する電圧としては昇圧
レベル(以下、Vppで表わす)が必要であり、ゲート
酸化膜の信頼性を守るために酸化膜厚を厚くしなければ
ならない。ところが、酸化膜厚を厚くすることは、高速
動作が要求される周辺回路中のMOSトランジスタの動
作速度の劣化をもたらすという問題がある。

【0060】上記のような昇圧レベルVppは、選択さ
れたワード線に供給される場合のみならず、たとえばい
わゆるシェアードセンスアンプの構成を用いている場合
は、メモリセルアレイ内のビット線とセンスアンプ内の
ビット線のトランスファゲートトランジスタの導通のた
めにそのゲートに供給する必要もある。この場合も、や
はり、このトランスファゲートトランジスタでの電圧降
下を避ける必要があるからである。

【0061】上記のような周辺回路の高速動作の劣化を
抑制するために、逆にゲート酸化膜厚を混載チップ全体
について薄くした場合、昇圧レベルVppを使用してい
る回路のゲート酸化膜厚の信頼性を保証することが困難
になるという問題があった。

【0062】また、回路ごとにゲート酸化膜厚を変化さ
せるというプロセスフローは、いたずらにプロセスを複
雑化し、その再現性や信頼性の保証がかえって困難にな
るという問題があった。

【0063】本発明は、以上のような問題点を解決する
ためになされたもので、その目的は、バッファ回路動作
時における電源ノイズの内部回路に及ぼす影響が低減さ
れた半導体集積回路装置を提供することである。

【0064】この発明の他の目的は、メモリセルの電荷
保持特性が改善された半導体集積回路装置を提供するこ
とである。

【0065】この発明のさらに他の目的は、DRAMが
システムチップ上に混載された場合でも、DRAM部と
その他のロジック回路部の電源構成を最適化することが
可能で、回路の高速化を図ることが可能な半導体集積回
路装置を提供することである。この発明のさらに他の目
的は、DRAMとロジック回路とが混載されるシステム
チップの製造工程において、プロセスを共有とした場合
も、その回路を構成するMOSトランジスタのゲート酸
化膜の信頼性を向上させることが可能な半導体集積回路
装置を提供することである。

【0066】

【課題を解決するための手段】請求項1記載の半導体集
積回路装置は、外部から第1の電源電位および第1の電
源電位よりも高い第2の電源電位が供給されて動作する
半導体集積回路装置であって、第2の電源電位を受け
て、第1の電源電位と第2の電源電位との間の内部電源
電位を供給する内部降圧手段と、データを保持するメモ
リ手段とを備え、メモリ手段は、記憶するデータのレベ
ルのうちの1つが内部電源電位に対応するデータを保持
する、行列状に配置された複数のメモリセルと、複数の
メモリセルの行にそれぞれ対応して設けられる複数のワ
ード線と、選択されたワード線の電位を第2の電源電位
とすることで、対応するメモリセルの行を選択する行選
択手段とを含み、第1の電源電位と第2の電源電位と
を、一方および他方動作電源電位として動作し、メモリ
手段に保持されるデータに対して所定の論理演算を行な
って出力する論理演算手段と、第1の電源電位と第2の
電源電位とを、一方および他方動作電源電位として動作
し、論理演算手段の出力信号をバッファ処理して出力す
るバッファ回路とをさらに備える。

【0067】請求項2記載の半導体集積回路装置は、請
求項1記載の半導体集積回路装置の構成に加えて、第1
の電源電位を供給する第1の電源供給線と、第2の電源
電位を供給する第2の電源供給線と、第1の電源供給線
とは別個に設けられ、第1の電源電位を供給する第3の
電源供給線と、第2の電源供給線とは別個に設けられ、
第2の電源電位を供給する第4の電源供給線と、第1お
よび第3の電源供給線とは別個に設けられ、第1の電源
電位を供給する第5の電源供給線と、第2および第4の
電源供給線とは別個に設けられ、第2の電源電位を供給
する第6の電源供給線とさらに備え、内部降圧手段は、
第1の電源供給線上の第1の電源電位と、第2の電源供
給線上の第2の電源電位とを動作電源電位として動作
し、論理演算手段は、第3の電源供給線上の第1の電源
電位と、第4の電源供給線上の第2の電源電位とを動作
電源電位として動作し、バッファ回路は、第5の電源供
給線上の第1の電源電位と、第6の電源供給線上の第2
の電源電位とを動作電源電位として動作する。

【0068】請求項3記載の半導体集積回路装置は、請
求項2記載の半導体集積回路装置の構成において、メモ
リ手段は、メモリセルの列に対応して設けられる複数の
ビット線対と、行選択手段により選択されたメモリセル
に保持されているデータに応じて、ビット線対間に生じ
る電位差を増幅する複数のセンスアンプとをさらに含
み、第2の電源電位および内部電源電位を受けて、行選
択動作の開始に応じて、所定期間複数のセンスアンプに
対して第2の電源電位を供給した後、内部電源電位に切
換えて供給する電源スイッチ手段をさらに備える。

【0069】請求項4記載の半導体集積回路装置は、請
求項2記載の半導体集積回路装置の構成に加えて、第1
の電源電位と第2の電源電位とを、一方および他方動作
電源電位として動作し、第1の電源電位よりも低い、非
選択状態のワード線電位に対応する第3の電源電位を供
給する待機電位供給手段をさらに備え、行選択手段は、
第3の電源電位と第2の電源電位とを、一方および他方
動作電源電位として動作し、外部からのアドレス信号に
応じて対応するワード線に、非選択時には第3の電源電
位を、選択時には第2の電源電位を供給するワード線ド
ライブ手段を含む。

【0070】請求項5記載の半導体集積回路装置は、請
求項4記載の半導体集積回路装置の構成において、ワー
ド線ドライブ手段は、ワード線に対応して設けられ、ア
ドレス信号に応じて行選択信号を活性状態とする複数の
行デコード手段と、各行デコード手段に応じて接地さ
れ、対応するワード線電位を駆動する複数の電位設定手
段とを含み、各電位設定手段は、ソースに第2の電源電
位を受け、ゲートに行選択信号を受けて、行選択信号の
活性化に応じて導通状態となるPチャネルMOSトラン
ジスタと、PチャネルMOSトランジスタと対応するワ
ード線との間に設けられ、行選択信号の不活性期間は、
PチャネルMOSトランジスタのドレイン電位を第3の
電源電位より高く、第2の電源電位よりも低い電位とす
る電位差緩和手段と、行選択信号の不活性期間は、対応
するワード線に第3の電源電位を供給する待機電位保持
手段とを有する。

【0071】請求項6記載の半導体集積回路装置は請求
項3記載の半導体集積回路装置の構成において、センス
アンプは、複数のビット線対の所定数のグループごとに
対応して設けられ、第1および第2の入力ノードを有
し、所定数のビット線対ごとに対応して設けられ、選択
されたビット線対の電位を第1および第2の入力ノード
にそれぞれ伝達する配線対と、ビット線対ごとに設けら
れ、対応する配線対とビット線対とを選択的に導通状態
および遮断状態のいずれかとする、NチャネルMOSト
ランジスタ対とをさらに備え、NチャネルMOSトラン
ジスタ対は、ゲート電位が第2の電源電位とのなること
で導通状態となる。

【0072】請求項7記載の半導体集積回路装置は、請
求項6記載の半導体集積回路装置の構成に加えて、第1
の電源電位をVgnd、第2の電源電位Vcc、Nチャ
ネルMOSトランジスタのしきい値をVthnとすると
き、第1の電源電位Vgndおよび第2の電源電位Vc
cを、一方および他方動作電源電位として動作し、イコ
ライズ電位(Vcc+Vgnd−Vthn)/2を出力
するビット線イコライズ電位発生手段と、少なくともセ
ンスアンプごとに対応して設けられ、ビット線イコライ
ズ信号に応じて、選択されたビット線対および対応する
配線対の電位をイコライズ電位とするイコライズ手段と
をさらに備える。

【0073】請求項8記載の半導体集積回路装置は、外
部から第1の電源電位および第1電源電位よりも高い第
2の電源電位が供給されて動作する半導体集積回路装置
であって、第2の電源電位を受けて、第1の電源電位と
第2の電源電位との間の内部電源電位を供給する内部降
圧手段と、第1の電源電位と第2の電源電位とを、一方
および他方動作電源電位として動作し、第1の電源電位
よりも低い、非選択状態のワード線電位に対応する第3
の電源電位とを供給する待機電位供給手段と、第1の電
源電位と第2の電源電位とを、一方および他方動作電源
電位として動作し、第2の電源電位よりも高い第4の電
源電位を内部昇圧電位として出力する昇圧手段と、デー
タを保持するメモリ手段とを備え、メモリ手段は、第1
の電源電位および内部電源電位のいずれかに対応するデ
ータを保持する、行列状に配置された複数のメモリセル
と、複数のメモリセルの行にそれぞれ対応して設けられ
る複数のワード線と、選択されたワード線の電位を内部
昇圧電位とすることで対応するメモリセルの行を選択
し、非選択のワード線の電位を第3の電源電位に保持す
る行選択手段とを含み、第1の電源電位と第2の電源電
位とを、一方および他方動作電源電位として動作し、メ
モリ手段に保持されるデータに対して所定の論理演算を
行なって出力する論理演算手段と、第1の電源電位と第
2の電源電位とを、一方および他方動作電源電位として
動作し、論理演算手段の出力信号をバッファ処理して出
力するバッファ回路とをさらに備える。

【0074】請求項9記載の半導体集積回路装置は、請
求項8記載の半導体集積回路装置の構成に加えて、第1
の電源電位を供給する第1の電源供給線と、第2の電源
電位を供給する第2の電源供給線とを、第1の電源供給
線とは別個に設けられ、第1の電源電位を供給する第3
の電源供給線と、第2の電源供給線とは別個に設けら
れ、第2の電源電位を供給する第4の電源供給線と、第
1および第3の電源供給線とは別個に設けられ、第1の
電源電位を供給する第5の電源供給線と、第2および第
4の電源供給線とは別個に設けられ、第2の電源電位を
供給する第6の電源供給線とをさらに備え、内部降圧手
段は、第1の電源供給線上の第1の電源電位と、第2の
電源供給線上の第2の電源電位とを動作電源電位として
動作し、論理演算手段は、第3の電源供給線上の第1の
電源電位と、第4の電源供給線上の第2の電源電位とを
動作電源電位として動作し、バッファ回路は、第5の電
源供給線上の第1の電源電位と、第6の電源供給線上の
第2の電源電位とを動作電源電位として動作する。

【0075】請求項10記載の半導体集積回路装置は、
請求項9記載の半導体集積回路装置の構成において、行
選択手段は、第3の電源電位と内部昇圧電位とを、一方
および他方動作電源電位として動作し、外部からのアド
レス信号に応じて対応するワード線に、非選択時には第
3の電源電位を、選択時には内部昇圧電位を供給するワ
ード線ドライブ手段を含み、ワード線ドライブ手段は、
ワード線に対応して設けられ、アドレス信号に応じて行
選択信号を活性状態とする複数の行デコード手段と、各
行デコード手段に応じて接地され、対応するワード線電
位を駆動する電位設定手段とを含み、電位設定手段は、
ソースに内部昇圧電位を受け、ゲートに行選択信号を受
けて、行選択信号の活性化に応じて導通状態となる第1
のPチャネルMOSトランジスタと、ソースに内部昇圧
電位を受け、ゲートが第1のPチャネルMOSトランジ
スタのドレインと接続し、ドレインが第1のPチャネル
MOSトランジスタのゲートと接続する第2のPチャネ
ルMOSトランジスタと、第1のPチャネルMOSトラ
ンジスタと対応するワード線との間に設けられ、行選択
信号の不活性期間は、第1のPチャネルMOSトランジ
スタのドレイン電位を第3の電源電位より高く、内部昇
圧電位よりも低い電位とする電位差緩和手段と、行選択
信号の不活性期間は、対応するワード線に第3の電源電
位を供給する待機電位保持手段とを有する。

【0076】請求項11記載の半導体集積回路装置は、
請求項9記載の半導体集積回路装置の構成において、行
選択手段は、第3の電源電位と内部昇圧電位とを、一方
および他方動作電源電位として動作し、外部からのアド
レス信号に応じて対応するワード線に、非選択時には第
3の電源電位を、選択時には内部昇圧電位を供給するワ
ード線ドライブ手段を含み、ワード線ドライブ手段は、
ワード線に対応して設けられ、アドレス信号に応じて行
選択信号を活性状態とする複数の行デコード手段と、各
行デコード手段に応じて接地され、対応するワード線電
位を駆動する複数の電位設定手段とを含み、各電位設定
手段は、ソースに第3の電源電位を受け、ゲートに行選
択信号を受けて、行選択信号の活性化に応じて遮断状態
となる第3のNチャネルMOSトランジスタと、ソース
に第3の電源電位を受け、ゲートが第3のNチャネルM
OSトランジスタのドレインと接続し、ドレインが第3
のNチャネルMOSトランジスタのゲートに接続する第
4のNチャネルMOSトランジスタと、第3のNチャネ
ルMOSトランジスタと対応するワード線との間に設け
られ、行選択信号の活性期間は、第3のNチャネルMO
Sトランジスタのドレイン電位を第3の電源電位より高
く、内部昇圧電位よりも低い電位とする第1の電位差緩
和手段と、行選択信号の活性期間は、対応するワード線
に内部昇圧電位を供給する駆動電位保持手段とを有す
る。

【0077】請求項12記載の半導体集積回路装置は、
請求項11記載の半導体集積回路装置の構成において、
駆動電位保持手段は、ソースに内部昇圧電位を受け、ゲ
ートに行選択信号を受けて、行選択信号の活性化に応じ
て導通状態となる第1のPチャネルMOSトランジスタ
と、ソースに内部昇圧電位を受け、ゲートが第1のPチ
ャネルMOSトランジスタのドレインと接続し、ドレイ
ンが第1のPチャネルMOSトランジスタのゲートと接
続する第2のPチャネルMOSトランジスタと、第1の
PチャネルMOSトランジスタと対応するワード線との
間に設けられ、行選択信号の不活性期間は、第1のPチ
ャネルMOSトランジスタのドレイン電位を第3の電源
電位より高く、内部昇圧電位よりも低い電位とする第2
の電位差緩和手段とを含む。

【0078】請求項13記載の半導体集積回路装置は、
請求項8記載の半導体集積回路装置の構成において、昇
圧手段は、第2の電源電位が所定の値以下の場合は第2
の電源電位を昇圧した第4の電位を、所定の値以上の場
合は第2の電源電位を、それぞれ選択して内部昇圧電位
として出力する。

【0079】請求項14記載の半導体集積回路装置は、
請求項13記載の半導体集積回路装置の構成において、
昇圧手段は、内部昇圧電位を出力する出力ノードと、第
1の電源電位と第4の電源電位とを、一方および他方動
作電源電位として動作し、第4の電源電位を出力ノード
に出力する内部昇圧回路と、所定の電位を出力する参照
電位発生手段と、第2の電源電位と所定の電位を比較す
る第1の比較手段と、第1の比較手段の比較結果に応じ
て、第2の電源電位が所定の電位よりも大きい場合に
は、第2の電源電位と出力ノードとを結合するスイッチ
手段と、出力ノードの電位と所定の電位とを比較する第
2の比較手段とを含み、内部昇圧回路は、第2の比較手
段の比較結果に応じて、出力ノードの電位が所定の電位
よりも小さい場合に昇圧動作を行なう。

【0080】請求項15記載の半導体集積回路装置は、
請求項1記載の半導体集積回路装置の構成に加えて、第
1の電源電位よりも高く、内部電源電圧よりも低い偽グ
ラウンドレベルを出力する偽グラウンドレベル発生手段
をさらに備え、メモリ手段は、メモリセルの列に対応し
て設けられる複数のビット線対と、内部電源電圧および
偽グラウンドレベルを一方および他方動作電源電位とし
て動作し、行選択手段により選択されたメモリセルに保
持されているデータに応じて、ビット線対間に生じる電
位差を増幅する複数のセンスアンプとをさらに含み、行
選択手段は、選択されたワード線の電位を第2の電源電
位とすることで、対応するメモリセルの行を選択し、非
選択状態のワード線の電位を第1の電源電位とし、第1
の電源電位および偽グラウンドレベルを受けて、行選択
動作の開始に応じて、所定期間複数のセンスアンプに対
して第1の電源電位を供給した後、偽グラウンドレベル
に切換えて供給する電源スイッチ手段をさらに備え、非
選択ワード線の電位は、ビット線の電位よりも低くく保
持される。

【0081】請求項16記載の半導体集積回路装置は、
請求項1記載の半導体集積回路装置の構成に加えて、第
1の電源電位よりも高く、内部電源電圧よりも低い偽グ
ラウンドレベルを出力する偽グラウンドレベル発生手段
をさらに備え、メモリ手段は、メモリセルの列に対応し
て設けられる複数のビット線対と、内部電源電圧および
偽グラウンドレベルを一方および他方動作電源電位とし
て動作し、行選択手段により選択されたメモリセルに保
持されているデータに応じて、ビット線対間に生じる電
位差を増幅する複数のセンスアンプとをさらに含み、行
選択手段は、選択されたワード線の電位を第2の電源電
位とすることで、対応するメモリセルの行を選択し、非
選択状態のワード線の電位を偽グラウンドレベルとし、
センスアンプは、複数のビット線対の所定数のグループ
毎に対応して設けられ、第1および第2の入力ノードを
有し、所定数のビット線対毎に対応して設けられ、選択
されたビット線対の電位を第1および第2の入力ノード
にそれぞれ伝達する配線対と、ビット線対毎に設けら
れ、対応する配線対とビット線対とを選択的に導通状態
および遮断状態のいずれかとする、PチャネルMOSト
ランジスタ対とをさらに備え、PチャネルMOSトラン
ジスタ対は、ゲート電位が第1の電源電位となることで
導通状態となり、非選択ワード線の電位は、ビット線対
の電位よりも低く保持される。

【0082】請求項17記載の半導体集積回路装置は、
請求項16記載の半導体集積回路装置の構成に加えて、
第1の電源電位をVgnd、第2の電源電位をVcc、
PチャネルMOSトランジスタのしきい値をVthpと
するとき、第1の電源電位Vgndおよび第2の電源電
位Vccを、一方および他方動作電源電位として動作
し、イコライズ電位(Vcc+Vgnd+Vthp)/
2を出力するビット線イコライズ発生手段と、少なくと
もセンスアンプ毎に対応して設けられ、ビット線イコラ
イズ信号に応じて、選択されたビット線対および対応す
る配線対の電位をイコライズ電位とするイコライズ手段
とをさらに備える。

【0083】

【発明の実施の形態】

[実施の形態1]図1は、本発明の実施の形態1のシス
テムチップ1000の構成を示す概略ブロック図であ
る。

【0084】図1に示すシステムチップ1000は、論
理処理を行なうロジックLSIと、データを格納するメ
モリLSIとが同一チップ上に形成された構成を有す
る。

【0085】図1において、システムチップ1000
は、ロジック処理部とメモリ部とを含む。このロジック
処理部およびメモリ部に共通にチップ外部とデータおよ
び信号の入出力を行なう入出力バッファ回路400が設
けられている。

【0086】ロジック処理部は、入出力バッファ回路4
00および後に説明するメモリ部からデータおよび/ま
たは信号を受け、所定の処理を行なうロジック回路40
2を含む。

【0087】メモリ部は、行列状に配列されるダイナミ
ック型メモリセルを有するメモリセルアレイ406と、
このメモリセルアレイ406へのアクセスを制御するD
RAMコントロール回路404と、DRAMコントロー
ル回路404の制御の下に、メモリセルアレイ406の
行(ワード線)を選択状態へ駆動するワード線ドライバ
408と、メモリセルアレイ406において選択された
行に接続されるメモリセルのデータを検知し、増幅しか
つラッチするセンスアンプ帯410と、DRAMコント
ロール回路404の制御の下に、メモリセルアレイ中の
列の選択動作を行なう列デコーダ414を含む。

【0088】ロジック回路402は、単にこのメモリセ
ルアレイ406から読出されたデータまたは書込まれる
べきデータに対して所定の論理演算を行ない、またDR
AMコントロール回路404は、入出力バッファ回路4
00を介して与えられる制御信号およびアドレス信号に
従って、メモリセルアレイ406のメモリセル選択動作
を制御する構成であってもよい。

【0089】またこれに代えて、ロジック回路402
が、入出力バッファ回路400を介して与えられるデー
タおよび制御信号に従って、このデータに所定の処理を
施し、かつ制御信号に従ってメモリセルアレイ406に
対する書込データを生成し、また制御信号に従ってDR
AMコントロール回路404の動作を制御するように構
成されていてもよい。

【0090】DRAMコントロール回路404は、入出
力バッファ回路400またはロジック回路402から与
えられるデータおよび制御信号ならびにアドレス信号に
従って、メモリセル選択動作を実行する。

【0091】センスアンプ帯410は、メモリセルアレ
イ406のメモリセル各列(ビット線対)に対応して設
けられるセンスアンプ回路を含む。このセンスアンプ回
路は、対応する列(ビット線対)の電位を差動的に増幅
するための交差結合されたMOSトランジスタで構成さ
れるラッチ型センスアンプの構成を備える。

【0092】ロジック回路402、DRAMコントロー
ル回路404、およびワード線ドライバ408に対し共
通に電源パッド146dが設けられ、またロジック回路
402、およびDRAMコントロール回路404に共通
に接地パッド144dが設けられる。

【0093】ロジック回路402は、この電源パッド1
40dから主電源線142dおよびサブ電源線142d
aを介して一方動作電源電圧Vccを受け、接地パッド
140dから接地線146faを介して接地電圧GND
を受ける。

【0094】DRAMコントロール回路404は、電源
パッド140dから主電源線142dおよびサブ電源線
142dbを介して電源電圧Vccを受け、接地パッド
144dから接地線146fbを介して接地電圧GND
を受ける。

【0095】ワード線ドライバ408は、電源パッド1
40dから主電源線142dおよびサブ電源線142d
cを介して電源電圧Vccを受け、また基板バイアス電
圧伝達線201cを介して負のバイアス電圧Vnを受け
る。

【0096】ロジック回路402およびDRAMコント
ロール回路404を外部から電源電圧Vcc(たとえ
ば、3.3V)を一方動作電源電圧として動作させるこ
とにより、これらの回路を高速で動作させる。

【0097】また、DRAMコントロール回路404
は、センスアンプ410がシェアードセンスアンプ構成
を有し、ビット線対の間に配置される場合、非選択ビッ
ト線対を切離すためのビット線分離信号を発生する。こ
のビット線分離信号の“H”レベルは、メモリセルアレ
イ406中の“H”レベルよりも高くされる。これは、
この分離トランジスタのしきい値電圧による電圧損失を
なくすためである。

【0098】したがって、DRAMコントロール回路4
04は、電源電圧Vccをそのまま利用する。ワード線
ドライバ408は、メモリセルアレイ406内の選択ワ
ード線を“H”レベルに駆動する。この場合の“H”レ
ベルも、メモリセルトランジスタのしきい値電圧の影響
をなくすため、メモリセル内に記憶されるデータの
“H”レベルよりも高い値とすることが必要である。

【0099】後に説明するように、メモリセルアレイへ
の“H”レベルは、降圧回路412から供給される内部
電源電圧Vccsであるため、ワード線ドライバ408
は、“H”レベルの信号を出力するために、電源電圧V
ccをそのまま利用する。

【0100】ワード線ドライバ408が、負のバイアス
電圧Vbbを他方動作電源電圧として受けるのは、メモ
リセルアレイ406における非選択ワード線の容量結合
による電位の起き上がりにより、非選択メモリセルのト
ランジスタが導通し、記憶電荷が流出するのを防止する
ためである。

【0101】センスアンプ帯410に対しては、電源パ
ッド140eおよび接地パッド144eが設けられる。
降圧回路412が、この電源パッド140eに結合され
る電源線142e上の電源電圧Vccを降圧して、内部
降圧電圧Vccs(たとえば、2.0V)を生成し、セ
ンスアンプ電源線143を介してセンスアンプ帯410
に供給する。

【0102】センスアンプ電源線143と電源線142
eの間に、制御信号φに応答して導通するスイッチング
回路SW1が設けられる。このスイッチング回路SW1
は、半導体装置への電源投入時に導通状態とされて、こ
の内部降圧電圧Vccsを高速で上昇させる。

【0103】また、このスイッチング回路SW1は、セ
ンスアンプ410の動作前にオン状態とされ、センスア
ンプ電源線143の電源電圧Vccsの電圧レベルを上
昇させ、センスアンプ410の動作時における電源電圧
Vccsの低下を抑制し、高速でセンス動作を行なわせ
る。

【0104】センスアンプ帯410の他方電源電圧は、
接地パッド144eから接地線146eを介して与えら
れる。

【0105】センスアンプ帯410は、したがって、動
作時、各対応する列(ビット線対)上の電位を、接地電
圧GNDおよび内部降圧電圧Vccsの電圧レベルに駆
動する。内部降圧された電圧Vccsをセンスアンプ2
10の一方電源電圧として利用することにより、メモリ
セルアレイ406の大記憶容量化に伴ってメモリセルが
微細化されても、メモリセルトランジスタの絶縁耐圧特
性を補償することができる。

【0106】ここで、たとえば、この電源線142dお
よび142eそれぞれに対し、デカップリング用のキャ
パシタを設ける構成とすることも可能である。

【0107】すなわち、電源線142dと接地との間に
デカップリング用のキャパシタC5を接続し、電源線1
42eと接地との間にデカップリング用のキャパシタC
6を設ける構成とすることも可能である。

【0108】入出力バッファ回路400に対しては、専
用に電源パッド140fおよび接地パッド144fが設
けられている。この入出力バッファ回路400へは、電
源パッド140fから電源線142fに対して電源電圧
Vccが供給され、また接地パッド144fから接地線
146fを介して接地電圧GNDが供給される。

【0109】また、この入出力バッファ回路400は、
電源パッド140fからの電源電圧Vccおよび接地パ
ッド144fからの接地電圧GNDを動作電源電圧とし
て利用している。

【0110】以上のように、システムチップにおいて、
入出力バッファ回路400、特に出力回路用電源パッド
および接地パッドを内部回路(DRAM等)のパッドと
別に設けることにより、この入出力バッファ回路(特に
出力回路)動作時における電源ノイズが内部回路に影響
を及ぼすのを防止することができ、安定に動作する信頼
性の高いシステムチップを実現することができる。

【0111】さらに、上述したような電源線に対してデ
カップリング用のキャパシタを設けることにより、上述
の効果を一層高めることが可能である。

【0112】図2は、図1に示した降圧回路412の構
成を示す図であり、図2(a)は、降圧回路412の構
成の概略を示す概略ブロック図を、図2(b)は、その
構成を具体的に示した回路図である。

【0113】図2(a)を参照して、降圧回路412
は、参照電圧VREF と出力電圧Vccsの電位差を検出
する比較回路4122と、その比較結果に応じて制御さ
れるPMOSトランジスタ4136とを含む。

【0114】すなわち、比較回路のマイナスノードに参
照電圧VREF が入力し、比較回路4122の出力電位に
より、PチャネルMOSトランジスタ4136のゲート
電位が駆動され、PチャネルMOSトランジスタ413
6は、電源電位Vccと出力ノードとをゲート電位に応
じて結合する。この出力ノードと比較回路4122の他
方入力端(+ノード)と結合して、負帰還ループが形成
されている。

【0115】出力ノードからは、参照電圧VREF とほぼ
一致する電圧の内部電源電圧Vccsが出力される。

【0116】図2(b)は、比較回路4122として、
カレントミラー差動アンプを用いた場合の回路構成を示
している。カレントミラー差動アンプは、電源電圧Vc
cをともにソースに受け、カレントミラー回路を構成す
るPチャネルMOSトランジスタ対4124および41
26と、PチャネルMOSトランジスタ4124のドレ
インとドレインが接続し、ゲートに参照電圧VREF を受
けるNチャネルMOSトランジスタ4128と、Pチャ
ネルMOSトランジスタ4126のドレインとドレイン
が接続し、ゲートが出力ノードと接続するNチャネルM
OSトランジスタ4130と、NチャネルMOSトラン
ジスタ4128および4130のソースと接地との間に
接続される定電流源4132と、PチャネルMOSトラ
ンジスタ4124およびNチャネルMOSトランジスタ
4128の接続点の電位をゲートに受けるPチャネルM
OSトランジスタ4136とを含む。

【0117】なお、図2(b)中では、負荷を表わすた
めに定電流源4134を用いている。

【0118】次に、その動作について簡単に説明する。
出力ノードに接続されている負荷に、出力ノードからグ
ラウンドに向けて過渡電流が流れようとすると、Pチャ
ネルMOSトランジスタ4136が所定の値を有するイ
ンピーダンスとして作用する。このため、PチャネルM
OSトランジスタ4136のドレイン電圧Vccsは負
側に変動する。出力電圧Vccsが、参照電圧VREF
り低くなり始めると、PチャネルMOSトランジスタ4
136のゲート電圧はより低くなって、トランジスタ4
136はオン状態となる。これによって、トランジスタ
4136は、負荷に電流を供給するので、出力ノードが
充電される。

【0119】あるレベルまでこのような充電が行なわ
れ、電位Vccsが参照電圧VREF よりも大きくなり始
めると、今度はトランジスタ4136のゲート電圧が上
昇し、トランジスタ4136はオフ状態となるので充電
動作が停止する。

【0120】以上の動作において、トランジスタ413
6のドレイン電位の負側への変動が大きいほど、それが
増幅されてトランジスタ4136のゲート電圧となるの
で、負荷がより早く充電される。

【0121】以上説明したような動作によって、電位V
ccsの変動が抑制され、参照電位VREF とほぼ一致し
た電位が出力ノードに出力されることになる。

【0122】なお参照電位VREF の発生方法としては、
最も簡単にはダイオード接続された複数のNチャネルM
OSトランジスタと定電流源とを電源電位Vccと接地
電位との間に接続し、これら複数のダイオード接続され
たトランジスタのうちの所定の接続点の電位を用いるこ
とができる。

【0123】図3は、図1に示したメモリセルアレイ4
06、センスアンプ410、ワード線ドライバ408お
よび列デコーダ414についてその構成をより詳しく示
した概略ブロック図である。

【0124】メモリセルアレイ406は、たとえば、複
数のメモリセルアレイブロックMC1,MC2およびM
C3に分割されているものとする。これら複数のメモリ
セルアレイブロックMC1〜MC3が、センスアンプ帯
SA1,SA2,SA3およびSA4のそれぞれの間に
配置されており、各メモリセルアレイブロックMC1〜
MC3のそれぞれに対応してワード線ドライバWD1〜
WD3が設けられている。これらのワード線ドライバW
D1〜WD3に行デコーダ4042からワード線駆動信
号が与えられる。

【0125】ワード線ドライバWD1〜WD3は、それ
ぞれ対応するメモリセルアレイブロックMC1〜MC3
のワード線を駆動する。

【0126】したがって、図1において、ワード線ドラ
イバ408と表わされた部分には、各メモリセルアレイ
ブロックに対応して、ワード線ドライバ回路WD1〜W
D3が設置されている。また、行デコーダ4042は、
図1において、DRAMコントロール回路に含まれてい
るものとする。

【0127】さらに、図1のセンスアンプ帯410は、
図3に示したように、メモリセルアレイブロックが複数
存在するので、それらの間に交互に配置される構成とな
っている。

【0128】なお、図3においては、メモリセルアレイ
406が、3つのブロックに分割されている場合を例と
して示しているが、本発明は、このような場合に限定さ
れることなく、一般的なメモリセルアレイブロックの配
置に対しても適用することが可能である。

【0129】また各ワード線ドライバ回路WD1〜WD
3には、電源電圧Vccおよび後に説明する負電位発生
回路からの負電位Vnが供給されている。

【0130】したがって、たとえばメモリセルアレイブ
ロックBLK2が選択されている場合、このメモリセル
アレイブロック内のワード線のうち選択されているワー
ド線WL21の電位は、ワード線ドライバ回路WD2に
より電源電位Vccに保持される。一方、非選択状態に
あるワード線WL22の電位レベルは、電位Vnに保持
されている。

【0131】一方、非選択なメモリセルアレイブロック
BLK1およびBLK3中のワード線の電位レベルは、
それぞれ対応するワード線ドライバ回路WD1およびW
D3により、電位Vn(負電位)に保持されている。

【0132】以上のようにして、非選択状態のワード線
の電位レベルが負電位に保持されることで、図36に示
したように、仮に電源ノイズのためにビット線の電位レ
ベルが負側に押し下げられた場合でも、メモリセルトラ
ンジスタQMが弱い導通状態となることがないので、メ
モリセルキャパシタCMに蓄積された電荷が放電され記
憶情報が失われるという問題が生じない。

【0133】図4は、図3に示したワード線ドライバ回
路WD1〜WD3中および行デコーダ4042に含ま
れ、対応するワード線の電位レベルを、その選択状態に
応じて所定の電位レベルに設定する電位設定回路200
の構成を示す回路図である。

【0134】上述したとおり、電位設定回路200は、
対応するワード線が非選択状態では、当該ワード線電位
を負電位とするレベル変換型のドライバ回路である。

【0135】電位設定回路200は、外部から与えられ
たアドレス信号に応じて対応するワード線WLが選択さ
れたことを検知すると、行選択信号RSを活性状態
(“L”レベル)とするデコード回路214と、電源電
位Vccをソースに受け、信号RSをゲートに受けるP
チャネルMOSトランジスタ202と、ゲートに接地電
位を受け、対応するワード線とPチャネルMOSトラン
ジスタ202のドレインとの間に接続されるPチャネル
MOSトランジスタ204と、それぞれソースに負電位
Vnを受け、互いのゲートおよびドレインが交差接続す
るNチャネルMOSトランジスタ対206および208
とを含む。トランジスタ208のドレインと対応するワ
ード線とが接続している。また、デコード回路214
は、行デコーダ4042に含まれる。

【0136】電位設定回路200は、さらに、デコード
回路214の出力ノードとNチャネルMOSトランジス
タ206のドレインとの間に接続され、ゲートに接地電
位を受けるPチャネルMOSトランジスタ212をさら
に含む。

【0137】次に、電位設定回路200の動作について
簡単に説明する。まず、ワード線WLが非選択状態であ
って、信号RSが“H”レベルである場合について考え
る。このとき、PチャネルMOSトランジスタ202は
非導通状態となっている。一方、NチャネルMOSトラ
ンジスタ208は、ゲートに“H”レベルの信号RSを
受けて、導通状態となり、ワード線の電位レベルは電位
Vnに保持されている。

【0138】したがって、もしもトランジスタPチャネ
ルMOSトランジスタ204が存在しないと、Pチャネ
ルMOSトランジスタ202のドレインの電位レベルは
非選択状態のワード線の電位レベルVnになり、ゲート
の電位レベルは、非選択状態の信号RSのレベルである
Vccとなって、このトランジスタ202のゲート酸化
膜には高い電位差(Vcc+|Vn|)が印加されるこ
とになる。したがって、このゲート酸化膜の信頼性の劣
化が助長されてしまう。

【0139】PチャネルMOSトランジスタ204の存
在により、ワード線電位が非選択状態のVnであるとき
は、トランジスタ204のドレイン電位はワード線電位
のVnであり、ソースはフローティング状態(約このト
ランジスタのしきい値電位Vthp)であり、ゲートは
0Vとなっている。したがって、PチャネルMOSトラ
ンジスタ202については、そのドレインの電位レベル
はフローティング状態(約VthpV)であり、ゲート
電位がVccとなる。したがって、このトランジスタ2
02のゲートドレイン間の電位差が緩和され、ゲート酸
化膜の信頼性を向上させることができる。

【0140】ここでトランジスタ212は、ワード線W
Lが選択状態であって、その電位レベルがVccである
ときに、NチャネルMOSトランジスタ206が導通状
態となり、この電位レベルがデコーダ回路214にその
まま印加されるを防止する役割を有する。すなわち、P
チャネルMOSトランジスタ212のゲート電位はグラ
ウンドレベル(0V)に固定されているので、トランジ
スタ206が導通状態となっても、デコーダ側の電位レ
ベルは0V以下となることがない。

【0141】以上のようにして、ワード線WLの電位レ
ベルは、非選択状態においては、負電位Vnに保持さ
れ、選択状態では電位レベルVccとなる。このとき、
PチャネルMOSトランジスタ204の存在により、非
選択状態においてトランジスタ202のゲート酸化膜に
高電界が印加されるのが防止される。しかも、非選択状
態でワード線WLの電位レベルが負電位となっているの
で、メモリセルのダイナミックリフレッシュ特性が改善
されるという効果がある。

【0142】図5は、図4に示した電位設定回路200
の変形例の電位設定回路216の構成を示す回路図であ
る。

【0143】図4に示した電位設定回路200と異なる
点は、ワード線とNチャネルMOSトランジスタ206
のゲートとの間に、ゲート電位がVccに固定されたN
チャネルMOSトランジスタ210が挿入される構成と
なっている点である。

【0144】図4に示した電位設定回路200の構成で
は、ワード線WLが選択状態においては、トランジスタ
206のゲート電位は電位Vccであり、そのソース電
位は負電位のVnである。したがって、このトランジス
タ206のゲート酸化膜に高電界が印加されてしまう。
図5に示した電位設定回路216では、NチャネルMO
Sトランジスタ210の存在により、このトランジスタ
206のゲート酸化膜に、ワード線が選択期間中に高電
界が印加されるのを防止することができる。

【0145】すなわち、NチャネルMOSトランジスタ
210のゲート電位は電位Vccに固定されているた
め、ワード線の電位レベルが“H”レベルの電位Vcc
となっている期間は、NチャネルMOSトランジスタ2
06のゲートには、電位Vccから、このトランジスタ
210のしきい値電圧Vthnだけ低下した電位が印加
されている。

【0146】したがって、トランジスタ206のゲート
酸化膜に印加される電位差は、Vcc+|Vn|から、
Vcc−Vthn+|Vn|にまで減少する。

【0147】一方、ワード線WLが非選択状態である場
合は、トランジスタ208が導通状態となって、トラン
ジスタ210のソース電位は負電位Vnまで立下がる。
この負電位Vnは、そのままワード線WLに伝達され
る。

【0148】したがって、電位設定回路216のような
構成とすることで、対応するワード線WLが選択状態に
おいても、非選択状態においても、ゲート酸化膜に高電
界が印加されるトランジスタが存在しなくなるので、こ
れらトランジスタの信頼性を向上させることが可能とな
る。

【0149】図6は、図4または図5に示した電位設定
回路200または216に負電位Vnを供給する負電位
発生回路420の構成を示す回路図である。

【0150】なお、この負電位発生回路は、システムチ
ップ1000において、たとえばメモリセルアレイを構
成するトランジスタ等の基板電位を発生する基板電位発
生回路と共用する構成とすることも可能であり、また独
立な2系統の回路とすることも可能である。

【0151】独立な系統とした場合は、ワード線ドライ
バに供給される負電位に、他の回路からの負電位レベル
の電源ノイズの影響が軽減されるという利点がある。

【0152】負電位発生回路420は、奇数段のインバ
ータからなる自励発振器(リングオシレータ)4202
と、チャージポンプ回路4204とを含む。チャージポ
ンプ回路は、MS容量C1と、整流用トランジスタQ1
とQ2から構成される。

【0153】リングオシレータ回路4202の出力ノー
ドSが振幅Vccで立上がると、ノードSと容量結合し
ているノードTの電位は、一瞬Vccまで上昇するが、
この電位上昇によりトランジスタQ1が導通するので、
ノードTの電位は、トランジスタQ1のしきい値電圧V
t1まである時定数で放電していく。これに伴い、トラ
ンジスタQ1はオフ状態となる。このときトランジスタ
Q2のゲートとソース(基板SUB)は接続され、等電
位となっているため、このトランジスタQ2はオフ状態
となっている。

【0154】次に、ノードSがVccから0Vに立下が
ると、ノードTの電圧は一瞬負電圧−Vcc+Vt1ま
で立下がる。したがって、トランジスタQ1はオフとな
り、トランジスタQ2はオンとなる。これに伴い、ノー
ドBは、電位−Vt2(トランジスタQ2のしきい値電
圧をVt2とする)になるまで充電される。これによっ
て、この充電電荷と等価の電荷が出力ノードUに注入さ
れ、その電位は少し負の値となる。このようなチャージ
ポンプ動作が繰返され、最終的的には出力ノードUの電
位が−Vcc+Vt1+Vt2となるまで出力ノードへ
の電位の供給が行なわれる。図7は、図3に示したメモ
リセルブロックBL1、センスアンプ帯SA2およびメ
モリセルアレイブロックBLK2の主要部を拡大して示
した回路図である。

【0155】電源電圧Vccは、回路の高集積化等に伴
って、一般に低下する傾向にあるが、この電源電圧の低
下は、たとえばセンスアンプの電流駆動能力の低下をも
たらす。

【0156】図7に示した例では、以下に説明するよう
に、センスアンプの増幅動作の初期の段階では、センス
アンプを外部電源電圧Vccで直接駆動し、所定の期間
経過後降圧回路412から供給される降圧電位Vccs
で駆動する構成としたものである。

【0157】図7には、ダイナミック型RAMのメモリ
セルアレイブロックBLK1とBLK2、センスアンプ
帯SA2およびセンスアンプドライブ回路が示され、ワ
ード線WL,ビット線対BL,/BL,メモリセルM
C,シェアードセンスアンプの転送ゲートBSA,BS
B,それらの制御信号BL1およびBLK2,pチャネ
ルセンスアンプPSA,pチャネルセンスアンプのドラ
イブライン/SP,nチャネルセンスアンプNSA,n
チャネルセンスアンプのドライブラインSN,ビット線
イコライズ用回路EQ,イコライズ用制御回路BLE
Q,I/Oバスとのスイッチング回路IOSWを含む。

【0158】さらに、pチャネルセンスアンプのドライ
ブライン/SBに内部電源電圧Vccsを供給する降圧
回路412とを含む。

【0159】pチャネルセンスアンプのドライブライン
/SPと降圧回路412との接続は、pチャネルMOS
トランジスタSTR1を介して行なわれる。このトラン
ジスタSTR1のゲートは、pチャネルセンスアンプ活
性化信号SOPを受ける。一方、pチャネルセンスアン
プのドライブライン/SPは、pチャネルMOSトラン
ジスタSTR2を介して、外部電源電位Vccと接続し
ている。このトランジスタSTR2のゲートは、信号F
1を受ける。

【0160】一方、nチャネルセンスアンプのドライブ
ラインSNは、nチャネルMOSトランジスタSTR3
を介して、接地電位と結合している。トランジスタST
R3のゲートは、nチャネルセンスアンプ活性化信号S
ONを受ける。

【0161】すなわち、後に説明するように、センスア
ンプの動作の初期段階では、トランジスタSTR1、S
TR2およびSTR3がすべて導通状態となって、pチ
ャネルセンスアンプPSAは、電源電位Vccが供給さ
れ、nチャネルセンスアンプNSAには接地電位GND
が供給される。

【0162】所定時間経過後に信号F1が不活性状態
(“H”レベル)となって、トランジスタSTR2が非
導通状態となり、pチャネルセンスアンプPSAには、
トランジスタSTR1を介して、内部電源電位Vccs
が供給される。

【0163】一方、図3に示したように、メモリセルア
レイブロックBLK2が選択されている場合、転送ゲー
トBSBは導通状態に、転送ゲートBSAは非導通状態
となっている。すなわち、転送ゲートBSBを制御する
信号BLI2は、“H”レベルすなわち、電源電位Vc
cとなっており、信号BLI1は、接地電位GNDとな
っている。

【0164】以下に説明するように、メモリセルに対し
て供給される“H”レベルは、降圧回路412から出力
される、外部電源電圧Vccを所定の値だけ降圧した内
部電源電圧Vccsであるため、信号BLI2は、活性
状態においても、外部電源電圧Vccを昇圧した電位で
ある必要はない。

【0165】すなわち、転送ゲートBSBを構成するn
チャネルMOSトランジスタのしきい値電圧をVthn
とするとき、信号BLI2の活性状態のレベル(“H”
レベル)が電位Vccであって、しきい値Vthnだけ
電圧の損失が生じても、メモリセルに供給される内部電
源電圧が十分に低ければ、この電圧損失の影響が現われ
ない。具体的には、外部電源電圧Vccと内部電源電圧
Vccsとの差が、しきい値電圧Vthn以上あれば、
転送ゲートBSB等を制御する信号BLI1,BLI2
の活性レベルは、外部電源電圧Vccで十分である。

【0166】したがって、図1および図7で示したよう
に、実施の形態1のシステムチップ1000において
は、ワード線ドライバがワード線を選択状態とするため
に出力する電位レベルおよび転送ゲートBSAおよびB
SB等を制御する信号の活性レベルは、ともに外部電源
電圧Vccとすることができる。つまり、システムチッ
プ1000には昇圧回路が不要になるという利点があ
る。

【0167】さらに、外部電源電圧Vccの値を低く設
定する必要がある場合でも、センスアンプの動作の初期
において、それを駆動する電位を内部電源電位ではな
く、直接外部電源電位とすることで、センスアンプの十
分な電流駆動能力を確保することが可能となる。

【0168】図8は、図7において示した信号SOPお
よび信号F1を出力する回路の一例を示す概略ブロック
図である。

【0169】pチャネルセンスアンプ活性化信号発生回
路4042は、信号SOPを受けるインバータ4044
と、信号SOPを受ける遅延回路4046と、インバー
タ4044の出力および遅延回路4046の出力を受け
るNAND回路4048と、NAND回路4048の出
力を受けて、電位レベルを内部電源電圧から外部電源電
圧へ変換するレベルシフト回路4050とを含む。

【0170】信号SOPが不活性状態(“H”レベル)
であるときは、インバータ4044の出力信号は“L”
レベルであって、NAND回路4048の入力レベル
は、“L”レベルおよび”H”レベルである。したがっ
て、NAND回路4048からは“H”レベル、すなわ
ち内部電源電圧Vccsが出力される。レベルシフト回
路4050は、この出力レベルVccsの電位を受け
て、外部電源電圧Vccに変換し、信号F1として出力
する。

【0171】したがって、信号SOPが不活性状態の
“H”レベルである間は、図7に示したトランジスタS
TR1およびSTR2は、ともに遮断状態となってい
る。

【0172】信号SOPが活性状態の“L”レベルに立
下がると、インバータ4044の出力は、“H”レベル
となる。一方、遅延回路4046の出力は、この遅延回
路の遅延時間τだけ経過するまでは、“H”レベルを維
持するので、NAND回路4048の出力レベルは
“L”レベルへ変化する。したがって、信号F1および
信号SOPはともに活性状態の“L”レベルとなる。

【0173】応じてpチャネルセンスアンプのドライブ
ライン/SPの電位レベルは、電源電圧Vccまで引き
上げられる。

【0174】遅延回路4046の遅延時間τだけ時間が
経過すると、遅延回路4046の出力レベルも“L”レ
ベルへと変化し、これに応じて、NAND回路4048
の出力レベルは“H”レベルとなり、信号F1が電位V
ccとなるので、トランジスタSTR2は遮断状態とな
る。したがって、この時点以降は、pチャネルセンスア
ンプのドライブライン/SPには、降圧回路412から
供給される内部電源電圧Vccsが供給される。

【0175】次に、図7に示したイコライズ回路EQに
対してイコライズ電位VBLを供給するイコライズ電位
発生回路の構成について説明する。図9は、このような
イコライズ電位発生回路の構成を示す概略ブロック図で
ある。

【0176】前述したとおり、ビット線電位の“H”レ
ベルは、外部電源電位Vccに対して、転送ゲートのn
チャネルMOSトランジスタのしきい値Vthn分だけ
低下した値までしか上昇しない。

【0177】したがって、ビット線のイコライズレベル
を出力するイコライズ電位発生回路が出力する電位も、
電源電位Vccと接地電位GNDとの中央値ではなく、
むしろ(Vcc−Vthn)/2の電位レベルであるこ
とが必要である。

【0178】図9に示したイコライズ電位発生回路で
は、従来の(1/2)Vdd発生回路を電源電位Vcc
からしきい値電圧Vthnだけ低下した電位レベルと、
接地電位GNDとで駆動することにより、イコライズ電
位として(Vcc−Vthn)/2を得る構成としたも
のである。

【0179】図10は、図9に示した(1/2)Vdd
発生回路の構成の一例を示す回路図である。図10に示
した(1/2)Vdd発生回路は、バイアス段とプッシ
ュプル出力段とを含む。バイアス段は、電位Vddと接
地電位との間に直列に接続される抵抗体R1とnチャネ
ルMOSトランジスタQN1と、pチャネルMOSトラ
ンジスタQP1と抵抗体R2とを含む。トランジスタQ
N1およびQP1は、ともにダイオード接続されてお
り、トランジスタQP1の基板電位は、トランジスタQ
N1とトランジスタQP1の接続点のノードNの電位レ
ベルと等しくなるように構成されている。

【0180】したがって、バイアス段の抵抗値が十分大
きければ、ノードNの電圧はVdd/2となる。ここ
で、仮にすべてのトランジスタのしきい値電圧を等しい
値VTとすれば、ノードN1,N2の電圧はそれぞれ
(Vdd/2)+VT ,(Vdd/2)−VT となり、
このバイアス段の出力電圧はVdd/2で安定化する。

【0181】一方、プッシュプル出力段は、電位Vdd
と接地電位GNDとの間に直列に接続されるnチャネル
MOSトランジスタQN2と、pチャネルMOSトラン
ジスタQP2とを含む。トランジスタQN2のゲート
は、バイアス段のトランジスタQN1のゲート、すなわ
ちノードN1と接続し、トランジスタQP2のゲート
は、バイアス段のトランジスタQP1のゲート、すなわ
ちノードN2と接続している。

【0182】上述したとおり、ノードN1およびN2の
電圧は、それぞれ(Vdd/2)+VT ,(Vdd/
2)−VT であるので、この2個の出力トランジスタQ
N2およびQP2のソース・ゲート間電圧はともにVt
となる。したがって、これらの2個の出力トランジスタ
には僅かな貫通電流が流れ続ける。

【0183】したがって、出力電圧Vdd/2が変動し
ようとしても、出力段のいずれか一方のトランジスタが
導通状態となり、その変動を抑える。つまり、図9およ
び図10に示したイコライズ電位発生回路の構成によ
り、安定にVdd/2=(Vcc−Vthn)/2の電
位をイコライズ回路EQに供給することができる。

【0184】以上のような構成で、メモリセルアレイの
ブロックを選択する伝達ゲートトランジスタ(nチャネ
ルMOSトランジスタ)のゲートを電源電位Vccで駆
動することにより、この伝達ゲートトランジスタのしき
い値電圧分の電圧低下が生じる場合でも、ビット線対の
電位レベルを、その“H”レベルと“L”レベルの中央
値の電位レベルにプリチャージすることが可能となる。
したがって、メモリセルキャパシタの一方電極の電圧と
して信号電荷量を規定し、プリチャージ時のデータ線電
圧として信号検出の基準となるイコライズレベルVBL
を安定に供給することが可能である。

【0185】しかも、DRAMの動作において、ワード
線および伝達ゲートトランジスタのいづれを駆動するに
も昇圧電位を印加することが不要となるため、システム
チップを構成するトランジスタのゲート酸化膜厚を共通
とした場合も信頼性の劣化が生ぜず、かつ高速動作を実
現することができる。

【0186】図11は、以上説明した図7に示すDRA
Mの動作を説明するためのタイミングチャートである。

【0187】時刻t0においては、DRAMは待機状態
であって、ワード線WLの電位レベルは負電位Vnに保
持され、伝達ゲートBSAおよびBABを制御する信号
BLI1およびBLI2はともに“L”レベルであっ
て、いずれのメモリセルブロックも選択されていないも
のとする。また、信号SOPおよび信号F1はともに
“H”レベルであって、pチャネルセンスアンプドライ
バラインには電源電位Vccおよび内部電源電位Vcc
sのいずれも供給されておらず、信号SONも“L”レ
ベルであって、nチャネルセンスアンプドライバライン
SNはフローティング状態となっているものとする。こ
のとき、ビット線対は、図9に示しイコライズ電位発生
回路から供給されるビット線イコライズレベルVBL=
(Vcc−Vthn)/2の電位レベルにプリチャージ
されているものとする。

【0188】時刻t1において、外部からのアドレス信
号に応じて、対応するワード線WLの電位レベルが、電
位Vnから“H”レベル(電位レベルVcc)に立上が
る。一方、選択されたメモリセルブロックとセンスアン
プ帯SA2とを接続するために、伝達ゲートBSBに対
する制御信号BLI2が“H”レベルへと立上がる。一
方、ワード線WLの電位レベルが“H”レベルに立上が
るのに応じて、メモリセル中の記憶データに応じて、ビ
ット線対BL,/BLの電位レベルがプリチャージ電位
VBLから変化する。

【0189】時刻t2において、信号SOPおよび信号
F1がともに活性状態(“L”レベル)に変化し、信号
SONも活性状態(“H”レベル)へと変化する。これ
に応じて、トランジスタSTR1〜STR3がすべて導
通状態となって、pチャネルセンスアンプNSPには電
源電位Vccが、nチャネルセンスアンプNSAには接
地電位GNDがそれぞれ供給され始める。これに応じ
て、ビット線対の電位レベルもセンスアンプNSPおよ
びNSAにより増幅され、選択されたメモリセル中の記
憶データに応じて、その電位差が増幅され始める。

【0190】時刻t2から図8に示した遅延回路404
6の遅延時間τだけ経過した時刻t3において、信号F
1が不活性状態(“H”レベル)へと変化し始める。こ
れに応じて、トランジスタSTR2が遮断状態へと変化
するため、pチャネルセンスアンプNSPには電源電位
Vccの代わりに、降圧回路412から出力される内部
電源電位Vccsが供給され始める。

【0191】一方、センスアンプへ供給される電位レベ
ルがVccsおよびGNDとなることにより、ビット線
対の電位差は、選択されたメモリセルの記憶情報に応じ
て、一方の電位レベルが内部電源電位Vccsに、他方
の電位が接地電位GNDとなるまでその電位差が増幅さ
れる。

【0192】続いて、時刻t3において、列デコーダ4
14からの列選択信号CSLに応じて、選択されたメモ
リセル列のスイッチング回路IOSWが導通状態となる
ことで、増幅されたビット線対の電位レベルが対応する
I/Oバスへと伝達され、DRAM外部へ選択されたメ
モリセルの記憶情報が出力される。

【0193】時刻t5において、ワード線の電位レベル
は再び待機状態の電位Vnに向かって立下がり始め、セ
ンスアンプ活性化信号SOPおよびSONもともに不活
性状態へと変化し始める。さらに列選択信号CSLも不
活性状態(“L”レベル)となって、選択されたビット
線対とI/Oバスとの接続が遮断される。

【0194】時刻t6において、ビット線イコライズ回
路EQが再び活性状態となって、ビット線対の電位レベ
ルが、ビット線イコライズレベルVBLに変化する。ま
た、伝達ゲート制御信号BLI2も不活性状態となり、
センスアンプとメモリセルブロックとの接続が遮断され
る。

【0195】以上説明したとおり、図7に示したDRA
Mにおいては、センスアンプが、ビット線対の電位差を
増幅し始める初期段階においては、センスアンプが電源
電位Vccと接地電位GNDとを動作電源電位として動
作するため、十分な電流駆動能力が達成され、その後セ
ンスアンプは内部電源電位Vccsと接地電位GNDと
を動作電位として増幅動作を行なう。このため、ビット
線対の電位レベル、すなわちメモリセルへの再書込電位
は、内部電源電位Vccsと接地電位GNDとなり、微
細化されたメモリセルトランジスタに対しても、その耐
圧に対して十分なマージンを持った動作を保証すること
が可能となる。

【0196】なお、図11においては、非選択状態のワ
ード線の電位レベルは負電位(電位レベルVn)となる
場合について説明したが、本発明は、このような場合に
限定されることなく、たとえば図1に示したシステムチ
ップ1000において、ワード線ドライバ408に供給
される“L”レベルが、たとえば接地電位GNDである
場合も、センスアンプの十分な電流駆動能力を保証する
ことが可能である。

【0197】[実施の形態2]実施の形態1において
は、システムチップ1000において、外部電源電位V
ccと降圧回路412が供給する内部電源電位Vccs
との電位差が、メモリセルアレイ中のメモリセルトラン
ジスタのしきい値電圧Vthnよりも大きくなる場合に
ついて説明した。すなわち、そのような場合は、ワード
線ドライバの活性状態の電位レベル(“H”レベル)の
電位は、外部電源電位Vccをそのまま用いることが可
能であった。

【0198】しかしながら、外部電源電位Vccと内部
電源電位Vccsとの電位差が、上記の条件を満たさな
い場合は、メモリセルトランジスタのしきい値電圧の電
圧降下の影響をなくすために、ワード線ドライバの活性
状態の電位レベルは外部電源電位Vccよりも昇圧した
電位Vppとすることが必要となる。

【0199】実施の形態2のシステムチップ1200に
おいては、ワード線ドライバ回路408が、外部電源電
位Vccを昇圧した内部昇圧電位Vppと負電位Vnと
を動作電源電位として動作する。

【0200】図12は、このようなシステムチップ12
00の構成を示す概略ブロック図である。

【0201】図1に示したシステムチップ1000との
構成の相違は、ワード線ドライバの一方動作電位が、外
部電源電位Vccの代わりに、外部電源電位Vccから
内部昇圧電位を発生するVpp発生回路416の出力電
位となっていることである。

【0202】その他の点は、図1に示したシステムチッ
プ1000の構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。

【0203】図13は、図12中のワード線ドライバ回
路408中に含まれるワード線電位に対する電位設定回
路220の構成を示す回路図であり、図4に示した電位
設定回路200と対比される図である。

【0204】電位設定回路220は、ともにソースが内
部昇圧電位Vppを受け、互いのゲートとドレインが相
互に接続された1対のpチャネルMOSトランジスタ2
22および224と、pチャネルMOSトランジスタ2
22のドレインと対応するワード線WLとの間に接続さ
れ、ゲート電位が接地電位GNDに固定されるPチャネ
ルMOSトランジスタ226と、外部から与えられるア
ドレス信号に応じて、対応するワード線WLが選択され
た場合、行選択信号RSを活性状態(“L”レベル)と
するデコード回路238と、デコード回路238の出力
ノードとpチャネルMOSトランジスタ224のドレイ
ンとの間に接続され、ゲート電位が電源電位Vccに固
定されるnチャネルMOSトランジスタ234とを含
む。

【0205】電位設定回路220は、さらに、ともにソ
ースが負電位Vnを受け、相互にゲートおよびドレイン
が接続される1対のnチャネルMOSトランジスタ23
0および232と、nチャネルMOSトランジスタ23
2のドレインとデコーダ回路238の出力ノードとの間
に接続され、ゲート電位が接地電位GNDに固定される
pチャネルMOSトランジスタ236とをさらに含む。
nチャネルMOSトランジスタ230のドレインと対応
するワード線とが接続している。

【0206】次に、電位設定回路220の動作について
簡単に説明する。まず、ワード線WLが非選択状態であ
って、行選択信号RSが不活性状態(“H”レベル)で
あるものとする。このときpチャネルMOSトランジス
タ222のゲートには、電位Vccが印加され、このト
ランジスタは遮断状態である。一方、nチャネルMOS
トランジスタ230のゲートには、電位Vccが印加さ
れるので、このトランジスタ230が導通状態となっ
て、ワード線WLには、電位Vnが供給される。

【0207】このとき、pチャネルMOSトランジスタ
226は導通状態であるので、pチャネルMOSトラン
ジスタ224のゲート電位レベルが低下し、このトラン
ジスタが導通状態となる。したがって、pチャネルMO
Sトランジスタ224を介して内部昇圧電位Vppがn
チャネルMOSトランジスタ234に印加される。しか
しながら、トランジスタ234のゲート電位は電源電位
Vccに固定されているので、この内部昇圧電位Vpp
はデコーダ238側には伝達されない。

【0208】さらに、この状態において、pチャネルM
OSトランジスタ226が存在することにより、ワード
線の電位WLが負電位となると、このトランジスタ22
6が遮断状態となるため、pチャネルMOSトランジス
タ222のドレインはフローティング状態(電位レベル
は、約トランジスタ226のしきい値電圧Vthpであ
る)となる。したがって、pチャネルMOSトランジス
タ224のゲートソース間の電位差は、Vpp−Vth
pとなる。

【0209】これに対して、このpチャネルMOSトラ
ンジスタ226が存在しない場合は、非選択状態のワー
ド線WLの電位レベルVnがpチャネルMOSトランジ
スタ224のゲートに直接印加される構成となるため、
このトランジスタ224のソースゲート間には、電位差
Vpp+|Vn|が印加されることになってしまう。

【0210】したがって、pチャネルMOSトランジス
タ226の存在により、待機状態において、pチャネル
MOSトランジスタ224のゲート酸化膜に印加される
電位差を緩和することが可能で、このトランジスタの信
頼性を向上させることが可能となる。

【0211】一方で、ワード線WLが選択され、行選択
信号RSが活性状態(“L”レベル)となると、nチャ
ネルMOSトランジスタ230のゲート電位レベルが低
下し、このトランジスタは遮断状態となる。これに対
し、pチャネルMOSトランジスタ222のゲート電位
が低下することで、このトランジスタ222が導通状態
となって、ワード線WLには、pチャネルMOSトラン
ジスタ222および226を介して、内部昇圧電位Vp
pが供給される。

【0212】pチャネルMOSトランジスタ222およ
び224は互いのゲートおよびドレインが相互に接続さ
れることで、ハーフラッチ回路を構成し、この選択状態
のワード線電位レベルVppの電位レベルを保持する働
きがある。

【0213】一方、ワード線電位レベルがVppとなる
ことで、nチャネルMOSトランジスタ232が導通状
態となり、このトランジスタ232を介して負電位Vn
がトランジスタ236に印加される。しかしながら、こ
のトランジスタのゲート電位は接地電位GNDに固定さ
れているので、この負電位Vnはデコーダ回路238に
は伝達されない。

【0214】以上のように、ワード線WLの電位レベル
を選択状態では内部昇圧電位Vppに、非選択状態では
負電位Vnとすることができるので、メモリセルトラン
ジスタのしきい値電圧分の電圧降下の影響を除くことが
できるだけでなく、待機状態におけるメモリセルトラン
ジスタを介してリーク電流の発生を抑制することも可能
となる。

【0215】さらに、nチャネルMOSトランジスタ2
34およびpチャネルMOSトランジスタ236が存在
することで、内部昇圧電位Vppや負電位Vnがデコー
ダ回路238側に伝達されるのを防ぐことが可能となっ
ている。

【0216】図14は、図13に示した電位設定回路2
20の変形例の電位設定回路240の構成を示す回路図
である。

【0217】図13に示した電位設定回路220の構成
と異なる点は、ワード線とpチャネルMOSトランジス
タ222との間に接続されていたpチャネルMOSトラ
ンジスタ226の代わりに、nチャネルMOSトランジ
スタ230とワード線WLとの間に、ゲート電位が電源
電位Vccに固定されたnチャネルMOSトランジスタ
228を備える構成となっていることである。

【0218】このトランジスタ228が存在すること
で、ワード線WLが選択状態となって、その電位レベル
がVppとなっている場合でも、トランジスタ232の
ゲートソース間に印加される電位差が緩和されるという
効果がある。

【0219】すなわち、ワード線WLが選択状態では、
その電位レベルVppがトランジスタ228を介して、
トランジスタnチャネルMOSトランジスタ232のゲ
ートに印加される。この場合、トランジスタ228のゲ
ート電位は電源電位Vccに固定されているため、した
がって、nチャネルMOSトランジスタ232のゲート
のノードはフローティング状態(電位レベルは、Vcc
−Vthnである。ここで、VthnはnチャネルMO
Sトランジスタ228のしきい値電圧)となっている。
したがって、トランジスタ232のゲートソース間の電
位差は、Vcc−Vthn+|Vn|となる。

【0220】これに対して、nチャネルMOSトランジ
スタ228が存在しない場合は、nチャネルMOSトラ
ンジスタ232のゲートには、ワード線の電位レベルV
ppが直接印加されることになるので、トランジスタ2
32のゲートソース間の電位差は、Vpp+|Vn|と
なる。

【0221】すなわち、nチャネルMOSトランジスタ
228の存在により、ワード線WLが選択状態におい
て、トランジスタ232のゲートソース間に印加される
電位差が緩和され、このトランジスタ232のゲート酸
化膜の信頼性を向上させることが可能である。

【0222】図15は、図13に示した電位設定回路2
20の他の変形例の電位設定回路260の構成を示す回
路図である。

【0223】電位設定回路220と異なる点は、ワード
線WLとnチャネルMOSトランジスタ230との間
に、ゲート電位が電源電位Vccに固定されたnチャネ
ルMOSトランジスタ228が挿入された構成となって
いる点である。

【0224】したがって、この図15に示した電位設定
回路260の構成は、図13に示した電位設定回路22
0および図14に示した電位設定回路240の構成を併
せたものとなっている。

【0225】つまり、電位設定回路260の構成によ
り、ワード線WLが選択状態においても、非選択状態に
おいても、回路を構成するMOSトランジスタ224お
よび232のゲート酸化膜に印加される電位差を緩和す
ることが可能で、信頼性の高い電位設定回路を実現する
ことが可能となる。

【0226】[実施の形態3]図16は、本発明の実施
の形態3のシステムチップ1400の構成を示す概略ブ
ロック図である。

【0227】実施の形態1のシステムチップ1000の
構成と異なる点は、以下の3点である。

【0228】第1には、センスアンプにはHレベルの電
源電位として内部電源電位Vccが直接供給される構成
となっている点である。第2には、センスアンプ410
に対してはLレベルの電源電位として、接地電位GND
と、後に説明する偽グラウンドレベル発生回路418か
ら供給される電位VBSGとが、スイッチング回路SW
2により選択的に供給される構成となっていることであ
る。

【0229】第3には、ワード線ドライバ408に供給
されるLレベルの電位が、接地電位GNDとなってる点
である。

【0230】その他の構成は、実施の形態1のシステム
チップ1000の構成と同様であるので、同一部分には
同一符号を付して説明は繰返さない。

【0231】後に説明するように、偽グラウンドレベル
発生回路418から発生される電位レベルは、たとえば
0.5Vであって、接地電位GNDよりも高い電位に設
定されている。

【0232】このような構成とすることの利点につい
て、以下に簡単に説明しておく。図17および図18
は、このようにセンスアンプに供給するLレベルを偽グ
ラウンドレベル(以下、Vss′で表わす)とした場合
の効果を説明するための概念図である(以下、このよう
な方式をBSG(Boosted Sense Gro
und)方式と呼ぶ)。

【0233】このような効果としては主に以下に述べる
4点がある。 (1) ダイナミックリフレッシュ特性が向上する。

【0234】センスアンプが増幅動作を行なう際は、基
本的に偽グラウンドレベルVss′が供給される。した
がって、選択されたメモリセルアレイブロックのビット
線の電位は、電位Vcc,Vss′に増幅された状態と
なっている。たとえば、一例として偽グラウンドレベル
Vss′(>0V)の電位となっているビット線に接続
されたメモリセルで非選択のものは図17に示すよう
に、メモリセルトランジスタMTのゲート電位がVss
(=0V)となっている。

【0235】ここで、メモリセルキャパシタに保持され
ているデータが“H”レベルであるものとすると、ビッ
ト線BLの電位がVss′>0V,ストレージノードの
電位が“H”レベルの電位Vccとなっている。

【0236】この場合に、メモリセルトランジスタMT
を介してのサブスレッショルド電流(図17に示す矢
印)は、偽グラウンドレベルを用いない場合において、
ビット線BLとワード線WLの電位がともに0Vのもの
に比べて、格段に減少させることが可能である。

【0237】(2) メモリセルトランジスタMTのし
きい値電圧VTMを低く設定でき、信頼性の向上を図る
ことが可能である。

【0238】上述の(1)で述べたように、ダイナミッ
クリフレッシュ特性を向上できるため、メモリセルトラ
ンジスタMTのしきい値電圧VTMを従来より低く設定
できる。このため、選択状態のワード線に対して印加す
る“H”レベルの電位を外部電源電位Vccとすること
ができる。したがって、従来例で説明したような昇圧電
圧Vppを印加する必要がなくなり、このメモリセルト
ランジスタの信頼性、特にゲート酸化膜の信頼性を向上
させることが可能である。

【0239】(3) 昇圧電圧発生回路を不要にでき
る。上述したとおり、ワード線に印加する電圧は外部電
源電圧Vccを直接用いることが可能であるので、昇圧
電圧発生回路が不要となり、消費電力の低減を図ること
ができる。

【0240】さらには、従来、少数キャリアのインジェ
クション対策のため、メモリセルの基板またはウェルの
電位を負電圧に設定する必要があったが、この発明で
は、メモリセルの低レベルは電位Vss′であり、基板
(ウェル)の電位は接地電位GNDであるので、メモリ
セルからみた場合、実質的に基板に負電圧のバイアス電
位を印加したのと等価な状態を実現できるという利点が
ある。

【0241】(4) トリプルウェル構造が不要にな
る。一般には、メモリセルアレイ部は、インジェクショ
ン防止のためにウェル電位を負電位のVbbに設定し、
周辺回路はトランジスタの高性能化のためにウェル電位
が接地電位GNDに設定されることが多い。この場合
は、基板としてP基板を用いた場合には、トリプルウェ
ル構造を採用することが必要で、プロセス工程数が増加
するという問題がある。しかしながら、この発明では、
メモリセルアレイ部は、ビット線やメモリセルの“L”
レベルを偽グラウンドレベル電位Vss′にして、ウェ
ル電位を接地電圧に設定し、周辺回路も“L”レベルと
ウェル電位をともに接地電位GNDにすることが可能で
ある。したがって、上述したようなトリプルウェル構造
を必ずしも採用する必要がなく、図18に示したような
ツィンウェル構造とすることも可能であるという利点を
有する。

【0242】図19は、従来例と偽グラウンドレベルを
用いる場合の相違を説明するための概念図である。

【0243】従来例においては、図19(a)に示すよ
うに、外部電源電圧Vcc(たとえば、3.3V)から
内部電源電圧Vccs(たとえば、2.0V)を発生
し、内部電源電圧Vccsと接地電位GND(0V)と
の間の電位がメモリセルに加わっている。さらに、従来
例では、サブスレッショルドリークを抑えるために、負
電位Vbb(たとえば、−2V)をメモリセルに与える
必要があり、負電位発生回路が必須であった。

【0244】これに対して、偽グラウンドレベルを用い
た場合は、図19(b)に示すように、ビット線の振幅
における“L”レベルを接地電位GNDではなく、ビッ
ト線プリチャージレベルと接地電位GNDとの間におい
て新たに発生される偽グラウンドレベル(VBSG)
(たとえば、0.5V)に設定される。この場合に、非
選択ワード線の“L”レベル(電位GND)は、ビット
線の振幅における“L”レベルに対して、相対的に負に
バイアスされた状態となる。

【0245】したがって、必ずしも負電位発生回路を必
要としないという利点がある。もちろん、擬グランドレ
ベルを用いる場合でも、メモリセルに負電位を供給し、
より一層サブスレッショルドリーク電流の低減を図る構
成とすることも可能である。

【0246】図20は、図16に示した偽グラウンドレ
ベル発生回路418の構成の一例を示す概略ブロック図
である。

【0247】偽グラウンドレベル発生回路418は、偽
グラウンドレベルとほぼ同じレベルの電圧を発生する基
準電圧発生回路4122と、この基準電圧と偽グラウン
ドレベルを供給する偽GND線4126のレベルとを比
較する差動増幅回路4124と、この差動増幅回路41
24の出力を受けるnチャネルトランジスタTrnとを
含む。

【0248】nチャネルトランジスタTrnのゲート
は、差動増幅回路4124の出力に接続され、そのドレ
インは偽GND線4126に接続され、そのソースは接
地電位GNDに接続される。そして、基準電圧発生回路
4122から出力される基準電圧よりも、偽GND線4
126のレベルが高ければ、差動増幅回路4124から
“H”レベルの信号がnチャネルトランジスタTrnの
ゲートに与えられる。これに応じて、nチャネルトラン
ジスタTrnが導通し、偽GND線4126の電位を放
電する。一方、偽GND線4126の電位が基準電位よ
りも低くなれば、差動増幅回路4124がnチャネルト
ランジスタTrnによる放電を停止することにより、偽
GND線4126のレベルを接地電位よりも高いレベル
Vss′に維持する。

【0249】図22は、図16に示したシステムチップ
1400におけるメモリセルアレイ406、センスアン
プ410、偽グラウンドレベル発生回路418およびス
イッチング回路SW2の構成を拡大して示したブロック
図であり、図7と対比される図である。

【0250】図7に示した実施の形態1の構成と異なる
点は、以下の3点である。第1には、pチャネルセンス
アンプドライブライン/SPに対しては、信号SOPに
より制御されるpチャネルMOSトランジスタSTR4
を介して電源電位Vccが供給される構成となっている
ことである。

【0251】第2には、nチャネルセンスアンプドライ
ブラインSN2は、信号SONにより制御されるnチャ
ネルMOSトランジスタSTR5を介して偽グラウンド
レベル発生回路418からの電位VBSGが供給され、
トランジスタSTR5および信号F2により制御される
nチャネルMOSトランジスタSTR6を介して、接地
電位GNDが供給される構成となっていることである。

【0252】第3には、伝達ゲートBSAおよびBSB
を構成するトランジスタが、pチャネルMOSトランジ
スタとなっている点である。

【0253】その他の点は、図7に示した構成と同様で
あり、同一部分には同一符号を付して説明は繰返さな
い。

【0254】後に説明するように、nチャネルセンスア
ンプNSAの増幅動作の初期においては、トランジスタ
STR5およびSTR6がともに導通状態となって、n
チャネルセンスアンプNSAには接地電位GNDが供給
される。一方、増幅動作開始後所定時間経過後には、ト
ランジスタSTR5のみが導通状態となって、nチャネ
ルセンスアンプNSAには、偽グラウンドレベル発生回
路418からの電位VBSGが供給される。

【0255】また、ビット線対の“L”レベルが、偽グ
ラウンドレベルVBSGとなることに応じて、伝達ゲー
トBSAまたはBSBを構成するトランジスタがpチャ
ネルMOSトランジスタとなった場合でも、これらのト
ランジスタを導通状態とするためには、それらの対する
制御信号BLI1またはBLI2の活性状態(“L”レ
ベル)の電位レベルは、接地電位GNDでよいという利
点がある。すなわち、ビット線対の“L”レベルが、接
地電位GNDよりも高い偽グラウンドレベルVBSGで
あるために、これら伝達ゲートトランジスタのゲートに
負電位を印加しなくても、これらトランジスタのしきい
値電圧Vthpによる電位上昇が読出動作等に影響を与
えなくなるからである。

【0256】図22は、図21に示したビット線イコラ
イズ回路EQに対して、ビット線イコライズレベルVB
Lを供給するビット線イコライズレベル発生回路の構成
を示す概略ブロック図である。

【0257】上述したとおり、ビット線対BL,/BL
の“L”レベルは、伝達ゲートを構成するpチャネルM
OSトランジスタのしきい値電圧Vthpだけ接地電位
GNDよりも上昇した値となっているので、ビット線イ
コライズレベルとしては、外部電源電圧Vccと接地電
位GNDの単純な中央値とすることは適当でない。

【0258】図22に示したように、(1/2)Vdd
発生回路を外部電源電圧Vccと接地電位GNDからp
チャネルMOSトランジスタのしきい値電圧分だけ上昇
した電位を動作電源電位として動作させることで、ビッ
ト線イコライズレベルVBLとして、VBL=(Vcc
+Vthp)/2の電位レベルを出力させることができ
る。

【0259】このような構成とすることで、メモリセル
キャパシタ電極の電圧として信号電荷量を規定し、プリ
チャージ時のビット線電位として信号検出の基準となる
ビット線イコライズレベルを安定に供給することが可能
となる。

【0260】しかも、システムチップを構成するトラン
ジスタに対して、電源電位Vccと接地電位GNDとの
差以上の電位差を印可する必要がないので、システムチ
ップの信頼性の向上を図ることが可能となる。

【0261】なお、図22に示した(1/2)Vdd発
生回路の構成は、その動作電源電位が異なること以外、
基本的に図10に示した回路と同様の構成を用いること
が可能である。

【0262】図23は、図21に示したDRAMのメモ
リセルブロックからのデータの読出動作を説明するため
のタイミングチャートであり、図11と対比される図で
ある。

【0263】図21および図23を参照して、時刻t0
において、メモリセルブロックBL2中のワード線WL
は不活性状態(電位レベルが電位GNDである状態)で
あって、伝達ゲートBSAおよびBSBに対する制御信
号BLI1およびBLI2もともに不活性状態(“H”
レベル)であるものとする。この時刻t0においては、
信号SOPも不活性状態(“H”レベル)であって、信
号SONおよび信号F2も不活性状態(“L”レベル)
である。一方、ビット線対BL,/BLの電位レベル
は、ともにビット線イコライズレベルVBL=(Vcc
−Vthp)/2である。

【0264】時刻t1において、外部からのアドレス信
号に応じて、選択されたメモリセルブロックBL2中の
ワード線WLの電位レベルが活性状態(電位レベルがV
ccの状態)へと変化し始める。一方、選択されたメモ
リセルブロックBL2とセンスアンプとを接続する伝達
ゲートBSBに対する制御信号BLI2が活性状態
(“L”レベル)へと変化する。ワード線が活性状態と
なることに応じて、ビット線対BL,/BLには、選択
されたメモリセル中の記憶情報に応じて、電位差が現れ
る。

【0265】時刻t2において、信号SOPが活性状態
(“L”レベル)へ、信号SONおよび信号F2がとも
に活性状態(“H”レベル)へと変化する。これに応じ
て、センスアンプNSAおよびPSAがともに増幅動作
を開始するので、ビット線対BL,/BLの電位差が増
幅され始める。

【0266】この状態では、nチャネルセンスアンプN
SAは、トランジスタSTR5およびSTR6がともに
導通状態となっているので、接地電位GNDの供給を受
けることになる。

【0267】時刻t3において、信号F2が非活性状態
(“L”レベル)となるのに応じて、nチャネルセンス
アンプNSAには、トランジスタSTR5を介して、偽
グラウンドレベル発生回路418から供給される偽グラ
ウンドレベルVBSGが供給される。したがって、ビッ
ト線対の電位は、一方が電位Vccに、他方が電位VB
SGとなるまで、その電位差が増幅されることになる。
続いて、時刻t4において、外部からの列アドレス信号
に応じて、選択された列に対応する列選択信号CSLが
活性状態(“H”レベル)となって、対応するメモリセ
ル列とI/Oバスとが接続される。これにより、DRA
M外部に読出されたデータが出力される。

【0268】時刻t5において、列選択信号CSLは不
活性状態となる。ワード線の電位およびセンスアンプ活
性化信号SOPおよびSONもともに不活性状態とな
る。

【0269】その後、時刻t6において、ビット線対B
L,/BLは、ビット線イコライズ回路が活性となるこ
とにより、ともに電位VBLとなるようにイコライズさ
れる。

【0270】以上のようにして、センスアンプNSA
は、その増幅動作の初期において、接地電位GNDが直
接供給されるので、十分な電流駆動能力を発揮すること
ができる。一方、ビット線対BL,/BLのうち、
“L”レベルとなるものの電位レベルは、偽グラウンド
レベルVBSGであって、非選択状態のワード線の電位
レベルが接地電位GNDであるので、非選択状態のメモ
リセルトランジスタを介してのサブスレッショルドリー
ク電流が抑制される。したがって、DRAMのダイナミ
ックリフレッシュ特性が改善されることになる。

【0271】[実施の形態4]図24は、本発明の実施
の形態4のシステムチップ1600の構成を示す概略ブ
ロック図である。

【0272】実施の形態1のシステムチップ1000に
おいては、ワード線ドライバ回路は、外部電源電位Vc
cと負電位Vnとを動作電源電位として動作する構成と
なっていた。

【0273】しかしながら、たとえばシステムチップが
バッテリ動作している場合を考えると、バッテリの動作
の初期においては、十分な電源電位が供給されるが、時
間の経過とともに、バッテリが供給する電位レベルは低
下していく。したがって、動作初期においては、外部電
源電位Vccをそのままワード線ドライバのHレベルと
して用いることが可能でも、時間経過とともに、バッテ
リからは十分なHレベルの供給を受けることができなく
なる場合がある。

【0274】実施の形態4のシステムチップ1600に
おいては、このような場合でも、安定したHレベルをワ
ード線ドライバ408に供給することが可能なシステム
チップ1600を提供する。

【0275】すなわち、システムチップ1600の構成
が、図1に示したシステムチップ1000の構成と異な
る点は、ワード線ドライバ408に対する電源電位が、
外部電源電位Vccを直接供給する状態と、外部電源電
位Vccに基づいて、昇圧電位Vppを発生するVpp
発生回路416からの出力電位を供給する状態とがスイ
ッチング回路SW3により切換えられる構成となってい
ることである。

【0276】その他の点は、実施の形態1のシステムチ
ップ1000の構成と同様であるので、同一部分には同
一符号を付してその説明は繰返さない。

【0277】図25は、図24に示したシステムチップ
1600において、ワード線ドライバへのHレベルの供
給回路の構成を示す概略ブロック図であり、図26は、
図25に示した構成をより具体的に示すブロック図であ
る。

【0278】すなわち、図25に示すように、DRAM
部のワード線ドライブ回路の電源として、チップの外部
電源電位Vccと、昇圧電位を発生するVpp発生回路
の出力電位Vppの2つのうちのいずれかを選択的に供
給できる構成となっている。

【0279】この場合、内部昇圧電位Vppの設定電位
としては、(センスアンプの電源電位)+(メモリセル
トランジスタのしきい値電圧Vthn)以上の値とす
る。たとえば、センスアンプの動作電源電位(すなわち
降圧回路412からの出力電位)が2.0Vであって、
メモリセルトランジスタのしきい値電圧Vthnが1.
2Vの場合は、内部昇圧電位Vppの値として、たとえ
ば3.3Vに設定する。

【0280】図26に示した回路では、スイッチング回
路SW3は、マイナス入力ノードに外部電源電位Vcc
を受け、プラス入力ノードに基準電位Vref(上述し
た例では、たとえば3.3V)を受ける差動増幅器42
00と、マイナス入力ノードにVpp発生回路416の
出力を受け、プラス入力ノードに基準電圧Vrefを受
ける差動増幅器4202と、ゲートに差動増幅器420
0の出力ノードDAの電位を受け、外部電源電位Vcc
とVpp発生回路416の出力ノードとの結合を導通あ
るいは遮断状態とするpチャネルMOSトランジスタ4
204とを含む。

【0281】図27は、図26に示したVpp発生回路
416の構成の一例を示す概略ブロック図である。

【0282】Vpp発生回路416は、差動増幅器42
00の出力ノードDAおよび差動増幅器4202の出力
ノードDBと入力ノードが接続するNAND回路416
2と、NAND回路4162の出力信号に応じて、発振
動作を行なうリングオシレータ4164と、リングオシ
レータ回路4164の出力を受けて、昇圧電位を生成す
るチャージポンプ回路4166とを含む。

【0283】リングオシレータ4164は、NAND回
路4162の出力を受けるインバータ4168aと、イ
ンバータ4168aの出力を一方の入力ノードに受ける
NAND回路4168bと、NAND回路4168bの
出力を入力信号として受ける互いにカスケード接続され
たインバータ4168c、4168d、4168eおよ
び4168fとを含む。インバータ4168fの出力ノ
ードは、NAND回路4168bの他方の入力ノードお
よびチャージポンプ回路4166の入力と接続してい
る。

【0284】以下、図26に示した回路の動作について
簡単に説明する。外部電源電位Vccが基準電圧Vre
fよりも高い場合は、差動増幅器4200の出力レベル
は“L”レベルであって、pチャネルMOSトランジス
タ4204は導通状態となり、外部電源電位Vccがワ
ード線ドライバへ供給される。

【0285】一方、外部電源電位Vccが低下し、基準
電圧Vrefよりも低くなると、差動増幅器4200の
出力レベルは“H”レベルとなり、pチャネルMOSト
ランジスタ4204は遮断状態となる。

【0286】一方、差動増幅器4202の出力レベルは
“H”レベルとなるので、図27に示したNAND回路
4162の入力ノードの電位レベルはともに“H”レベ
ルとなる。これに応じて、インバータ4168aの出力
レベルは“H”レベルとなって、リングオシレータ41
64が動作を開始し、Vpp発生回路416からワード
線ドライバへ内部昇圧電位Vppが供給される。

【0287】一方、Vpp発生回路の昇圧動作により、
その出力ノードの電位レベルがVrefよりも大きくな
ると、差動増幅器4202の出力レベルが“L”レベル
となって、リングオシレータの発振動作が停止する。し
たがって、Vpp発生回路416から出力される電位レ
ベルは、基準電位Vrefの値とほぼ等しくなるように
保持されることになる。

【0288】図28は、図26に示した基準電位Vre
fを供給する回路の一例を示す回路図である。

【0289】電源電位Vccと接地電位GNDとの間
に、電源電位Vcc側から定電流源と、各々がダイオー
ド接続されたnチャネルMOSトランジスタを直列に接
続することで、最も定電流源に近い側のnチャネルMO
Sトランジスタのドレインノードの電位レベルを基準電
位Vrefとして取出すことが可能である。

【0290】以上のような構成とすることで、システム
チップ4600がバッテリ動作する場合に、外部電源電
位Vccが時間経過とともに、所定の基準電位以下とな
った場合でも、内部回路の動作速度等に影響を与えない
システムチップを得ることができる。

【0291】

【発明の効果】請求項1記載の半導体集積回路装置は、
メモリ手段と、論理演算手段と、バッファ回路とが混載
された半導体集積回路装置において、メモリ手段には昇
圧回路が不要なので、消費電力を低減することが可能で
ある。

【0292】請求項2記載の半導体集積回路装置は、請
求項1記載の半導体集積回路装置の構成において、メモ
リ手段と、論理演算手段と、バッファ回路へ電源電位を
供給する電源供給線を別個に設ける構成としたので、出
力バッファ回路の動作による電源ノイズがメモリ手段等
の動作に影響を与えることがない。

【0293】請求項3記載の半導体集積回路装置は、メ
モリ手段中のセンスアンプの動作の初期においては、外
部電源電圧が直接供給されるので、センスアンプの電流
駆動能力を高く維持することができる。

【0294】請求項4および5記載の半導体集積回路装
置は、非選択状態のワード線の電位レベルが、負電位と
なっているので、メモリ手段のダイナミックリフレッシ
ュ特性を改善することが可能である。

【0295】請求項6記載の半導体集積回路装置は、メ
モリ手段中のセンスアンプが複数のメモリセルアレイブ
ロックに共用される場合でも、センスアンプと選択され
たビット線対との接続を行なNチャネルMOSトランジ
スタ対のゲート電位を昇圧する必要がないので、半導体
集積回路装置の信頼性を向上させることが可能である。

【0296】請求項7記載の半導体集積回路装置は、メ
モリ手段においてイコライズ電位がNチャネルMOSト
ランジスタのしきい値電圧に対応する値でけ外部電源電
位Vccと接地電位GNDの中央値からシフトしてい
る。したがって、メモリ手段の動作電源電位に合わせ
て、ビット線対のプリチャージ電位を設定することが可
能である。

【0297】請求項8記載の半導体集積回路装置は、メ
モリ手段と、論理演算手段と、バッファ回路とが混載さ
れた半導体集積回路装置において、メモリ手段のワード
線が非選択状態では負電位となるので、メモリ手段のダ
イナミックリフレッシュ特性を改善することが可能であ
る。

【0298】請求項9記載の半導体集積回路装置は、請
求項8記載の半導体集積回路装置の構成において、メモ
リ手段と、論理演算手段と、バッファ回路とに電源電位
を供給する電源供給線を別個に設ける構成としたので、
バッファ回路による電源ノイズのメモリ手段等への影響
を抑制することが可能である。

【0299】請求項10、11および12記載の半導体
集積回路装置は、非選択状態のワード線の電位レベル
が、負電位となっているので、メモリ手段のダイナミッ
クリフレッシュ特性を改善することが可能である。

【0300】請求項13および14記載の半導体集積回
路装置は、外部電源電位が所定の値以下となった場合
は、昇圧手段により昇圧した電位を内部昇圧電位として
用いるので、外部電源電位が変動した場合でも、安定な
内部電源電位で動作することが可能である。

【0301】請求項15記載の半導体集積回路装置は、
非選択状態のビット線電位が偽グラウンドレベル以上で
あって、非選択ワード線の電位レベルがこの偽グラウン
ドレベルよりも小さいため、メモリ手段のダイナミック
リフレッシュ特性を改善することが可能である。

【0302】請求項16記載の半導体集積回路装置にお
けるメモリ手段は、センスアンプが複数のメモリセルア
レイブロックに共用されている場合でも、センスアンプ
とビット線対を選択的に接続するpチャネルMOSトラ
ンジスタ対に印加される制御信号のレベルが接地電位以
下となることがない。したがって、このPチャネルMO
Sトランジスタに印加される電位差を抑制することが可
能で、信頼性を向上することが可能である。

【0303】請求項17記載の半導体集積回路装置は、
請求項16記載の半導体集積回路装置において、ビット
線イコライズ電位をPチャネルMOSトランジスタのし
きい値電圧Vthpに対応した値だけシフトしているの
で、ビット線対とメモリセルとの接続を開閉するPチャ
ネルMOSトランジスタ対の制御信号に負電位を用いな
い場合でも、メモリ手段の動作する電源電位の中央値に
イコライズ電位を設定することが可能である。

【図面の簡単な説明】

【図1】 本発明の実施の形態1のシステムチップ10
00の構成を示す概略ブロック図である。

【図2】 降圧回路412の構成を示す図であり、図2
(a)はその構成を示す概略ブロック図であり、図2
(b)はその構成を詳細に示す回路図である。

【図3】 図1に示したメモリセルアレイ406および
ワード線ドライバ408の部分拡大図である。

【図4】 電位設定回路200の構成を示す回路図であ
る。

【図5】 電位設定回路200の変形例を示す回路図で
ある。

【図6】 負電位発生回路420の構成を示す概略ブロ
ック図である。

【図7】 図1に示した降圧回路412、スイッチ回路
SWおよびメモリセルアレイ部の部分拡大図である。

【図8】 スイッチ回路SWに対する制御信号発生回路
の構成を示す概略ブロック図である。

【図9】 ビット線イコライズ電位発生回路の構成を示
す概略ブロック図である。

【図10】 (1/2)Vdd発生回路の構成を示す回
路図である。

【図11】 実施の形態1のシステムチップ1000の
動作を説明するタイミングチャートである。

【図12】 実施の形態2のシステムチップ1200の
構成を示す概略ブロック図である。

【図13】 実施の形態2における電位設定回路220
の構成を示す回路図である。

【図14】 電位設定回路220の変形例を示す回路図
である。

【図15】 電位設定回路220の他の変形例を示す回
路図である。

【図16】 実施の形態3のシステムチップ1400の
構成を示す概略ブロック図である。

【図17】 BSG方式の効果を説明するための概念図
である。

【図18】 実施の形態3のメモリセルアレイおよび周
辺回路部の断面構造を示す断面図である。

【図19】 従来例とBSG方式の概念を対比して説明
するための図である。

【図20】 偽グラウンドレベル発生回路418の構成
を示す概略ブロック図である。

【図21】 図16に示した偽グラウンドレベル発生回
路418、スイッチング回路SW2およびメモリセルア
レイ部406の部分拡大図である。

【図22】 ビット線イコライズ電位VBL発生回路の
構成を示す概略ブロック図である。

【図23】 実施の形態3のシステムチップの動作を説
明するためのタイミングチャートである。

【図24】 実施の形態4のシステムチップ1600の
構成を示す概略ブロック図である。

【図25】 実施の形態5のワード線ドライブ回路、V
pp発生回路の構成を示す部分拡大図である。

【図26】 図25に示した概念図をより詳細に示す概
略ブロック図である。

【図27】 Vpp発生回路416の構成を示す概略ブ
ロック図である。

【図28】 基準電位発生回路の構成を示す概略ブロッ
ク図である。

【図29】 従来のシステムチップ2000の構成を示
す概略ブロック図である。

【図30】 従来の出力バッファ回路の構成を示す図で
ある。

【図31】 従来の出力バッファ回路の動作を示す波形
図である。

【図32】 従来の半導体集積回路装置の電源供給線の
配置を示す図である。

【図33】 図32に示す構成の問題点を説明するため
の図である。

【図34】 従来の半導体集積回路装置の変形例を示す
図である。

【図35】 図34に示す半導体集積回路装置の問題点
を説明するための図である。

【図36】 従来の半導体集積回路装置の具体的問題点
を説明するための図である。

【図37】 従来の電位設定回路100の構成を示す図
である。

【符号の説明】

140 電源パッド、142 電源供給線、144 接
地パッド、146 接地電位供給線、400 入出力バ
ッファ回路、402 ロジック回路、404DRAMコ
ントロール回路、406 メモリセルアレイ、408
ワード線ドライバ回路、410 センスアンプ、412
降圧回路、414 列デコーダ、416 Vpp発生
回路、418 偽グラウンドレベル発生回路、100
0、1200、1400、1600 システムチップ、
2000 従来のシステムチップ。

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 外部から第1の電源電位および前記第1
    の電源電位よりも高い第2の電源電位が供給されて動作
    する半導体集積回路装置であって、 前記第2の電源電位を受けて、前記第1の電源電位と前
    記第2の電源電位との間の内部電源電位を供給する内部
    降圧手段と、 データを保持するメモリ手段とを備え、 前記メモリ手段は、 記憶するデータのレベルのうちの1つが前記内部電源電
    位に対応するデータを保持する、行列状に配置された複
    数のメモリセルと、 複数の前記メモリセルの行にそれぞれ対応して設けられ
    る複数のワード線と、 選択された前記ワード線の電位を前記第2の電源電位と
    することで、対応するメモリセルの行を選択する行選択
    手段とを含み、 前記第1の電源電位と前記第2の電源電位とを、一方お
    よび他方動作電源電位として動作し、前記メモリ手段に
    保持されるデータに対して所定の論理演算を行なって出
    力する論理演算手段と、 前記第1の電源電位と前記第2の電源電位とを、一方お
    よび他方動作電源電位として動作し、前記論理演算手段
    の出力信号をバッファ処理して出力するバッファ回路と
    をさらに備える、半導体集積回路装置。
  2. 【請求項2】 前記第1の電源電位を供給する第1の電
    源供給線と、 前記第2の電源電位を供給する第2の電源供給線と、 前記第1の電源供給線とは別個に設けられ、前記第1の
    電源電位を供給する第3の電源供給線と、 前記第2の電源供給線とは別個に設けられ、前記第2の
    電源電位を供給する第4の電源供給線と、 前記第1および第3の電源供給線とは別個に設けられ、
    前記第1の電源電位を供給する第5の電源供給線と、 前記第2および第4の電源供給線とは別個に設けられ、
    前記第2の電源電位を供給する第6の電源供給線とさら
    に備え、 前記内部降圧手段は、前記第1の電源供給線上の第1の
    電源電位と、前記第2の電源供給線上の第2の電源電位
    とを動作電源電位として動作し、 前記論理演算手段は、前記第3の電源供給線上の第1の
    電源電位と、前記第4の電源供給線上の第2の電源電位
    とを動作電源電位として動作し、 前記バッファ回路は、前記第5の電源供給線上の第1の
    電源電位と、前記第6の電源供給線上の第2の電源電位
    とを動作電源電位として動作する、請求項1記載の半導
    体集積回路装置。
  3. 【請求項3】 前記メモリ手段は、 前記メモリセルの列に対応して設けられる複数のビット
    線対と、 前記行選択手段により選択されたメモリセルに保持され
    ているデータに応じて、前記ビット線対間に生じる電位
    差を増幅する複数のセンスアンプとをさらに含み、 前記第2の電源電位および前記内部電源電位を受けて、
    行選択動作の開始に応じて、所定期間前記複数のセンス
    アンプに対して前記第2の電源電位を供給した後、前記
    内部電源電位に切換えて供給する電源スイッチ手段をさ
    らに備える、請求項2記載の半導体集積回路装置。
  4. 【請求項4】 前記第1の電源電位と前記第2の電源電
    位とを、一方および他方動作電源電位として動作し、前
    記第1の電源電位よりも低い、非選択状態のワード線電
    位に対応する第3の電源電位を供給する待機電位供給手
    段をさらに備え、 前記行選択手段は、 前記第3の電源電位と前記第2の電源電位とを、一方お
    よび他方動作電源電位として動作し、外部からのアドレ
    ス信号に応じて対応するワード線に、非選択時には前記
    第3の電源電位を、選択時には前記第2の電源電位を供
    給するワード線ドライブ手段を含む、請求項2記載の半
    導体集積回路装置。
  5. 【請求項5】 前記ワード線ドライブ手段は、 前記ワード線に対応して設けられ、前記アドレス信号に
    応じて行選択信号を活性状態とする複数の行デコード手
    段と、 前記各行デコード手段に応じて接地され、対応するワー
    ド線電位を駆動する複数の電位設定手段とを含み、 各前記電位設定手段は、 ソースに前記第2の電源電位を受け、ゲートに前記行選
    択信号を受けて、前記行選択信号の活性化に応じて導通
    状態となるPチャネルMOSトランジスタと、前記Pチ
    ャネルMOSトランジスタと前記対応するワード線との
    間に設けられ、前記行選択信号の不活性期間は、前記P
    チャネルMOSトランジスタのドレイン電位を前記第3
    の電源電位より高く、前記第2の電源電位よりも低い電
    位とする電位差緩和手段と、 前記行選択信号の不活性期間は、前記対応するワード線
    に前記第3の電源電位を供給する待機電位保持手段とを
    有する、請求項4記載の半導体集積回路装置。
  6. 【請求項6】 前記センスアンプは、 前記複数のビット線対の所定数のグループごとに対応し
    て設けられ、第1および第2の入力ノードを有し、 前記所定数のビット線対ごとに対応して設けられ、選択
    されたビット線対の電位を前記第1および前記第2の入
    力ノードにそれぞれ伝達する配線対と、 前記ビット線対ごとに設けられ、対応する前記配線対と
    前記ビット線対とを選択的に導通状態および遮断状態の
    いずれかとする、NチャネルMOSトランジスタ対とを
    さらに備え、 前記NチャネルMOSトランジスタ対は、ゲート電位が
    前記第2の電源電位とのなることで導通状態となる、請
    求項3記載の半導体集積回路装置。
  7. 【請求項7】 前記第1の電源電位をVgnd、前記第
    2の電源電位をVcc、前記NチャネルMOSトランジ
    スタのしきい値をVthnとするとき、 前記第1の電源電位Vgndおよび前記第2の電源電位
    Vccを、一方および他方動作電源電位として動作し、
    イコライズ電位(Vcc+Vgnd−Vthn)/2を
    出力するビット線イコライズ電位発生手段と、 少なくとも前記センスアンプごとに対応して設けられ、
    ビット線イコライズ信号に応じて、選択されたビット線
    対および前記対応する配線対の電位を前記イコライズ電
    位とするイコライズ手段とをさらに備える、請求項6記
    載の半導体集積回路装置。
  8. 【請求項8】 外部から第1の電源電位および前記第1
    電源電位よりも高い第2の電源電位が供給されて動作す
    る半導体集積回路装置であって、 前記第2の電源電位を受けて、前記第1の電源電位と前
    記第2の電源電位との間の内部電源電位を供給する内部
    降圧手段と、 前記第1の電源電位と前記第2の電源電位とを、一方お
    よび他方動作電源電位として動作し、前記第1の電源電
    位よりも低い、非選択状態のワード線電位に対応する第
    3の電源電位とを供給する待機電位供給手段と、 前記第1の電源電位と前記第2の電源電位とを、一方お
    よび他方動作電源電位として動作し、前記第2の電源電
    位よりも高い第4の電源電位を内部昇圧電位として出力
    する昇圧手段と、 データを保持するメモリ手段とを備え、 前記メモリ手段は、 前記第1の電源電位および前記内部電源電位のいずれか
    に対応するデータを保持する、行列状に配置された複数
    のメモリセルと、 複数の前記メモリセルの行にそれぞれ対応して設けられ
    る複数のワード線と、 選択された前記ワード線の電位を前記内部昇圧電位とす
    ることで対応するメモリセルの行を選択し、非選択のワ
    ード線の電位を前記第3の電源電位に保持する行選択手
    段とを含み、 前記第1の電源電位と前記第2の電源電位とを、一方お
    よび他方動作電源電位として動作し、前記メモリ手段に
    保持されるデータに対して所定の論理演算を行なって出
    力する論理演算手段と、 前記第1の電源電位と前記第2の電源電位とを、一方お
    よび他方動作電源電位として動作し、前記論理演算手段
    の出力信号をバッファ処理して出力するバッファ回路と
    をさらに備える、半導体集積回路装置。
  9. 【請求項9】 前記第1の電源電位を供給する第1の電
    源供給線と、 前記第2の電源電位を供給する第2の電源供給線と、 前記第1の電源供給線とは別個に設けられ、前記第1の
    電源電位を供給する第3の電源供給線と、 前記第2の電源供給線とは別個に設けられ、前記第2の
    電源電位を供給する第4の電源供給線と、 前記第1および第3の電源供給線とは別個に設けられ、
    前記第1の電源電位を供給する第5の電源供給線と、 前記第2および第4の電源供給線とは別個に設けられ、
    前記第2の電源電位を供給する第6の電源供給線とさら
    に備え、 前記内部降圧手段は、前記第1の電源供給線上の第1の
    電源電位と、前記第2の電源供給線上の第2の電源電位
    とを動作電源電位として動作し、 前記論理演算手段は、前記第3の電源供給線上の第1の
    電源電位と、前記第4の電源供給線上の第2の電源電位
    とを動作電源電位として動作し、 前記バッファ回路は、前記第5の電源供給線上の第1の
    電源電位と、前記第6の電源供給線上の第2の電源電位
    とを動作電源電位として動作する、請求項8記載の半導
    体集積回路装置。
  10. 【請求項10】 前記行選択手段は、 前記第3の電源電位と内部昇圧電位とを、一方および他
    方動作電源電位として動作し、外部からのアドレス信号
    に応じて対応するワード線に、非選択時には前記第3の
    電源電位を、選択時には前記内部昇圧電位を供給するワ
    ード線ドライブ手段を含み、 前記ワード線ドライブ手段は、 前記ワード線に対応して設けられ、前記アドレス信号に
    応じて行選択信号を活性状態とする複数の行デコード手
    段と、 前記各行デコード手段に応じて接地され、対応するワー
    ド線電位を駆動する電位設定手段とを含み、 各前記電位設定手段は、 ソースに前記内部昇圧電位を受け、ゲートに前記行選択
    信号を受けて、前記行選択信号の活性化に応じて導通状
    態となる第1のPチャネルMOSトランジスタと、 ソースに前記内部昇圧電位を受け、ゲートが前記第1の
    PチャネルMOSトランジスタのドレインと接続し、ド
    レインが前記第1のPチャネルMOSトランジスタのゲ
    ートと接続する第2のPチャネルMOSトランジスタ
    と、 前記第1のPチャネルMOSトランジスタと前記対応す
    るワード線との間に設けられ、前記行選択信号の不活性
    期間は、前記第1のPチャネルMOSトランジスタのド
    レイン電位を前記第3の電源電位より高く、前記内部昇
    圧電位よりも低い電位とする電位差緩和手段と、 前記行選択信号の不活性期間は、前記対応するワード線
    に前記第3の電源電位を供給する待機電位保持手段とを
    有する、請求項9記載の半導体集積回路装置。
  11. 【請求項11】 前記行選択手段は、 前記第3の電源電位と前記内部昇圧電位とを、一方およ
    び他方動作電源電位として動作し、外部からのアドレス
    信号に応じて対応するワード線に、非選択時には前記第
    3の電源電位を、選択時には前記内部昇圧電位を供給す
    るワード線ドライブ手段を含み、 前記ワード線ドライブ手段は、 前記ワード線に対応して設けられ、前記アドレス信号に
    応じて行選択信号を活性状態とする複数の行デコード手
    段と、 前記各行デコード手段に応じて接地され、対応するワー
    ド線電位を駆動する複数の電位設定手段とを含み、 各前記電位設定手段は、 ソースに前記第3の電源電位を受け、ゲートに前記行選
    択信号を受けて、前記行選択信号の活性化に応じて遮断
    状態となる第3のNチャネルMOSトランジスタと、 ソースに前記第3の電源電位を受け、ゲートが前記第3
    のNチャネルMOSトランジスタのドレインと接続し、
    ドレインが前記第3のNチャネルMOSトランジスタの
    ゲートと接続する第4のPチャネルMOSトランジスタ
    と、 前記第3のNチャネルMOSトランジスタと前記対応す
    るワード線との間に設けられ、前記行選択信号の活性期
    間は、前記第3のNチャネルMOSトランジスタのドレ
    イン電位を前記第3の電源電位より高く、前記内部昇圧
    電位よりも低い電位とする第1の電位差緩和手段と、 前記行選択信号の活性期間は、前記対応するワード線に
    前記内部昇圧電位を供給する駆動電位保持手段とを有す
    る、請求項9記載の半導体集積回路装置。
  12. 【請求項12】 前記駆動電位保持手段は、 ソースに前記内部昇圧電位を受け、ゲートに前記行選択
    信号を受けて、前記行選択信号の活性化に応じて導通状
    態となる第1のPチャネルMOSトランジスタと、 ソースに前記内部昇圧電位を受け、ゲートが前記第1の
    PチャネルMOSトランジスタのドレインと接続し、ド
    レインが前記第1のPチャネルMOSトランジスタのゲ
    ートと接続する第2のPチャネルMOSトランジスタ
    と、 前記第1のPチャネルMOSトランジスタと前記対応す
    るワード線との間に設けられ、前記行選択信号の不活性
    期間は、前記第1のPチャネルMOSトランジスタのド
    レイン電位を前記第3の電源電位より高く、前記内部昇
    圧電位よりも低い電位とする第2の電位差緩和手段とを
    含む、請求項11記載の半導体集積回路装置。
  13. 【請求項13】 前記昇圧手段は、 前記第2の電源電位が所定の値以下の場合は前記第2の
    電源電位を昇圧した前記第4の電位を、所定の値以上の
    場合は前記第2の電源電位をそれぞれ選択して前記内部
    昇圧電位として出力する、請求項8記載の半導体集積回
    路装置。
  14. 【請求項14】 前記昇圧手段は、 前記内部昇圧電位を出力する出力ノードと、 前記第1の電源電位と前記第2の電源電位とを一方およ
    び他方動作電源電位として動作し、前記第4の電源電位
    を前記出力ノードに出力する内部昇圧回路と、 前記所定の電位を出力する参照電位発生手段と、 前記第2の電源電位と前記所定の電位を比較する第1の
    比較手段と、 前記第1の比較手段の比較結果に応じて、前記第2の電
    源電位が前記所定の電位よりも大きい場合には、前記第
    2の電源電位と前記出力ノードとを結合するスイッチ手
    段と、 前記出力ノードの電位と前記所定の電位とを比較する第
    2の比較手段とを含み、 前記内部昇圧回路は、前記第2の比較手段の比較結果に
    応じて、前記出力ノードの電位が前記所定の電位よりも
    小さい場合は昇圧動作を行なう、請求項13記載の半導
    体集積回路装置。
  15. 【請求項15】 前記第1の電源電位よりも高く、前記
    内部電源電圧よりも低い偽グランドレベルを出力する偽
    グランドレベル発生手段をさらに備え、 前記メモリ手段は、 前記メモリセルの列に対応して設けられる複数のビット
    線対と、 前記内部電源電圧および前記偽グランドレベルを一方お
    よび他方動作電源電位として動作し、前記行選択手段に
    より選択されたメモリセルに保持されているデータに応
    じて、前記ビット線対間に生じる電位差を増幅する複数
    のセンスアンプとをさらに含み、 前記行選択手段は、 選択された前記ワード線の電位を前記第2の電源電位と
    することで対応するメモリセルの行を選択し、非選択状
    態の前記ワード線の電位を前記第1の電源電位とし、 前記第1の電源電位および前記偽グランドレベルを受け
    て、前記行選択動作の開始に応じて、所定期間前記複数
    のセンスアンプに対して前記第1の電源電位を供給した
    後、前記偽グランドレベルに切換えて供給する電源スイ
    ッチ手段をさらに備え、 前記ビット線対の電位よりも低く保持される、請求項1
    記載の半導体集積回路装置。
  16. 【請求項16】 前記第1の電源電位よりも高く、前記
    内部電源電圧よりも低い偽グランドレベルを出力する偽
    グランドレベル発生手段をさらに備え、 前記メモリ手段は、 前記メモリセルの列に対応して設けられる複数のビット
    線対と、 前記内部電源電圧および前記偽グランドレベルを一方お
    よび他方動作電源電位として動作し、前記行選択手段に
    より選択されたメモリセルの保持されているデータに応
    じて、前記ビット線対間に生じる電位差を増幅する複数
    のセンスアンプとをさらに含み、 前記行選択手段は、 選択された前記ワード線の電位を前記第2の電源電位と
    することで、対応するメモリセルの行を選択し、非選択
    状態の前記ワード線の電位を前記偽グランドレベルと
    し、 前記センスアンプは、 前記複数のビット線対の所定数のグループごとに対応し
    て設けられ、第1および第2の入力ノードを有し、前記
    所定数のビット線対ごとに対応して設けられ、選択され
    たビット線対の電位を前記第1および前記第2の入力ノ
    ードにそれぞれ伝達する配線対と、 前記ビット線対ごとに設けられ、対応する前記配線対と
    前記ビット線対とを選択的に導通状態および遮断状態の
    いずれかとする、PチャネルMOSトランジスタ対とを
    さらに備え、 前記PチャネルMOSトランジスタ対は、ゲート電位が
    前記第1の電源電位となることで導通状態となり、 前記非選択ワード線の電位は、前記ビット線対の電位よ
    りも低く保持される、請求項1記載の半導体集積回路装
    置。
  17. 【請求項17】 前記第1の電源電位をVgnd、前記
    第2の電源電位をVcc、前記PチャネルMOSトラン
    ジスタのしきい値をVthpとするとき、 前記第1の電源電位Vgndおよび前記第2の電源電位
    Vccを、一方および他方動作電源電位として動作し、
    イコライズ電位(Vcc+Vgnd+Vthp)/2を
    出力するビット線イコライズ電位発生手段と、 少なくとも前記センスアンプごとに対応して設けられ、
    ビット線イコライズ信号に応じて、選択されたビット線
    対および前記対応する配線対の電位を前記イコライズ電
    位とするイコライズ手段とをさらに備える、請求項16
    記載の半導体集積回路装置。
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