KR100616199B1 - 반도체 메모리 장치의 전압 발생 제어회로 및 방법 - Google Patents

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Abstract

본 발명은 본 발명은 액티브 커맨드 입력 후에 tRAS(로우 액티브 시간)를 확보한 후 일정 시간 딜레이된 구간(tD)을 액티브 동작 구간으로, 리드/라이트 커맨드 입력 후에 내부 레이턴시(latency), 버스트 랭스(burst length), 및 레이턴시 딜레이 구간(tDLT)을 리드/라이트 동작 구간으로, 프리챠지 커맨드 입력 후에 일정 시간 딜레이된 구간(tDRP)을 프리챠지 동작 구간으로 설정하고, 이들 구간에서만 액티브 전압 발생기를 동작시켜서 액티브 전압을 발생시키도록 제어하는 전압 발생 제어회로 및 방법에 관한 것이다.
액티브 전압, 딜레이, 레이턴시, 버스트 랭스

Description

반도체 메모리 장치의 전압 발생 제어회로 및 방법{Circuit and method for controlling voltage generation in semiconductor memory device}
도 1은 종래의 전압 발생 제어회로를 도시한 블록도이다.
도 2는 도 1의 액티브 전압 발생 제어부를 도시한 회로도이다.
도 3은 도 1의 전압 발생 제어회로의 신호들의 파형을 나타낸 타이밍도이다.
도 4는 본 발명의 바람직한 실시예에 따른 전압 발생 제어회로를 도시한 블록도이다.
도 5 및 도 6은 도 4의 액티브 전압 발생 제어부를 도시한 블록도이다.
도 7은 도 6의 로우 액티브 동작 제어부를 도시한 회로도이다.
도 8은 도 6의 컬럼 동작 제어부를 도시한 회로도이다.
도 9는 도 8의 컬럼 동작 제어부의 신호들의 파형을 도시한 타이밍도이다.
도 10은 도 6의 로우 프리챠지 동작 제어부를 도시한 회로도이다.
도 11은 본 발명의 바람직한 실시예에 따른 전압 발생 제어회로의 신호들의 파형을 도시한 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 커맨드 디코더
200 : 로우 제어부
300 : 컬럼 제어부
20, 400 : 액티브 전압 발생 제어부
30, 500 : 액티브 전압 발생기
40, 600 : 스탠바이 전압 발생기
450 : 로우 액티브 동작 제어부
460 : 컬럼 동작 제어부
470 : 로우 프리챠지 동작 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 실질적인 동작이 발생하는 구간에서만 전압 발생기를 동작시켜서 내부전압을 발생시키도록 제어하는 전압 발생 제어회로 및 방법에 관한 것이다.
도 1의 종래의 전압 발생 제어회로를 도시한 블록도로서, 전압 발생 제어회로는, 커맨드 디코더 및 로우 제어부(10), 액티브 전압 발생 제어부(20), 액티브 전압 발생기(30), 및 스탠바이 전압 발생기(40)를 포함한다.
커맨드 디코더 & 로우 제어부(10)는 외부 커맨드(CMD)와 뱅크 어드레스(BA)를 입력받아, 로우 액티브 관련 제어신호 즉, 로우 액티브 신호(RACTP<0:3>)와 로우 프리챠지 신호(RPCGBP<0:3>)를 발생시킨다.
액티브 전압 발생 제어부(20)는 커맨드 디코더 & 로우 제어부(10)로부터 로우 액티브 신호(RACTP<0:3>)와 로우 프리챠지 신호(RPCGBP<0:3>)를 입력받아 액티브 전압 발생기(30)의 동작(액티브 전압 발생여부)을 제어하기 위한 액티브 전압 발생 제어신호(ACT_CTR<0:3>)를 출력한다.
액티브 전압 발생기(30)는 액티브 전압 발생 제어신호(ACT_CTR)와 기준전압(REF)을 이용해서 내부 액티브 전압(VINT_ACT)을 발생시킨다.
스탠바이 전압 발생기(40)는 바이어스 전압(VBIAS)과 기준전압(REF)을 이용해서 내부 스탠바이 전압(VINT_STB)을 발생시키고, 파워-업 이후에 특별한 테스트 상황이 아니면 항상 인에이블된다.
도 2는 액티브 전압 발생 제어부를 도시한 회로도이다.
도 2를 참조하면, 액티브 전압 발생 제어부(20)는, PMOS 트랜지스터(P1, P2), NMOS 트랜지스터(N1), 인버터 래치(IV1, IV2), 인버터(IV3), 및 딜레이부(21), 낸드 게이트(ND1), 및 인버터(IV4, IV5)를 포함한다.
로우 액티브 신호(RACTP<0:3>)가 하이펄스로 입력되면, NMOS 트랜지스터(N1)가 턴-온되어 노드 NA가 로우레벨이 되고, 액티브 전압 발생 제어신호(ACT_CTR<0:3>)는 하이레벨로 인에이블된다. 이때, 액티브 전압 발생기(30)가 인에이블되어, 내부 액티브 전압(VINT_ACT)을 발생시킨다. 이후에 로우 프리챠지 신호(RPCGBP<0:3>)가 로우 펄스로 입력되면 PMOS 트랜지스터(P1)가 턴-온되어 노드 NA가 하이레벨이 되고, 딜레이 Td 후에 발생 제어신호(ACT_CTR<0:3>)가 로우레벨로 디스에이블된다. 이때, 액티브 전압 발생기(30)는 디스에이블되어 동작하지 않는다.
도 3은 도 2의 신호들의 파형을 나타낸 타이밍도이다.
도 3을 참조하면, 뱅크 어드레스(BA), 로우 어드레스(RA), 액티브 커맨드(ACT)가 클럭 신호(CLK)의 라이징 에지(rising edge)에 동기하여 입력되면, 해당 뱅크의 로우 액티브 신호(RACTP)가 하이펄스로 발생되고, 액티브 전압 발생 제어신호(ACT_CTR)가 로우레벨에서 하이레벨로 인에이블되어, 액티브 전압 발생기(30)가 내부 액티브 전압(VINT_ACT)을 발생시키도록 동작한다. 이후에 뱅크 어드레스(BA)와 프리챠지 커맨드(PCG)가 입력되면, 로우 프리챠지 신호(RPCGBP)가 로우펄스로 발생되고, 딜레이 Td 이후에 액티브 전압 발생 제어신호(ACT_CTR)가 로우레벨로 디스에이블되어, 액티브 전압 발생기(30)가 동작하지 않는다. 즉, 액티브 전압 발생기(30)는 액티브 커맨드(ACT)가 입력되었을 때 동작하고, 프리챠지 커맨드(PCG)가 입력되면 일정한 딜레이를 거친 후에 동작하지 않는다.
이러한 종래의 액티브 전압 발생기(30)는 액티브 커맨드(ACT)가 입력되어 액티브된 후에 아무런 동작이 없는 구간에서도 항상 동작하면서 액티브 전압을 발생시키고 있어, 불필요한 전류를 소모하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 실질적인 동작이 발생하는 구간들인 액티브 동작 구간, 리드/라이트 동작 구간, 및 프리챠지 동작 구간에서만 액티브 전압 발생기를 동작시켜서 액티브 전압을 발생시키도록 제어하는 전압 발생 제어회로 및 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따르면, 복수개의 뱅크를 포함하는 반도체 메모리 장치에 있어서, 전압 발생 제어회로는, 상기 복수개의 뱅크 각각에 할당되고, 소정의 액티브 동작 구간, 소정의 리드/라이트 동작 구간, 및 소정의 프리챠지 동작 구간에서만 활성화되는 복수개의 전압 발생 제어신호를 발생시키는 복수개의 전압 발생 제어부; 및 상기 복수개의 뱅크 중 하나에 할당되는 전압 발생 제어부로부터 출력되는 전압 발생 제어신호에 응답하여 상기 동작구간에서만 내부전압을 발생시키는 전압 발생기를 포함한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따르면 내부전압을 발생시키는 전압 발생기를 포함하는 반도체 메모리 장치에 있어서, 전압 발생 제어회로는, 액티브 커맨드가 입력된 이후에 내부 tRAS를 확보한 후 일정시간 딜레이된 구간을 액티브 동작 구간으로 설정하고, 리드/라이트 커맨드가 입력된 후에 내부 레이턴시, 버스트 랭스, 및 레이턴시 딜레이(tDLT) 구간을 리드/라이트 동작 구간으로 설정하며, 프리챠지 커맨드가 입력된 후에 일정 시간 딜레이된 구간을 프리챠지 동작 구간으로 설정하여, 상기 동작 구간에서만 상기 전압 발생기를 동작시키서 상기 내부전압을 발생시키도록 제어하는 전압 발생 제어부를 포함한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 또 다른 실시예에 따르면, 내부전압을 발생시키는 전압 발생기를 포함하는 반도체 메모리 장치에 있어서, 전압 발생 제어방법은, 액티브 커맨드 입력 후에 내부 tRAS를 확보한 후 일정시간 딜레이된 구간을 액티브 동작 구간으로 설정하는 단계; 리드/라이트 커맨드 입력 후에 내부 레이턴시, 버스트 랭스, 및 레이턴시 딜레이 구간을 리드/라이트 동작 구간으로 설정하는 단계; 프리챠지 커맨드 입력 후에 일정 시간 딜레이된 구간을 프리챠지 동작 구간으로 설정하는 단계; 및 상기 동작구간에서만 상기 전압 발생기가 상기 내부전압을 발생시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
먼저, DRAM의 동작을 크게 로우 동작과 컬럼 동작으로 구분하고, 로우 동작은 다시 액티브 동작과 프리챠지 동작으로 구분하며, 컬럼 동작은 리드 동작과 라이트 동작으로 구분한다. 오토 리프레쉬와 셀프 리프레쉬는, 로우 동작인 액티브 동작과 프리챠지 동작이 조합된 것으로 간주하고, 오토 프리챠지 동작은, 액티브 동작-리드/라이트 동작-프리챠지 동작이 조합된 것으로 간주한다.
본 발명은 액티브 커맨드가 입력된 후에 tRAS(로우 액티브 시간)를 확보한 후 일정시간 딜레이된 구간(tD)을 액티브 동작 구간으로, 리드/라이트 커맨드가 입력된 후에 내부 레이턴시(latency), 버스트 랭스(burst length), 및 레이턴시 딜레이 구간(tDLT)을 리드/라이트 동작 구간으로, 프리챠지 커맨드가 입력된 후에 일정 시간 딜레이된 구간(tDRP)을 프리챠지 동작 구간으로 설정하고, 이들 구간에서만 액티브 전압 발생기가 액티브 전압을 발생시키도록 제어한다.
도 4는 본 발명의 바람직한 실시예에 따른 전압 발생 제어회로를 도시한 블록도로서, 액티브 전압 발생기가 상술한 동작구간에서만 액티브 전압을 발생시키도록 구현된 전압 발생 제어회로를 나타낸다.
도 4를 참조하면, 전압 발생 제어회로는 커맨드 디코더(100), 로우 제어부(200), 컬럼 제어부(300), 액티브 전압 발생 제어부(400), 액티브 전압 발생기(500), 및 스탠바이 전압 발생기(600)를 포함한다.
커맨드 디코더(100)는 외부 커맨드(CMD)와 뱅크 어드레스(BA)를 입력받고, 로우 제어부(200)는 로우 액티브 관련 제어신호들, 예컨대 로우 액티브 신호(RACTP<0:3>), 로우 프리챠지 신호(RPCGBP<0:3>), 및 로우 액티브 시간 보장 신호(TRASBP<0:3>)를 발생시키고, 컬럼 제어부(300)는 컬럼 액티브 관련 제어신호들, 예컨대, 버스트 랭스 정보 신호(CACT<0:3>)와 컬럼 액티브 신호(CACTP<0:3>)를 발생시킨다.
액티브 전압 발생 제어부(400)는 로우 제어부(200)로부터 로우 액티브 신호(RACTP<0:3>), 로우 프리챠지 신호(RPCGBP<0:3>), 및 로우 액티브 시간 보장 신호(TRASBP<0:3>)를 입력받고, 컬럼 제어부(300)로부터 버스트 랭스 정보 신호(CACT<0:3>)와 컬럼 액티브 신호(CACTP<0:3>)를 입력받아, 실질적인 동작이 발생하는 구간에서만 액티브 전압 발생기(500)가 내부 액티브 전압(VINT_ACT)을 발생시키도록 제어하는 액티브 전압 발생 제어신호(ACT_CTR<0:3>)를 출력한다.
액티브 전압 발생기(500)는 액티브 전압 발생 제어신호(ACT_CTR<0:3>)에 응 답하여 실질적인 동작이 발생하는 구간들인 액티브 동작 구간, 리드/라이트 동작 구간, 및 프리챠지 동작 구간에서만 액티브 전압(VINT_ACT)을 발생시킨다.
스탠바이 전압 발생기(600)는 바이어스 전압(VBIAS)과 기준전압(REF)을 이용해서 스탠바이 전압(VINT_STB)을 발생시킨다.
도 5는 도 4의 액티브 전압 발생 제어부(400) 내의 제1 내지 제4 액티브 전압 발생 제어부(410-440)를 나타낸다. 이 제1 내지 제4 액티브 전압 발생 제어부(410-440)는 뱅크 1 내지 뱅크 4(미도시)에 1:1로 할당된다. 여기서, N개의 뱅크가 존재하는 경우에도, N개의 뱅크에 N개의 액티브 전압 발생 제어부가 1:1로 할당된다.
도 5를 참조하면, 뱅크 1에 할당되는 액티브 전압 발생 제어부(410)는 로우 액티브 신호(RACTP<0>), 로우 프리챠지 신호(RPCGBP<0>), 로우 액티브 시간 보장 신호(TRASBP<0>), 버스트 랭스 정보 신호(CACT<0>), 및 컬럼 액티브 신호(CACTP<0>)를 입력받아 액티브 전압 발생 제어신호(ACTCTR<0>)를 발생시킨다.
뱅크 2에 할당되는 액티브 전압 발생 제어부(420), 뱅크 3에 할당되는 액티브 전압 발생 제어부(430), 및 뱅크 4에 할당되는 액티브 전압 발생 제어부(440)도 액티브 전압 발생부(410)와 동일하게 동작한다.
도 6은 도 5의 액티브 전압 발생 제어부(410-440) 각각의 구성을 나타낸 블록도이다.
도 6에서는 DRAM의 동작을 크게, 액티브 동작, 리드/라이트 동작, 및 프리챠지 동작으로 구분하고, 액티브 동작과 프리챠지 동작은 로우 동작으로, 리드/라이 트 동작은 컬럼 동작으로 구분한다.
로우 액티브 동작 제어부(450)는 로우 액티브 신호(RACTP<i>)와 함께 tRAS(로우 액티브 시간)를 보장하기 위한 로우 액티브 시간 보장 신호(TRASBP<i>)를 입력받아 액티브 동작 신호(RA_ACT<i>)를 출력한다.
컬럼 동작 제어부(460)는 버스트 랭스 정보 신호(CACT<i>)와 컬럼 액티브 신호(CACTP<i>)를 입력받아 컬럼 동작, 즉 리드/라이트 동작 신호(CA_ACT<i>)를 출력한다.
여기서, 버스트 랭스 정보 신호(CACT<i>)는 리드 또는 라이트 커맨드 입력 후에 일정 레이턴시(스펙에 규정)를 거쳐 해당 뱅크에 컬럼 동작(리드/라이트 동작)을 수행하도록 하며, 버스트 랭스 정보를 갖는다. 컬럼 액티브 신호(CACTP<i>)는 컬럼 커맨드가 입력된 직후에 발생하는 펄스 신호로서 뱅크 정보를 갖는다.
로우 프리챠지 동작 제어부(470)는 로우 프리챠지 신호(RPCGBP<i>)를 입력받아 프리챠지 동작 신호(RP_ACT<i>)를 출력한다. 로우 프리챠지 신호(RPCGBP<i>)는 프리챠지 커맨드 입력 직후에 발생하는 펄스 신호이다.
노어 게이트(NR10)는 액티브 동작 신호(RA_ACT<i>), 리드/라이트 동작신호(CA_ACT<i>), 및 프리챠지 동작 신호(RP_ACT<i>) 중 하나라도 하이 펄스로 인에이블되면, 로우레벨을 출력하고, 인버터(IV10)는 로우레벨을 입력받아 반전시켜서 하이레벨의 액티브 전압 발생 제어신호(ACT_CTR<i>)를 출력한다. 그렇게 되면, 액티브 전압 발생기(500)가 인에이블되어 내부 액티브 전압(VINT_ACT)을 발생시킨다.
도 7은 도 6의 로우 액티브 동작 제어부를 나타낸 회로도이다.
도 7을 참조하면, 로우 액티브 동작 제어부(450)는 래치부(451)와 딜레이부(452)를 포함한다.
래치부(451)는 로우 액티브 신호(RACTP<i>)와 로우 액티브 시간 보장 신호(TRASBP<i>)를 입력받아 래치시키는 것으로서, PMOS 트랜지스터(P11, P12), NMOS 트랜지스터(N11), 인버터 래치(IV11, IV12), 및 인버터(IV3)를 포함한다. 딜레이부(452)는 래치부(451)의 출력신호를 지연시켜서 액티브 동작 신호(RA_ACT<i>)를 출력하는 것으로서, 디스에이블(disable) 딜레이부(453), 낸드 게이트(ND11), 및 인버터(IV14, IV15)를 포함한다.
PMOS 트랜지스터(P11)는 일단이 전원전압(VDD)에 접속되고 다른 단이 노드 NB에 접속되며, 게이트로 로우 액티브 시간 보장 신호(TRASBP<i>)를 입력받아 턴-온/오프된다. NMOS 트랜지스터(N11)는 일단이 노드 NB에 접속되고, 다른 단이 접지전압(VSS)에 접속되며, 게이트로 로우 액티브 신호(RACTP<i>)를 입력받아 턴-온/오프된다. PMOS 트랜지스터(P12)는 일단이 전원전압(VDD)에 접속되고 다른 단이 노드 NB에 접속되며, 게이트로 파워-업 신호(PWRUP)를 입력받아 턴-온/오프된다. 인버터 래치(IV11, IV12)는 노드 NB의 신호를 래치시킨다. 인버터(IV13)는 인버터 래치(IV11, IV12)의 출력신호를 반전시킨다. 디스에이블 딜레이부(453)는 인버터(IV13)의 출력신호를 tD 만큼 지연시켜서 출력한다. 낸드 게이트(ND11)는 인버터(IV13)의 출력신호와 디스에이블 딜레이부(453)의 출력신호를 반전 논리 곱한다. 인버터(IV14, IV15)는 낸드 게이트(ND11)의 출력 신호를 일시 저장하여 액티브 동작 신호(RA_ACT<i>)를 출력한다.
이하, 도 7을 참조하면서 로우 액티브 동작 제어부(450)의 동작을 설명한다.
액티브 커맨드(ACT)가 입력되어(이후에 설명하는 도 11을 참조), 로우 액티브 신호(RACTP<i>)가 하이펄스로 입력되면, NMOS 트랜지스터(N11)가 순간적으로 턴-온되어, 노드 NB가 로우레벨로 된다. 노드 NB의 로우레벨은 인버터 래치(IV1, IV2)에 의해 래치된 후에, 인버터(IV13)로 출력된다. 인버터(IV13)는 하이레벨을 반전시켜서 로우레벨을 출력하고, 낸드 게이트(ND11)는 딜레이 없이 하이레벨을 출력하며, 인버터(IV14, IV15)는 하이레벨을 일시적으로 저장하여 하이레벨의 액티브 동작 신호(RA_ACT<i>)를 출력한다.
이후에, tRAS(로우 액티브 시간)정도가 경과한 뒤, 로우 액티브 시간 보장신호(TRASBP)가 로우 펄스로 입력되면, PMOS 트랜지스터(P11)가 순간적으로 턴-온되어 노드 NB가 하이레벨로 된다. 노드 NB의 하이레벨은 인버터 래치(IV1, IV2)에 의해 래치된 후에, 인버터(IV13)로 출력된다. 인버터(IV13)는 로우레벨을 입력받아 반전시켜서 하이레벨을 출력한다. 낸드 게이트(ND11)는 하나의 입력단으로 인버터(IV13)의 하이레벨을, 다른 하나의 입력단으로 디스에이블 딜레이부(453)로부터 tD만큼 지연되어 출력되는 하이레벨을 입력받아 반전 논리 곱하여 로우 레벨을 출력한다. 인버터(IV14, IV15)는 로우레벨을 일시적으로 저장하여 로우 레벨의 액티브 동작 신호(RA_ACT<i>)를 출력한다. 즉, 액티브 동작 신호(RA_ACT<i>)는 tRAS(로우 액티브 시간)를 보장한 후에 로우 액티브 시간 보장신호(TRASBP<i>)가 발생되면, tD 만큼 지연된 후에 로우 레벨로 된다. 이렇게 되면, 액티브 전압 발생기(500)는 tRAS+tD의 구간 동안에만 인에이블되어 내부 액티브 전압(VINT_ACT)을 발생시키고, 그 이후에는 디스에이블되어 내부 액티브 전압(VINT_ACT)을 발생시키지 않는다. 지연시간 tD는 내부 전원전압의 레벨이 안정화되기 위해 소용되는 시간에 따라 결정된다.
도 8은 도 6의 컬럼 동작 제어부의 회로도를 나타낸다.
도 8을 참조하면, 컬럼 동작 제어부(460)는, 레이턴시 딜레이부(461), 래치 리셋부(462), 커맨드 래치부(463), 및 합산부(464)를 포함한다.
레이턴시 딜레이부(461)는 버스트 랭스 정보 신호(CACT<i>)를 tDLT 만큼 지연시킨 후에 노드 NC로 출력한다. 즉, 레이턴시 딜레이부(461)는 버스트 랭스 정보 신호(CACT<i>)를 이용해서 버스트 동작 종료 후에 레이턴시 딜레이 구간 동안 리드/라이트 동작신호(CA_ACT<i>)를 하이레벨로 유지하는 역할을 한다. 버스트 랭스 정보 신호(CACT<i>)는 컬럼 액티브 신호(CACTP<i>)가 발생된 다음에 일정 레이턴시 경과 후에 메모리 셀 어레이에 컬럼 동작(리드/라이트 동작)을 수행하도록 하는 신호이다.
래치 리셋부(462)는 버스트 랭스 정보 신호(CACT<i>)가 버스트 동작 종료 후에 하이에서 로우로 천이할 때 커맨드 래치부(463)를 리셋시키는 것으로 로우펄스를 발생시킨다.
커맨드 래치부(463)는 컬럼 커맨드(RD/WT)가 입력된 직후에(이후에 설명하는 도 11 참조) 발생하는 컬럼 액티브 신호(CACTP<i>)를 래치시키는 것으로서, PMOS 트랜지스터(P21-P23), NMOS 트랜지스터(N21), 인버터 래치(IV21, IV22)를 포함한다.
PMOS 트랜지스터(P21)와 PMOS 트랜지스터(P22)는 전원전압(VDD)과 노드 NE에 직렬 접속되며 PMOS 트랜지스터(P21)의 게이트로 노드 ND의 신호를 입력받고, PMOS 트랜지스터(P22)의 게이트로 컬럼 액티브 신호(CACTP<i>)를 입력받아 각각 턴-온/오프된다. NMOS 트랜지스터(N21)는 노드 NE와 접지전압(VSS) 사이에 접속되고, 게이트로 컬럼 액티브 신호(CACTP<i>)를 입력받아 턴-온/오프된다. PMOS 트랜지스터(P23)는 일단이 전원전압(VDD)에 접속되고, 다른 단이 노드 NE에 접속되며, 게이트로 파워-업 신호(PWRUP)를 입력받아 턴-온/오프된다. 인버터 래치(IV21-IV22)는 노드 NE의 신호를 래치시킨다.
합산부(464)는 노드 NC의 신호와 노드 NF의 신호를 합산하여 리드/라이트 동작 신호(CA_ACT<i>)를 출력하는 것으로서, 노어 게이트(NR21)와 인버터(IV23)를 포함한다. 노어 게이트(NR21)는 노드 NC의 신호와 노드 NF의 신호를 반전 논리 합하고, 인버터(IV23)는 노어 게이트(NR21)의 출력신호를 반전시켜서 리드/라이트 동작 신호(CA_ACT<i>)를 출력한다.
이하, 도 8을 참조하면서 컬럼 동작 제어부(460)의 동작을 설명한다.
버스트 랭스 정보 신호(CACT<i>)가 로우레벨인 상태에서 첫번째 컬럼 커맨드(RW/WT) 입력 직후에 컬럼 액티브 신호(CACTP<i>)가 하이펄스로 입력되면, NMOS 트랜지스터(N21)가 턴-온되어, 노드 NE가 로우 레벨로 된다. 인버터 래치(IV21, IV2)는 로우레벨을 래치시켜서 노드 NF로 하이레벨을 출력한다. 노어 게이트(NR21)는 두 입력 중 하나에 하이레벨을 입력받아 로우레벨을 출력하고, 인버터(IV3)는 로우레벨을 입력받아 반전시켜서 하이레벨의 리드/라이트 동작 시호(CA_ACT<i>)를 출력한다. 이때, 액티브 전압 발생기(500)는 인에이블되어 내부 액티브 전압(VINT_ACT) 을 발생시킨다.
커맨드 래치부(463)는 버스트 랭스 정보 신호(CACT<i>)가 하이레벨로 되기 전까지 리드/라이트 동작 신호(CA_ACT<i>)를 하이레벨로 유지한다. 이후에 레이턴시 경과 후에 버스트 랭스 정보 신호(CACT<i>)가 하이레벨로 인에이블되면 커맨드 래치부(463)의 출력신호와는 무관하게 버스트 랭스 정보 신호(CACT<i>)가 리드/라이트 동작 신호(CA_ACT<i>)를 하이레벨로 유지시킨다. 버스트 동작이 종료한 후에 버스트 랭스 정보 신호(CACT<i>)가 로우레벨로 디스에이블되면, 노드 ND의 신호가 로우펄스로 되고 PMOS 트랜지스터(P21)가 턴-온되어 노드 NE가 하이레벨로 되고, 노드 NF가 로우레벨로 된다. 하지만, 노드 NC의 신호는 버스트 랭스 정보 신호(CACT<i>)가 로우레벨로 되더라도 tDLT 만큼 지연된 후에 로우레벨로 된다. 낸드 게이트(NR21)는 2개의 입력으로 로우레벨을 입력받아 하이레벨을 출력하고, 인버터(IV23)는 하이레벨을 입력받아 반전시켜서 로우레벨의 리드/라이트 동작신호(CA_ACT<i>)를 출력한다. 이때, 액티브 전압 발생기(500)는 디스에이블되어 내부 액티브 전압(VINT_ACT)을 발생시키지 않는다.
즉, 액티브 전압 발생 제어신호(ACT_CTR)는 내부 레이턴시(Latency)+버스트 랭스(Burst Length)+tDLT 구간동안에만 하이레벨로 인에이블되어, 이 구간에서만 액티브 전압 발생기(500)가 동작하도록 제어한다.
도 9는 도 8의 컬럼 동작 제어부(460)의 신호들의 파형을 나타낸 타이밍도이다.
도 9를 참조하면, 레이턴시는 3CLK, 즉 3클럭으로 설정되고, 버스트 랭스는 4CLK, 즉 4클럭으로 설정된다. 두번째 커맨드(RD/WT)를 첫번째 커맨드(RD/WT)의 버스트 동작이 끝나는 시점에 맞추어 인가한다. 도 9에서 점선으로 표시된 파형은 두번째 커맨드(RD/WT)가 인가되지 않았을 경우에 대한 파형을 의미한다.
첫번째 커맨드(RD/WT)에 의해 컬럼 액티브 신호(CACTP)가 하이펄스로 발생되면, 노드 NE의 신호가 하이레벨에서 로우레벨로 되면서 리드/라이트 동작 신호(CA_ACT)가 하이레벨로 인에이블된다. 이후에 3클럭(CLK)의 레이턴시(Latency) 후에 버스트 랭스 정보 신호(CACT)가 하이레벨로 인에이블되고 버스트 랭스(burst length)에 해당하는 4클럭(CLK) 동안 하이레벨을 유지한 뒤에 로우레벨로 된다. 하지만, 실질적으로 리드/라이트 동작 신호(CA_ACT)의 레벨을 결정하는 노드 NC의 신호는 tDLT의 시간동안 더 하이레벨을 유지하게 되므로 리드/라이트 동작 신호(CA_ACT) 역시 tDLT의 시간동안 더 하이레벨을 유지한다.
첫번째 커맨드(RD/WT)의 버스트 동작이 끝나는 시점에서 두번째 커맨드(RD/WD)가 하이펄스로 발생되면, 컬럼 액티브 신호(CACTP)와 노드 ND의 신호가 겹치게 되는데, 이 경우에는 컬럼 액티브 신호(CACTP)가 노드 ND의 신호를 감싸도록 각각의 펄스 폭과 타이밍을 조정하여 새로운 커맨드(RD/WD)가 우선하도록 한다. 이렇게 함으로써 tDLT의 시간을 1클럭(CLK) 줄일 수 있게 된다. 즉, tDLT는 이전 동작에서 버스트 랭스 정보 신호(CACT)가 로우레벨로 된 이후에 얼마 동안 리드/라이트 동작 신호(CA_ACT)를 하이레벨로 유지할 것인가를 결정하는 변수이다.
만일 tDLT의 지연시간 없이, 두번째 커맨드(RD/WD)가 정확히 첫번째 커맨드(RD/WD)로부터 버스트 랭스에 해당하는 4클럭(CLK) 후인 A 시점에 인가되면 버스트 랭스 정보 신호(CACT)는 계속 하이 레벨을 유지하게 되지만, A 바로 다음 클럭(CLK)에 커맨드(RD/WT)가 입력되면 버스트 랭스 정보 신호(CACT)는 1클럭(CLK)만에 다시 하이레벨로 되므로 리드/라이트 동작 신호(CA_ACT) 역시 온-오프(하이레벨-로우레벨)를 반복하게 된다. 이러한 온-오프를 반복하는 이유는 커맨드(RD/WT) 동작의 특성상 동작 구간이 짧고 커맨드(RD/WT) 간 간격이 불규칙하기 때문이다. 그런데, 액티브 전압 발생기(500)는 인에이블되어 정상적으로 동작하기까지는 시간이 필요하므로 컬럼 동작(리드/라이트 동작)에 맞추어 온-오프를 하는 것이 어렵다.
따라서, 버스트 랭스 정보 신호(CACT)가 로우레벨로 되더라도 액티브 전압 발생기(500)는 일정 시간 동안, 즉 tDLT의 지연시간 동안 하이레벨로 인에이블된 상태를 유지하도록 하는 것이 필요하다. 데드 존(DEAD ZONE)은 tDLT의 지연시간이 없는 경우에, 리드/라이트 동작 신호(CA_ACT)가 온-오프를 반복하게 되는 구간을 의미한다.
본 발명에서는, 최소한의 tDLT의 지연시간을 데드 존을 없애기 위한 시간으로 정하여, tDTL≥Latency로 설정하였다. 그리고, tDTL의 구간에 새로운 커맨드(RD/WD)가 입력되어, 컬럼 액티브 신호(CACTP)가 하이펄스로 발생되면, 커맨드 래치부(463)에 저장시켜서 리드/라이트 동작 신호(CA_ACT)를 하이레벨로 유지시킬 수 있도록 한다.
도 10은 도 6의 로우 프리챠지 동작 제어부(470)의 회로도이다.
도 10을 참조하면, 로우 프리챠지 동작 제어부(470)는 낸드 게이트 래치(ND31, ND32), 딜레이부(471), 및 인버터(IV31, IV32)를 포함한다. 낸드 게이트 래 치(ND31, ND32)는 로우 프리챠지 신호(RPCGBP<i>)를 입력받아 래치시키고, 딜레이부(471)는 낸드 래치의 출력신호를 tDRP 만큼 지연시켜서 낸드 래치의 입력으로 다시 출력한다. 인버터(IV31, IV32)는 낸드 래치의 출력신호를 일시 저장하여 프리챠지 동작 신호(RP_ACT<i>)를 출력한다.
프리챠지 커맨드(PCG)가 입력되면(이후에 설명하는 도 11 참조), 낸드 래치(ND31, ND32)가 로우 펄스의 로우 프리챠지 신호(RPCGBP<i>)를 입력받아 하이레벨을 출력하고, 딜레이부(471)는 낸드 래치의 출력신호, 즉 하이레벨을 tDRP 만큼 지연시켜서 다시 낸드 래치의 입력으로 출력한다. 그러면, 프리챠지 동작 신호(RP_ACT<i>)가 최소 tDRP 동안 하이레벨로 유지한 뒤에, 로우레벨로 된다.
도 11은 도 4의 동작 신호들의 파형을 나타낸 것으로서, 액티브 커맨드(ACT), 리드/라이트 커맨드(RD/WD), 및 프리챠지 커맨드(PCG)를 인가하였을 때의 각 신호의 파형을 나타낸다.
도 11을 참조하면, 본 발명은, 액티브 동작 구간, 리드/라이트 동작 구간, 및 프리챠지 동작 구간의 순으로 동작하는데, 액티브 동작 구간은, 액티브 커맨드(ACT)가 입력된 후에 내부 tRAS를 확보한 후 tD 만큼 지연된 구간으로 설정된다. 액티브 전압 발생 제어신호(ACT_CTR)는 이 동작구간에서만 하이레벨로 유지되고, 이후에는 로우레벨로 된다. 리드/라이트 동작 구간은 리드/라이트 커맨드(RD/WD)가 입력된 후에 내부 레이턴시(Latency), 버스트 랭스(Burst Length), 및 tDLT 만큼 지연된 구간으로 설정된다. 액티브 전압 발생 제어신호(ACT_CTR)는 이 동작구간에서만 하이레벨로 유지되고, 이후에는 로우레벨로 된다. 프리챠지 동작 구간은, 프 리챠지 커맨드(PCG)가 입력된 후에 tDRP 만큼 지연된 구간으로 설정된다. 액티브 전압 발생 제어신호(ACT_CTR)는 다시 동작구간에서만 하이레벨로 유지되고, 이후에는 로우레벨로 된다.
즉, 액티브 전압 발생 제어부(400)는 상술한 tRAS+tD 구간, Latency+Burst Length+tDLT 구간, 및 tDRP 구간에서만 액티브 전압 발생기(500)를 동작시켜서 액티브 전압을 발생시키도록 제어하고, 액티브 커맨드(ACT) 입력 이후에 아무런 동작이 없는 구간에서는 액티브 전압 발생기(500)가 액티브 전압을 발생시키지 않도록 제어한다.
상술한 바와 같이, 본 발명에 의하면, 액티브 전압 발생기가 실제 동작구간에서만 액티브 전압을 발생시키고, 액티브 커맨드 이후에 아무런 동작이 없는 구간에서는 디스에이블됨으로써, 액티브 전압 발생기에서 불필요하게 소모되는 전류를 줄일 수 있는 이점이 있다. 이로 인하여, 제품의 성능을 개선시킬 수 있는 이점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (19)

  1. 복수개의 뱅크를 포함하는 반도체 메모리 장치에 있어서,
    상기 복수개의 뱅크 각각에 할당되고, 소정의 액티브 동작 구간, 소정의 리드/라이트 동작 구간, 및 소정의 프리챠지 동작 구간에서만 활성화되는 복수개의 전압 발생 제어 신호를 발생시키는 복수개의 전압 발생 제어부; 및
    상기 복수개의 뱅크 중 하나에 할당되는 전압 발생 제어부로부터 출력되는 전압 발생 제어 신호에 응답하여 상기 동작구간에서만 내부전압을 발생시키는 전압 발생기를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  2. 제 1 항에 있어서,
    상기 복수개의 전압 발생 제어부 각각은, 액티브 커맨드 입력 이후에 내부 tRAS를 확보한 후 일정 시간 딜레이된 구간을 상기 액티브 동작 구간으로 설정하고, 리드/라이트 커맨드 입력 후에 내부 레이턴시, 버스트 랭스, 및 레이턴시 딜레이 구간을 상기 리드/라이트 동작 구간으로 설정하며, 프리챠지 커맨드 입력 후에 일정 시간 딜레이된 구간을 상기 프리챠지 동작 구간으로 설정하는 반도체 메모리 장치의 전압 발생 제어회로.
  3. 제1 항에 있어서,
    상기 복수개의 전압 발생 제어부 각각은, 로우 액티브 신호와 로우 액티브 시간 보장신호를 이용해서 상기 액티브 동작 구간을 설정하기 위한 액티브 동작신호를 발생시키는 로우 액티브 동작 제어부;
    컬럼 액티브 신호와 버스트 랭스 정보 신호를 이용해서 상기 리드/라이트 동작구간을 설정하기 위한 리드/라이트 동작신호를 발생시키는 컬럼 동작 제어부; 및
    로우 프리챠지 신호를 이용해서 상기 프리챠지 동작 구간을 설정하기 위한 프리챠지 동작신호를 발생시키는 로우 프리챠지 동작 제어부; 및
    상기 액티브 동작 신호, 상기 리드/라이트 동작 신호, 및 상기 프리챠지 동작 신호를 조합해서 상기 전압 발생 제어신호를 출력하는 신호 조합부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  4. 제3 항에 있어서,
    상기 로우 액티브 동작 제어부는, 상기 로우 액티브 신호와 상기 로우 액티브 시간 보장 신호를 입력받아 래치시키는 래치부; 및
    상기 래치부의 출력신호를 일정 시간동안 지연시켜서 상기 액티브 동작 구간을 설정하기 위한 액티브 동작 신호를 출력하는 딜레이부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  5. 제4 항에 있어서,
    상기 래치부는, 상기 로우 액티브 신호에 의해 턴-온되어, 제1 노드로 로우레벨을 출력하는 제1 스위칭소자;
    상기 로우 액티브 시간 보장 신호에 의해 턴-온되어, 상기 제1 노드로 하이레벨을 출력하는 제2 스위칭소자;
    상기 제1 노드의 신호를 래치시키는 인버터 래치; 및
    상기 인버터 래치의 출력신호를 반전시키는 반전소자를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  6. 제4 항에 있어서,
    상기 딜레이부는, 상기 래치부의 출력신호를 지연시키는 지연소자; 및
    상기 래치부의 출력신호와 상기 지연소자의 출력신호를 논리 조합하는 논리소자를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  7. 제3 항에 있어서,
    상기 컬럼 동작 제어부는, 상기 버스트 랭스 정보 신호를 일정 시간 동안 지연시키는 레이턴시 딜레이부;
    상기 컬럼 액티브 신호를 래치시키는 래치부;
    상기 버스트 랭스 정보 신호에 응답하여 상기 래치부를 리셋시키는 리셋부; 및
    상기 레이턴시 딜레이부의 출력신호와 상기 리셋부의 출력신호를 합산하여 상기 리드/라이트 동작 구간을 설정하기 위한 리드/라이트 동작 신호를 출력하는 합산부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  8. 제7 항에 있어서,
    상기 래치부는, 상기 컬럼 액티브 신호에 의해 턴-오프/턴-온되어, 제1 노드로 로우레벨을 출력하는 제1 및 제2 스위칭소자;
    상기 버스트 랭스 정보 신호에 의해 턴-온되어 상기 제1 노드로 하이레벨을 출력하는 제3 스위칭소자; 및
    상기 제1 노드의 신호를 래치시키는 인버터 래치를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  9. 제 3 항에 있어서,
    상기 로우 프리챠지 동작 제어부는, 상기 로우 프리챠지 신호를 래치시켜서 상기 프리챠지 동작 신호를 출력하는 낸드 게이트 래치; 및
    상기 낸드 게이트 래치의 출력신호를 지연시켜서 상기 낸드 게이트 래치의 입력으로 다시 출력하는 지연부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  10. 내부전압을 발생시키는 전압 발생기를 포함하는 반도체 메모리 장치에 있어서,
    액티브 커맨드 입력 후에 내부 tRAS를 확보한 후 일정시간 딜레이된 구간을 액티브 동작 구간으로 설정하고, 리드/라이트 커맨드 입력 후에 내부 레이턴시, 버스트 랭스, 및 레이턴시 딜레이 구간을 리드/라이트 동작 구간으로 설정하며, 프리챠지 커맨드 입력 후에 일정 시간 딜레이된 구간을 프리챠지 동작 구간으로 설정하고, 상기 동작 구간에서만 상기 전압 발생기를 동작시켜서 상기 내부전압을 발생시키도록 제어하는 전압 발생 제어부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  11. 제10 항에 있어서,
    상기 전압 발생 제어부는, 로우 액티브 신호와 로우 액티브 시간 보장신호를 이용해서 상기 액티브 동작 구간을 설정하기 위한 액티브 동작 신호를 발생시키는 로우 액티브 동작 제어부;
    컬럼 액티브 신호와 버스트 랭스 정보 신호를 이용해서 상기 리드/라이트 동작구간을 설정하기 위한 리드/라이트 동작 신호를 발생시키는 컬럼 동작 제어부;
    로우 프리챠지 신호를 이용해서 상기 프리챠지 동작 구간을 설정하기 위한 프리챠지 동작 신호를 발생시키는 로우 프리챠지 동작 제어부; 및
    상기 액티브 동작 신호, 상기 리드/라이트 동작신호, 및 상기 프리챠지 동작 신호를 조합해서 상기 전압 발생기의 전압발생 여부를 제어하기 위한 전압 발생 제어신호를 발생시키는 신호 조합부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  12. 제11 항에 있어서,
    상기 로우 액티브 동작 제어부는, 상기 로우 액티브 신호와 상기 로우 액티브 시간 보장 신호를 입력받아 래치시키는 래치부; 및
    상기 래치부의 출력신호를 일정 시간동안 지연시켜서 상기 액티브 동작 신호를 출력하는 딜레이부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  13. 제11 항에 있어서,
    상기 컬럼 동작 제어부는, 상기 버스트 랭스 정보 신호를 일정 시간 동안 지연시키는 레이턴시 딜레이부;
    상기 컬럼 액티브 신호를 래치시키는 래치부;
    상기 버스트 랭스 정보 신호에 응답하여 상기 래치부를 리셋시키는 리셋부; 및
    상기 레이턴시 딜레이부의 출력신호와 상기 리셋부의 출력신호를 합산하여 상기 리드/라이트 동작 신호를 출력하는 합산부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  14. 제 11 항에 있어서,
    상기 로우 프리챠지 동작 제어부는, 상기 로우 프리챠지 신호를 래치시켜서 상기 프리챠지 동작 신호를 출력하는 낸드 게이트 래치; 및
    상기 낸드 게이트 래치의 출력신호를 입력받아 지연시켜서 상기 낸드 게이트 래치의 입력으로 다시 출력하는 지연부를 포함하는 반도체 메모리 장치의 전압 발생 제어회로.
  15. 내부전압을 발생시키는 전압 발생기를 포함하는 반도체 메모리 장치에 있어서,
    액티브 커맨드 입력 후에 내부 tRAS를 확보한 후 일정시간 딜레이된 구간을 액티브 동작 구간으로 설정하는 단계;
    리드/라이트 커맨드 입력 후에 내부 레이턴시, 버스트 랭스, 및 레이턴시 딜레이 구간을 리드/라이트 동작 구간으로 설정하는 단계;
    프리챠지 커맨드 입력 후에 일정 시간 딜레이된 구간을 프리챠지 동작 구간으로 설정하는 단계; 및
    상기 동작구간에서만 상기 전압 발생기가 상기 내부전압을 발생시키는 단계를 포함하는 반도체 메모리 장치의 전압 발생 제어방법.
  16. 제15 항에 있어서,
    상기 동작구간에서만 상기 전압 발생기가 상기 내부전압을 발생시키도록 제어하기 위한 전압 발생 제어신호를 발생시키는 단계를 더 포함하는 반도체 메모리 장치의 전압 발생 제어방법.
  17. 제15 항에 있어서,
    상기 액티브 동작 구간 설정 단계는 로우 액티브 신호와 로우 액티브 시간 보장신호를 이용해서 액티브 동작 신호를 발생시켜서 상기 액티브 동작 구간을 설정하는 반도체 메모리 장치의 전압 발생 제어방법.
  18. 제15 항에 있어서,
    상기 리드/라이트 동작 구간 설정 단계는 컬럼 액티브 신호와 버스트 랭스 정보 신호를 이용해서 리드/라이트 동작 신호를 발생시켜서 상기 리드/라이트 동작 구간을 설정하는 반도체 메모리 장치의 전압 발생 제어방법.
  19. 제15 항에 있어서,
    상기 프리챠지 동작 구간 설정 단계는 로우 프리챠지 신호를 이용해서 프리챠지 동작 신호를 발생시켜서 상기 프리챠지 동작 구간을 설정하는 반도체 메모리 장치의 전압 발생 제어방법.
KR1020040101785A 2004-12-06 2004-12-06 반도체 메모리 장치의 전압 발생 제어회로 및 방법 KR100616199B1 (ko)

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