JP7443223B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献１には、ＳＲＡＭ(Static Random Access Memory)を具体例として、動作モード信号の非活性時にもＭＯＳトランジスタのＢＴＩ(Bias Temperature Instability）劣化を回復させる半導体装置が開示されている。ＳＲＡＭでは、メモリセルアレイから読み出したデータは、入出力ブロックのセンスアンプに出力され、センスアンプにおいてデータの値が判定される。センスアンプは、判定した値に対応する電圧を出力することで、読み出したデータが出力される。
特開２０１９－１６９８４６号公報
ＳＲＡＭでは、メモリセルアレイを含むメイン回路（例えばＳＲＡＭハードマクロ）と周辺回路とで互いに異なる電源が用いられる。一般的に、ＳＲＡＭハードマクロには、周辺回路より高電圧の電源電圧が供給される。これにより、プロセッサの電圧やクロック周波数等を適切に制御し、消費電力を削減することができる。
しかしながら、ＳＲＡＭハードマクロの電源電圧（ＶＤＤＣ）が周辺回路の電源電圧（ＶＤＤＰ）より高い場合（ＶＤＤＰ＜ＶＤＤＰ）、ＳＲＡＭハードマクロのアクセスタイムが周辺回路よりも速すぎる。このため、ＳＲＡＭハードマクロには、タイミング調整を行うホールドバッファが組み込まれる。
一方、高速動作させたい場合には、ＳＲＡＭハードマクロの電源電圧（ＶＤＤＣ）と周辺回路の電源電圧（ＶＤＤＰ）とが同電圧に設定される（ＶＤＤＣ＝ＶＤＤＰ）。この場合、ホールドバッファにより動作速度が制限されてしまうので、ホールドバッファがない場合と比較して動作速度が劣化する。
本発明は、このようなことに鑑みてなされたものであり、その目的の一つは、メモリセルアレイを含むメイン回路の電源電圧のレベルと周辺回路の電源電圧のレベルとの関係に応じて動作速度を調整することが可能な半導体装置を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な半導体装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイから読み出したデータの値を判定し、判定結果をリードデータとして出力するセンスアンプと、センスアンプから出力されるリードデータを保持する第１出力保持回路と、第１出力保持回路の出力端と接続され、第１出力保持回路から出力されるリードデータを入力する第２出力保持回路と、第２出力保持回路を第１出力保持回路より遅れてアクティブにする遅延信号を出力する遅延回路と、を備えたメイン回路と、メイン回路との間で信号の入出力を行う周辺回路と、を備えている。遅延回路は、遅延信号の配線に負荷容量を与える素子を含んでいる。メモリセルアレイ、センスアンプ、および第１出力保持回路には、第１電圧の電源電圧が供給される。遅延回路、第２出力保持回路、および周辺回路には、第２電圧の電源電圧が供給される。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、メモリセルアレイを含むメイン回路の電源電圧のレベルと周辺回路の電源電圧のレベルとの関係に応じて動作速度を調整することが可能となる。
本発明の実施の形態１に係る半導体装置の概要を示すブロック図である。 本発明の実施の形態１に係るＳＲＡＭハードマクロの構成の一例を示す回路ブロック図である。 レベルシフタ回路の一例を示す回路図である。 レベルシフタ－クロック生成回路の一例を示す回路図である。 レベルシフタ付きラッチ回路の一例を示す回路図である。 スキャンセレクタ－レベルシフタ付きラッチ回路の一例を示す回路図である。 本発明の実施の形態による効果を説明するタイミングチャート図である。 本発明の実施の形態による効果を説明するタイミングチャート図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するためのすべての図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
＜半導体装置の構成＞
図１は、本発明の実施の形態１に係る半導体装置の概要を示すブロック図である。半導体装置１は、ＳＲＡＭハードマクロ（メイン回路）１Ａ、周辺回路１Ｂを備えている。ＳＲＡＭハードマクロ１Ａは、メモリセルアレイやリード動作およびライト動作等に関わる回路を含んでいる。これらの回路の一部は、例えばスタンダードセルで構成されたものでもよい。ＳＲＡＭハードマクロ１Ａには、一部を除き、高電圧（第１電圧）の電源電圧（ＶＤＤＣ）が供給される。
周辺回路１Ｂは、ＳＲＡＭハードマクロ１Ａとの間で信号の入出力等を行う回路である。周辺回路１Ｂは、ＳＲＡＭハードマクロ１Ａ以外の回路であり、例えば、ＳＲＡＭハードマクロ１Ａへ供給するクロックを生成するクロック生成回路やフリップフロップ回路等を含む。周辺回路１Ｂには、ＳＲＡＭハードマクロ１Ａよりも低い低電圧（第２電圧）の電源電圧（ＶＤＤＰ）が供給される。このように、半導体装置１は、高電圧の電源電圧（ＶＤＤＣ）を供給する電源、および低電圧の電源電圧（ＶＤＤＰ）を供給する電源と接続される。
なお、以下では、便宜上、主に電源電圧（ＶＤＤＣ）の第１電圧が電源電圧（ＶＤＤＰ）の第２電圧より大きいとして説明を行うが、高速動作させる場合等、第１電圧および第２電圧が同電圧に設定される場合もある。
図２は、本発明の実施の形態１に係るＳＲＡＭハードマクロの構成の一例を示す回路ブロック図である。ＳＲＡＭハードマクロ１Ａは、図２に示すように、メモリセルアレイ１０、メインデコーダ１１、カラムマルチプレクサ１２、センスアンプ１３、第１出力保持回路１４、ライトドライバ２１、第１コントローラ５１、第２コントローラ５２、アドレスデコーダ５３、遅延回路６１等を備えている。
これらの要素のうち、遅延回路６１および第２出力保持回路６２は、低電圧の電源電圧（ＶＤＤＰ）で動作する。また、これら以外の、メモリセルアレイ１０、メインデコーダ１１、カラムマルチプレクサ１２、センスアンプ１３、第１出力保持回路１４、第２出力保持回路６２、ライトドライバ２１、第１コントローラ５１、第２コントローラ５２、アドレスデコーダ５３は、高電圧の電源電圧（ＶＤＤＣ）で動作する。なお、図面では、低電圧の電源電圧（ＶＤＤＰ）を「◆」、高電圧の電源電圧（ＶＤＤＣ）を「●」と表記することがある。
周辺回路１ＢからＳＲＡＭハードマクロ１Ａへ供給される信号は、図１に示すように、例えば、レベルシフタ回路（ＬＳ）、レベルシフタ－クロック生成回路（ＬＳ＿ＣＬＫＧＥＮ）、レベルシフタ付きラッチ回路（ＬＳＬＴＣ）、スキャンセレクタ－レベルシフタ付きラッチ回路（Ｓｃａｎ Ｓｅｌ ＬＳＬＴＣ）による電圧レベルシフトを受ける。
メモリセルアレイ１０は、一例としては複数のＳＲＡＭがアレイ状に配置されたものであるが、メモリセルは、ＤＲＡＭ等その他のメモリでもよい。
第１コントローラ５１は、例えば、ＳＲＡＭハードマクロ１Ａにおけるリード動作やライト動作等の各動作やそれ以外の動作に関わる制御を統括して行う機能ブロックである。
第２コントローラ５２は、第１コントローラ５１からの指示に基づき、例えばリード動作やライト動作に関わる各機能ブロックを制御する機能ブロックである。第２コントローラ５２は、アドレスデコーダ５３と接続され、リード動作またはライト動作の開始をアドレスデコーダ５３へ指示する。アドレスデコーダ５３は、周辺回路から入力されるアドレス信号Ａをデコードして、アドレス信号Ａに対応するワード信号およびアドレス信号Ａに対応するビット信号を生成する。そして、アドレスデコーダ５３は、ワード信号をメインデコーダ１１へ出力し、ビット信号をカラムマルチプレクサ１２へ出力する。
メインデコーダ１１は、アドレスデコーダ５３から供給されるワード信号に対応するワード線ＷＬを選択し、カラムマルチプレクサ１２は、アドレスデコーダ５３から供給されるビット信号に対応するビット線ＢＬを選択する。これにより、リードまたはライトを行うメモリセルが選択される。
また、第２コントローラ５２は、ライトドライバ２１と接続されている。第２コントローラ５２は、ライト動作時、第２コントローラ５２は、ライトドライバ２１へ信号ＷＴＥを出力し、ライトドライバ２１から書き込みデータＤをカラムマルチプレクサ１２へ供給させる。書き込みデータは、アドレス信号Ａで指定されたメモリセルに書き込まれる。
また、第２コントローラ５２は、センスアンプ１３と接続されている。第２コントローラ５２は、リード動作時、所定のタイミングで信号（第１信号）ＳＡＥをセンスアンプ１３へ出力し、センスアンプ１３をアクティブにする。これにより、アドレス信号Ａで指定されたメモリセルのデータが読み出され、センスアンプ１３へ供給される。センスアンプ１３は、メモリセルから読み出されたデータの値を判定し、判定結果の値をリードデータとして出力する。
センスアンプ１３がアクティブの期間は、第１出力保持回路１４もアクティブとなり、センスアンプ１３から出力されるリードデータが第１出力保持回路１４で保持される。
また、第２コントローラ５２は、遅延回路６１と接続され、リード動作時、所定のタイミングで信号（第２信号）ＳＡＥＮを遅延回路６１へ出力する。これにより、第２コントローラ５２は、遅延回路６１から第２出力保持回路６２へ信号（遅延信号）ＳＡＥＤＬＹを出力させる。信号ＳＡＥおよび信号ＳＡＥＤＬＹが出力されるタイミングは、同時でもよいし、信号ＳＡＥより遅れて信号ＳＡＥＤＬＹが出力されてもよい。
信号ＳＡＥＤＬＹが供給されると、第２出力保持回路６２はアクティブになり、第１出力保持回路１４で保持されているリードデータが第２出力保持回路６２へ供給され保持される。そして、第２出力保持回路６２からリードデータが出力される。
信号ＳＡＥＤＬＹが第２出力保持回路６２へ供給されるタイミングは、信号ＳＡＥが第１出力保持回路１４へ供給されるタイミングより後である。すなわち、信号ＳＡＥＤＬＹは、第１出力保持回路１４より遅らせて第２出力保持回路６２をアクティブにする信号である。
なお、第１コントローラ５１および第２コントローラ５２は、図２のように別体で構成されてもよいし、同一のブロックとして構成されてもよい。
＜＜遅延回路、第２出力保持回路＞＞
遅延回路６１は、信号ＳＡＥＤＬＹに遅延を与える回路であり、信号ＳＡＥＤＬＹの配線に負荷容量を与える多数の素子を含む。信号ＳＡＥＤＬＹの配線は、距離が長く、遅延回路６１内の多数の素子と接続されている。このため、信号ＳＡＥＤＬＹの配線の負荷容量は大きい。したがって、低電圧時には、信号ＳＡＥＤＬＹの遅延は、負荷容量の影響により大きくなる。よって、遅延回路６１は、少ない論理段数で信号ＳＡＥＤＬＹの遅延を大きくすることが可能である。
一方、高電圧時には、低電圧時より負荷容量の影響が小さくなる。また、遅延回路６１内の論理段数が少ない。このため、高電圧時における信号ＳＡＥＤＬＹの遅延は、低電圧時より小さくなり、信号ＳＡＥとほぼ同等になる。
よって、第２出力保持回路６２は、低電圧時には、第１出力保持回路１４より遅れてアクティブになるが、高電圧時には、第１出力保持回路１４とほぼ同じタイミングでアクティブになる。すなわち、第２出力保持回路６２は、高電圧時には、第１出力保持回路１４とほぼ同等の速さで動作することとなる。
なお、ここで言う低電圧および高電圧とは、遅延回路６１、第２出力保持回路６２に供給される低電圧側の電源電圧のレベルである。
他方、従来のように、スタンダードセルで遅延回路６１と同等の遅延を得ようとする場合、配線の負荷容量を大きくすることができないため、多数の論理段数が必要となる。そうすると、論理段数の影響を受け、高電圧時においても、遅延を小さくすることができない。
第２出力保持回路６２は、ＳＲＡＭハードマクロ１Ａのアクセスタイムと、周辺回路１Ｂのアクセスタイムとのタイミングとのタイムラグを調整する回路である。第２出力保持回路６２の入力端は、第１出力保持回路１４の出力端と接続されている。第２出力保持回路６２には、低電圧の電源電圧（ＶＤＤＰ）が供給される。第２出力保持回路６２は、遅延回路６１から出力される信号ＳＡＥＤＬＹが供給されるとアクティブになり、第１出力保持回路１４から出力されるリードデータを保持し出力する。
第２出力保持回路６２がない従来の構成では、リードデータの出力タイミングを周辺回路１Ｂに合わせるため、ワード線ＷＬのアクティブ期間を長くする必要があった。一方、本実施の形態では、第１出力保持回路１４より遅れて第２出力保持回路６２をアクティブにすることで、リードデータを第２出力保持回路６２で保持させておくことができるため、ワード線ＷＬのアクティブ期間を従来より短くすることが可能となる。これにより、リード動作時における消費電力を低減させることが可能となる。
＜＜レベルシフタ回路（ＬＳ）＞＞
図３は、レベルシフタ回路の一例を示す回路図である。なお、図２には複数のレベルシフタ回路（ＬＳ）が示されている。ここでは、これらのレベルシフタ回路（ＬＳ）に共通の符号１００を付与して、レベルシフタ回路１００の構成を説明する。
図３に示すように、レベルシフタ回路１００は、インバータ１０１、１０２ａ、１０２ｂ、ＰＭＯＳ１０３ａ、１０３ｂを備えている。インバータ１０１は、低電圧の電源電圧（ＶＤＤＰ）で動作する回路である。一方、インバータ１０２ａ、１０２ｂ、ＰＭＯＳ１０３ａ、１０３ｂは、高電圧の電源電圧（ＶＤＤＣ）で動作する回路である。インバータ１０１は、入力データを反転し、入力データの波形を整える回路である。
インバータ１０２ａ、１０２ｂは、論理閾値が低く設定されている。これにより、インバータ１０２ａ、１０２ｂが、低電圧の電源電圧（ＶＤＤＰ）のハイレベルを認識できるようになっている。インバータ１０２ａ、１０２ｂでは、ＮＭＯＳのソース－ドレイン電流が、ＰＭＯＳのソース－ドレイン電流より大きい。
ＰＭＯＳ１０３ａ、１０３ｂは、対応するインバータ１０２ａ、１０２ｂのＰＭＯＳと直列に接続されている。ＰＭＯＳ１０３ａ、１０３ｂは、インバータ１０２ａ、１０２ｂが低電圧の電源電圧（ＶＤＤＰ）のハイレベルをローレベルと誤認識した場合に高電圧の電源電圧（ＶＤＤＣ）が供給されるのを防いでいる。
インバータ１０２ａの入力端は、インバータ１０１の入力端と接続され、レベルシフタ回路１００への入力データが直接入力される。インバータ１０２ａの出力端は、ＰＭＯＳ１０３ｂの入力端と接続されている。インバータ１０２ｂの入力端は、インバータ１０１の出力端と接続されている。インバータ１０２ｂの出力端は、ＰＭＯＳ１０３ａの入力端と接続されている。また、インバータ１０２ｂの出力端がレベルシフタ回路１００の出力端である。
＜＜レベルシフタ－クロック生成回路（ＬＳ＿ＣＬＫＧＥＮ）＞＞
図４は、レベルシフタ－クロック生成回路の一例を示す回路図である。レベルシフタ－クロック生成回路２００は、入力データのレベルシフトを行いつつ、ＳＲＡＭハードマクロ１Ａ内で使用するクロックを生成する回路である。
図４（ａ）には、レベルシフタ－クロック生成回路２００の回路図が示され、図４（ｂ）には、後述する回路２０３の詳細が示されている。
図４（ａ）に示すように、レベルシフタ－クロック生成回路２００は、インバータ２０１、回路２０２～２０４を備えている。インバータ２０１は、低電圧の電源電圧（ＶＤＤＰ）で動作する回路である。一方、回路２０２～２０４は、高電圧の電源電圧（ＶＤＤＣ）で動作する回路である。インバータ１０１は、入力データを反転し、入力データの波形を整える回路である。回路２０２は、信号ＣＫＮに遅延を付与した信号ＣＫＤを生成する回路である。
回路２０３において、図４（ｂ）に示すインバータ２０３ａ、２０３ｂは、論理閾値が低く設定されている。これにより、インバータ２０３ａ、２０３ｂが、低電圧の電源電圧（ＶＤＤＰ）のハイレベルを認識できるようになっている。インバータ２０３ａ、２０３ｂでは、ＮＭＯＳのソース－ドレイン電流が、ＰＭＯＳのソース－ドレイン電流より大きい。
ＰＭＯＳ２０３ｃ、２０３ｄは、対応するインバータ２０３ａ、２０３ｂのＰＭＯＳと直列に接続されている。ＰＭＯＳ２０３ｃ、２０３ｄは、インバータ２０３ａ、２０３ｂが低電圧の電源電圧（ＶＤＤＰ）のハイレベルをローレベルと誤認識した場合に高電圧の電源電圧（ＶＤＤＣ）が供給されるのを防いでいる。
レベルシフタ－クロック生成回路２００の出力であるクロックＣＫ１は、ＳＲＡＭハードマクロ１Ａの内部クロックであるため、レベルシフタ－クロック生成回路２００の入力であるクロックＣＬＫよりパルス幅が短い場合がある。この場合、クロックＣＫ１がローレベルに下がった後、クロックＣＬＫがハイレベルに上がると、インバータ２０３ｂのリーク電流が増大する。ＰＭＯＳ２０３ｅは、この場合のリーク電流の発生を防止するために設けられている。
＜＜レベルシフタ付きラッチ回路（ＬＳＬＴＣ）＞＞
図５は、レベルシフタ付きラッチ回路の一例を示す回路図である。なお、図２には複数のレベルシフタ付きラッチ回路（ＬＳＬＴＣ）が示されている。ここでは、これらのレベルシフタ付きラッチ回路（ＬＳＬＴＣ）に共通の符号３００を付与して、レベルシフタ付きラッチ回路３００の構成を説明する。
図５に示すように、レベルシフタ付きラッチ回路３００は、回路３０１ａ、３０１ｂ、インバータ３０２ａ、３０２ｂ、ＰＭＯＳ３０３、ＮＭＯＳ３０４、ラッチ制御回路３０５、ＰＭＯＳ３０６、インバータ３０７、ＰＭＯＳ３０８、ラッチ回路３０９、ＮＭＯＳ３１０を備えている。回路３０１ａ、３０１ｂは、データ閉じ込め用のスイッチ回路である。
インバータ３０２ａは入力用インバータであり、インバータ３０２ｂは入力用インバータである。インバータ３０２ａ、３０２ｂは、論理閾値が低く設定されている。これにより、インバータ３０２ａ、３０２ｂが、低電圧の電源電圧（ＶＤＤＰ）のハイレベルを認識できるようになっている。インバータ３０２ａ、３０２ｂでは、ＮＭＯＳのソース－ドレイン電流が、ＰＭＯＳのソース－ドレイン電流より大きい。
ＰＭＯＳ３０３は、例えば「０」データをフィードバックするために設けられた回路である。ＮＭＯＳ３０４は、例えば「１」データをフィードバックするために設けられた回路である。
ラッチ制御回路３０５は、レベルシフタ付きラッチ回路３００を動作させるラッチ制御信号を生成する回路である。ＰＭＯＳ３０６、ＮＭＯＳ３１０は、フィードバック用のスイッチ回路である。インバータ３０７は、入力データ反転用の回路である。ラッチ回路３０９は、ラッチ中のデータを確定させる回路である。
ＰＭＯＳ３０８は、インバータ３０２ａが低電圧の電源電圧（ＶＤＤＰ）のハイレベルをローレベルと誤認識した場合に、インバータ３０２ｂに高電圧の電源電圧（ＶＤＤＣ）が供給されるのを防いでいる。
＜＜スキャンセレクタ－レベルシフタ付きラッチ回路（ＳｃａｎＳｅｌ ＬＳＬＴＣ）＞＞
図６は、スキャンセレクタ－レベルシフタ付きラッチ回路の一例を示す回路図である。
図６に示すように、スキャンセレクタ－レベルシフタ付きラッチ回路４００は、図５のレベルシフタ付きラッチ回路３００に、回路４０１ａ、４０１ｂ、４０２～４０５が追加された構成となっている。回路４０１ａ、４０１ｂ、４０２は、スキャンセレクタ回路を構成する。回路４０１ａ、４０１ｂの出力がレベルシフタ付きラッチ回路３００に入力される。
回路４０３は、低電圧の電源電圧（ＶＤＤＰ）を降圧させた電源電圧（ＬＣＶＣＣＰ）を生成する回路（例えばＰＭＯＳ）である。回路４０３で生成された電源電圧（ＬＣＶＣＣＰ）は、回路４０１、インバータ３０７に供給される。
回路４０４は、電源電圧（ＶＳＳ）を昇圧させた電源電圧（ＬＣＶＳＳ）を生成する回路（例えばＮＭＯＳ）である。回路４０４で生成された電源電圧（ＬＣＶＳＳ）は、回路４０１ａ、４０２、インバータ３０２ａ、３０２ｂ、ＮＭＯＳ３０４に供給される。
回路４０４は、電源電圧（ＶＳＳ）を昇圧させた電源電圧（ＬＣＶＳＳＰ）を生成する回路（例えばＮＭＯＳ）である。回路４０４で生成された電源電圧（ＬＣＶＳＳＰ）は、回路４０１ｂ、３０７に供給される。
スキャンセレクタ－レベルシフタ付きラッチ回路４００において、回路４０２～４０５、ラッチ制御回路３０５は、通常より閾値が低いＬＶＴ(Low Threshold Voltage)素子で構成されている。また、これら以外の各回路は、ＬＶＴ素子よりさらに閾値が低いＳＬＶＴ(Low Threshold Voltage)素子で構成されている。
＜本実施の形態による主な効果＞
図７は、本発明の実施の形態による効果を説明するタイミングチャート図である。図７は、電源電圧（ＶＤＤＣ）が、電源電圧（ＶＤＤＰ）より高く（ＶＤＤＣ＞ＶＤＤＰ）なっている場合の動作を示している。すなわち、図７の例では、リードデータを出力するタイミングを、動作（アクセスタイム）が遅い周辺回路１Ｂに合わせて調整する必要がある。
図７には、本実施の形態の構成における動作が、従来の構成における動作と技術と比較して示されている。図７（ａ）は、遅延回路および第２出力保持回路６２がない従来の構成における動作を示している。図７（ｂ）は、従来の構成において、遅延回路および第２出力保持回路６２を設けずに信号ＳＡＥを遅延させた場合の動作を示している。図７（ｃ）は、本実施の形態の構成における動作を示している。
図７（ｂ）に示すように、信号ＳＡＥを遅延させた場合、センスアンプがアクティブになり、出力保持回路にリードデータが保持されるまで、ワード線ＷＬの選択信号をアサートしておく必要がある。
したがって、クロックＣＬＫおよび出力されるリードデータＱは、電源電圧（ＶＤＤＰ）に依存させることができるが、ワード線ＷＬのアサート期間ＴＷＬが長くなるため、消費電力が大きくなる。
一方、図７（ｃ）に示すように、本実施の形態の構成では、信号ＳＡＥＤＬＹによって遅れてアクティブになった第２出力保持回路６２が、周辺回路１Ｂの動作に合わせて、第１出力保持回路１４が保持しているリードデータを受け取り出力することができる。
このため、本実施の形態では、クロックＣＬＫおよび出力されるリードデータＱは、電源電圧（ＶＤＤＰ）に依存させることができつつ、さらに、ワード線ＷＬのアサート期間ＴＷＬを従来より大幅に短縮することが可能となる。
図８は、本発明の実施の形態による効果を説明するタイミングチャート図である。図８は、電源電圧（ＶＤＤＣ）が、電源電圧（ＶＤＤＰ）と同電圧（ＶＤＤＣ＝ＶＤＤＰ）となっており、高速で動作を行う場合を示している。すなわち、図８の例では、リードデータを出力するタイミングを、動作（アクセスタイム）が遅い周辺回路１Ｂに合わせて調整する必要がない。
図８には、本実施の形態の構成における動作が、従来の構成における動作と技術と比較して示されている。図８（ａ）は、遅延回路および第２出力保持回路６２がない従来の構成における動作を示している。従来の構成おける高速動作では、信号ＳＡＥによりセンスアンプがアクティブになると、ほぼ同時にリードデータＱが出力される。
一方、図８（ｂ）に示すように、本実施の形態の構成では、信号ＳＡＥＤＬＹによって第２出力保持回路６２が遅れてアクティブになり、リードデータＱが出力されている。ただし、第２出力保持回路６２がアクティブになるタイミングは、第１出力保持回路１４からわずかに遅れている（ＴＤＬＹ）。この遅延の主な要因は、遅延回路６１内の論理段数であり、負荷容量による影響は、論理段数よりも小さい。この程度の遅延であれば、高速動作に十分対応することが可能である。
このように、本実施の形態によれば、ＳＲＡＭハードマクロ１Ａの電源電圧のレベルと周辺回路の電源電圧のレベルとの関係に応じて動作速度を調整することが可能となる。
また、本実施の形態によれば、第２コントローラ５２は、信号ＳＡＥおよび信号ＳＡＥＮを同時に出力する。これによれば、信号ＳＡＥを出力するタイミングと、信号ＳＡＥＮを出力するタイミングとを調整する必要がないため、第２コントローラ５２の負荷を軽減させることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１…半導体装置、１Ａ…ＳＲＡＭハードマクロ、１Ｂ…周辺回路、１３…センスアンプ、１４…第１出力保持回路、６１…遅延回路、６２…第２出力保持回路

Claims (5)

  1. 複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイから読み出したデータの値を判定し、判定結果をリードデータとして出力するセンスアンプと、
    前記センスアンプから出力される前記リードデータを保持する第１出力保持回路と、
    前記第１出力保持回路の出力端と接続され、前記第１出力保持回路から出力される前記リードデータを入力する第２出力保持回路と、
    前記第２出力保持回路を前記第１出力保持回路より遅れてアクティブにする遅延信号を出力する遅延回路と、
    を備えたメイン回路と、
    前記メイン回路との間で信号の入出力を行う周辺回路と、
    を備え、
    前記遅延回路は、前記遅延信号の配線に負荷容量を与える素子を含み、
    前記メモリセルアレイ、前記センスアンプ、および前記第１出力保持回路には、第１電圧の電源電圧が供給され、
    前記遅延回路、前記第２出力保持回路、および前記周辺回路には、第２電圧の電源電圧が供給される、
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１電圧と前記第２電圧は、同電圧である、
    半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１電圧は、前記第２電圧より高電圧である、
    半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記メイン回路は、前記センスアンプをアクティブにする第１信号と、前記遅延回路に前記遅延信号を出力させる第２信号とを出力するコントローラを備え、
    前記コントローラは、前記第１信号および前記第２信号を同時に出力する、
    半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記メモリセルはＳＲＡＭである、
    半導体装置。
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