JPS6126997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6126997A JPS6126997A JP14917584A JP14917584A JPS6126997A JP S6126997 A JPS6126997 A JP S6126997A JP 14917584 A JP14917584 A JP 14917584A JP 14917584 A JP14917584 A JP 14917584A JP S6126997 A JPS6126997 A JP S6126997A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明は半導体スタティック記憶装置に係り、特に人
容母の記憶装置に使用されるものである。
容母の記憶装置に使用されるものである。
［発明の技術的背景〕
従来、半導体スタティック記憶装置（以下、スタティッ
クメモリと称する）に用いられているメモリセルは、６
トランジスタ構成のものや４トランジスタ構成のものが
一般的である。ところが、最近ではわずか３個のトラン
ジスタと負荷抵抗とによって構成された３トランジスタ
構成のスタティック型メモリセルが開発されている。
クメモリと称する）に用いられているメモリセルは、６
トランジスタ構成のものや４トランジスタ構成のものが
一般的である。ところが、最近ではわずか３個のトラン
ジスタと負荷抵抗とによって構成された３トランジスタ
構成のスタティック型メモリセルが開発されている。
第６図は上記３１〜ランジスタ構成のスタティック型メ
モリセルの回路図である。このセルは、ＭＯＳト−ラン
ジスタ１１および１２のソースを共通に接続し、このソ
ース共通接続点を情報円ぎ込み制御線（ライト線）ＷＲ
に接続し、ｌｕ、ＩＯＳトランジスタ１１のゲートおよ
びドレインをＭ ＯＳ ｌ−ランジスタ１２のドレイン
およびゲートに交互に接続し、ＭＯＳトランジスタ１１
のドレインとＭＯＳトラ゛ンシスタ１２のゲートが接続
されている節点１３と電源電圧ＶＤＤとの間に負荷とし
ての抵抗１４を挿入し、同様にＭ ＯＳ ｌ−ランジス
タ１２のドレインとＭ ＯＳトランジスタ１１のゲー１
〜が接続されている節点１５と電源電圧ＶＤＤとの間に
負荷としての抵抗１Ｇを挿入して双安定回路１７を構成
し、ざらに上記Ｍ ＯＳトランジスタ１１のドレインに
ＭＯＳ ｌ−ランジスタ１８のドレインを接続し、この
ＭＯ８Ｉ〜ランジスタ１８のソースをビット線５Ｌに、
ゲートをツー１’線ＷＬにそれぞれ接続して構成されて
いる。なお、上記各トランジスタ１１．１２．１８はす
べてＮチャネルのものであるとする。またこれらトラン
ジスタのしきい値電圧はＶ ｒであるとする。
モリセルの回路図である。このセルは、ＭＯＳト−ラン
ジスタ１１および１２のソースを共通に接続し、このソ
ース共通接続点を情報円ぎ込み制御線（ライト線）ＷＲ
に接続し、ｌｕ、ＩＯＳトランジスタ１１のゲートおよ
びドレインをＭ ＯＳ ｌ−ランジスタ１２のドレイン
およびゲートに交互に接続し、ＭＯＳトランジスタ１１
のドレインとＭＯＳトラ゛ンシスタ１２のゲートが接続
されている節点１３と電源電圧ＶＤＤとの間に負荷とし
ての抵抗１４を挿入し、同様にＭ ＯＳ ｌ−ランジス
タ１２のドレインとＭ ＯＳトランジスタ１１のゲー１
〜が接続されている節点１５と電源電圧ＶＤＤとの間に
負荷としての抵抗１Ｇを挿入して双安定回路１７を構成
し、ざらに上記Ｍ ＯＳトランジスタ１１のドレインに
ＭＯＳ ｌ−ランジスタ１８のドレインを接続し、この
ＭＯ８Ｉ〜ランジスタ１８のソースをビット線５Ｌに、
ゲートをツー１’線ＷＬにそれぞれ接続して構成されて
いる。なお、上記各トランジスタ１１．１２．１８はす
べてＮチャネルのものであるとする。またこれらトラン
ジスタのしきい値電圧はＶ ｒであるとする。
第７図は、上記メモリセルのデータ読み出し時の主要な
制御信号および主要な節点の動作波形の概略を示すタイ
ミングチャートである。ここでは−例としてワード線Ｗ
Ｌの゛１′°レベルが電源電圧Ｖｏｔ）よりもｖｌだ
け大きくされている場合を考える。このとき、節点１３
にＶＤＤがそのまま出力されるためには、上記Ｖｓは、 Ｖｒ＞Ｖｒ ・・・ １ を満たすことが望ましい。第７図では、節点１３゜１５
にもともと°゛１°“レベルが記憶されている場合（”
１ ”ストア）と、“０パレベルが記憶されている場
合（” Ｏ”ストア）とに別けて示しである。
制御信号および主要な節点の動作波形の概略を示すタイ
ミングチャートである。ここでは−例としてワード線Ｗ
Ｌの゛１′°レベルが電源電圧Ｖｏｔ）よりもｖｌだ
け大きくされている場合を考える。このとき、節点１３
にＶＤＤがそのまま出力されるためには、上記Ｖｓは、 Ｖｒ＞Ｖｒ ・・・ １ を満たすことが望ましい。第７図では、節点１３゜１５
にもともと°゛１°“レベルが記憶されている場合（”
１ ”ストア）と、“０パレベルが記憶されている場
合（” Ｏ”ストア）とに別けて示しである。
第７図に従ってまずデータ読み出し時の動作を考える。
” １ ”読み出しく １１１ ！＋リード）では、節
点１３は＼／ＤＤ、節点１５はＶｓｓなのでワード線Ｗ
Ｌが“′１°゛レベルすなわちＶＤＤ＋■１になって
トランジスタ１８がオンしても、ビット線８ｍはそのま
まＶＤＤのレベルを保つ。他方、″゛Ｏパ読１ノ出しく
“０°゛リード）のとき、ワード線、ＷＬが゛°１°°
レバ、ルになって１〜ランジスタ１８がオンすると、ビ
ット線ＢＬからトランジスタ１ａ、 ｉｉを通してライ
ト線ＷＲに電流が流れ、ピッ１〜線ＢＬのレベルはＶｓ
ｓに向かって落ちていく。従って、節点１３のレベルは
最高ＶＯまて浮く。ここで節点１５のＶＤＤレベルを下
げないために、Ｖｏは、Ｖｏ＜Ｖｒ ・・・ ２ を満たすことが望ましい。これはトランジスタ１８゜１
１のコンダクタンス比を適当に選ぶことによって実現さ
れる。
点１３は＼／ＤＤ、節点１５はＶｓｓなのでワード線Ｗ
Ｌが“′１°゛レベルすなわちＶＤＤ＋■１になって
トランジスタ１８がオンしても、ビット線８ｍはそのま
まＶＤＤのレベルを保つ。他方、″゛Ｏパ読１ノ出しく
“０°゛リード）のとき、ワード線、ＷＬが゛°１°°
レバ、ルになって１〜ランジスタ１８がオンすると、ビ
ット線ＢＬからトランジスタ１ａ、 ｉｉを通してライ
ト線ＷＲに電流が流れ、ピッ１〜線ＢＬのレベルはＶｓ
ｓに向かって落ちていく。従って、節点１３のレベルは
最高ＶＯまて浮く。ここで節点１５のＶＤＤレベルを下
げないために、Ｖｏは、Ｖｏ＜Ｖｒ ・・・ ２ を満たすことが望ましい。これはトランジスタ１８゜１
１のコンダクタンス比を適当に選ぶことによって実現さ
れる。
第８図は、上記メモリセルのデータ書き込み時の主要な
制御信号および主要な節点の動作波形の概略を示すタイ
ミングチャートである。まず、もともと゛１パが記憶さ
れている場合（゛１′°ストア）について考える。ライ
ト線Ｗ ＲがＶＤＤになると、もどもとＶＤＤだった節
点１３はトランジスタ１２のゲート容量によりカップリ
ングでＶｏｏ士Ｖ２なるレベルになる。この時、同時に
節点１５はＶＤＤにチャージアップされる。次にワード
線ＷＬがＶｏ ｏ ＋Ｖｔなる“１′°レベルになる。
制御信号および主要な節点の動作波形の概略を示すタイ
ミングチャートである。まず、もともと゛１パが記憶さ
れている場合（゛１′°ストア）について考える。ライ
ト線Ｗ ＲがＶＤＤになると、もどもとＶＤＤだった節
点１３はトランジスタ１２のゲート容量によりカップリ
ングでＶｏｏ士Ｖ２なるレベルになる。この時、同時に
節点１５はＶＤＤにチャージアップされる。次にワード
線ＷＬがＶｏ ｏ ＋Ｖｔなる“１′°レベルになる。
これにより、ｉ−ランジスタ１８がオンし、節点１３は
ＶＤＤレベルになる。次に書き込むべきデータに従って
ビット線ＢＬをＶＤＤのまま保つか、もしくはＶ ＯＧ
に低下させる。これとばば同じかやや遅れたタイミング
でライＩ−ｔＷ ＲをＶｓｓに戻す。
ＶＤＤレベルになる。次に書き込むべきデータに従って
ビット線ＢＬをＶＤＤのまま保つか、もしくはＶ ＯＧ
に低下させる。これとばば同じかやや遅れたタイミング
でライＩ−ｔＷ ＲをＶｓｓに戻す。
１１１１１書き込み（” １ ’“ライト）のときはト
ランジスタ１８がオンしていることにより節点１３がＶ
ＤＤに、節点１５がＶｓｓにそれぞれ設定され、“”ｏ
”ｓき込み（” Ｏ”ライト）のときはピッ］・線Ｂし
がＶｓａに低下することにより節点１３は＼！ ８ Ｂ
に、節点１５）、↓トランジスタ１１のゲート容量のカ
ップリングによってＶｏｏ−Ｖ３なるレベルに−でれそ
れ設定される。これは時間が経過すれば抵抗１Ｇを通じ
でＶＤＤレベルになる。これで書き込みが終了する。
ランジスタ１８がオンしていることにより節点１３がＶ
ＤＤに、節点１５がＶｓｓにそれぞれ設定され、“”ｏ
”ｓき込み（” Ｏ”ライト）のときはピッ］・線Ｂし
がＶｓａに低下することにより節点１３は＼！ ８ Ｂ
に、節点１５）、↓トランジスタ１１のゲート容量のカ
ップリングによってＶｏｏ−Ｖ３なるレベルに−でれそ
れ設定される。これは時間が経過すれば抵抗１Ｇを通じ
でＶＤＤレベルになる。これで書き込みが終了する。
他方、ｂともと” ｏ ”が記憶されている場合（パ０
“°ストア）の動作は次の通りである。“１″ス１〜ア
の時と同作、ライト線Ｗ ＲがＶＤＤになることにより
、節点１５はＶＤＤレベルになる。この後、ワード線Ｗ
ＬがＶＤＤ＋Ｖ１になり、トランジスタ１８がオンする
。この後、“１゛°書き込みの場合にはピット線ＢＬを
ＶＤＤのままてライ１−ｒ２゜ＷＲをＶｓｓに低下させ
、節点１３をＶＤＤに、節点１５をＶｓａにそれぞれ設
定する。ライｈ ＮＵ Ｗ、Ｒ’のレベルが低下する前
は節点１３のしｌ＼ルがｖＤＤ、節点１５のレベルがＶ
Ｏ８＋Ｖ２になっているが、節点１３の方には］〜ラン
ラスタ１８を通してヒツト線ＢＬが接続されているので
、最終的に節点１３をｖＤＤに、節点１５をＶｓｓにそ
れぞれすることができる。
“°ストア）の動作は次の通りである。“１″ス１〜ア
の時と同作、ライト線Ｗ ＲがＶＤＤになることにより
、節点１５はＶＤＤレベルになる。この後、ワード線Ｗ
ＬがＶＤＤ＋Ｖ１になり、トランジスタ１８がオンする
。この後、“１゛°書き込みの場合にはピット線ＢＬを
ＶＤＤのままてライ１−ｒ２゜ＷＲをＶｓｓに低下させ
、節点１３をＶＤＤに、節点１５をＶｓａにそれぞれ設
定する。ライｈ ＮＵ Ｗ、Ｒ’のレベルが低下する前
は節点１３のしｌ＼ルがｖＤＤ、節点１５のレベルがＶ
Ｏ８＋Ｖ２になっているが、節点１３の方には］〜ラン
ラスタ１８を通してヒツト線ＢＬが接続されているので
、最終的に節点１３をｖＤＤに、節点１５をＶｓｓにそ
れぞれすることができる。
“Ｏ°′書き込みの場合にはヒツト線ＢしをＶｓｓレベ
ルに低下させ、これど同時かやや遅れたタイミングでラ
イト線ＷＲをＶｓｓに低下させる。これにより、節点１
３はＶｓｓに、また節点１５はトランジスタ１１のゲー
ト容量によるカップリングで引き下げられ、ＶＤＤレベ
ルにそれぞれ吉き込まれる。これにより、″゛０°′０
°′ストアデータ書き込みが行われる。
ルに低下させ、これど同時かやや遅れたタイミングでラ
イト線ＷＲをＶｓｓに低下させる。これにより、節点１
３はＶｓｓに、また節点１５はトランジスタ１１のゲー
ト容量によるカップリングで引き下げられ、ＶＤＤレベ
ルにそれぞれ吉き込まれる。これにより、″゛０°′０
°′ストアデータ書き込みが行われる。
第９図は上記第６図のセルの動作を、回路シミュレータ
５ＰＩＣＥを用いてシミュレーションした場合の詳細な
タイミングチャートである。ここては、始め節点１３で
°゛１′°のデータが記憶されている状態から５０ｎ３
．の時間が経過するまでの期間に０′°のデータが書き
込まれ、次の１００ｎＳ。
５ＰＩＣＥを用いてシミュレーションした場合の詳細な
タイミングチャートである。ここては、始め節点１３で
°゛１′°のデータが記憶されている状態から５０ｎ３
．の時間が経過するまでの期間に０′°のデータが書き
込まれ、次の１００ｎＳ。
までの期間に再ひ１″のデータが書き込まれている。各
遷き込み動作の前にはデータの読み出し動作が挿入され
ているが、ずへて正常動作していることがわかる。
遷き込み動作の前にはデータの読み出し動作が挿入され
ているが、ずへて正常動作していることがわかる。
第１０図は上記第６図のように構成されているセルを行
方向および列方向に配列した際の一部分の回路図であり
、第１１図はこの回路を実際に集積化した場合のパター
ン平面図である。ここでは４個のメモリセル〜４ｉｋ、
Ｍｉ Ｉ、Ｍｊｋ、Ｍｊ Ｉが示されている。これら各
セルＭにおいて各トランジスタ １１１． １２１．
１３１． １４１は前記第６図中のトランジスタ１１に
対応し、各トランジスタ １１２゜１２１、 １３２．
１４２は同じく１〜ランジスタ１２に対応し、各１〜
ランジスタ １１３． １２３． １３３． １４３は
同じくトランジスタ１８に対応している。また節点Ｍ１
は前記節点１３に、節点Ｍ２は前記節点１５にそれぞれ
対応している。
方向および列方向に配列した際の一部分の回路図であり
、第１１図はこの回路を実際に集積化した場合のパター
ン平面図である。ここでは４個のメモリセル〜４ｉｋ、
Ｍｉ Ｉ、Ｍｊｋ、Ｍｊ Ｉが示されている。これら各
セルＭにおいて各トランジスタ １１１． １２１．
１３１． １４１は前記第６図中のトランジスタ１１に
対応し、各トランジスタ １１２゜１２１、 １３２．
１４２は同じく１〜ランジスタ１２に対応し、各１〜
ランジスタ １１３． １２３． １３３． １４３は
同じくトランジスタ１８に対応している。また節点Ｍ１
は前記節点１３に、節点Ｍ２は前記節点１５にそれぞれ
対応している。
第１１図において、２００は上記トランジスタ １１１
および１２１の共通ソース領域どなるＮ型不純物を含む
拡散領域、２０１は上記トランジスタ １１１および上
記トランジスタ １１３の共通ドレイン領域となるＮ型
不純物を含む拡散領域、２０２は上記ｉ・ランジスタ
１１２のドレイン領域どなるＮ型不純物を含む拡散領域
、２０３は上記トランジスタ １ｊ２のソース領域とな
るＮ型不純物を含む拡散領域、２０４は上記トランジス
タ １１３のソース領域となるＮ型不純物を含む拡散領
域、２０５は上記トランジスタ１２１および上記トラン
ジスタ １２３の共通ドレイン領域となるＮ型不純物を
含む拡散領域、２０６は上記トランジスタ １２２のド
レイン領域となるＮ型不純物を含む拡散領域、２０７は
上記１ヘランジスタ１２２のソース領域となるＮ型不純
物を含む拡散領域、２０８は上記トランジスタ １２３
のソース領域となるＮ型不純物を含む拡散領域、３００
は上記トランジスタ １３１および１４１の共通ソース
領域となるＮ型不純物を含む拡散領域、３０１は上記ト
ランジスタ １３１および上記トランジスタ １３３の
共通！・しイン領域となるＮ型不純物をＳむ拡散領域、
３０２は上記トランジスタ １３２のドレイン領域とな
るＮ型不純物を含む拡散領域、３０３は上記トランジス
タ １３２のソース領域となるＮ型不純物を含む拡散領
域、３０４は上記トランジスタ １３３のソース領域と
なるＮ型不純物を含む拡散領域、３０５は上記トランジ
スタ １４１および上記トランジスタ １４３の共通ド
レイン領域どなるＮ型不純物を含む拡散領域、３０６は
上記トランジスタ １４２のドレイン領域となるＮ型不
純物を含む拡散領域、３０７は上記トランジスタ １４
２のソース領域となるＮ型不純物を含む拡散領域、３０
８は上記トランジスタ １４３のソース領域となるＮ型
不純物を含む拡散領域、４０１は上記トランジスタ １
１１のゲート配線となる多結晶シリコン層、４０２は上
記１〜ランジスタ １１２のグー１〜配線となる多結晶
シリコン層、４０３は上記トランジスタ １２１のゲー
ト配線となる多結晶シリコン層、４０４は上記トランジ
スタ １２２のグー１〜配線となる多結晶シリコン層、
４０５は上記トランジスタ １１３と１２３のゲート配
線および前記ワード線ＷＬｉとなる多結晶シリコン層、
４０６は上記トランジスタ１３１のゲート配線となる多
結晶シリコン層、４０７は上記トランジスタ １３２の
グーミル配線となる多結晶シリコン層、４０８は上記ト
ランジスタ １４１のゲート配線となる多結晶シリコン
層、４０９は上記トランジスタ １４２のゲート配線と
なる多結晶シリコン層、４１０は上記トランジスタ １
３３と １４３のゲート配線および前記ワード線ＷＬｊ
となる多結晶シリコン層、５１１． ５１２． ５１３
は、図示しない例えばアルミニュームなどで構成される
前記ライト線ＷＲ１に上記各拡散領域２００． ２０３
． ２０７を接続するコンタクト部、５１４． ５１５
． ５１６は、図示しない例えばアルミニュームなどで
構成される前記ライト線ＷＲｊに上記各拡散領域３００
． ３０３゜３０７を接続するコンタクト部、５１７．
５１８．５１９ 。
および１２１の共通ソース領域どなるＮ型不純物を含む
拡散領域、２０１は上記トランジスタ １１１および上
記トランジスタ １１３の共通ドレイン領域となるＮ型
不純物を含む拡散領域、２０２は上記ｉ・ランジスタ
１１２のドレイン領域どなるＮ型不純物を含む拡散領域
、２０３は上記トランジスタ １ｊ２のソース領域とな
るＮ型不純物を含む拡散領域、２０４は上記トランジス
タ １１３のソース領域となるＮ型不純物を含む拡散領
域、２０５は上記トランジスタ１２１および上記トラン
ジスタ １２３の共通ドレイン領域となるＮ型不純物を
含む拡散領域、２０６は上記トランジスタ １２２のド
レイン領域となるＮ型不純物を含む拡散領域、２０７は
上記１ヘランジスタ１２２のソース領域となるＮ型不純
物を含む拡散領域、２０８は上記トランジスタ １２３
のソース領域となるＮ型不純物を含む拡散領域、３００
は上記トランジスタ １３１および１４１の共通ソース
領域となるＮ型不純物を含む拡散領域、３０１は上記ト
ランジスタ １３１および上記トランジスタ １３３の
共通！・しイン領域となるＮ型不純物をＳむ拡散領域、
３０２は上記トランジスタ １３２のドレイン領域とな
るＮ型不純物を含む拡散領域、３０３は上記トランジス
タ １３２のソース領域となるＮ型不純物を含む拡散領
域、３０４は上記トランジスタ １３３のソース領域と
なるＮ型不純物を含む拡散領域、３０５は上記トランジ
スタ １４１および上記トランジスタ １４３の共通ド
レイン領域どなるＮ型不純物を含む拡散領域、３０６は
上記トランジスタ １４２のドレイン領域となるＮ型不
純物を含む拡散領域、３０７は上記トランジスタ １４
２のソース領域となるＮ型不純物を含む拡散領域、３０
８は上記トランジスタ １４３のソース領域となるＮ型
不純物を含む拡散領域、４０１は上記トランジスタ １
１１のゲート配線となる多結晶シリコン層、４０２は上
記１〜ランジスタ １１２のグー１〜配線となる多結晶
シリコン層、４０３は上記トランジスタ １２１のゲー
ト配線となる多結晶シリコン層、４０４は上記トランジ
スタ １２２のグー１〜配線となる多結晶シリコン層、
４０５は上記トランジスタ １１３と１２３のゲート配
線および前記ワード線ＷＬｉとなる多結晶シリコン層、
４０６は上記トランジスタ１３１のゲート配線となる多
結晶シリコン層、４０７は上記トランジスタ １３２の
グーミル配線となる多結晶シリコン層、４０８は上記ト
ランジスタ １４１のゲート配線となる多結晶シリコン
層、４０９は上記トランジスタ １４２のゲート配線と
なる多結晶シリコン層、４１０は上記トランジスタ １
３３と １４３のゲート配線および前記ワード線ＷＬｊ
となる多結晶シリコン層、５１１． ５１２． ５１３
は、図示しない例えばアルミニュームなどで構成される
前記ライト線ＷＲ１に上記各拡散領域２００． ２０３
． ２０７を接続するコンタクト部、５１４． ５１５
． ５１６は、図示しない例えばアルミニュームなどで
構成される前記ライト線ＷＲｊに上記各拡散領域３００
． ３０３゜３０７を接続するコンタクト部、５１７．
５１８．５１９ 。
５２０は、上記各拡散領１ｉ１ｉ ２０４． ３０４．
２０８． ３０８を図示しない例えばアルミニューム
などで構成される前記ビット線ＢＬに接続するコンタク
１〜部である。なお、第１１図において前記負荷抵抗の
表示は省略した。
２０８． ３０８を図示しない例えばアルミニューム
などで構成される前記ビット線ＢＬに接続するコンタク
１〜部である。なお、第１１図において前記負荷抵抗の
表示は省略した。
［背景技術の問題点］
ところで第１１図において、パターンの中央部には２つ
のコンタクト部５１１． ５１４が独立して設（プられ
ている。これは、この２つのコンタクト部５１１、 ５
１４を１つのまとめてしまうと、ライト線ＷＲ１どＷＲ
ｊどが同電位になってしまい、第１０図の回路が実現さ
れないからである。このため、前記第６図のセルを用い
て集積化されるメモリでは、パターン中央に２個のコン
タ９１〜部を設ける必要があるので、その分だけ占有面
積が大きくなり、」分に高集積化が達成されないという
欠点がある。
のコンタクト部５１１． ５１４が独立して設（プられ
ている。これは、この２つのコンタクト部５１１、 ５
１４を１つのまとめてしまうと、ライト線ＷＲ１どＷＲ
ｊどが同電位になってしまい、第１０図の回路が実現さ
れないからである。このため、前記第６図のセルを用い
て集積化されるメモリでは、パターン中央に２個のコン
タ９１〜部を設ける必要があるので、その分だけ占有面
積が大きくなり、」分に高集積化が達成されないという
欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は高集積化が実現できる半導体記憶装置
を提供することにある。
あり、その目的は高集積化が実現できる半導体記憶装置
を提供することにある。
［光明の置型］
−Ｆ記目的を達成するためこの発明にあっては、１個の
′１１１：リレルを、ソースが低電位のの電源電圧印加
点に接続される第１のＭＯ８ｔ−ランジスタと、情報書
き込み詩にパルス的に駆動されるライト線と、ソースが
上記ライト線に接続される第２のＭ ＯＳ ｌ−ランジ
スタと、上記第１のｌｖｌ ＯＳ ｌ−ランジスタのド
レインと上記第２のＭ ＯＳ ｌ−ランシスタのゲート
が接続される第１の節点と、上記第２のＭＯ，Ｓトラン
ジスタのドレインと上記第１のＭＯ８ｌ−ランジスタの
ゲートが接続される第２の節点と、上記第１の節点およ
び高電位の電源電圧印加点との間に挿入される第１の負
荷素子と、上 −記憶２の節点および上記高電位の電源
電圧印加点との間に挿入される第２の負荷素子と、上記
第１の節点にドレインが接続される第３のＭ ＯＳ ｌ
〜ランジスタと、上記第３のＭＯＳトランジスタのゲー
トが接続されるワード線ど、上記第３のＭＯＳトランジ
スタのソースが接続されるピッ１〜線とで構成すること
により、メモリセルを？！２数個集積化する際に１個当
りのパターン面積を従来よりも縮小化している。
′１１１：リレルを、ソースが低電位のの電源電圧印加
点に接続される第１のＭＯ８ｔ−ランジスタと、情報書
き込み詩にパルス的に駆動されるライト線と、ソースが
上記ライト線に接続される第２のＭ ＯＳ ｌ−ランジ
スタと、上記第１のｌｖｌ ＯＳ ｌ−ランジスタのド
レインと上記第２のＭ ＯＳ ｌ−ランシスタのゲート
が接続される第１の節点と、上記第２のＭＯ，Ｓトラン
ジスタのドレインと上記第１のＭＯ８ｌ−ランジスタの
ゲートが接続される第２の節点と、上記第１の節点およ
び高電位の電源電圧印加点との間に挿入される第１の負
荷素子と、上 −記憶２の節点および上記高電位の電源
電圧印加点との間に挿入される第２の負荷素子と、上記
第１の節点にドレインが接続される第３のＭ ＯＳ ｌ
〜ランジスタと、上記第３のＭＯＳトランジスタのゲー
トが接続されるワード線ど、上記第３のＭＯＳトランジ
スタのソースが接続されるピッ１〜線とで構成すること
により、メモリセルを？！２数個集積化する際に１個当
りのパターン面積を従来よりも縮小化している。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置の１個のメモリ
セルのみの構成を示す回路図である。この実施例のメモ
リセルが前記第６図のものと異なるところは、Ｍ ＯＳ
ｌ−ランジスタ１１の１４レインを前記ライ１−線Ｗ
Ｒに接続する代わりに、Ｖｓｓ電圧印加点に接続する
ようにしたものである。
セルのみの構成を示す回路図である。この実施例のメモ
リセルが前記第６図のものと異なるところは、Ｍ ＯＳ
ｌ−ランジスタ１１の１４レインを前記ライ１−線Ｗ
Ｒに接続する代わりに、Ｖｓｓ電圧印加点に接続する
ようにしたものである。
このメモリセルにおける動作は、トランジスタ１１の１
−レインかライｌ−ＩＩ Ｗ Ｒの代わりにＶｓｓ電圧
印加点に接続されていることのみが違うだけであるので
、前記第６図の場合とほぼ同様である。
−レインかライｌ−ＩＩ Ｗ Ｒの代わりにＶｓｓ電圧
印加点に接続されていることのみが違うだけであるので
、前記第６図の場合とほぼ同様である。
すなわち、データ読み出し時の場合、“１°゛読み出し
く“１゛°リ−１・）では、節点１３はＶ Ｄ ｏ ｓ
節点１５はＶｓｓなのでワードＩ！ＷＬが゛１゛°レベ
ルすなわちＶｐｔ）４Ｖ１になってトランジスタ１８が
オンしても、じツ１〜線Ｂ 、ＬはそのままＶＤＤのレ
ベルを保つ。他方、０°′読み出しく“０″リード）の
とき、ワード線ＷＬが゛°１′°レベルになってトラン
ジスタ１８がオンすると、ビット線ＢＬからトランジス
タｉａ、 ｉｌを通してＶｓｓに電流が流れ、ビット線
ＢＬのレベルはＶｓｓに向かって落ちていく。従って、
節点１３のレベルは最高ｖＯまで浮く。ここで節点１５
のＶＤＤレベルを下げないために、Ｖ口は、 ＶＤ ＜ＶＴ ・・・ ２ を満たすことが望ましい。これはトランジスタ１８゜１
１のコンダクタンス比を適当に選ぶことによって実現さ
れる。
く“１゛°リ−１・）では、節点１３はＶ Ｄ ｏ ｓ
節点１５はＶｓｓなのでワードＩ！ＷＬが゛１゛°レベ
ルすなわちＶｐｔ）４Ｖ１になってトランジスタ１８が
オンしても、じツ１〜線Ｂ 、ＬはそのままＶＤＤのレ
ベルを保つ。他方、０°′読み出しく“０″リード）の
とき、ワード線ＷＬが゛°１′°レベルになってトラン
ジスタ１８がオンすると、ビット線ＢＬからトランジス
タｉａ、 ｉｌを通してＶｓｓに電流が流れ、ビット線
ＢＬのレベルはＶｓｓに向かって落ちていく。従って、
節点１３のレベルは最高ｖＯまで浮く。ここで節点１５
のＶＤＤレベルを下げないために、Ｖ口は、 ＶＤ ＜ＶＴ ・・・ ２ を満たすことが望ましい。これはトランジスタ１８゜１
１のコンダクタンス比を適当に選ぶことによって実現さ
れる。
データ書き込み時、まずもともと“１°′が記憶されて
いる場合（“１゛ストア）、ライ１−線Ｗ ＲがＶＤＤ
になると、もともとＶＤＤだった節点１３はトランジス
タ１２のグー１−容量によりカップリングでＶＤＤ十Ｖ
２なるレベルになる。この時、同時に節点１５はｖＤＤ
にチャージアンプぐれる。次にワード線ＷＬが■ＤＤ＋
Ｖ１なる゛１°゛レヘルになる。これにより、トランジ
スタ１８がオンし、節点１３はＶＤＤレベルになる。次
に書き込むべきデータに従ってビット線ＢＬをＶＤＤの
まま保つか、もしくはＶｓｓに低下させる。これとほぼ
同じかやや遅れたタイミングでライト線＼ＶＲをＶＳＳ
に戻す。” １ ”書き込み（“１゛°ライト）のとき
はトランジスタ１８がオンしていることにより節点１３
がＶＤＤに、節点１５がＶｓｓにそれぞれ設定され、”
ｏ ”古き込み（パ０°′ライト）のときはビット線
ＢＬがＶｓｓに低下することにより節点１３はＶｓｓに
、節点１５はトランジスタ１１のゲート容量のカップリ
ングによってＶＤＤ−Ｖ３なるレベルにそれぞれ設定さ
れる。これは時間が経過すれば抵抗１Ｇを通じてＶＤＤ
レベルになる。これで書き込みが終了する。
いる場合（“１゛ストア）、ライ１−線Ｗ ＲがＶＤＤ
になると、もともとＶＤＤだった節点１３はトランジス
タ１２のグー１−容量によりカップリングでＶＤＤ十Ｖ
２なるレベルになる。この時、同時に節点１５はｖＤＤ
にチャージアンプぐれる。次にワード線ＷＬが■ＤＤ＋
Ｖ１なる゛１°゛レヘルになる。これにより、トランジ
スタ１８がオンし、節点１３はＶＤＤレベルになる。次
に書き込むべきデータに従ってビット線ＢＬをＶＤＤの
まま保つか、もしくはＶｓｓに低下させる。これとほぼ
同じかやや遅れたタイミングでライト線＼ＶＲをＶＳＳ
に戻す。” １ ”書き込み（“１゛°ライト）のとき
はトランジスタ１８がオンしていることにより節点１３
がＶＤＤに、節点１５がＶｓｓにそれぞれ設定され、”
ｏ ”古き込み（パ０°′ライト）のときはビット線
ＢＬがＶｓｓに低下することにより節点１３はＶｓｓに
、節点１５はトランジスタ１１のゲート容量のカップリ
ングによってＶＤＤ−Ｖ３なるレベルにそれぞれ設定さ
れる。これは時間が経過すれば抵抗１Ｇを通じてＶＤＤ
レベルになる。これで書き込みが終了する。
〆
他方、もともと１１０１１が記憶されている場合（”
Ｏ”ストア）の動作は次の通りである。１゛。
Ｏ”ストア）の動作は次の通りである。１゛。
ス１−アの時と同様、ライト線Ｗ Ｒｈ＜ Ｖ ｏ ｏ
になることにより、節点１５は■ＤＤレベルになる。こ
の後、ワード線ＷしがＶＤＤ＋Ｖ１になり、トランジス
タ１８がオンする。この後、” １ ”書き込みの場合
にはヒツト１．ＢＬをＶＤＤのままでライト線Ｗ Ｒを
Ｖｓｓに低下させ、節点１３をＶＤＤに、節点１５をＶ
ｓｓにそれぞれ設定する。ライト線ＷＲのレベルが低下
する前は節点１３のレベルがＶＤＤ％節点１５のレベル
がＶＳ８＋Ｖ２になっているが、節点１３の方にはトラ
ンジスタ１８を通してピッ１へ線ＢＬが接続されている
ので、最終的に節点１３をＶＤＤに、節点１５をＶｓｓ
にそれぞれすることかできる。
になることにより、節点１５は■ＤＤレベルになる。こ
の後、ワード線ＷしがＶＤＤ＋Ｖ１になり、トランジス
タ１８がオンする。この後、” １ ”書き込みの場合
にはヒツト１．ＢＬをＶＤＤのままでライト線Ｗ Ｒを
Ｖｓｓに低下させ、節点１３をＶＤＤに、節点１５をＶ
ｓｓにそれぞれ設定する。ライト線ＷＲのレベルが低下
する前は節点１３のレベルがＶＤＤ％節点１５のレベル
がＶＳ８＋Ｖ２になっているが、節点１３の方にはトラ
ンジスタ１８を通してピッ１へ線ＢＬが接続されている
ので、最終的に節点１３をＶＤＤに、節点１５をＶｓｓ
にそれぞれすることかできる。
“Ｏ゛′書き込みの場合にはビット線ＢＬをＶｓｓレベ
ルに低下させ、これと同時かやや遅れたタイミングでラ
イト線ＷＲをＶｓｓに低下させる。これにより、節点１
３はＶｓｓに、また節点１５はトランジスタ１１のゲー
ト容量によるカップリングで引き下げられ、ＶＤＤレベ
ルにそれぞれ書き込まれる。これにより、１１０１１ス
トアの場合のデータ書き込みが行われる。このように、
この実施例のメモリセルは前記第６図のものと同様に動
作する。
ルに低下させ、これと同時かやや遅れたタイミングでラ
イト線ＷＲをＶｓｓに低下させる。これにより、節点１
３はＶｓｓに、また節点１５はトランジスタ１１のゲー
ト容量によるカップリングで引き下げられ、ＶＤＤレベ
ルにそれぞれ書き込まれる。これにより、１１０１１ス
トアの場合のデータ書き込みが行われる。このように、
この実施例のメモリセルは前記第６図のものと同様に動
作する。
しかもこの実施例のメモリセルでは、トランジスタ１１
のドレインをＶｓｓに接続しているので、節点１５とラ
イト線ＷＲと−の間のカップリングキャパシタンスを第
６図のものよりも小さくすることができ、これによりラ
イト線ＷＲの電位が変動した時に節点１５が受ける影響
を少なくでき、従って安定な動作を実現することができ
る。
のドレインをＶｓｓに接続しているので、節点１５とラ
イト線ＷＲと−の間のカップリングキャパシタンスを第
６図のものよりも小さくすることができ、これによりラ
イト線ＷＲの電位が変動した時に節点１５が受ける影響
を少なくでき、従って安定な動作を実現することができ
る。
第２図は上記第１図のセルの動作を、回路シミュレータ
５ＰＩＣＥを用いてシミュレーションした場合の詳細な
タイミングチャートである。このタイミングチャートは
箭記第９図のものとＣＨま同じであり、このことはこの
メモリセルが正常（こデータの書き込みおよび読み出し
動作を行なつ、てし）ることを示している。
５ＰＩＣＥを用いてシミュレーションした場合の詳細な
タイミングチャートである。このタイミングチャートは
箭記第９図のものとＣＨま同じであり、このことはこの
メモリセルが正常（こデータの書き込みおよび読み出し
動作を行なつ、てし）ることを示している。
第３図は上記第１図のように構成されて（Ｘるセルを行
方向および列方向に配列した際の一部分の回路図であり
、第４図はこの回路を実際に集積化した場合のパターン
平面図である。ここでは前記第１０図、第１１図と同様
に４個のメモリセルＭｉｋ、Ｍｉｌ、Ｍｊｋ、Ｍｊｌの
みが示されている。なお、第１１図では前記負荷抵抗の
表示が省略されている。各セルＭにおいて各トランジス
タ １１１゜１２１、 １３１．、 １４１は前記第１
図中のトランジスタ１１に対応し、各トランジスタ １
１２． １２１． １３２゜１４２は同じく１〜ランジ
スタ１２に対応し、各トランジスタ １１３． １２３
． １３３． １４３は同しくトランジスタ１８に対応
している。また節点〜１１は前記節点１３に、節点Ｍ２
は前記節点１５にそれぞれ対応している。また第４図に
おいて前記第１１図と対応する箇所には同一符号を付し
て説明を行なう。この第４図のものが前記第１１図と異
なっているところは、トランジスタ １１１． １２１
． １３１． １４１の１〜レイン領域となる前記拡散
領域２００と３００が１つの拡散領域６００にまとめら
れている点である。そしてこの拡散領１６００は、例え
ばアルミニュームなとで構成されているＶｓｓの供給線
（図示せず）に対し、１つのコンタクト部６０１を介し
て接続されている。
方向および列方向に配列した際の一部分の回路図であり
、第４図はこの回路を実際に集積化した場合のパターン
平面図である。ここでは前記第１０図、第１１図と同様
に４個のメモリセルＭｉｋ、Ｍｉｌ、Ｍｊｋ、Ｍｊｌの
みが示されている。なお、第１１図では前記負荷抵抗の
表示が省略されている。各セルＭにおいて各トランジス
タ １１１゜１２１、 １３１．、 １４１は前記第１
図中のトランジスタ１１に対応し、各トランジスタ １
１２． １２１． １３２゜１４２は同じく１〜ランジ
スタ１２に対応し、各トランジスタ １１３． １２３
． １３３． １４３は同しくトランジスタ１８に対応
している。また節点〜１１は前記節点１３に、節点Ｍ２
は前記節点１５にそれぞれ対応している。また第４図に
おいて前記第１１図と対応する箇所には同一符号を付し
て説明を行なう。この第４図のものが前記第１１図と異
なっているところは、トランジスタ １１１． １２１
． １３１． １４１の１〜レイン領域となる前記拡散
領域２００と３００が１つの拡散領域６００にまとめら
れている点である。そしてこの拡散領１６００は、例え
ばアルミニュームなとで構成されているＶｓｓの供給線
（図示せず）に対し、１つのコンタクト部６０１を介し
て接続されている。
上記第４図のパターン平面図と前記第１１図のものとを
比較すると、第４図の方がＶ Ｓ９供給線を上下のセル
で共用できるので、パターン的に１セル当りの占有面積
を小さなものにできる。しｈ）も、Ｖｓｓ供給線が各セ
ル付近を通っているので、Ｍ ′板にこのＶｓｅ電
圧を落とすことができ、これにより基板が電気的に安定
化されて、安定したメモリの動作が得られる。
比較すると、第４図の方がＶ Ｓ９供給線を上下のセル
で共用できるので、パターン的に１セル当りの占有面積
を小さなものにできる。しｈ）も、Ｖｓｓ供給線が各セ
ル付近を通っているので、Ｍ ′板にこのＶｓｅ電
圧を落とすことができ、これにより基板が電気的に安定
化されて、安定したメモリの動作が得られる。
また複数個のメモリセルを配列してメモリを構成する際
に、第３図のようにメモリセルＭ内のトランジスタ１８
のゲートを同一行に配列されているもの毎に対応するワ
ードｉＷＬに共通に接続し、メモリセルＭ内のトランジ
スタ１２のソースを同一行に配列されているもの毎に対
応するライ１〜線ＷＲに共通に接続し、さらにメモリセ
ルＭ内のトランジスタ１８のドレインを同一列に配列さ
れて（するもの毎に対応するビット線ＢＬに共通に接続
することによって （ただしメモリセルＭの配列方向は
、図中横方向を行方向、縦方向を列方向としている）、
非選択のメモリセルＭの記憶データ破壊を防止すること
かできる。これは、第３図回路を、メモリセルＭ内のト
ランジスタ１２のソースを同一列に配列されている乙の
毎に対応するライト線ＷＲに共通接続Ｊ−るように変え
た場合、例えばメモリセルＮ１ ｉ ｋにデータ書き込
みを行なう際にワード線ＷＬ１を前記のようにＭＤＩ）
トＶ１のレベルに設定するものであるが、メモリセル〜
Ｉｉｋ、Ｍｊｋが接続され、縦方向に走るライ１〜線Ｗ
Ｒもライトパルス信号を印加してＶＤＤレベルにしな
（Ｊればならない。このようなことが連続して起こった
り、ライトパルス信号のパルス幅がかなり大きい場合に
は、上記３”ｌＡ択されたメモリセルＭ ｉ ｋと同一
列に配列、非選択状態の他のメモリセルてはトランジス
タ１１．１２のソースに、等動的にＶｓｓレベルの電圧
が長期間印加されない事態か発生する。するとメモリセ
ルの記憶データか破壊されてしまう。ところが、第３図
のように、同一列に配列されているメモリセル毎にライ
ト線及びワード線それぞれを共通接続することにより、
非選択状態の各メモリセルには、それぞれ対応するライ
ト線からＶｓｓレヘレベ印加てきるので、これら非選択
状態のメモリセルにおいてデータが破壊される恐れがな
くなる。
に、第３図のようにメモリセルＭ内のトランジスタ１８
のゲートを同一行に配列されているもの毎に対応するワ
ードｉＷＬに共通に接続し、メモリセルＭ内のトランジ
スタ１２のソースを同一行に配列されているもの毎に対
応するライ１〜線ＷＲに共通に接続し、さらにメモリセ
ルＭ内のトランジスタ１８のドレインを同一列に配列さ
れて（するもの毎に対応するビット線ＢＬに共通に接続
することによって （ただしメモリセルＭの配列方向は
、図中横方向を行方向、縦方向を列方向としている）、
非選択のメモリセルＭの記憶データ破壊を防止すること
かできる。これは、第３図回路を、メモリセルＭ内のト
ランジスタ１２のソースを同一列に配列されている乙の
毎に対応するライト線ＷＲに共通接続Ｊ−るように変え
た場合、例えばメモリセルＮ１ ｉ ｋにデータ書き込
みを行なう際にワード線ＷＬ１を前記のようにＭＤＩ）
トＶ１のレベルに設定するものであるが、メモリセル〜
Ｉｉｋ、Ｍｊｋが接続され、縦方向に走るライ１〜線Ｗ
Ｒもライトパルス信号を印加してＶＤＤレベルにしな
（Ｊればならない。このようなことが連続して起こった
り、ライトパルス信号のパルス幅がかなり大きい場合に
は、上記３”ｌＡ択されたメモリセルＭ ｉ ｋと同一
列に配列、非選択状態の他のメモリセルてはトランジス
タ１１．１２のソースに、等動的にＶｓｓレベルの電圧
が長期間印加されない事態か発生する。するとメモリセ
ルの記憶データか破壊されてしまう。ところが、第３図
のように、同一列に配列されているメモリセル毎にライ
ト線及びワード線それぞれを共通接続することにより、
非選択状態の各メモリセルには、それぞれ対応するライ
ト線からＶｓｓレヘレベ印加てきるので、これら非選択
状態のメモリセルにおいてデータが破壊される恐れがな
くなる。
なお、この発明は上記の一実施例に限定されるものでは
なく、種々の変形が可能であることはいうまでもない。
なく、種々の変形が可能であることはいうまでもない。
例えば、上記実施例では各メモリセルを３個のＭＯＳ
ｌ−ランジス゛りで構成する場合について説明したが、
これは例えば第５図に示すように前記負荷抵抗１４．１
６の代わりにノーマリ−オン型のＭ ＯＳ ｌ−ランジ
スタ２４．２６を用いるような構成にしてもよい。ただ
しこの場合には１セル当りのトランジスタの数が増加す
るので第１図の場合よりは集積度が低下する。また上記
負荷抵抗１４、１６の代りりにＰヂャネルのＭＯ８ｉ−
ランジスタを用いた５トランジスタ構成のセルも使用可
能である。
ｌ−ランジス゛りで構成する場合について説明したが、
これは例えば第５図に示すように前記負荷抵抗１４．１
６の代わりにノーマリ−オン型のＭ ＯＳ ｌ−ランジ
スタ２４．２６を用いるような構成にしてもよい。ただ
しこの場合には１セル当りのトランジスタの数が増加す
るので第１図の場合よりは集積度が低下する。また上記
負荷抵抗１４、１６の代りりにＰヂャネルのＭＯ８ｉ−
ランジスタを用いた５トランジスタ構成のセルも使用可
能である。
また、上記実施例のメモリの動作波形については第７図
および第８図と同様であるが、ライ１〜パルス信号の時
間的位置とワード線の信号の関係等はこのままでなくと
もよい。
および第８図と同様であるが、ライ１〜パルス信号の時
間的位置とワード線の信号の関係等はこのままでなくと
もよい。
［発明の効果１
以上説明したようにこの発明によれば、高集積化が実現
できる半導体記憶装置を提供することができる。
できる半導体記憶装置を提供することができる。
第１図はこの発明の一実施例に係る半導体記憶装置の１
つのメモリセルの構成を示す回路図、第２図は上記メモ
リセルの訂細な動作を示すタイミングチ１−１〜、鷹ｆ
博１１月列二辞声紫仁戸井関を碕購 ｉ図第
３図は上記第１図のメモリセルを複数個用いて構成され
るメモリの回路図、第４図は第３図回路を集積化した場
合のパターン平面図、第５図はこの発明の変形例による
メ゛モリセルの構成を示す回路図、第６図は３トランジ
スタ構成のスタティック型メモリセルの回路図、第７図
および第８図はそれぞれ上記第６図のメモリセルの動作
を示すタイミングチャート、第９図は上記第６図のメモ
リセルの詳細な動作を示すタイ（Ｏ ミングヂャート、第付図は上記第６図のメモリセルを複
数個用いて構成されるメモリの回路図、第１１図は第１
０図回路のパターン平面図である。 １１、１２．１８・・・ＭＯＳトランジスタ、１４．１
６・・・抵抗、１７・・・双安定回路、ＷＬ・・・ワー
ド線、ＢＬ・・・ピッ１〜線、ＷＲ・・・ライ１〜線、
Ｍ・・・メモリセル。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第２図 第４図 ＢＬｋＢＬβ 第５図 第６１°４ ｓ７図 第８０ 第９図 計１
つのメモリセルの構成を示す回路図、第２図は上記メモ
リセルの訂細な動作を示すタイミングチ１−１〜、鷹ｆ
博１１月列二辞声紫仁戸井関を碕購 ｉ図第
３図は上記第１図のメモリセルを複数個用いて構成され
るメモリの回路図、第４図は第３図回路を集積化した場
合のパターン平面図、第５図はこの発明の変形例による
メ゛モリセルの構成を示す回路図、第６図は３トランジ
スタ構成のスタティック型メモリセルの回路図、第７図
および第８図はそれぞれ上記第６図のメモリセルの動作
を示すタイミングチャート、第９図は上記第６図のメモ
リセルの詳細な動作を示すタイ（Ｏ ミングヂャート、第付図は上記第６図のメモリセルを複
数個用いて構成されるメモリの回路図、第１１図は第１
０図回路のパターン平面図である。 １１、１２．１８・・・ＭＯＳトランジスタ、１４．１
６・・・抵抗、１７・・・双安定回路、ＷＬ・・・ワー
ド線、ＢＬ・・・ピッ１〜線、ＷＲ・・・ライ１〜線、
Ｍ・・・メモリセル。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第２図 第４図 ＢＬｋＢＬβ 第５図 第６１°４ ｓ７図 第８０ 第９図 計１
Claims (2)
- （１）ソースが第１の電源電圧印加点に接続される第１
のトランジスタと、情報書き込み時にパルス的に駆動さ
れる情報書き込み制御線と、ソースが上記情報書き込み
制御線に接続される第２のトランジスタと、上記第１の
トランジスタのドレインと上記第２のトランジスタのゲ
ートが接続される第１の節点と、上記第２のトランジス
タのドレインと上記第１のトランジスタのゲートが接続
される第２の節点と、上記第１の節点および第２の電源
電圧印加点との間に挿入される第１の負荷素子と、上記
第２の節点および上記第２の電源電圧印加点との間に挿
入される第２の負荷素子と、上記第１の節点にドレイン
が接続される第３のトランジスタと、上記第３のトラン
ジスタのゲートが接続されるワード線と、上記第３のト
ランジスタのソースが接続されるビット線とを具備した
ことを特徴とする半導体記憶装置。 - （２）ソースが第１の電源電圧印加点に接続される第１
のトランジスタと、情報前き込み時にパルス的に駆動さ
れる情報書き込み制御線と、ソースが上記情報書き込み
制御線に接続される第２のトランジスタと、上記第１の
トランジスタのドレインと上記第２のトランジスタのゲ
ートが接続される第１の節点と、上記第２のトランジス
タのドレインと上記第１のトランジスタのゲートが接続
される第２の節点と、上記第１の節点および第２の電源
電圧印加点との間に挿入される第１の負荷素子と、上記
第２の節点および上記第２の電源電圧印加点との間に挿
入される第２の負荷素子と、上記第１の節点にドレイン
が接続される第３のトランジスタと、上記第３のトラン
ジスタのゲートが接続されるワード線と、上記第３のト
ランジスタのソースが接続されるビット線とからなるメ
モリセルを行方向および列方向に配列し、同一行に配列
された上記メモリセルの第３のトランジスタのゲートを
複数のワード線のうち対応するものに共通接続し、同一
列に配列された上記メモリセルの第３のトランジスタの
ソースを複数のビット線のうち対応するものに共通接続
し、同一行に配列された上記メモリセルの第１のトラン
ジスタのソースを複数の情報書き込み制御線のうち対応
するものに共通接続するように構成したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917584A JPS6126997A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917584A JPS6126997A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126997A true JPS6126997A (ja) | 1986-02-06 |
Family
ID=15469435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14917584A Pending JPS6126997A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126997A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276652A (en) * | 1991-09-20 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory including a simplified memory cell circuit having a reduced power consumption |
| US5453950A (en) * | 1995-01-24 | 1995-09-26 | Cypress Semiconductor Corp. | Five transistor memory cell with shared power line |
| US5689471A (en) * | 1995-01-24 | 1997-11-18 | Cypress Semiconductor Corp. | Dummy cell for providing a reference voltage in a memory array |
| EP0920027A1 (en) * | 1997-11-28 | 1999-06-02 | STMicroelectronics S.r.l. | A low power RAM memory cell with a single bit line |
| WO2005041203A1 (ja) * | 2003-10-27 | 2005-05-06 | Nec Corporation | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720992A (en) * | 1980-07-14 | 1982-02-03 | Fujitsu Ltd | Storage device |
-
1984
- 1984-07-18 JP JP14917584A patent/JPS6126997A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720992A (en) * | 1980-07-14 | 1982-02-03 | Fujitsu Ltd | Storage device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276652A (en) * | 1991-09-20 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory including a simplified memory cell circuit having a reduced power consumption |
| US5453950A (en) * | 1995-01-24 | 1995-09-26 | Cypress Semiconductor Corp. | Five transistor memory cell with shared power line |
| US5689471A (en) * | 1995-01-24 | 1997-11-18 | Cypress Semiconductor Corp. | Dummy cell for providing a reference voltage in a memory array |
| EP0920027A1 (en) * | 1997-11-28 | 1999-06-02 | STMicroelectronics S.r.l. | A low power RAM memory cell with a single bit line |
| WO2005041203A1 (ja) * | 2003-10-27 | 2005-05-06 | Nec Corporation | 半導体記憶装置 |
| US7532536B2 (en) | 2003-10-27 | 2009-05-12 | Nec Corporation | Semiconductor memory device |
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