JPH0461438B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はスタテイツク型の半導体記憶装置に
係り、特にビツトラインの駆動方式を改良したも
のである。

［発明の技術的背景］ 従来、高速化をねらつたスタテイツク型の書込
み、読み出し半導体記憶装置（以下、Ｓ−RAM
と称する）の多くのものでは、データの読みだし
時にビツトラインの電圧振幅を減少させて高速読
み出しを実現するため、“０”レベル側のビツト
ラインの電圧をアース電圧（0V）とせず、ビツ
トラインの負荷素子、セルのトランスフアゲート
およびセル内の駆動トランジスタそれぞれをオン
状態にして、“０”レベル側ビツトラインの電圧
を電源電圧とアース電圧との中間電圧となるよう
に設定している。この場合、当然のことながら、
電源電圧印加点とアースとの間に直流貫通電流が
発生している。このようなセルの具体例としては
「1982 アイ・イー・イー・イー・インターナシ
ヨナル・ソリツド・ステート・サーキツツ・コン
フエレンス、ダイジエスト オブ テクニカル
ペーパーズ（1982 IEEE International Solid−
State Circuits Conference，DIGEST OF
TECHNICAL PAPERS）」の第256頁および第
257頁に記載されている「ア・ハイ・シーモスツ
ウ・8K×8b スタテイツク・ラムズ・オー ミ
ナト著（Ａ HI CMOS 8K×8b Static
RAMs O.Minato）」がよく知られており、その
メモリセル部分の回路図を第４図に示す。ここで
データは、駆動用のＮチヤネルMOSMOSトラン
ジスタ１１，１２それぞれおよび高抵抗の負荷抵
抗１３，１４それぞれからなるインバータの入出
力端間を交差結合して構成されたフリツプフロツ
プ１５で記憶されるようになつており、このフリ
ツプフロツプ１５と一対のビツトライン１６，１
７との間にはワードライン１８の信号でスイツチ
制御されるトランスフアゲート用のＮチヤネル
MOSトランジスタ１９，２０が接続されている。
そして上記一対のビツトライン１６，１７と電源
電圧V_DD印加点との間には、ゲートがV_DD印加点
に接続され、常時オン状態にされている負荷用の
ＮチヤネルMOSトランジストタ２１，２２が接
続されている。このようなメモリセルでは記憶デ
ータに応じて上記フリツプフロツプ１５を構成す
る二つのインバータのいずれか一方の出力端が
“１”レベルにされているので、ワードライン１
８が駆動されてこのメモリセルが選択されると、
例えば図中破線の矢印で示すような直流貫通電流
が発生する。

第５図は一般なＳ−RAMの全体の構成を示す
ブロツク図である。図示するように一般のＳ−
RAMではメモリセルが少なくとも二つのメモリ
セクシヨンに分割されており、この例では二つの
セクシヨン３０Ａおよび３０Ｂに分割されてい
る。この二つのメモリセクシヨン３０Ａおよび３
０Ｂではさまれるようにロウデコーダ３１と左側
のメモリセクシヨン３０Ａ用のワードライン駆動
ドライバ３２Ａおよび右側のメモリセクシヨン３
０Ｂ用のワードライン駆動ドライバ３２Ｂとが設
けられている。なお、第５図において、３３Ａ、
３３Ｂはカラムデコーダ、３４Ａ、３４Ｂは冗長
用メモリセル選択回路であり、３５Ａ，３５Ｂは
上記カラムデコーダ３３Ａ，３３Ｂ、もしくは冗
長用メモリセル選択回路３４Ａ，３４Ｂの出力に
応じて対応するメモリセクシヨン３０Ａ，３０Ｂ
内のビツトラインを選択してセンスアンプに接続
制御する複数のスイツチ用MOSトランジスタを
備えたスイツチ回路である。

このようにメモリセルが二つのメモリセクシヨ
ンに分割されているＳ−RAMでは、アクセス時
にいずれか一方のメモリセクシヨンが選択され、
その選択された方のメモリセクシヨン内のメモリ
セルが選択可能にされる。

［背景技術の問題点］ ところで、第５図のようなＳ−RAMにおい
て、例えばそれぞれのメモリセクシヨン３０Ａ，
３０Ｂが128カラム×256ロウで構成されているよ
うな場合、前記第４図のような直流貫通電流は選
択される一つのロウ内の128カラムで同時に発生
するので、非常に大きな電流が流れ、この結果、
従来のＳ−RAMでは消費電流が大きくなるとい
う欠点がある。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、動作時における直流貫
通電流の発生を低減せしめて消費電流の少ない半
導体記憶装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
トランスフアゲートを介してビツトラインに結合
されるメモリセルが複数のメモリセルセクシヨン
に分割され、選択されたメモリセルセクシヨン内
のメモリセルのみが選択可能にされるようなセク
シヨン選択制御が行われる半導体記憶装置におい
て、各メモリセルセクシヨン内の各ビツトライン
と電源電圧印加点との間に挿入され、対応するメ
モリセルセクシヨンが非選択状態にされている期
間では、対応するビツトラインをその期間中、充
電し、対応するメモリセルセクシヨンが選択状態
にされている期間ではそのセクシヨン内の選択セ
ルに対応するトランスフアゲートが導通制御され
る前の一定期間内にのみ、対応するビツトライン
を充電する負荷回路を設けるようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係る半導体記憶装置の全体
の構成を示すブロツク図である。４０…はそれぞ
れメモリセクシヨンである。各メモリセクシヨン
４０内では図中縦方向には図示しない複数のビツ
トラインが、横方向には図示しない複数のワード
ラインがそれぞれ配列されている。上記各一対の
メモリセクシヨン４０，４０間にはロウ方向アド
レスArに応じて、対応する両側のメモリセルセ
クシヨン４０内のワードラインを選択的に駆動す
るロウデコーダ／ワードライン駆動ドライバ４１
が設けられている。４２…はそれぞれのメモリセ
ルセクシヨン４０毎に設けられ、カラム方向アド
レスに応じて、対応するメモリセルセクシヨン４
０内のビツトラインを選択するカラムデコーダで
ある。また、４３はセクシヨンデコーダであり、
例えば何ビツトかのカラム方向アドレスAcに基
づいて上記ロウデコーダ／ワードライン駆動ドラ
イバ４１およびカラムデコーダ４２を選択的に動
作させて、一つのメモリセクシヨン４０内のメモ
リセルのみが選択できるようにするものである。
すなわち、セクシヨンデコーダ４３の出力に応じ
ていずれか一つのロウデコーダ／ワードライン駆
動ドライバ４１が動作可能にされ、このときのロ
ウデコーダ／ワードライン駆動ドライバ４１の出
力に応じて左右いずれか一方のメモリセクシヨン
４０内の一つのワードラインが選択駆動される。
さらに、このときのロウデコーダ／ワードライン
駆動ドライバ４１の出力に応じて、ワードライン
が選択駆動されているメモリセクシヨン４０内の
ビツトラインがカラムデコーダ４２で選択され、
この結果、選択されたメモリセルがビツトライン
を介して図示しないセンスアツプに結合され、そ
の後、データの読み出しもしくは書き込みが行わ
れる。

第２図は上記メモリセクシヨン４０内に設けら
れているメモリセル部分の具体的構成を示す回路
図である。１ビツトのデータは、電源電圧V_DD印
加点とアースとの間に高抵抗の負荷抵抗５１，５
２それぞれ、および駆動用のＮチヤネル
MOSMOSトランジスタ５３，５４それぞれを直
列に挿入して構成されたインバータの入出力端間
を交差結合してなるフリツプフロツプ５５で記憶
されるようになつており、このフリツプフロツプ
５５と一対のビツトライン５６，５７との間には
ワードライン５８の信号でスイツチ制御されるト
ランスフアゲート用のＮチヤネルMOSトランジ
スタ５９，６０が接続されている。そして上記一
方のビツトライン５６と電源電圧V_DD印加点との
間には負荷用の２個のＰチヤネルMOSトランジ
スタ６１，６２が並列に接続されており、この両
トランジスタ６１，６２はビツトライン５６に対
する負荷回路６３を構成している。さらに他方の
ビツトライン５７と電源電圧V_DD印加点との間に
は負荷用の２個のＰチヤネルMOSトランジスタ
６４，６５が並列に接続されており、この両トラ
ンジスタ６４，６５はビツトライン５７に対する
負荷回路６６を構成している。さらに上記一対の
ビツトライン５６，５７の相互間には、イコライ
ズ用のＰチヤネルMOSトランジスタ６７が挿入
されている。

上記トランジスタ６１と６４の各ゲートには、
上記セクシヨンデコーダ４３で発生される信号に
基づき、対応するメモリセクシヨン４０が非選択
状態の期間に“０”レベルに設定される制御信号
Ｓ１が供給されている。上記トランジスタ６２，
６５および６７の各ゲートには、上記セクシヨン
デコーダ４３で発生される信号に基づき、対応す
るメモリセクシヨン４０が選択状態の期間内に一
定期間のみ“０”レベルに設定されるような制御
信号Ｓ２が供給されている。なお、上記トランジ
スタ６２と６５の負荷能力すなわち電流供給能力
はトランジスタ６１と６４よりも大きくされてい
る。

次に上記のような構成のＳ−RAMの動作を、
第３図の波形図を用いて説明する。

まず入力アドレスAddが変化すると、これに応
動してセクシヨンデコーダ４３は一つのロウデコ
ーダ／ワードライン駆動ドライバ４１および一つ
のカラムデコーダを動作させて、一つのメモリセ
クシヨン４０を選択する。さらにセクシヨンデコ
ーダ４３からの出力信号に基づいて、選択メモリ
セクシヨン４０に対しては“１”レベルに設定さ
れた制御信号Ｓ１（第３図中実線で示している）
が供給され、残りの非選択メモリセクシヨン４０
に対しては“０”レベルに設定された制御信号Ｓ
１（第３図中破線で示している）が供給される。
このとき、選択メモリセクシヨン４０ではそれぞ
れのメモリセル部分において負荷用のトランジス
タ６１と６４がオフ状態にされ、残りの非選択メ
モリセクシヨン４０ではそれぞれのメモリセル部
分において負荷用のトランジスタ６１と６４がそ
れぞれオン状態にされる。このとき各ワードライ
ン５８は開かれていないので、すべてのメモリセ
ルについて前記のような直流貫通電流は発生しな
い。

上記制御信号Ｓ１のレベル設定に並行して、セ
クシヨンデコーダ４３からの出力信号に基づき、
選択メモリセクシヨン４０に対しては一定期間、
パルス状に“０”レベルに設定された制御信号Ｓ
２（第３図中実線で示している）が供給され、残
りの非選択メモリセクシヨン４０に対しては常時
“１”レベルに設定された制御信号Ｓ２（第３図
中破線で示している）が供給される。これによ
り、選択メモリセクシヨン４０ではそれぞれのメ
モリセル部分において負荷用のトランジスタ６２
と６５およびイコライズ用のトランジスタ６７が
信号Ｓ２が“０”レベルにされている期間だけオ
ン状態にされ、残りの非選択メモリセクシヨン４
０ではトランジスタ６２と６５および６７がそれ
ぞれオフ状態のままににされる。従つて、選択メ
モリセクシヨン４０についてのみ負荷用のトラン
ジスタ６２と６５およびイコライズ用のトランジ
スタ６７が信号Ｓ２が“０”レベルにされている
期間だけオン状態にされ、残りの非選択メモリセ
クシヨン４０ではトランジスタ６２と６５および
６７がそれぞれオフ状態のままににされる。そし
て、選択メモリセンシヨン４０内では、トランジ
スタ６２，６５それぞれを介して一対のビツトラ
イン５６，５７が電源電圧V_DDにプリチヤージさ
れ、かつ同時にトランジスタ６７を介して両ビツ
トライン５６，５７が同電位となるようにイコラ
イズされる。この様子を第３図のビツトラインの
電位BL（SS）、（SS）で示す。他方、各非選
択メモリセンシヨン４０内では、信号Ｓ１が
“０”レベルにされることにより、トランジスタ
６１，６４それぞれを介して一対のビツトライン
５６，５７が電源電圧V_DDに充電されるものであ
るが、トランジスタ６１，６４の負荷能力はトラ
ンジスタ６２，６５よりも低くされているので、
第３図に示すビツトラインの電位BL（NSS）、
（NSS）のうち“０”レベルにされている方の
“１”レベルへの傾斜は上記トランジスタ６２，
６５による電位BL（SS）、（SS）よりもなだ
らかなものとなる。

また、各非選択メモリセクシヨン４０内では、
信号Ｓ１によりトランジスタ６１，６４がオン状
態になることにより、非選択状態のメモリセルセ
クシヨン４０内の各ビツトライン５６，５７の電
位は予め電源電圧V_DDに向かつて上昇する。次に
この非選択状態のメモリセルセクシヨン４０が選
択され、データの読み出しが行われる際には、ト
ランジスタ６２，６５によつてビツトライン５
６，５７を充電する必要があるが、予め非選択状
態にされている期間にある程度充電が行われてい
るため、ビツトライン５６，５７の充電は短時間
で行うことができる。また、充電に必要な時間を
固定するならば、選択時にビツトライン５６，５
７の充電を行うトランジスタ６２，６５の電流駆
動能力をその分だけ小さくすることが可能にな
る。

上記プリチヤージとイコライズの終了後に選択
メモリセクシヨン４０内の一つのワードライン５
８が対応するロウデコーダ／ワードライン駆動ド
ライバ４１の出力によつて駆動される。この信号
を第３図のWLで示す。上記信号WLが“１”レ
ベルにされてメモリセル内のトランジスタ５９，
６０がオン状態にされると、フリツプフロツプ５
５内に記憶されているデータがトランジスタ５
９，６０それぞれを介して対応するビツトライン
５６，５７に読み出される。このとき、“０”レ
ベル信号が読み出される側のビツトラインでは、
負荷用のトランジスタ６１もしくは６４がオフ状
態にされており、プリチヤージ用のトランジスタ
６２もしくは６５もすでにオフ状態にされている
ので、“０”レベル信号が読み出されるビツトラ
インに関しては、このビツトラインの電位がトラ
ンスフアゲート用のトランジスタ５９もしくは６
０およびフリツプフロツプ５５内の駆動用トラン
ジスタ５３もしくは５４を直列に介してアースに
放電されるのみである。すなわち、従来のように
ワードライン５８を駆動している期間中にV_DDと
アースとの間で発生する貫通電流は、この実施例
の場合には信号Ｓ２が“０”レベルにされている
わずかな期間に発生するのみである。従つて、従
来よりも大幅に消費電流を削減することができ
る。

ところで、高速化を目的とした従来のＳ−
RAMの回路方式の主な特長は、データの読み出
し時にビツトライン間の電位差が、例えば電源電
圧V_DDを5Vとした場合に2V程度と小さくできる
ため、アドレスが変化してワードライン５８の選
択状態が切替わる際に再びビツトラインを電源電
圧V_DDにプルアツプするために必要な時間の短縮
化が計れること、もしくはイコライズに必要な時
間の短縮化が計れることにある。しかしながら、
正常な読み出し動作に必要なのは、選択メモリセ
ルの選択動作の前にビツトライン対の電位を均等
化し、かつプルアツプレベルに設定することであ
り、選択メモリセルが選ばれた後もプルアツプ用
のトランジスタをオン状態に保つことは必ずしも
必要ではない。

そこで、上記実施例によれば、選択されたメモ
リセクシヨン４０ではメモリセル選択動作（ワー
ドライン５８の駆動）の前にプリチヤージおよび
イコライズがなされ、その後、セルが選択されれ
ば、プリチヤージされたビツトラインの電位がセ
ルデータに応じて放電されるだけである。このた
め、読み出し動作が完了するとビツトラインでの
貫通電流の発生は全く生じない。さらに当然のこ
とながら、非選択メモリセクシヨンではメモリセ
ルは活性化されないので、トランジスタ６１，６
４がオン状態にされていてもビツトラインでの貫
通電流の発生は全く生じない。

このように上記実施例によれば、スタテイツク
型メモリセルの消費電流の大部分を占めるビツト
ラインにおける貫通電流を大幅に低減できると同
時に、プリチヤージの時間は一定であるので、ア
ドレスサイクルタイムを長くすればする程、動作
時の消費電力をさらに大幅に低減することができ
る。

また、選択メモリセルのビツトライン駆動方式
を従来のものと上記実施例のものとで比較した場
合、読み出し速度を決定する“０”レベル側のビ
ツトラインの放電は、従来のものではプルアツプ
用のトランジスタがオン状態のままで行われるの
で、このプルアツプ用のトランジスタが放電動作
を阻止することになる。ところが、上記実施例の
場合には阻止するものがないので、ビツトライン
の放電は速く行われ、読み出し動作の高速化が達
成される。

さらにまた、メモリセルの選択動作すなわちワ
ードラインの選択動作に先だつて行われるプリチ
ヤージ動作も駆動力の大きなトランジスタ６２，
６５によつて行なうことにより、十分な高速化が
達成でき、高速読み出し動作上のマイナス要因と
はならない。

［発明の効果］ 以上説明したようにこの発明によれば、動作時
における直流貫通電流の発生を低減せしめて消費
電流の少ない半導体記憶装置を提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置の全体
の構成を示すブロツク図、第２図は上記記憶装置
のメモリセル部分の具体的構成を示す回路図、第
３図は上記実施例装置の動作を示す波形図、第４
図は従来装置のメモリセル部分の回路図、第５図
は一般なスタイツク型記憶装置の全体の構成を示
すブロツク図である。 ４０……メモリセクシヨン、４１……ロウデコ
ーダ／ワードライン駆動ドライバ、４２……カラ
ムデコーダ、４３……セクシヨンデコーダ、５５
……フリツプフロツプ、５６，５７……ビツトラ
イン、５８……ワードライン、５９，６０……ト
ランスフアゲート用のMOSトランジスタ、６１，
６２，６４，６５……負荷用のMOSトランジス
タ、６３，６６……負荷回路。

Claims (1)

1. 【特許請求の範囲】 １ トランスフアゲートを介してビツトラインに
   結合されるメモリセルが複数のメモリセルセクシ
   ヨンに分割され、選択されたメモリセルセクシヨ
   ン内のメモリセルのみが選択可能にされるような
   セクシヨン選択制御が行われる半導体記憶装置に
   おいて、各メモリセルセクシヨン内の各ビツトラ
   インと電源電圧印加点との間に挿入され、対応す
   るメモリセルセクシヨンが非選択状態にされてい
   る期間では、対応するビツトラインをその期間
   中、充電し、対応するメモリセルセクシヨンが選
   択状態にされている期間ではそのセクシヨン内の
   選択セルに対応するトランスフアゲートが導通制
   御される前の一定期間内にのみ、対応するビツト
   ラインを充電する負荷回路を具備したことを特徴
   とする半導体記憶装置。 ２ 前記負荷回路は、対応するメモリセルセクシ
   ヨンが非選択状態にされている期間に、対応する
   ビツトラインをその期間中、充電制御する第１の
   負荷トランジスタと、対応するメモリセルセクシ
   ヨンが選択状態にされている期間にそのセクシヨ
   ン内の選択セルに対応するトランスフアゲートが
   導通制御される前の一定期間内にのみ、対応する
   ビツトラインを充電制御する第２の負荷トランジ
   スタとから構成されている特許請求の範囲第１項
   に記載の半導体記憶装置。