JPS61287095A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61287095A JPS61287095A JP60130204A JP13020485A JPS61287095A JP S61287095 A JPS61287095 A JP S61287095A JP 60130204 A JP60130204 A JP 60130204A JP 13020485 A JP13020485 A JP 13020485A JP S61287095 A JPS61287095 A JP S61287095A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ｍ行ｎ列にマトリクス状に配設され７’Ｃ
（ｍ Ｘ ｎ ）個のスタテック型メモリセルを有する
半導体記憶装置に関するものである。
（ｍ Ｘ ｎ ）個のスタテック型メモリセルを有する
半導体記憶装置に関するものである。
第３図はこの種従来の半導体記憶装置を示すものであ、
り、（１１はｍ行ｎ列にマトリクス状に配設された（
ｍ Ｘ ｎ ）個のスタテック型メモリセルのうちの一
つであるスタテック型メモリセルで９周知０ＭＯ８）ラ
ンラスタ３個ないし５個で構成されているものである。
り、（１１はｍ行ｎ列にマトリクス状に配設された（
ｍ Ｘ ｎ ）個のスタテック型メモリセルのうちの一
つであるスタテック型メモリセルで９周知０ＭＯ８）ラ
ンラスタ３個ないし５個で構成されているものである。
（２１ｇ） （２１ｂ）は各列に配設されるｎ対のうち
の一対のビット線で、同じ列に配設されたｍ個のスタテ
ック型メそリセルが接続されて、各スタテック型メモリ
セルに記憶内容を書き込むためのものであるとともに記
憶内容を読み出すためのものである。（３１ａ） （５
１ｂ）は各列に配設されたビット線と電源供給線（４）
との間に接続されるｎ対のうちの一対のビット線負荷で
、ビット線負荷制御線（５）に現われるビット線負荷制
御信号によりオン・オフ制御されるもので：ｈｎ、例え
ばＭＯＳトランジスタで構成されているものである。
の一対のビット線で、同じ列に配設されたｍ個のスタテ
ック型メそリセルが接続されて、各スタテック型メモリ
セルに記憶内容を書き込むためのものであるとともに記
憶内容を読み出すためのものである。（３１ａ） （５
１ｂ）は各列に配設されたビット線と電源供給線（４）
との間に接続されるｎ対のうちの一対のビット線負荷で
、ビット線負荷制御線（５）に現われるビット線負荷制
御信号によりオン・オフ制御されるもので：ｈｎ、例え
ばＭＯＳトランジスタで構成されているものである。
（６１，） （６１ｂ）は各列に配設されたビット線に
接続されるｎ対のうちの一対のトランス７アゲートで。
接続されるｎ対のうちの一対のトランス７アゲートで。
同じ列の列デコード線（７１）に現われる列デコード信
号にオン・オフ制御されるものである。（８ａ）（８ｂ
）は各列のビット線にそれぞれトランス７アゲートを介
して接続される一対のＩ／Ｏ線、 （９ａ）（９ｂ）
はこの一対のＩ／Ｏ線と上記電源供給線（４）との間に
接続される一対のＩ／Ｏ線負荷で、エフ０線負荷制御線
ａ１に現われるビット線負荷制御信号と同一のｌ／Ｏ１
ｓ負荷制御信号によフォノ・オフ制御されるものであシ
０例えばＭＯＳ）ランジスタで構成されているものであ
る。αυは各列に配設された一対のビット線間に接続さ
れたｎ個のうちの１つのビット線イコ２イズトランジス
タで、イコライズ制御線ａ３に現われる上記ビット線負
荷制御信号と同一のビット線イコライズ制御信号により
オン・オフ制御されるものである。崗は各行に配設され
るｍ本のうちの一本のワード線で、同じ行のｎ個のスタ
ティック型メモリセルが接続され。
号にオン・オフ制御されるものである。（８ａ）（８ｂ
）は各列のビット線にそれぞれトランス７アゲートを介
して接続される一対のＩ／Ｏ線、 （９ａ）（９ｂ）
はこの一対のＩ／Ｏ線と上記電源供給線（４）との間に
接続される一対のＩ／Ｏ線負荷で、エフ０線負荷制御線
ａ１に現われるビット線負荷制御信号と同一のｌ／Ｏ１
ｓ負荷制御信号によフォノ・オフ制御されるものであシ
０例えばＭＯＳ）ランジスタで構成されているものであ
る。αυは各列に配設された一対のビット線間に接続さ
れたｎ個のうちの１つのビット線イコ２イズトランジス
タで、イコライズ制御線ａ３に現われる上記ビット線負
荷制御信号と同一のビット線イコライズ制御信号により
オン・オフ制御されるものである。崗は各行に配設され
るｍ本のうちの一本のワード線で、同じ行のｎ個のスタ
ティック型メモリセルが接続され。
行デコード信号が現われて書き込むあるいは読み出すス
タティック型メモリセルを選択するためのものである。
タティック型メモリセルを選択するためのものである。
次に、この様に構成された半導体記憶装置の動作につい
て説明する。まず、スタティック型メモリセル（１）の
記憶内容を読み出す場合には、第４図に各制御信号のタ
イミング図を示すように、ビット線負荷制御信号及びＩ
／Ｑ線負荷制御信号が気しルベルでＴｏＬ ビット線負
荷（５１ａ） （３１ｂ）及びＩ／Ｏ線負荷（９ａ）
（９ｂ）はオフ状態でビット線（２１ａ） （２１ｂ）
及びＩ ／ Ｏ線（８ａ） （ａｂ） は電源供給線
（４）から切り離されている。また１列デコーダ信号に
よりトランス７アゲー） （６１ａ） （６１１））は
導通状態となっている。そして１行デコーダ信号により
ワード線（Ｌｊが％Ｈｌレベルになってスタティック型
メモリセル（１）が選択されるので、スタティック型メ
モリセル（１）の記憶内容が一対のビット線（２１ａ）
（２１ｂ）に読み出されることになる。一対のビット１
ｍ （２１ａ） （２１ｂ）の電位はスタティック型メ
モリセル（１）の記憶内容に基づき、第４図（ｅ）に示
すように一方のビット線の電位はそのままの状態を維持
され。
て説明する。まず、スタティック型メモリセル（１）の
記憶内容を読み出す場合には、第４図に各制御信号のタ
イミング図を示すように、ビット線負荷制御信号及びＩ
／Ｑ線負荷制御信号が気しルベルでＴｏＬ ビット線負
荷（５１ａ） （３１ｂ）及びＩ／Ｏ線負荷（９ａ）
（９ｂ）はオフ状態でビット線（２１ａ） （２１ｂ）
及びＩ ／ Ｏ線（８ａ） （ａｂ） は電源供給線
（４）から切り離されている。また１列デコーダ信号に
よりトランス７アゲー） （６１ａ） （６１１））は
導通状態となっている。そして１行デコーダ信号により
ワード線（Ｌｊが％Ｈｌレベルになってスタティック型
メモリセル（１）が選択されるので、スタティック型メ
モリセル（１）の記憶内容が一対のビット線（２１ａ）
（２１ｂ）に読み出されることになる。一対のビット１
ｍ （２１ａ） （２１ｂ）の電位はスタティック型メ
モリセル（１）の記憶内容に基づき、第４図（ｅ）に示
すように一方のビット線の電位はそのままの状態を維持
され。
他方のビット線の電位は低くされて、スタティック型メ
モリセル（１）の記憶内容がビット線（２１ｇ）（２１
ｂ）に読み出され、トランスファゲート（６１ａ）（６
１ｂ）を介してＩ／Ｏ線（８ａ） （８ｂ）に読み出さ
れることになる。また、スタティック型メモリセル（１
）に記憶内容を書き込む場合には、ビット線負荷制御信
号が′Ｌルベルであ）、ビット線（２１ａＸ２１ｂ）及
びＩ／Ｏ線（８ａ） （８ｂ）は電源供給線（４１カラ
切）離されているとともに１列デコーダ信号によシトラ
ンス７アゲート（６１１１〕（６１ｂ）は導通状態にな
っており１列デコーダ信号に工〕ワード線＋１１が’ｈ
ＨＩレベルになってスタティック製メモリセル（１）
が選択される。そして、書き込みドライバによりＩ／Ｏ
線（８ａ） （８ｂ）に書き込み内容が伝えられると、
トランスファゲート（６１ａ） （６１ｂ）及びビット
１ｍ （２ｔａ）（２１ｂ）を介してスタティック型メ
モリセル（１）に書き込まれることになる。この時の一
対のビット線（２１，） （２ｔｂ）の電位は書き込み
内容に基づき、第４図（ｅ）に示すように一方のビット
線の電位はそのままの状態を維持され、他方のビット線
の電位は低くされているものである。
モリセル（１）の記憶内容がビット線（２１ｇ）（２１
ｂ）に読み出され、トランスファゲート（６１ａ）（６
１ｂ）を介してＩ／Ｏ線（８ａ） （８ｂ）に読み出さ
れることになる。また、スタティック型メモリセル（１
）に記憶内容を書き込む場合には、ビット線負荷制御信
号が′Ｌルベルであ）、ビット線（２１ａＸ２１ｂ）及
びＩ／Ｏ線（８ａ） （８ｂ）は電源供給線（４１カラ
切）離されているとともに１列デコーダ信号によシトラ
ンス７アゲート（６１１１〕（６１ｂ）は導通状態にな
っており１列デコーダ信号に工〕ワード線＋１１が’ｈ
ＨＩレベルになってスタティック製メモリセル（１）
が選択される。そして、書き込みドライバによりＩ／Ｏ
線（８ａ） （８ｂ）に書き込み内容が伝えられると、
トランスファゲート（６１ａ） （６１ｂ）及びビット
１ｍ （２ｔａ）（２１ｂ）を介してスタティック型メ
モリセル（１）に書き込まれることになる。この時の一
対のビット線（２１，） （２ｔｂ）の電位は書き込み
内容に基づき、第４図（ｅ）に示すように一方のビット
線の電位はそのままの状態を維持され、他方のビット線
の電位は低くされているものである。
一方、読み出し、Ｔｏるいは書き込みが選択されていな
い列のビット線の電位は、ワード線αｊに接続さｎてい
るスタティック型メモリセル（１）と同一行のスタティ
ックメモリセ〃の記憶内容がビット線に現われるため、
第４図（ｆ）に示すように、読み出し時及び書き込み時
ともに一方がそのままであるものの他方が低下している
ものである。
い列のビット線の電位は、ワード線αｊに接続さｎてい
るスタティック型メモリセル（１）と同一行のスタティ
ックメモリセ〃の記憶内容がビット線に現われるため、
第４図（ｆ）に示すように、読み出し時及び書き込み時
ともに一方がそのままであるものの他方が低下している
ものである。
従って、スタティック型メモリセルの読み出し。
おるいは書き込み後、ビット線及びＩ／Ｏ線（８ａ）（
８ｂ）の電位が１Ｈルベルになるようにプリチャージし
ているものである。りま〕ワード線電位が％Ｌ１ レ
ベルになって、どのスタティック型メモリセルも選ばれ
ていない期間に、ビット線負荷制御信号、Ｉ／Ｏ線負荷
制御信号及びビット線イコライズ制御信号を％ Ｈｌ
レベルにして、全ての列のビット線負荷及びＩ／Ｏ線
負荷（９ａ） （９ｂ）ｔ−導通状態にし、電源供給線
（４）からビット線及びＩ／Ｏ線（８ａ） （８ｂ）
に電流が流れてプリチャージしているものである。
８ｂ）の電位が１Ｈルベルになるようにプリチャージし
ているものである。りま〕ワード線電位が％Ｌ１ レ
ベルになって、どのスタティック型メモリセルも選ばれ
ていない期間に、ビット線負荷制御信号、Ｉ／Ｏ線負荷
制御信号及びビット線イコライズ制御信号を％ Ｈｌ
レベルにして、全ての列のビット線負荷及びＩ／Ｏ線
負荷（９ａ） （９ｂ）ｔ−導通状態にし、電源供給線
（４）からビット線及びＩ／Ｏ線（８ａ） （８ｂ）
に電流が流れてプリチャージしているものである。
しかるに、この様に構成された半導体記憶装置において
は、読み出し時には、内部のタイマによりワード線電位
の％ ＨＩ レベル期間が制限されているため、第４
図（ｅ）（ｆ）に示されるようにビット線の電位低下が
少なく、ビット線及びＩ／Ｏ線のプリチャージ期間は短
かくてすむものの、書き込み時には、外部からの書き込
み信号によっでその期間が決まるため、書き込み信号が
長時間に亘る場合には第４図（ｅ）（ｆ）に示すように
、スタティック型メモリセルが選択されていない列のビ
ット線の電位も大きく低下してしまうため、プリチャー
ジ期間が長くなってしまうという問題を有するものであ
った。
は、読み出し時には、内部のタイマによりワード線電位
の％ ＨＩ レベル期間が制限されているため、第４
図（ｅ）（ｆ）に示されるようにビット線の電位低下が
少なく、ビット線及びＩ／Ｏ線のプリチャージ期間は短
かくてすむものの、書き込み時には、外部からの書き込
み信号によっでその期間が決まるため、書き込み信号が
長時間に亘る場合には第４図（ｅ）（ｆ）に示すように
、スタティック型メモリセルが選択されていない列のビ
ット線の電位も大きく低下してしまうため、プリチャー
ジ期間が長くなってしまうという問題を有するものであ
った。
この発明は上記した点に鑑みてなされたものでＴｏｎ、
プリチャージ時間が短縮できる半導体記憶装置を得るこ
とを目的とするものである。
プリチャージ時間が短縮できる半導体記憶装置を得るこ
とを目的とするものである。
この発明に係る半導体記憶装置は、電源供給線とビット
線との間に接続され、読み出し期間はオフ状態となさし
め、少なくとも書き込み期間及びプリチャージ期間はオ
ン状態となさしめるビット線負荷制御信号にてオン・オ
フ制御されるビット線負荷と、電源供給線とＩ／Ｏ線と
の間に接続され、読み出し期間及び書き込み期間はオフ
状態となさしめ、少なくともプリチャージ期間はオン状
態となさしめるＩ／Ｏ線負荷制御信号にてオン・オフ制
御されるＩ／Ｏ線負荷とを設けたものである。
線との間に接続され、読み出し期間はオフ状態となさし
め、少なくとも書き込み期間及びプリチャージ期間はオ
ン状態となさしめるビット線負荷制御信号にてオン・オ
フ制御されるビット線負荷と、電源供給線とＩ／Ｏ線と
の間に接続され、読み出し期間及び書き込み期間はオフ
状態となさしめ、少なくともプリチャージ期間はオン状
態となさしめるＩ／Ｏ線負荷制御信号にてオン・オフ制
御されるＩ／Ｏ線負荷とを設けたものである。
この発明においては、読み出し時には、ビット線負荷制
御信号及びＩ／Ｏ線負荷制御信号によシビット線負荷及
びＩ／Ｏ線負荷がオフ状態となってビット線及びＩ／Ｏ
線が電源供給線から切り離され選択されたスタティック
製メモリセルの記憶内容をビット線に速やかに読み出さ
せ、書き込み時には、ビット線負荷制御信号によフビッ
ト線負荷がオン状態となりＩ／Ｏ線負荷制御信号によシ
Ｉ／Ｏ線負荷がオフ状態となって選択されたスタティッ
ク型メモリセルに記憶内容が速やかに書き込めるととも
に１選択されたスタティック型メモリセルが配設された
列以外の列に配設されたビット線の電位の低下を抑制せ
しめ、プリチャージ期間には、ビット線負荷制御信号及
びＩ／Ｏ線負荷制御信号によりビット線負荷及びＩ／Ｏ
線負荷が門ン状態となってビット線及びＩ ／、０線が
電源供給線から速やかにプリチャージさせることになる
。
御信号及びＩ／Ｏ線負荷制御信号によシビット線負荷及
びＩ／Ｏ線負荷がオフ状態となってビット線及びＩ／Ｏ
線が電源供給線から切り離され選択されたスタティック
製メモリセルの記憶内容をビット線に速やかに読み出さ
せ、書き込み時には、ビット線負荷制御信号によフビッ
ト線負荷がオン状態となりＩ／Ｏ線負荷制御信号によシ
Ｉ／Ｏ線負荷がオフ状態となって選択されたスタティッ
ク型メモリセルに記憶内容が速やかに書き込めるととも
に１選択されたスタティック型メモリセルが配設された
列以外の列に配設されたビット線の電位の低下を抑制せ
しめ、プリチャージ期間には、ビット線負荷制御信号及
びＩ／Ｏ線負荷制御信号によりビット線負荷及びＩ／Ｏ
線負荷が門ン状態となってビット線及びＩ ／、０線が
電源供給線から速やかにプリチャージさせることになる
。
以下にこの発明の一実施例を第１図に基づいて説明する
と１図において（＋ｔａ） （３１ｂ）は各列に配設さ
れたビット線と電源供給線（４）との間に接続されるｎ
対のうちの一対のビット線負荷で、ビット線負荷制御線
（５］に現わルる。第２図（ｅ）に示すように読み出し
期間がオフ状態となさしめ、少なくとも書き込み期間及
びプリチャージ期間がオン状態となさしめるビット線負
荷制御信号によタオン・オフ制御されるものであり、そ
のオン時の抵抗は。
と１図において（＋ｔａ） （３１ｂ）は各列に配設さ
れたビット線と電源供給線（４）との間に接続されるｎ
対のうちの一対のビット線負荷で、ビット線負荷制御線
（５］に現わルる。第２図（ｅ）に示すように読み出し
期間がオフ状態となさしめ、少なくとも書き込み期間及
びプリチャージ期間がオン状態となさしめるビット線負
荷制御信号によタオン・オフ制御されるものであり、そ
のオン時の抵抗は。
スタティック型メモリセルに書き込むためのｔ′＠込み
ドライバ（図示せず）の抵抗よシ大きいとともに、ワー
ド線の電位がηＶレベルのときのこのワード線に接続さ
れたスタティック型メモリセルのビットａと接地線との
抵抗より小さく設定されているものである。（９ａ）
（９ｂ）は一対のＩ／Ｏ線（８ａ） （８ｂ） と電
源供給線（４）との間に接続される一対のｌ／Ｏ５負荷
で、工／Ｏ線制御線αＱに現われる。第２図（ｄ）に示
すように読み出し期間及び書き込み期間がオフ状態とな
さしめ、少なくとも・プリチャージ期間がオン状態とな
さしめるＩ／Ｏ線負荷制御信号にてオン・オフ制御され
るものであり。
ドライバ（図示せず）の抵抗よシ大きいとともに、ワー
ド線の電位がηＶレベルのときのこのワード線に接続さ
れたスタティック型メモリセルのビットａと接地線との
抵抗より小さく設定されているものである。（９ａ）
（９ｂ）は一対のＩ／Ｏ線（８ａ） （８ｂ） と電
源供給線（４）との間に接続される一対のｌ／Ｏ５負荷
で、工／Ｏ線制御線αＱに現われる。第２図（ｄ）に示
すように読み出し期間及び書き込み期間がオフ状態とな
さしめ、少なくとも・プリチャージ期間がオン状態とな
さしめるＩ／Ｏ線負荷制御信号にてオン・オフ制御され
るものであり。
そのオン時の抵抗は上記ビット線負荷のオン時の抵抗よ
り小さく設定されているものである。
り小さく設定されているものである。
次に、この様に構成された半導体記憶装置の動作につい
て説明する。まず、スタティック凰メモリセル（１）の
記憶内容を読み出す場合には、第２図に示すタイミング
図から明らかなように読み出し期間においては第３図及
び第４図に示したものと同じであるので、同様に読み出
されるものである。
て説明する。まず、スタティック凰メモリセル（１）の
記憶内容を読み出す場合には、第２図に示すタイミング
図から明らかなように読み出し期間においては第３図及
び第４図に示したものと同じであるので、同様に読み出
されるものである。
また、スタティック型メモリセル（１）に記憶内存を書
き込む場合には、第２図に示すようにＩ／Ｏ線負荷制御
信号がゝゝＬＩレベルであるからＩ／Ｏ線負荷（９ａ）
（９ｂ）はオフ状態となってＩ／Ｏ線（８ａ）（８ｂ
）は電源供給線（４）と切り離され、ビット線負荷制御
信号が′Ｈ″レベルであるから各列に配設されたビット
線負荷はオン状態となっている。この時。
き込む場合には、第２図に示すようにＩ／Ｏ線負荷制御
信号がゝゝＬＩレベルであるからＩ／Ｏ線負荷（９ａ）
（９ｂ）はオフ状態となってＩ／Ｏ線（８ａ）（８ｂ
）は電源供給線（４）と切り離され、ビット線負荷制御
信号が′Ｈ″レベルであるから各列に配設されたビット
線負荷はオン状態となっている。この時。
ビット線負荷のオン抵抗はスタティック型メモリセルの
′Ｌｌレベル側となるビット線と接地電位線との間のオ
ン抵抗より小さくかつ、書き込みドライバの抵抗より大
きくなっているため、第２図（ｒ）に示すように選択さ
れたスタティック型メモリセル（１］の低レベル側とな
す方に接続されるビット線は余裕をもって％Ｌｌレベル
になってスタティック型メモリセルに書き込みドライバ
からの記憶内容に応じた記憶内容が書き込まれることに
なる。一方１選択されたスタティック型メモリセル（１
）が配設されていない列のビット線はビット線負荷がオ
ン状態となっているため、これらの列におけるワード線
ａ１に接続されたスタティック型メモリセルの低レベル
側に接続されるビット線の電位は、第２図−）に示すよ
うにそれ程低下しないものである。
′Ｌｌレベル側となるビット線と接地電位線との間のオ
ン抵抗より小さくかつ、書き込みドライバの抵抗より大
きくなっているため、第２図（ｒ）に示すように選択さ
れたスタティック型メモリセル（１］の低レベル側とな
す方に接続されるビット線は余裕をもって％Ｌｌレベル
になってスタティック型メモリセルに書き込みドライバ
からの記憶内容に応じた記憶内容が書き込まれることに
なる。一方１選択されたスタティック型メモリセル（１
）が配設されていない列のビット線はビット線負荷がオ
ン状態となっているため、これらの列におけるワード線
ａ１に接続されたスタティック型メモリセルの低レベル
側に接続されるビット線の電位は、第２図−）に示すよ
うにそれ程低下しないものである。
一方、読み出し期間後のプリチャージは、第２図（ｅＸ
ｆ）に示すようにビット線の電位の低下が少ないので、
ビット線負荷制御信号及びＩ／Ｏ線負荷制御信号が共に
ＮＨＩレベルになってビット線負荷及びＩ／Ｏ線負荷（
９ｍ） （９ｂ）がオン状態となると。
ｆ）に示すようにビット線の電位の低下が少ないので、
ビット線負荷制御信号及びＩ／Ｏ線負荷制御信号が共に
ＮＨＩレベルになってビット線負荷及びＩ／Ｏ線負荷（
９ｍ） （９ｂ）がオン状態となると。
速やかに短時間でビット線及びＩ ／Ｏ線（８ａ） （
８ｂ）がプリチャージされるものである。また、書き込
み期間後のプリチャージは、第２図（ｆ）に示すように
選択されたスタティック型メモリセル（１）が配設され
ていない（ｎ−１）列のビット線の電位の低下が少ない
ので、ビット線負荷制御信号及びＩ／Ｏ線負荷制御信号
が共に′Ｈルベルになってビット線負荷及びＩ／Ｏ線負
荷（９ａ） （９ｂ）がオン状態になると、速やかに短
時間でビット線及びＩ／Ｏ線（８ｍ） （８ｂ） が
プリチャージされるものである。しかも、上記した（ｎ
−１）列のビット線の電位の低下も小さいため、プリチ
ャージ期間における過渡電流も小さく抑えられるため、
過渡電流に基づく雑音発生も抑制できるものである。
８ｂ）がプリチャージされるものである。また、書き込
み期間後のプリチャージは、第２図（ｆ）に示すように
選択されたスタティック型メモリセル（１）が配設され
ていない（ｎ−１）列のビット線の電位の低下が少ない
ので、ビット線負荷制御信号及びＩ／Ｏ線負荷制御信号
が共に′Ｈルベルになってビット線負荷及びＩ／Ｏ線負
荷（９ａ） （９ｂ）がオン状態になると、速やかに短
時間でビット線及びＩ／Ｏ線（８ｍ） （８ｂ） が
プリチャージされるものである。しかも、上記した（ｎ
−１）列のビット線の電位の低下も小さいため、プリチ
ャージ期間における過渡電流も小さく抑えられるため、
過渡電流に基づく雑音発生も抑制できるものである。
従って、上記実施例のものにおいては、安定な読み出し
及び書き込みができるとともに、プリチャージが速やか
に短時間に行なえ、高速動作が可能となるものである。
及び書き込みができるとともに、プリチャージが速やか
に短時間に行なえ、高速動作が可能となるものである。
なお、上記実施例においては、ピッ）！負荷（３１ａ）
（３１ｂ） −−１／ Ｏ線負荷（９ａ） （９ｂ）
及Ｕ ヒフ ）線イコライズトランジスタαυを各制
御信号が１ＨルベルでＯＮ状態となるＮチャンネルＭＯ
８）ランジスタを使用するようにしたが、Ｐチャンネル
ＭＯ８）ランジスタを使用してもよいものであり。
（３１ｂ） −−１／ Ｏ線負荷（９ａ） （９ｂ）
及Ｕ ヒフ ）線イコライズトランジスタαυを各制
御信号が１ＨルベルでＯＮ状態となるＮチャンネルＭＯ
８）ランジスタを使用するようにしたが、Ｐチャンネル
ＭＯ８）ランジスタを使用してもよいものであり。
この場合には各制御信号が逆相となるものである。
この発明は以上に述べたよりに、ビット線負荷を、読み
出し期間はオフ状態となさしめ、少なくとも書き込み期
間及びプリチャージ期間はオン状態となさしめるビット
線負荷制御信号によりオン・オフ制御し、Ｉ／Ｏ線負荷
を、読み出し期間及び書き込み期間はオフ状態となさし
め、少なくともプリチャージ期間はオン状態となさしめ
るＩ／Ｏ線負荷制御信号によタオン・オフ制御した・も
のとしたので、書き込み期間において０選択されたスタ
ティック型メモリセルが配設されていない列のビット線
の電位の低下を抑制でき、書き込み期間後のプリチャー
ジ期間を短縮でき、高速化が可能となる効果がある。
出し期間はオフ状態となさしめ、少なくとも書き込み期
間及びプリチャージ期間はオン状態となさしめるビット
線負荷制御信号によりオン・オフ制御し、Ｉ／Ｏ線負荷
を、読み出し期間及び書き込み期間はオフ状態となさし
め、少なくともプリチャージ期間はオン状態となさしめ
るＩ／Ｏ線負荷制御信号によタオン・オフ制御した・も
のとしたので、書き込み期間において０選択されたスタ
ティック型メモリセルが配設されていない列のビット線
の電位の低下を抑制でき、書き込み期間後のプリチャー
ジ期間を短縮でき、高速化が可能となる効果がある。
第１図はこの発明の一実施例を示す要部概略ブロック図
、第２図は第１図のものの各部におけるタイミング図、
第３図は従来の半導体記憶装置を示す要部概略ブロック
図、第４図は第３図のものの各部におけるタイミング図
である。 図において口）はスタティック屋メモリセル８（２１ｍ
） （２１ｂ）はビット線、 （３ｔａ） （３１ｂ
）はビット線負荷、（増は電源供給線−（６ｔｍ） （
ｓｌｂ）はトランスファゲート、 （８ｍ） （８ｂ）
はｒ／Ｏ線、 （９ｍ） （９ｂ）はＩ／Ｏ線負荷、ａ
ｌはワード線である。 なお、各図中同一符号は同−又は相当部分を示す。
、第２図は第１図のものの各部におけるタイミング図、
第３図は従来の半導体記憶装置を示す要部概略ブロック
図、第４図は第３図のものの各部におけるタイミング図
である。 図において口）はスタティック屋メモリセル８（２１ｍ
） （２１ｂ）はビット線、 （３ｔａ） （３１ｂ
）はビット線負荷、（増は電源供給線−（６ｔｍ） （
ｓｌｂ）はトランスファゲート、 （８ｍ） （８ｂ）
はｒ／Ｏ線、 （９ｍ） （９ｂ）はＩ／Ｏ線負荷、ａ
ｌはワード線である。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）ｍ行ｎ列にマトリクス状に配設された（ｍ×ｎ）
個のメモリセル、各列にそれぞれ配設され、それぞれが
列に配設されたｍ個のメモリセルと接続されるビット線
、各列にそれぞれ配設され、それぞれがその列のビット
線と電源供給線との間に接続され、読み出し期間はオフ
状態となさしめ、少なくとも書き込み期間及びプリチヤ
ージ期間はオン状態となさしめるビット線負荷制御信号
にてオン・オフ制御されるビット線負荷、各列に配設さ
れたビット線それぞれとトランスファゲートを介して接
続されるＩ／Ｏ線、このＩ／Ｏ線と上記電源供給線との
間に接続され、読み出し期間及び書き込み期間はオフ状
態となさしめ、少なくともプリチヤージ期間はオン状態
となさしめるＩ／Ｏ線負荷制御信号にてオン・オフ制御
されるＩ／Ｏ負荷、各行にそれぞれ配設され、それぞれ
が行に配設されたｎ個のメモリセルと接続されるワード
線を備えた半導体記憶装置。 - （２）ビット線負荷のオン抵抗が、メモリセルに記憶内
容を書き込むための書き込みドライバの抵抗より大きく
、メモリセルのビット線と接地線との間のオン抵抗より
小さいものであることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。 - （３）Ｉ／Ｏ線負荷のオン抵抗が、ビット線負荷のオン
抵抗より小さいものであることを特徴とする特許請求の
範囲第１項又は第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130204A JPS61287095A (ja) | 1985-06-13 | 1985-06-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130204A JPS61287095A (ja) | 1985-06-13 | 1985-06-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61287095A true JPS61287095A (ja) | 1986-12-17 |
| JPH0453037B2 JPH0453037B2 (ja) | 1992-08-25 |
Family
ID=15028580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60130204A Granted JPS61287095A (ja) | 1985-06-13 | 1985-06-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287095A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61227288A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-06-13 JP JP60130204A patent/JPS61287095A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61227288A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453037B2 (ja) | 1992-08-25 |
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