JPH0765583A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0765583A JPH0765583A JP5234012A JP23401293A JPH0765583A JP H0765583 A JPH0765583 A JP H0765583A JP 5234012 A JP5234012 A JP 5234012A JP 23401293 A JP23401293 A JP 23401293A JP H0765583 A JPH0765583 A JP H0765583A
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Abstract
(57)【要約】
【目的】 ビット線に係る等価的浮遊容量を削減して消
費電流を削減する。 【構成】 １列に配置されたメモリセルの接続されるビ
ット線対を、ビット線対Ａ７、ビット線対Ｂ８の２対と
し、リード・ライトバッファ４ａの近くに配置されたメ
モリセルはビット線対Ａに、遠くに配置されたメモリセ
ルはビット線対Ｂに接続する。各メモリセルはロウデコ
ーダ６によって選択する。カラムデコーダ５は、トラン
ジスタ９を選択的に導通させて、ビット線対Ａ、ビット
線対Ｂの内、いずれか一方をリード・ライトバッファ４
ａとプリチャージ用トランジスタ９に接続する。
費電流を削減する。 【構成】 １列に配置されたメモリセルの接続されるビ
ット線対を、ビット線対Ａ７、ビット線対Ｂ８の２対と
し、リード・ライトバッファ４ａの近くに配置されたメ
モリセルはビット線対Ａに、遠くに配置されたメモリセ
ルはビット線対Ｂに接続する。各メモリセルはロウデコ
ーダ６によって選択する。カラムデコーダ５は、トラン
ジスタ９を選択的に導通させて、ビット線対Ａ、ビット
線対Ｂの内、いずれか一方をリード・ライトバッファ４
ａとプリチャージ用トランジスタ９に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、リード・ライト可能なランダムアクセス半導
体記憶装置に関する。
し、特に、リード・ライト可能なランダムアクセス半導
体記憶装置に関する。
【０００２】
【従来の技術】図４は、特開平１−２４１０９３号公報
に記載された、この種従来の半導体記憶装置の構成図で
ある。同図に示されるように、従来の半導体記憶装置で
は、メモリセルアレイ１内のメモリセルが分割ビット線
１２に接続され、分割ビット線１２は、クロックφ1 、
φ2 によって選択される選択トランジスタ１５を介して
主ビット線１１に接続され、主ビット線１１はカラムア
ンプ１３に接続され、カラムアンプ１３の出力端子は、
カラムデコーダによって選択される選択トランジスタ１
６を介してデータ入力・出力アンプ１４に接続されてい
る。
に記載された、この種従来の半導体記憶装置の構成図で
ある。同図に示されるように、従来の半導体記憶装置で
は、メモリセルアレイ１内のメモリセルが分割ビット線
１２に接続され、分割ビット線１２は、クロックφ1 、
φ2 によって選択される選択トランジスタ１５を介して
主ビット線１１に接続され、主ビット線１１はカラムア
ンプ１３に接続され、カラムアンプ１３の出力端子は、
カラムデコーダによって選択される選択トランジスタ１
６を介してデータ入力・出力アンプ１４に接続されてい
る。
【０００３】次に、この従来の半導体記憶装置の動作に
ついて説明する。リード時においては、メモリセルアレ
イ１中の１つのメモリセルが選択され、その記憶データ
が分割ビット線１２に出力される。さらに、クロックφ
1 あるいはφ2 により分割ビット線１２は主ビット線１
１に接続され、出力された記憶データは、カラムアンプ
１３に入力され増幅される。増幅された記憶データは、
カラムデコーダによって選択された選択トランジスタ１
６を介してデータ入力・出力アンプ１４に入力され、外
部に出力される。
ついて説明する。リード時においては、メモリセルアレ
イ１中の１つのメモリセルが選択され、その記憶データ
が分割ビット線１２に出力される。さらに、クロックφ
1 あるいはφ2 により分割ビット線１２は主ビット線１
１に接続され、出力された記憶データは、カラムアンプ
１３に入力され増幅される。増幅された記憶データは、
カラムデコーダによって選択された選択トランジスタ１
６を介してデータ入力・出力アンプ１４に入力され、外
部に出力される。
【０００４】次に、ライト時においては、上記とは逆
に、書き込みデータは、データ入力・出力アンプ１５に
入力され、カラムデコーダにより選択された選択トラン
ジスタ１６を介してカラムアンプ１３に出力され、さら
に主ビット線１１に出力される。この書き込みデータ
は、選択トランジスタ１５によって選択された分割ビッ
ト線１２を経由して、メモリセルアレイ内のメモリセル
の１つに記憶される。
に、書き込みデータは、データ入力・出力アンプ１５に
入力され、カラムデコーダにより選択された選択トラン
ジスタ１６を介してカラムアンプ１３に出力され、さら
に主ビット線１１に出力される。この書き込みデータ
は、選択トランジスタ１５によって選択された分割ビッ
ト線１２を経由して、メモリセルアレイ内のメモリセル
の１つに記憶される。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、入・出力データは主ビット線１１を必ず
経由する。而して、主ビット線は、メモリセルアレイの
端から端まで布線されており、かなりの浮遊容量を持っ
ている。そして、データのリード・ライト時には、この
浮遊容量を充放電しなければならないため、従来の半導
体記憶装置では、電力消費が多くなるという問題点があ
った。
記憶装置では、入・出力データは主ビット線１１を必ず
経由する。而して、主ビット線は、メモリセルアレイの
端から端まで布線されており、かなりの浮遊容量を持っ
ている。そして、データのリード・ライト時には、この
浮遊容量を充放電しなければならないため、従来の半導
体記憶装置では、電力消費が多くなるという問題点があ
った。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、複数のメモリセル（１ａ）がマト
リックス状に配置されたメモリセルアレイ（１）と、前
記メモリセルアレイのワード線を選択するロウデコーダ
（６）と、メモリセル列毎に配置され、当該列のメモリ
セルからの出力データが入力されその書き込みデータを
出力するリード・ライトバッファ（４ａ）と、メモリセ
ルアレイのビット線対（７、８）と前記リード・ライト
バッファとの間に接続されたスイッチ手段（３ａ）と、
前記スイッチ手段を選択的に導通させるカラムデコーダ
（５）と、を備える半導体記憶装置において、同一列に
配置されたメモリセルに対し長さの異なる複数対のビッ
ト線（７、８）を設け、前記カラムデコーダにより選択
的に前記スイッチ手段を導通させて何れかのビット線対
を前記リード・ライトバッファに接続させるようにした
ことを特徴とする半導体記憶装置が提供される。
め、本発明によれば、複数のメモリセル（１ａ）がマト
リックス状に配置されたメモリセルアレイ（１）と、前
記メモリセルアレイのワード線を選択するロウデコーダ
（６）と、メモリセル列毎に配置され、当該列のメモリ
セルからの出力データが入力されその書き込みデータを
出力するリード・ライトバッファ（４ａ）と、メモリセ
ルアレイのビット線対（７、８）と前記リード・ライト
バッファとの間に接続されたスイッチ手段（３ａ）と、
前記スイッチ手段を選択的に導通させるカラムデコーダ
（５）と、を備える半導体記憶装置において、同一列に
配置されたメモリセルに対し長さの異なる複数対のビッ
ト線（７、８）を設け、前記カラムデコーダにより選択
的に前記スイッチ手段を導通させて何れかのビット線対
を前記リード・ライトバッファに接続させるようにした
ことを特徴とする半導体記憶装置が提供される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の全体の構成を
示すブロック図である。同図に示されるように、この実
施例の半導体記憶装置は、複数のメモリセルがマトリッ
クス状に配置されたメモリセルアレイ１と、前記メモリ
セルアレイのワード線２を選択するロウデコーダ６と、
メモリセル列毎に配置されたリード・ライトバッファの
全体を含むリード・ライトバッファ群４と、メモリセル
アレイのビット線対と前記リード・ライトバッファとの
間に接続された選択トランジスタの全体を含む選択トラ
ンジスタ群３と、この選択トランジスタ群の中から特定
のトランジスタを選択して導通させるカラムデコーダ５
と、を備えている。
て説明する。図１は、本発明の一実施例の全体の構成を
示すブロック図である。同図に示されるように、この実
施例の半導体記憶装置は、複数のメモリセルがマトリッ
クス状に配置されたメモリセルアレイ１と、前記メモリ
セルアレイのワード線２を選択するロウデコーダ６と、
メモリセル列毎に配置されたリード・ライトバッファの
全体を含むリード・ライトバッファ群４と、メモリセル
アレイのビット線対と前記リード・ライトバッファとの
間に接続された選択トランジスタの全体を含む選択トラ
ンジスタ群３と、この選択トランジスタ群の中から特定
のトランジスタを選択して導通させるカラムデコーダ５
と、を備えている。
【０００８】後述するように、メモリセルアレイ１内の
同一列のメモリセルに対して長さの異なる複数対のビッ
ト線が形成され、それらのビット線対の内特定のものが
カラムデコーダ５によって選択されたトランジスタを介
してリード・ライトバッファ群４の中の１つのリード・
ライトバッファと接続される。また、リード時あるいは
ライト時には、その特定のビット線対は、図外プリチャ
ージ手段によりプリチャージ電位に充電される。
同一列のメモリセルに対して長さの異なる複数対のビッ
ト線が形成され、それらのビット線対の内特定のものが
カラムデコーダ５によって選択されたトランジスタを介
してリード・ライトバッファ群４の中の１つのリード・
ライトバッファと接続される。また、リード時あるいは
ライト時には、その特定のビット線対は、図外プリチャ
ージ手段によりプリチャージ電位に充電される。
【０００９】リード時あるいはライト時には、カラムデ
コーダ５とロウデコーダ６とにより、一組のメモリセル
が選択されるが、その場合に、カラムデコーダ５は、同
一列のメモリセルについては選択すべきメモリセルが接
続されている側のビット線対を選択する。リード時に
は、選択されたビット線対に出力されたリードデータが
リード・ライトバッファ（４）に入力され、該バッファ
を介して外部に出力される。ライト時には、書き込みデ
ータはリード・ライトバッファ（４）に入力され、該バ
ッファから出力された書き込みデータは、カラムデコー
ダ５によって選択されたビット線対を介してロウデコー
ダ６で選択されたメモリセルに書き込まれる。
コーダ５とロウデコーダ６とにより、一組のメモリセル
が選択されるが、その場合に、カラムデコーダ５は、同
一列のメモリセルについては選択すべきメモリセルが接
続されている側のビット線対を選択する。リード時に
は、選択されたビット線対に出力されたリードデータが
リード・ライトバッファ（４）に入力され、該バッファ
を介して外部に出力される。ライト時には、書き込みデ
ータはリード・ライトバッファ（４）に入力され、該バ
ッファから出力された書き込みデータは、カラムデコー
ダ５によって選択されたビット線対を介してロウデコー
ダ６で選択されたメモリセルに書き込まれる。
【００１０】図２は、本実施例の半導体記憶装置のメモ
リセル１列分の回路構成を示す回路図である。同図に示
されるように、それぞれ複数のメモリセル１ａが接続さ
れたビット線対Ａ７およびビット線対Ｂ８は、選択トラ
ンジスタ３ａを介してリード・ライトバッファ４ａに接
続されている。ビット線対Ａ７の配線はビット線対Ｂ８
の配線より短い。そして、ビット線対Ａにはリード・ラ
イトバッファ４ａからの距離の近いメモリセル１ａが接
続され、ビット線対Ｂにはリード・ライトバッファ４ａ
から遠くに配置されたメモリセル１ａのみが接続されて
いる。選択トランジスタ３ａのゲートにはカラムデコー
ダ５の選択信号が入力される。ビット線対Ａ、Ｂに接続
されたメモリセル１ａは、ロウデコーダ６により選択さ
れる。また、リード・ライトバッファ４ａの入出力端子
は、プリチャージ信号によって制御されるトランジスタ
９を介して電源ＶDDに接続されている。
リセル１列分の回路構成を示す回路図である。同図に示
されるように、それぞれ複数のメモリセル１ａが接続さ
れたビット線対Ａ７およびビット線対Ｂ８は、選択トラ
ンジスタ３ａを介してリード・ライトバッファ４ａに接
続されている。ビット線対Ａ７の配線はビット線対Ｂ８
の配線より短い。そして、ビット線対Ａにはリード・ラ
イトバッファ４ａからの距離の近いメモリセル１ａが接
続され、ビット線対Ｂにはリード・ライトバッファ４ａ
から遠くに配置されたメモリセル１ａのみが接続されて
いる。選択トランジスタ３ａのゲートにはカラムデコー
ダ５の選択信号が入力される。ビット線対Ａ、Ｂに接続
されたメモリセル１ａは、ロウデコーダ６により選択さ
れる。また、リード・ライトバッファ４ａの入出力端子
は、プリチャージ信号によって制御されるトランジスタ
９を介して電源ＶDDに接続されている。
【００１１】このように構成された半導体記憶装置で
は、ビット線対に関する等価的に浮遊容量が減少し、そ
の結果消費電流が低減化される。いま、ビット線対Ａ７
の配線長がビット線対Ｂ８の配線長の半分であるものと
し、両ビット線対に同数のメモリセルが接続されている
ものとする。ビット線対が１本のときの浮遊容量をＣと
すると、接続されたメモリセルにかかる浮遊容量を無視
すれば、ビット線対Ａ７の浮遊容量は１／２・Ｃ、ビッ
ト線対Ｂ８の浮遊容量はＣとなる。ここで、均等にメモ
リセルが選択されるものとすると、等価的浮遊容量ＣE
は、 ＣE ＝（１／２・Ｃ＋Ｃ）÷２＝３／４・Ｃ となる。また、ビット線対が１本のときの消費電流は、
ｆ・Ｃ・Ｖとなる（ｆ：動作周波数、Ｖ：電源電圧）
が、本実施例の場合には、均等にメモリセルが選択され
るものとして、３／４・ｆ・Ｃ・となる。なお、各ビッ
ト線対Ａ、Ｂには、ビット線対が１本のときの半分のメ
モリセルが接続されるだけであるので、実際にビット線
対Ａ、Ｂに付く浮遊容量は１／２・Ｃ、Ｃより小さいも
のとなる。
は、ビット線対に関する等価的に浮遊容量が減少し、そ
の結果消費電流が低減化される。いま、ビット線対Ａ７
の配線長がビット線対Ｂ８の配線長の半分であるものと
し、両ビット線対に同数のメモリセルが接続されている
ものとする。ビット線対が１本のときの浮遊容量をＣと
すると、接続されたメモリセルにかかる浮遊容量を無視
すれば、ビット線対Ａ７の浮遊容量は１／２・Ｃ、ビッ
ト線対Ｂ８の浮遊容量はＣとなる。ここで、均等にメモ
リセルが選択されるものとすると、等価的浮遊容量ＣE
は、 ＣE ＝（１／２・Ｃ＋Ｃ）÷２＝３／４・Ｃ となる。また、ビット線対が１本のときの消費電流は、
ｆ・Ｃ・Ｖとなる（ｆ：動作周波数、Ｖ：電源電圧）
が、本実施例の場合には、均等にメモリセルが選択され
るものとして、３／４・ｆ・Ｃ・となる。なお、各ビッ
ト線対Ａ、Ｂには、ビット線対が１本のときの半分のメ
モリセルが接続されるだけであるので、実際にビット線
対Ａ、Ｂに付く浮遊容量は１／２・Ｃ、Ｃより小さいも
のとなる。
【００１２】次に、本実施例回路の動作について説明す
る。図３は、図２に示された回路の動作を説明するため
のタイミングチャートである。いま、選択されるメモリ
セル１ａがビット線対Ａ７に接続されているものとす
る。プリチャージ信号が‘Ｌ’になると、トランジスタ
９はオンし、このとき同時にカラムデコーダ５の出力も
変化し、ビット線対Ａ７に接続された選択トランジスタ
３ａがオンするので、ビット線対Ａ７は‘Ｈ’となる。
この時ビット線対Ｂ８は直前のデータを保持している状
態で、変化はない。また、ロウデコーダ６の出力は
‘Ｌ’なので各メモリセル１ａは閉じている。
る。図３は、図２に示された回路の動作を説明するため
のタイミングチャートである。いま、選択されるメモリ
セル１ａがビット線対Ａ７に接続されているものとす
る。プリチャージ信号が‘Ｌ’になると、トランジスタ
９はオンし、このとき同時にカラムデコーダ５の出力も
変化し、ビット線対Ａ７に接続された選択トランジスタ
３ａがオンするので、ビット線対Ａ７は‘Ｈ’となる。
この時ビット線対Ｂ８は直前のデータを保持している状
態で、変化はない。また、ロウデコーダ６の出力は
‘Ｌ’なので各メモリセル１ａは閉じている。
【００１３】次に、プリチャージ信号が‘Ｈ’になる
と、トランジスタ９はオフする。カラムデコーダ５の出
力は変化しないのでビット線対Ａ７はリード・ライトバ
ッファ４ａと接続されている。ここでロウデコーダ６が
ワード線２の１つを選択し、これによりビット線対Ａ７
に接続されたメモリセル１ａの１つが開かれる。
と、トランジスタ９はオフする。カラムデコーダ５の出
力は変化しないのでビット線対Ａ７はリード・ライトバ
ッファ４ａと接続されている。ここでロウデコーダ６が
ワード線２の１つを選択し、これによりビット線対Ａ７
に接続されたメモリセル１ａの１つが開かれる。
【００１４】いま、リード時にあるものとすると、選択
されたメモリセル１ａの記憶データがビット線対Ａ７を
経由してリード・ライトバッファ４ａに入力され、該バ
ッファを介して外部に出力される。また、ライト時にお
いては、書き込みデータがリード・ライトバッファ４ａ
に入力され、該バッファから出力された書き込みデータ
は、ビット線対Ａ７を介して、ロウデコーダ６により選
択されたメモリセル１ａに記憶される。これら一連の動
作中において、ビット線対Ｂ８に接続されたメモリセル
１ａは全て閉じた状態にあり、ビット線対Ｂ８は先のデ
ータを保持し続ける。カラムデコーダ５によりビット線
対Ｂ８が選択された時も動作は同様で、この場合には、
ビット線対Ｂ８には状態変化が起こるが、ビット線対Ａ
７は直前のデータを保持し続け、状態変化は起きない。
されたメモリセル１ａの記憶データがビット線対Ａ７を
経由してリード・ライトバッファ４ａに入力され、該バ
ッファを介して外部に出力される。また、ライト時にお
いては、書き込みデータがリード・ライトバッファ４ａ
に入力され、該バッファから出力された書き込みデータ
は、ビット線対Ａ７を介して、ロウデコーダ６により選
択されたメモリセル１ａに記憶される。これら一連の動
作中において、ビット線対Ｂ８に接続されたメモリセル
１ａは全て閉じた状態にあり、ビット線対Ｂ８は先のデ
ータを保持し続ける。カラムデコーダ５によりビット線
対Ｂ８が選択された時も動作は同様で、この場合には、
ビット線対Ｂ８には状態変化が起こるが、ビット線対Ａ
７は直前のデータを保持し続け、状態変化は起きない。
【００１５】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるされるものではなく、
特許請求の範囲に記載された本願発明の要旨内において
各種の変更が可能である。例えば、実施例では、ビット
線対を２つに分けていたが、これを３乃至それ以上に分
けることができる。なお、複数のビット線対を異なる配
線層で形成するようにすれば、本発明を実施することに
よるチップ面積の増加を抑えることができる。
本発明は上記実施例に限定されるされるものではなく、
特許請求の範囲に記載された本願発明の要旨内において
各種の変更が可能である。例えば、実施例では、ビット
線対を２つに分けていたが、これを３乃至それ以上に分
けることができる。なお、複数のビット線対を異なる配
線層で形成するようにすれば、本発明を実施することに
よるチップ面積の増加を抑えることができる。
【００１６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、ビット線対を分割し、リード・ライトバッフ
ァの直前にて選択トランジスタを介して各ビット線対を
接続したものであるので、リード・ライトバッファに近
い方のメモリセルの接続されたビット線対の浮遊容量は
小さくなり、それに伴い、リード・ライトバッファから
遠い方のメモリセルの接続されたビット線対を含めた等
価的な浮遊容量が小さくなる。したがって、本発明によ
れば、データ書き込み時およびデータ読み出し時の消費
電流を削減することができる。
憶装置は、ビット線対を分割し、リード・ライトバッフ
ァの直前にて選択トランジスタを介して各ビット線対を
接続したものであるので、リード・ライトバッファに近
い方のメモリセルの接続されたビット線対の浮遊容量は
小さくなり、それに伴い、リード・ライトバッファから
遠い方のメモリセルの接続されたビット線対を含めた等
価的な浮遊容量が小さくなる。したがって、本発明によ
れば、データ書き込み時およびデータ読み出し時の消費
電流を削減することができる。
【００１７】例えば、ビット線対が１本のときに比較し
て、ビット線対を２本とした場合には、等価的浮遊容量
および消費電流を３／４以下とすることができ、また、
ビット線対を３本とした場合には、ビット線対が１本の
ときの浮遊容量をＣとして、等価的浮遊容量ＣE は、 ＣE ＝（１／３・Ｃ＋２／３・Ｃ＋Ｃ）÷３＝２／３・
Ｃ となり、等価的浮遊容量および消費電流を２／３以下と
することができる。
て、ビット線対を２本とした場合には、等価的浮遊容量
および消費電流を３／４以下とすることができ、また、
ビット線対を３本とした場合には、ビット線対が１本の
ときの浮遊容量をＣとして、等価的浮遊容量ＣE は、 ＣE ＝（１／３・Ｃ＋２／３・Ｃ＋Ｃ）÷３＝２／３・
Ｃ となり、等価的浮遊容量および消費電流を２／３以下と
することができる。
【図１】 本発明の一実施例の全体の構成を示すブロッ
ク図。
ク図。
【図２】 本発明の一実施例の１メモリセル列分の構成
を示す回路図。
を示す回路図。
【図３】 本発明の一実施例の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図４】 従来例の構成を示す図。
１ メモリセルアレイ １ａ メモリセル ２ ワード線 ３ 選択トランジスタ群 ３ａ 選択トランジスタ ４ リード・ライトバッファ群 ４ａ リード・ライトバッファ ５ カラムデコーダ ６ ロウデコーダ ７ ビット線対Ａ ８ ビット線対Ｂ ９ トランジスタ １１ 主ビット線 １２ 分割ビット線 １３ カラムアンプ １４ データ入力・出力アンプ １５、１６ 選択トランジスタ
Claims (4)
- 【請求項１】 複数のメモリセルがマトリックス状に配
置されたメモリセルアレイと、前記メモリセルアレイの
ワード線を選択するロウデコーダと、メモリセル列毎に
配置され、当該列のメモリセルからの出力データが入力
されその書き込みデータを出力するリード・ライトバッ
ファと、メモリセルアレイのビット線対と前記リード・
ライトバッファとの間に接続されたスイッチ手段と、前
記スイッチ手段を選択的に導通させるカラムデコーダ
と、を備える半導体記憶装置において、同一列に配置さ
れたメモリセルに対し長さの異なる複数対のビット線を
設け、前記カラムデコーダにより選択的に前記スイッチ
手段を導通させて何れかのビット線対を前記リード・ラ
イトバッファに接続させるようにしたことを特徴とする
半導体記憶装置。 - 【請求項２】 前記複数対のビット線に対し１つのプリ
チャージ手段が設けられており、該プリチャージ手段と
前記複数対のビット線との間には前記スイッチ手段が接
続されていることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】 前記複数対のビット線の内長い配線長の
ビット線には前記リード・ライトバッファから遠い位置
に配置されたメモリセルのみが接続されていることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記複数対のビット線の内１または複数
のビット線対は、他のビット線対とは異なる層の配線に
よって形成されていることを特徴とする請求項１記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234012A JP2590701B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234012A JP2590701B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0765583A true JPH0765583A (ja) | 1995-03-10 |
| JP2590701B2 JP2590701B2 (ja) | 1997-03-12 |
Family
ID=16964176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5234012A Expired - Fee Related JP2590701B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590701B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030029510A (ko) * | 2001-10-05 | 2003-04-14 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 메모리 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5307477B2 (ja) | 2008-08-21 | 2013-10-02 | Ｎｔｎ株式会社 | ロッカーアーム用カムフォロアおよびカムフォロア装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
| JPS54149532A (en) * | 1978-05-17 | 1979-11-22 | Nec Corp | Semiconductor memory unit |
| JPS6414954A (en) * | 1987-07-08 | 1989-01-19 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH0589679A (ja) * | 1991-09-30 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
-
1993
- 1993-08-26 JP JP5234012A patent/JP2590701B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
| JPS54149532A (en) * | 1978-05-17 | 1979-11-22 | Nec Corp | Semiconductor memory unit |
| JPS6414954A (en) * | 1987-07-08 | 1989-01-19 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH0589679A (ja) * | 1991-09-30 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030029510A (ko) * | 2001-10-05 | 2003-04-14 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2590701B2 (ja) | 1997-03-12 |
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