JP3212884B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 230000015654 memory Effects 0.000 claims description 26
- 239000000872 buffer Substances 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000003068 static effect Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 description 16
- 238000010168 coupling process Methods 0.000 description 16
- 238000005859 coupling reaction Methods 0.000 description 16
- 230000000694 effects Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 101001103033 Homo sapiens Tyrosine-protein kinase transmembrane receptor ROR2 Proteins 0.000 description 6
- 102100039616 Tyrosine-protein kinase transmembrane receptor ROR2 Human genes 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000011084 recovery Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 201000003248 brachydactyly type B1 Diseases 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G11C5/00—Details of stores covered by group G11C11/00
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）などの半導体記憶装置に関する。
し、特にスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）などの半導体記憶装置に関する。
【０００２】
【従来の技術】近年、高速メモリに関しては、それらが
使われるコンピュータシステムがより高速のデータ転送
を可能とするよう、出力本数の増大すなわち多ビット化
と、高周波数動作すなわち高速化が要求されてきてい
る。特にＳＲＡＭは、キャッシュメモリとしてＣＰＵに
密着した仕様で使われるためこれら要求は年々強まって
きている。
使われるコンピュータシステムがより高速のデータ転送
を可能とするよう、出力本数の増大すなわち多ビット化
と、高周波数動作すなわち高速化が要求されてきてい
る。特にＳＲＡＭは、キャッシュメモリとしてＣＰＵに
密着した仕様で使われるためこれら要求は年々強まって
きている。
【０００３】このような要求に対応して、ＳＲＡＭの出
力本数に関しては、これまでの１〜８本から現在主流の
１６〜３２本に増加し、将来的には６４本〜１２８本へ
の増大も検討されている。これらの出力を一度にしかも
高速動作させると、電源線上のノイズが深刻になり最悪
は誤動作の原因になる。これを回避するため、出力専用
の電源ピンを設置し、更にパッケージの一辺に出力が集
中しないようにしている。例えば出力本数３２本（以下
×３２）の場合、向かい合う２辺に出力ピンを１６本づ
つ２分割して配置している。このようなピン配置の場
合、内部のレイアウトもこれに合わせて、上下に多ビッ
トの出力が出せる形が好ましくなり、デジット線からの
信号を上下に交互に引き出すくし形レイアウトまたはビ
ット線交互配置レイアウトが提案されている。（電子情
報通信学会技術研究報告，第９２巻，第２４２号，ＩＣ
Ｄ９２−６２〜７３，第５７〜６７頁，電子情報通信学
会，１９９２年９月２５日）（文献１） 文献１記載の従来の半導体記憶装置をブロックで示す図
５を参照すると、この従来の半導体記憶装置は、複数の
ワード線ＷＬと複数のデジット線対Ｄ，バー（Ｂ）Ｄの
マトリックスの各交点に配置したフリップフロップから
成るメモリセルＭＣを備える。
力本数に関しては、これまでの１〜８本から現在主流の
１６〜３２本に増加し、将来的には６４本〜１２８本へ
の増大も検討されている。これらの出力を一度にしかも
高速動作させると、電源線上のノイズが深刻になり最悪
は誤動作の原因になる。これを回避するため、出力専用
の電源ピンを設置し、更にパッケージの一辺に出力が集
中しないようにしている。例えば出力本数３２本（以下
×３２）の場合、向かい合う２辺に出力ピンを１６本づ
つ２分割して配置している。このようなピン配置の場
合、内部のレイアウトもこれに合わせて、上下に多ビッ
トの出力が出せる形が好ましくなり、デジット線からの
信号を上下に交互に引き出すくし形レイアウトまたはビ
ット線交互配置レイアウトが提案されている。（電子情
報通信学会技術研究報告，第９２巻，第２４２号，ＩＣ
Ｄ９２−６２〜７３，第５７〜６７頁，電子情報通信学
会，１９９２年９月２５日）（文献１） 文献１記載の従来の半導体記憶装置をブロックで示す図
５を参照すると、この従来の半導体記憶装置は、複数の
ワード線ＷＬと複数のデジット線対Ｄ，バー（Ｂ）Ｄの
マトリックスの各交点に配置したフリップフロップから
成るメモリセルＭＣを備える。
【０００４】デジット線対Ｄ，ＢＤには、デジット線の
電圧を固定するプリチャージ用のＰＭＯＳトランジスタ
から成るプリチャージ回路ＰＣと、複数本のデジット線
の１つを選択しデータバス線ＤＢ，ＢＤＢに接続するス
イッチトランジスタから成るデジット選択回路ＹＳＷと
を接続する。
電圧を固定するプリチャージ用のＰＭＯＳトランジスタ
から成るプリチャージ回路ＰＣと、複数本のデジット線
の１つを選択しデータバス線ＤＢ，ＢＤＢに接続するス
イッチトランジスタから成るデジット選択回路ＹＳＷと
を接続する。
【０００５】データバス線ＤＢ，ＢＤＢは、読出し時に
はセンスアンプ、書込み時にはライトバッファとして働
くバッファ回路Ｒ／Ｗを経由して入出力端子Ｉ／Ｏに接
続する。
はセンスアンプ、書込み時にはライトバッファとして働
くバッファ回路Ｒ／Ｗを経由して入出力端子Ｉ／Ｏに接
続する。
【０００６】デジット選択回路ＹＳＷは、デジット線対
の一本置きに上下に交互に配置され、それらをまとめる
データバス線も上下にデータバス線ＤＢ０，ＢＤＢ０お
よびＤＢ１，ＢＤＢ１が配置され、同時に、このデジッ
ト選択回路ＹＳＷを選択するデジット選択線Ｙ１，Ｙ
２，…のデジット選択信号も上下に存在している。
の一本置きに上下に交互に配置され、それらをまとめる
データバス線も上下にデータバス線ＤＢ０，ＢＤＢ０お
よびＤＢ１，ＢＤＢ１が配置され、同時に、このデジッ
ト選択回路ＹＳＷを選択するデジット選択線Ｙ１，Ｙ
２，…のデジット選択信号も上下に存在している。
【０００７】メモリセルＭＣの構成の一例を回路図で示
す図６を参照すると、このメモリセルＭＣは、抵抗Ｒ
１，Ｒ２を負荷とし相互のゲート入力とドレイン出力を
接続してフリップフロップを構成する駆動トランジスタ
のＮチャンネルＭＯＳトランジスタ（ＮＭＯＳ）ＭＤ
１，ＭＤ２と、このセルノードＮ１，Ｎ２とデジット線
Ｄ，ＢＤをワード線ＷＬのゲート信号にて制御する伝達
トランジスタＭＴ１，ＭＴ２とを備える。
す図６を参照すると、このメモリセルＭＣは、抵抗Ｒ
１，Ｒ２を負荷とし相互のゲート入力とドレイン出力を
接続してフリップフロップを構成する駆動トランジスタ
のＮチャンネルＭＯＳトランジスタ（ＮＭＯＳ）ＭＤ
１，ＭＤ２と、このセルノードＮ１，Ｎ２とデジット線
Ｄ，ＢＤをワード線ＷＬのゲート信号にて制御する伝達
トランジスタＭＴ１，ＭＴ２とを備える。
【０００８】次に、図５，図６を参照して、従来の半導
体記憶装置の動作について説明すると、まず、読出し動
作では、任意のワード線ＷＬが選択され、そこに接続さ
れるメモリセルＭＣは全てオンしそれぞれのデジット線
対Ｄ，ＢＤ上に電位差としてのデータ情報を読み出そう
とする。しかし、デジット選択線Ｙの選択により上下の
各一台のみのプリチャージ回路ＰＣがオフ、デジット選
択回路ＹＳＷがオンとなる。プリチャージ回路ＰＣオフ
でデジット線上に読出し電位差を発生し、この読出し電
位差がデジット選択回路ＹＳＷのスイッチトランジスタ
を通してそれがデータバス線に伝達される。そして、こ
のデータバス線ＤＢ０，ＢＤＢ０、とＤＢ１，ＢＤＢ１
の信号はそれぞれのバッファＲ／Ｗを通って出力され
る。
体記憶装置の動作について説明すると、まず、読出し動
作では、任意のワード線ＷＬが選択され、そこに接続さ
れるメモリセルＭＣは全てオンしそれぞれのデジット線
対Ｄ，ＢＤ上に電位差としてのデータ情報を読み出そう
とする。しかし、デジット選択線Ｙの選択により上下の
各一台のみのプリチャージ回路ＰＣがオフ、デジット選
択回路ＹＳＷがオンとなる。プリチャージ回路ＰＣオフ
でデジット線上に読出し電位差を発生し、この読出し電
位差がデジット選択回路ＹＳＷのスイッチトランジスタ
を通してそれがデータバス線に伝達される。そして、こ
のデータバス線ＤＢ０，ＢＤＢ０、とＤＢ１，ＢＤＢ１
の信号はそれぞれのバッファＲ／Ｗを通って出力され
る。
【０００９】次に、書込みの場合は、逆のパスで情報が
伝わり外部からのデータが選択されたメモリセルＭＣの
みに伝達され書込みされる。読出しも書込みもしていな
い状態もしくは非選択でのデジット線は、プリチャージ
状態と呼ばれプリチャージ回路ＰＣ回路のトランジスタ
によりデジット線は高電圧に固定されている。
伝わり外部からのデータが選択されたメモリセルＭＣの
みに伝達され書込みされる。読出しも書込みもしていな
い状態もしくは非選択でのデジット線は、プリチャージ
状態と呼ばれプリチャージ回路ＰＣ回路のトランジスタ
によりデジット線は高電圧に固定されている。
【００１０】この構成の特徴は、上下に配置したデジッ
ト線の引き出し部分が１デジット対ごとに交互になって
いるため、プリチャージ回路ＰＣやＹＷＣの周辺回路の
レイアウトが２デジット線対ピッチとなり作りやすい。
その時、デジット線からプリチャージ回路ＰＣやデジッ
ト選択回路ＹＳＷへの信号線の引き回しが全く存在しな
いため、レイアウト面積的にも小さく作れるという利点
がある。
ト線の引き出し部分が１デジット対ごとに交互になって
いるため、プリチャージ回路ＰＣやＹＷＣの周辺回路の
レイアウトが２デジット線対ピッチとなり作りやすい。
その時、デジット線からプリチャージ回路ＰＣやデジッ
ト選択回路ＹＳＷへの信号線の引き回しが全く存在しな
いため、レイアウト面積的にも小さく作れるという利点
がある。
【００１１】しかし、この従来の半導体記憶装置では、
上下のデータが同時に読出し及び書込みがされる時に生
じる電気的な影響について考慮されていない。すなわ
ち、この従来の回路およびレイアウト構成では、隣り合
うデジット線対が上下にそれぞれ引き出される選択デジ
ット線となる。一般にデジット線は金属配線をエッチン
グ加工して形成し、その配線幅や間隔は非常に狭いた
め、隣接デジット線間には寄生容量が発生する。ここ
で、デジット線対間のカップリング容量をＣｓ、隣のデ
ジット線間との容量をＣｍとすると、デジット線に負荷
される全容量中に占めるこれらＣｓ，Ｃｍの割合はメモ
リセルの微細化が進んだ今日では無視できない程に高ま
って来ている。このため、隣接配線の電位変化が、配線
間のカップリング容量Ｃｍによりカップッリングノイズ
として伝わってくる。すなわち、デジット線対の線間容
量Ｃｓに対し、容量Ｃｍは同程度（デジット線は片寄っ
たレイアウトにしないので一般的にほぼＣｓ＝Ｃｍとな
る）であるので、上記カップッリングノイズは無視でき
ない程度に大きくこの影響により微少電圧を扱う時に影
響が出る。すなわちデジット線Ｄ１１はＣｓ＋Ｃｍのカ
ップリング容量による影響を受け、容量Ｃｓだけの場合
より約２倍のノイズ量になる。つまり、読出し時には、
選択デジット線対のＨレベルを保持する一方のデジット
線の他方のデジット線以外に隣接するデジット線もＬレ
ベルを出力しようとすることでカップリングノイズの影
響は２倍になり、デジット線対間での差電位は減少して
しまう。また、書込みの回復時のデジット線が同電位に
なる付近での電位差も微少なので、同様に、隣接デジッ
ト線から書込み動作時の大きな電位変化によるカップリ
ングノイズの影響を受ける。
上下のデータが同時に読出し及び書込みがされる時に生
じる電気的な影響について考慮されていない。すなわ
ち、この従来の回路およびレイアウト構成では、隣り合
うデジット線対が上下にそれぞれ引き出される選択デジ
ット線となる。一般にデジット線は金属配線をエッチン
グ加工して形成し、その配線幅や間隔は非常に狭いた
め、隣接デジット線間には寄生容量が発生する。ここ
で、デジット線対間のカップリング容量をＣｓ、隣のデ
ジット線間との容量をＣｍとすると、デジット線に負荷
される全容量中に占めるこれらＣｓ，Ｃｍの割合はメモ
リセルの微細化が進んだ今日では無視できない程に高ま
って来ている。このため、隣接配線の電位変化が、配線
間のカップリング容量Ｃｍによりカップッリングノイズ
として伝わってくる。すなわち、デジット線対の線間容
量Ｃｓに対し、容量Ｃｍは同程度（デジット線は片寄っ
たレイアウトにしないので一般的にほぼＣｓ＝Ｃｍとな
る）であるので、上記カップッリングノイズは無視でき
ない程度に大きくこの影響により微少電圧を扱う時に影
響が出る。すなわちデジット線Ｄ１１はＣｓ＋Ｃｍのカ
ップリング容量による影響を受け、容量Ｃｓだけの場合
より約２倍のノイズ量になる。つまり、読出し時には、
選択デジット線対のＨレベルを保持する一方のデジット
線の他方のデジット線以外に隣接するデジット線もＬレ
ベルを出力しようとすることでカップリングノイズの影
響は２倍になり、デジット線対間での差電位は減少して
しまう。また、書込みの回復時のデジット線が同電位に
なる付近での電位差も微少なので、同様に、隣接デジッ
ト線から書込み動作時の大きな電位変化によるカップリ
ングノイズの影響を受ける。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、上下のデータが同時に読出し及び書込みが
される時に生じる電気的な影響について考慮されておら
ず、デジット線が非常に狭間隔で隣接した配線にて形成
されているので隣接デジット線の電位変化が配線間のカ
ップリング容量によりカップリングノイズとして伝達
し、この影響により上下のデータの同時読出し時及び同
時書込み時における隣接デジット線対間での差電位が減
少し誤動作を生じるという欠点があった。
記憶装置は、上下のデータが同時に読出し及び書込みが
される時に生じる電気的な影響について考慮されておら
ず、デジット線が非常に狭間隔で隣接した配線にて形成
されているので隣接デジット線の電位変化が配線間のカ
ップリング容量によりカップリングノイズとして伝達
し、この影響により上下のデータの同時読出し時及び同
時書込み時における隣接デジット線対間での差電位が減
少し誤動作を生じるという欠点があった。
【００１３】本発明の目的は、上記欠点を解消し、多ビ
ット入出力端子を有するメモリセルアレイ領域での隣接
デジット線間のカップリング容量に起因するノイズを低
減した半導体記憶装置を提供することにある。
ット入出力端子を有するメモリセルアレイ領域での隣接
デジット線間のカップリング容量に起因するノイズを低
減した半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、複数のワード線とそれぞれ複数の第１，第２の
相補のデジット線対とから成るマトリックスの各交点に
配置したメモリセルを備えるメモリセルアレイと、前記
メモリセルアレイの前記ワード線と平行でかつ相互に対
向する第１，第２の辺の各々に沿って配設した第１，第
２のビットデータ対応の第１，第２のデータバスと、前
記複数の第１，第２のデジット線対の各々の一端にそれ
ぞれ配置しこれら複数の第１，第２の各々のデジット線
対の１つを第１，第２の選択デジット線としてそれぞれ
選択して前記第１，第２のデータバスにそれぞれ接続す
るとともに非選択時にはプリチャージ電圧を供給する複
数の第１，第２のデジット線選択回路と、前記第１，第
２のデータバスの各々に接続し読出し時にはセンスアン
プとして書込み時にはライトバッファとしてそれぞれ機
能する第１，第２の入出力バッファ回路とを備える半導
体記憶装置において、同時に選択される前記第１及び第
２の選択デジット線対が相互に隣接することがないよう
に少なくとも１対の非選択デジット線対を挟んで前記第
１，第２のデジット線対を配置したことを特徴とするも
のである。
装置は、複数のワード線とそれぞれ複数の第１，第２の
相補のデジット線対とから成るマトリックスの各交点に
配置したメモリセルを備えるメモリセルアレイと、前記
メモリセルアレイの前記ワード線と平行でかつ相互に対
向する第１，第２の辺の各々に沿って配設した第１，第
２のビットデータ対応の第１，第２のデータバスと、前
記複数の第１，第２のデジット線対の各々の一端にそれ
ぞれ配置しこれら複数の第１，第２の各々のデジット線
対の１つを第１，第２の選択デジット線としてそれぞれ
選択して前記第１，第２のデータバスにそれぞれ接続す
るとともに非選択時にはプリチャージ電圧を供給する複
数の第１，第２のデジット線選択回路と、前記第１，第
２のデータバスの各々に接続し読出し時にはセンスアン
プとして書込み時にはライトバッファとしてそれぞれ機
能する第１，第２の入出力バッファ回路とを備える半導
体記憶装置において、同時に選択される前記第１及び第
２の選択デジット線対が相互に隣接することがないよう
に少なくとも１対の非選択デジット線対を挟んで前記第
１，第２のデジット線対を配置したことを特徴とするも
のである。
【００１５】
【００１６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図で
は、従来と同様に、多ビット出力のＳＲＡＭにおいて上
下に出力ピンが分離して配置されている場合で、その中
の上下の１出力ビット分づつのみを抜き出した回路およ
びレイアウト構成を示す。この図に示す本実施の形態の
半導体記憶装置は、従来と共通のメモリセルＭＣを複数
のワード線ＷＬと複数のデジット線対Ｄ，ＢＤのマトリ
ックスの各交点に配置し、このデジット線対Ｄ，ＢＤに
は、デジット線の電圧固定用のプリチャージ回路ＰＣ
と、複数本のデジット線の１つを選択しデータバス線Ｄ
Ｂ，ＢＤＢに接続するデジット選択回路ＹＳＷとを接続
する。
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図で
は、従来と同様に、多ビット出力のＳＲＡＭにおいて上
下に出力ピンが分離して配置されている場合で、その中
の上下の１出力ビット分づつのみを抜き出した回路およ
びレイアウト構成を示す。この図に示す本実施の形態の
半導体記憶装置は、従来と共通のメモリセルＭＣを複数
のワード線ＷＬと複数のデジット線対Ｄ，ＢＤのマトリ
ックスの各交点に配置し、このデジット線対Ｄ，ＢＤに
は、デジット線の電圧固定用のプリチャージ回路ＰＣ
と、複数本のデジット線の１つを選択しデータバス線Ｄ
Ｂ，ＢＤＢに接続するデジット選択回路ＹＳＷとを接続
する。
【００１７】データバス線ＤＢ，ＢＤＢは、バッファ回
路Ｒ／Ｗを経由して入出力端子Ｉ／Ｏに接続する。
路Ｒ／Ｗを経由して入出力端子Ｉ／Ｏに接続する。
【００１８】本発明を特徴付けるデジット選択回路ＹＳ
Ｗの配置について説明すると、デジット選択回路ＹＳＷ
は２デジット線対毎に上下に交互に配置し、それらをま
とめるデータバス線も下側にデータバス線ＤＢ０，ＢＤ
Ｂ０、上側にデータバス線ＤＢ１，ＢＤＢ１をそれぞれ
配置する。同時に、このデジット選択回路ＹＳＷを選択
するデジット選択線Ｙ１，Ｙ２，Ｙ３…も上下に存在し
ている。デジット選択線Ｙの選択順序、つまりＹ１，Ｙ
２，Ｙ３…は図中の左から右に順次設定されており、こ
れは上下で同一である。
Ｗの配置について説明すると、デジット選択回路ＹＳＷ
は２デジット線対毎に上下に交互に配置し、それらをま
とめるデータバス線も下側にデータバス線ＤＢ０，ＢＤ
Ｂ０、上側にデータバス線ＤＢ１，ＢＤＢ１をそれぞれ
配置する。同時に、このデジット選択回路ＹＳＷを選択
するデジット選択線Ｙ１，Ｙ２，Ｙ３…も上下に存在し
ている。デジット選択線Ｙの選択順序、つまりＹ１，Ｙ
２，Ｙ３…は図中の左から右に順次設定されており、こ
れは上下で同一である。
【００１９】次に、図１を参照して本実施の形態の動作
について説明すると、まず、読出し動作では、任意のワ
ード線ＷＬを選択し、この選択に応答してそこに接続さ
れるメモリセルＭＣは全てオンしそれぞれのデジット線
対Ｄ，ＢＤ上に電位差としてのデータ情報を読み出そう
とする。しかし、選択されたデジット選択線Ｙの活性化
に応答して上下の各一台のみのプリチャージ回路ＰＣが
オフし、デジット選択回路ＹＳＷがオンとなる。プリチ
ャージ回路ＰＣのオフに応答してデジット線上に読出し
電位差が発生し、デジット選択回路ＹＳＷはスイッチト
ランジスタを経由してその電位差をデータバス線に伝達
する。そして、このデータバス線ＤＢ０，ＢＤＢ０とＤ
Ｂ１，ＢＤＢ１の各信号はそれぞれのバッファＲ／Ｗを
経由して出力する。
について説明すると、まず、読出し動作では、任意のワ
ード線ＷＬを選択し、この選択に応答してそこに接続さ
れるメモリセルＭＣは全てオンしそれぞれのデジット線
対Ｄ，ＢＤ上に電位差としてのデータ情報を読み出そう
とする。しかし、選択されたデジット選択線Ｙの活性化
に応答して上下の各一台のみのプリチャージ回路ＰＣが
オフし、デジット選択回路ＹＳＷがオンとなる。プリチ
ャージ回路ＰＣのオフに応答してデジット線上に読出し
電位差が発生し、デジット選択回路ＹＳＷはスイッチト
ランジスタを経由してその電位差をデータバス線に伝達
する。そして、このデータバス線ＤＢ０，ＢＤＢ０とＤ
Ｂ１，ＢＤＢ１の各信号はそれぞれのバッファＲ／Ｗを
経由して出力する。
【００２０】書込みの場合は、逆のパスで情報が伝わり
外部からのデータが選択されたメモリセルＭＣのみに伝
達され書込みされる。読出しも書込みもしていない状態
もしくは非選択でのデジット線は、プリチャージ回路Ｐ
Ｃのプリチャージトランジスタがオンしているため、そ
のデジット線は最高電位ＶＣＣに固定される。デジット
選択回路ＹＳＷの選択として例えばデジット選択線Ｙ１
を選択した場合、１番目のデジット線対Ｄ０１，ＢＤ０
１が下側の入出力端子Ｉ／Ｏ０用として選ばれ、３番目
のデジット線対Ｄ１１，Ｄ１１が上側の入出力端子Ｉ／
Ｏ１用として選ばれる。この時、これらデジット線の間
に位置する２番目のデジット線対Ｄ０２，ＢＤ０２は非
選択状態となっている。
外部からのデータが選択されたメモリセルＭＣのみに伝
達され書込みされる。読出しも書込みもしていない状態
もしくは非選択でのデジット線は、プリチャージ回路Ｐ
Ｃのプリチャージトランジスタがオンしているため、そ
のデジット線は最高電位ＶＣＣに固定される。デジット
選択回路ＹＳＷの選択として例えばデジット選択線Ｙ１
を選択した場合、１番目のデジット線対Ｄ０１，ＢＤ０
１が下側の入出力端子Ｉ／Ｏ０用として選ばれ、３番目
のデジット線対Ｄ１１，Ｄ１１が上側の入出力端子Ｉ／
Ｏ１用として選ばれる。この時、これらデジット線の間
に位置する２番目のデジット線対Ｄ０２，ＢＤ０２は非
選択状態となっている。
【００２１】次に本実施の形態の回路の書込み，読出し
動作波形を従来の回路と比較して示した図２を参照して
動作特性について説明すると、まず、図２（Ａ）は読出
し開始時のデジット線上に現れる差電位の開き具合を示
し、ワード線ＷＬがオンし、デジット線ＤがＨレベルを
維持しようとし、デジット線ＢＤの電圧が低下しＬレベ
ルに遷移しつつあり、しばらくしてセンスアンプ（図示
省略）の読出しタイミングとなる。デジット線Ｄ０１で
は従来の回路（グラフＢ）と本実施の形態の回路（グラ
フＡ）との差は無いが、デジット線Ｄ１１では従来の回
路ではＨレベルの低下が大きく、センスアンプタイミン
グでの電位差は△ＶＩ＞△Ｖｐとなる。つまり従来の回
路より本発明の回路方が読出し電位差は大きく取れるの
で電圧マージンの拡大や高速化が容易となる。
動作波形を従来の回路と比較して示した図２を参照して
動作特性について説明すると、まず、図２（Ａ）は読出
し開始時のデジット線上に現れる差電位の開き具合を示
し、ワード線ＷＬがオンし、デジット線ＤがＨレベルを
維持しようとし、デジット線ＢＤの電圧が低下しＬレベ
ルに遷移しつつあり、しばらくしてセンスアンプ（図示
省略）の読出しタイミングとなる。デジット線Ｄ０１で
は従来の回路（グラフＢ）と本実施の形態の回路（グラ
フＡ）との差は無いが、デジット線Ｄ１１では従来の回
路ではＨレベルの低下が大きく、センスアンプタイミン
グでの電位差は△ＶＩ＞△Ｖｐとなる。つまり従来の回
路より本発明の回路方が読出し電位差は大きく取れるの
で電圧マージンの拡大や高速化が容易となる。
【００２２】この差は、デジット線Ｄ１１の隣接のデジ
ット線の相違に起因している。すなわち、従来の回路の
デジット線Ｄ１１の隣は、選択デジット線ＢＤ０１であ
りしかもＬレベルに遷移しようと電圧低下している。こ
れに対し本実施の形態の回路のデジット線Ｄ１１の隣
は、非選択のデジット線Ｄ０２であり電圧はＶＣＣ固定
である。
ット線の相違に起因している。すなわち、従来の回路の
デジット線Ｄ１１の隣は、選択デジット線ＢＤ０１であ
りしかもＬレベルに遷移しようと電圧低下している。こ
れに対し本実施の形態の回路のデジット線Ｄ１１の隣
は、非選択のデジット線Ｄ０２であり電圧はＶＣＣ固定
である。
【００２３】従来の技術で説明したように、隣接デジッ
ト線間には寄生容量が発生する。ここで、従来と同様
に、デジット線対の各線間のカップリング容量をＣｓ、
隣接デジット線間の容量をＣｍとし、かつＣｓ＝Ｃｍと
すると、従来の回路ではデジット線Ｄ１１はＣｓ＋Ｃｍ
のカップリング容量による影響を受け、本実施の形態の
回路の容量Ｃｓだけの場合に比較して約２倍のノイズ量
になる。
ト線間には寄生容量が発生する。ここで、従来と同様
に、デジット線対の各線間のカップリング容量をＣｓ、
隣接デジット線間の容量をＣｍとし、かつＣｓ＝Ｃｍと
すると、従来の回路ではデジット線Ｄ１１はＣｓ＋Ｃｍ
のカップリング容量による影響を受け、本実施の形態の
回路の容量Ｃｓだけの場合に比較して約２倍のノイズ量
になる。
【００２４】次に、図２（Ｂ）は書込み動作時および回
復時のデジット線の電位変化を示す。注目デジット線Ｄ
１１，ＢＤ１１の書込みはデジット線ＢＤ１１の電位を
最低電位ＧＮＤ近くまで下げることでメモリセルＭＣに
Ｌレベルを書込み、書込み終了後にデジット線ＢＤ１１
をＶＣＣ付近の高電圧に引き上げデジット線Ｄ１１との
電位差をゼロに抑えて回復動作の完了となる。この書込
み時にはデジット線ＢＤ１１に電源電圧相当の電位変化
が起こるため、容量Ｃｓ，Ｃｍによるカップリングノイ
ズの影響も大きくなる。Ｈレベルのデジット線Ｄ１１は
書込み開始時にはレベルの引き下げ方向に影響を受け、
終了時には引き上げ方向に影響を受ける。書込み中のデ
ジット線Ｄ１１のレベル低下はプリチャージ電圧が十分
高ければあまり問題とはならない。（もし、デジット線
がＶＣＣとＧＮＤの中間電位に設定されている場合、こ
の低下量が大きいとメモリセルのハイノードを低下させ
セルの動作電圧マージンを減少させる）書込み回復時
は、デジット線電位差として０Ｖ付近の微少電圧を問題
とするためこのノイズの影響は無視できなくなる。ノイ
ズはこの電位差を広げる方向で発生するので、従来の回
路の回復完了時間ｔｐは本実施の形態の回路の回復時間
ｔＩより遅れてｔＩ＜ｔｐとなる。
復時のデジット線の電位変化を示す。注目デジット線Ｄ
１１，ＢＤ１１の書込みはデジット線ＢＤ１１の電位を
最低電位ＧＮＤ近くまで下げることでメモリセルＭＣに
Ｌレベルを書込み、書込み終了後にデジット線ＢＤ１１
をＶＣＣ付近の高電圧に引き上げデジット線Ｄ１１との
電位差をゼロに抑えて回復動作の完了となる。この書込
み時にはデジット線ＢＤ１１に電源電圧相当の電位変化
が起こるため、容量Ｃｓ，Ｃｍによるカップリングノイ
ズの影響も大きくなる。Ｈレベルのデジット線Ｄ１１は
書込み開始時にはレベルの引き下げ方向に影響を受け、
終了時には引き上げ方向に影響を受ける。書込み中のデ
ジット線Ｄ１１のレベル低下はプリチャージ電圧が十分
高ければあまり問題とはならない。（もし、デジット線
がＶＣＣとＧＮＤの中間電位に設定されている場合、こ
の低下量が大きいとメモリセルのハイノードを低下させ
セルの動作電圧マージンを減少させる）書込み回復時
は、デジット線電位差として０Ｖ付近の微少電圧を問題
とするためこのノイズの影響は無視できなくなる。ノイ
ズはこの電位差を広げる方向で発生するので、従来の回
路の回復完了時間ｔｐは本実施の形態の回路の回復時間
ｔＩより遅れてｔＩ＜ｔｐとなる。
【００２５】以上デジット選択線Ｙ１の選択の場合を説
明してきたが、デジット選択線Ｙ２選択においても選択
デジット線Ｄ０２，ＢＤ０２とＤ１２，ＢＤ１２との間
に非選択デジット線Ｄ１１，ＢＤ１１が入り、デジット
選択線Ｙ３以降はデジット選択線Ｙ１，Ｙ２の場合と同
様の繰り返しとなる。したがって、常に非選択デジット
線が間に入るためこのプリチャージ状態のデジット線が
カップリングノイズをシールドする形となり、ノイズに
よる電圧マージンの減少や特性の悪化は最小限に抑圧す
ることが可能となる。
明してきたが、デジット選択線Ｙ２選択においても選択
デジット線Ｄ０２，ＢＤ０２とＤ１２，ＢＤ１２との間
に非選択デジット線Ｄ１１，ＢＤ１１が入り、デジット
選択線Ｙ３以降はデジット選択線Ｙ１，Ｙ２の場合と同
様の繰り返しとなる。したがって、常に非選択デジット
線が間に入るためこのプリチャージ状態のデジット線が
カップリングノイズをシールドする形となり、ノイズに
よる電圧マージンの減少や特性の悪化は最小限に抑圧す
ることが可能となる。
【００２６】微細加工の進歩でメモリセルの面積は年々
減少し続けており、デジット線は時定数の増大を抑える
ために配線幅に対し配線高の割合が上昇する傾向にあ
る。すなわち、隣接デジット線からのカップリング容量
の割合は増大する方向であり、これによるノイズの影響
も増大することになる。したがって、このカップリング
ノイズ低減回路、レイアウト構成の要求は将来的にはよ
り重要なものとなる。
減少し続けており、デジット線は時定数の増大を抑える
ために配線幅に対し配線高の割合が上昇する傾向にあ
る。すなわち、隣接デジット線からのカップリング容量
の割合は増大する方向であり、これによるノイズの影響
も増大することになる。したがって、このカップリング
ノイズ低減回路、レイアウト構成の要求は将来的にはよ
り重要なものとなる。
【００２７】なお、同様な効果を得るため、デジット線
対の上下の引き出しを３本毎以上にしたデジット線構成
も、必要に応じて選択できることは説明するまでもな
い。
対の上下の引き出しを３本毎以上にしたデジット線構成
も、必要に応じて選択できることは説明するまでもな
い。
【００２８】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、デジ
ット線の上下の引き出しをデジット線対１本毎とし、か
つ上下入出力端子Ｉ／Ｏで隣接したデジット線を選択し
ないように、デジット選択線Ｙのアドレスの選択順序を
上下でずらしていることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、デジ
ット線の上下の引き出しをデジット線対１本毎とし、か
つ上下入出力端子Ｉ／Ｏで隣接したデジット線を選択し
ないように、デジット選択線Ｙのアドレスの選択順序を
上下でずらしていることである。
【００２９】これにより、第１の実施の形態におけるデ
ジット線対２本毎の上下引き出しによるレイアウト面積
の増加分を改善する。第１の実施の形態ではデジット線
対が２本連続して引き出され、次に２本連続して引き出
し無しの反復となるので、周辺回路のレイアウト配置に
おいてはデジット線からの引き回しが必要となり、その
分の面積増大が欠点となる。この改善のため、本実施の
形態ではデジット線の上下の引き出しをデジット線対１
本毎とする。しかしながら、上下入出力端子Ｉ／Ｏで隣
接デジット線を選択しないように、デジット選択線Ｙの
アドレスの選択順番を上下でずらしている。
ジット線対２本毎の上下引き出しによるレイアウト面積
の増加分を改善する。第１の実施の形態ではデジット線
対が２本連続して引き出され、次に２本連続して引き出
し無しの反復となるので、周辺回路のレイアウト配置に
おいてはデジット線からの引き回しが必要となり、その
分の面積増大が欠点となる。この改善のため、本実施の
形態ではデジット線の上下の引き出しをデジット線対１
本毎とする。しかしながら、上下入出力端子Ｉ／Ｏで隣
接デジット線を選択しないように、デジット選択線Ｙの
アドレスの選択順番を上下でずらしている。
【００３０】説明の便宜上、デジット選択線Ｙのデコー
ダ個数を８とすると、下側の入出力端子Ｉ／Ｏ０ではデ
ジット選択信号は左端からＹ１，Ｙ２，Ｙ３…Ｙ７，Ｙ
８となるが、上側の入出力端子Ｉ／Ｏ１ではＹ８，Ｙ
１，Ｙ２…Ｙ６，Ｙ７となる。本来は最終番地であるＹ
８を本来は最初であるＹ１の前にシフトし、その後の選
択は順序通りとする。デジット選択線Ｙ１選択の場合、
選択デジット線対の間に、下側引き出しのデジット選択
線Ｙ２対応のデジット線対と上側引き出しのデジット選
択線Ｙ８対応のデジット線が非選択状態で存在するた
め、これらがカップリングノイズのシールド効果を発揮
する。この上下のデジット選択信号のシフト結果は常に
デジット線対２本を選択デジットの間に挟む構成とな
る。この上下のデジット選択信号順序をずらすことはア
ドレス入力からのデコード信号の取り出し順序を変えれ
ば済むことであり、レイアウト面積の増加無しで実現で
きる。
ダ個数を８とすると、下側の入出力端子Ｉ／Ｏ０ではデ
ジット選択信号は左端からＹ１，Ｙ２，Ｙ３…Ｙ７，Ｙ
８となるが、上側の入出力端子Ｉ／Ｏ１ではＹ８，Ｙ
１，Ｙ２…Ｙ６，Ｙ７となる。本来は最終番地であるＹ
８を本来は最初であるＹ１の前にシフトし、その後の選
択は順序通りとする。デジット選択線Ｙ１選択の場合、
選択デジット線対の間に、下側引き出しのデジット選択
線Ｙ２対応のデジット線対と上側引き出しのデジット選
択線Ｙ８対応のデジット線が非選択状態で存在するた
め、これらがカップリングノイズのシールド効果を発揮
する。この上下のデジット選択信号のシフト結果は常に
デジット線対２本を選択デジットの間に挟む構成とな
る。この上下のデジット選択信号順序をずらすことはア
ドレス入力からのデコード信号の取り出し順序を変えれ
ば済むことであり、レイアウト面積の増加無しで実現で
きる。
【００３１】なお、同様な効果を得るためにデジット選
択信号順序を２番地以上にずらすことも、必要に応じて
選択できることは説明するまでもない。
択信号順序を２番地以上にずらすことも、必要に応じて
選択できることは説明するまでもない。
【００３２】次に、本発明の第３の実施の形態を図３と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第２の実施の形態との相違点は、デジ
ット選択信号は下側が左から、上側は右からそれぞれ順
番で選ばれるようにし、かつ上下入出力端子Ｉ／Ｏで隣
接したデジット線を選択する場合に選択される隣接デジ
ット線間に電源配線ＰＳを挿入していることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第２の実施の形態との相違点は、デジ
ット選択信号は下側が左から、上側は右からそれぞれ順
番で選ばれるようにし、かつ上下入出力端子Ｉ／Ｏで隣
接したデジット線を選択する場合に選択される隣接デジ
ット線間に電源配線ＰＳを挿入していることである。
【００３３】これにより、第２の実施の形態におけるデ
ジット選択信号順序が上下の周辺回路でずれていること
に起因するレイアウト設計上の上下ブロックの作り難さ
を改善している。つまり、上下のレイアウト設計はでき
るだけコピーや反転処理のみで作れることが望ましい
が、デジット選択信号のシフトはこのデコード信号の接
続を上下で個別に作ることになる。
ジット選択信号順序が上下の周辺回路でずれていること
に起因するレイアウト設計上の上下ブロックの作り難さ
を改善している。つまり、上下のレイアウト設計はでき
るだけコピーや反転処理のみで作れることが望ましい
が、デジット選択信号のシフトはこのデコード信号の接
続を上下で個別に作ることになる。
【００３４】この改善のため本実施の形態では、下側が
左から、上側は右からそれぞれ順番に選ばれるようにし
た。しかしながら、上下入出力端子Ｉ／Ｏで隣り合った
デジット線を選択する場合がいくつかの選択順序の時に
起こる。このとき選択される隣接デジット線間には電源
配線ＰＳを挿入するような構成にしている。
左から、上側は右からそれぞれ順番に選ばれるようにし
た。しかしながら、上下入出力端子Ｉ／Ｏで隣り合った
デジット線を選択する場合がいくつかの選択順序の時に
起こる。このとき選択される隣接デジット線間には電源
配線ＰＳを挿入するような構成にしている。
【００３５】説明の便宜上、デジット選択線Ｙのデコー
ダ個数を４とすると、下側入出力端子Ｉ／Ｏ０への引き
出しは１本ごとに、Ｙ１，Ｙ２，Ｙ３，Ｙ４の順番で行
われ、上側入出力端子Ｉ／Ｏ１への引き出しも１本ごと
に、ただしＹ４，Ｙ３，Ｙ２，Ｙ１の順番で行われる。
この時デジット選択線Ｙ３が選択されると隣接でのデジ
ット選択となるので、その間に電源配線ＰＳを挿入配置
する。同様のケースとして、入出力端子Ｉ／Ｏ０と入出
力端子Ｉ／Ｏ１の隣に入出力端子Ｉ／Ｏ２と入出力端子
Ｉ／Ｏ３のブロックが同様に並べて作られていると、デ
ジット選択線Ｙ１の選択時には入出力端子Ｉ／Ｏ１と入
出力端子Ｉ／Ｏ２のデジットが隣接で選択されることに
なる。したがって、この間にも電源配線ＰＳの挿入が必
要となる。これら電源配線ＰＳは、従来から用いられて
いるメモリセルのＧＮＤ配線を利用すれば、このシール
ド用だけのために電源配線を追加することが無いので、
メモリセルアレイ領域の面積が増大することはない。
ダ個数を４とすると、下側入出力端子Ｉ／Ｏ０への引き
出しは１本ごとに、Ｙ１，Ｙ２，Ｙ３，Ｙ４の順番で行
われ、上側入出力端子Ｉ／Ｏ１への引き出しも１本ごと
に、ただしＹ４，Ｙ３，Ｙ２，Ｙ１の順番で行われる。
この時デジット選択線Ｙ３が選択されると隣接でのデジ
ット選択となるので、その間に電源配線ＰＳを挿入配置
する。同様のケースとして、入出力端子Ｉ／Ｏ０と入出
力端子Ｉ／Ｏ１の隣に入出力端子Ｉ／Ｏ２と入出力端子
Ｉ／Ｏ３のブロックが同様に並べて作られていると、デ
ジット選択線Ｙ１の選択時には入出力端子Ｉ／Ｏ１と入
出力端子Ｉ／Ｏ２のデジットが隣接で選択されることに
なる。したがって、この間にも電源配線ＰＳの挿入が必
要となる。これら電源配線ＰＳは、従来から用いられて
いるメモリセルのＧＮＤ配線を利用すれば、このシール
ド用だけのために電源配線を追加することが無いので、
メモリセルアレイ領域の面積が増大することはない。
【００３６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、同時に選択される第１，第２の選択デジット
線対が相互に隣接することがないように少なくとも１対
の非選択デジット線対を挟んでこれら第１，第２のデジ
ット線対を２対毎に交互に配置することにより、選択デ
ジット線対の中間に必ずプリヤージ状態、すなわち高電
位状態の非選択デジット線対が存在するため、この非選
択デジット線対がシールドとして機能することによりデ
ジット線間の容量に起因するカップリングノイズを抑圧
できるので、読出し電圧マージンの低下や書込回復時間
の遅延の各要因を除去できるという効果がある。
憶装置は、同時に選択される第１，第２の選択デジット
線対が相互に隣接することがないように少なくとも１対
の非選択デジット線対を挟んでこれら第１，第２のデジ
ット線対を２対毎に交互に配置することにより、選択デ
ジット線対の中間に必ずプリヤージ状態、すなわち高電
位状態の非選択デジット線対が存在するため、この非選
択デジット線対がシールドとして機能することによりデ
ジット線間の容量に起因するカップリングノイズを抑圧
できるので、読出し電圧マージンの低下や書込回復時間
の遅延の各要因を除去できるという効果がある。
【図１】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】本実施の形態の半導体記憶装置の読出し／書込
み動作特性の一例を従来と比較して示す特性図である。
み動作特性の一例を従来と比較して示す特性図である。
【図３】本発明の半導体記憶装置の第２の実施の形態を
示すブロック図である。
示すブロック図である。
【図４】本発明の半導体記憶装置の第３の実施の形態を
示すブロック図である。
示すブロック図である。
【図５】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図６】代表的なメモリセルの回路構成を示す回路図で
ある。
ある。
Ｄ，ＢＤ デジット線 ＤＢ，ＢＤＢ データバス線 Ｉ／Ｏ 入出力端子 ＭＣ メモリセル ＭＤ１，ＭＤ，２ＭＴ１，ＭＴ２ ＭＯＳトランジス
タ ＰＣ プリチャージ回路 Ｒ／Ｗ バッファ回路 Ｒ１，Ｒ２ 抵抗素子 ＹＳＷ デジット選択回路 ＷＬ ワード線
タ ＰＣ プリチャージ回路 Ｒ／Ｗ バッファ回路 Ｒ１，Ｒ２ 抵抗素子 ＹＳＷ デジット選択回路 ＷＬ ワード線
Claims (4)
- 【請求項１】 複数のワード線とそれぞれ複数の第１，
第２の相補のデジット線対とから成るマトリックスの各
交点に配置したメモリセルを備えるメモリセルアレイ
と、前記メモリセルアレイの前記ワード線と平行でかつ
相互に対向する第１，第２の辺の各々に沿って配設した
第１，第２のビットデータ対応の第１，第２のデータバ
スと、前記複数の第１，第２のデジット線対の各々の一
端にそれぞれ配置しこれら複数の第１，第２の各々のデ
ジット線対の１つを第１，第２の選択デジット線として
それぞれ選択して前記第１，第２のデータバスにそれぞ
れ接続するとともに非選択時にはプリチャージ電圧を供
給する複数の第１，第２のデジット線選択回路と、前記
第１，第２のデータバスの各々に接続し読出し時にはセ
ンスアンプとして書込み時にはライトバッファとしてそ
れぞれ機能する第１，第２の入出力バッファ回路とを備
える半導体記憶装置において、 同時に選択される前記第１及び第２の選択デジット線対
が相互に隣接することがないように少なくとも１対の非
選択デジット線対を挟んで前記第１，第２のデジット線
対を配置したことを特徴とする半導体記憶装置。 - 【請求項２】 前記第１及び第２のデジット線対の各々
を少なくとも２対毎に交互に配置したことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記第１及び第２のデジット線対の各々
を交互に配置するとともに前記第１，第２の選択デジッ
ト線が相互に隣接しないように各々の選択順序をシフト
することを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記メモリセルが、フリップフロップで
構成されたスタチックメモリ回路であることを特徴とす
る請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22873296A JP3212884B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
| US08/919,201 US5818773A (en) | 1996-08-29 | 1997-08-28 | Semiconductor storage device |
| KR1019970045886A KR100298973B1 (ko) | 1996-08-29 | 1997-08-29 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22873296A JP3212884B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069773A JPH1069773A (ja) | 1998-03-10 |
| JP3212884B2 true JP3212884B2 (ja) | 2001-09-25 |
Family
ID=16880952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22873296A Expired - Fee Related JP3212884B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5818773A (ja) |
| JP (1) | JP3212884B2 (ja) |
| KR (1) | KR100298973B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304479B1 (en) * | 2000-06-23 | 2001-10-16 | Infineon Technologies North America Corp. | Shielded bit line architecture for memory arrays |
| JP2005100461A (ja) * | 2000-08-24 | 2005-04-14 | Sagawa Express Co Ltd | 宅配便のカード決済システム |
| KR100443643B1 (ko) * | 2002-01-11 | 2004-08-09 | 삼성전자주식회사 | 반도체 집적 회로의 리시버 회로 |
| WO2004044918A1 (ja) * | 2002-11-12 | 2004-05-27 | Renesas Technology Corp. | 半導体記憶装置 |
| JP4060330B2 (ja) | 2003-06-06 | 2008-03-12 | スパンション エルエルシー | 半導体記憶装置、および半導体記憶装置のビット線選択方法 |
| KR100555534B1 (ko) * | 2003-12-03 | 2006-03-03 | 삼성전자주식회사 | 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법 |
| JP4734110B2 (ja) * | 2005-12-14 | 2011-07-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100666182B1 (ko) * | 2006-01-02 | 2007-01-09 | 삼성전자주식회사 | 이웃하는 워드라인들이 비연속적으로 어드레싱되는 반도체메모리 장치 및 워드라인 어드레싱 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5010524A (en) * | 1989-04-20 | 1991-04-23 | International Business Machines Corporation | Crosstalk-shielded-bit-line dram |
-
1996
- 1996-08-29 JP JP22873296A patent/JP3212884B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-28 US US08/919,201 patent/US5818773A/en not_active Expired - Lifetime
- 1997-08-29 KR KR1019970045886A patent/KR100298973B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5818773A (en) | 1998-10-06 |
| KR100298973B1 (ko) | 2001-10-27 |
| JPH1069773A (ja) | 1998-03-10 |
| KR19980019221A (ko) | 1998-06-05 |
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