CN114333931A - 内存数组区块间的读取、写入及复制的方法、及内存芯片 - Google Patents

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Abstract

本发明公开了一种内存的页数据读取方法，包括致能第一内存区块及与第一内存区块相邻的第二内存区块间的位线感测放大器来锁存加载至内存数组的多条位线以电压形态表示的讯号/数据，以使多个锁存的数据传播至第二内存区块中的多条位线。电压讯号从一个内存区块以此方式依次传播至后续的相邻内存区块，直至到达目标内存区块位置为止。依此方式亦可将数据写入储存芯片中，做法是使电压讯号从一内存区块依次传播至另一相邻内存区块，直到到达目标内存区块位置为止，最后激活目标位置的字线以将数据写入至目标位置的内存单元。

Description

内存数组区块间的读取、写入及复制的方法、及内存芯片
技术领域
本发明关于内存管理，特别是关于一种利用低功率及宽数据存取的页数据复制方式及借助内存区块间的位线感测放大器结构而用于增强内存模块中的预取功能。
背景技术
动态随机存取内存(dynamic random access memory，DRAM)等内存设计的重要考虑因素的一为最大化高带宽的资料存取。然而，现有技术的数据存取方式可能会发生一些问题。例如，可能需要在预取数量及记忆库面积大小的间进行权衡。此外，在不显着增加内存单元数组面积的情况下，DRAM芯片的传统单元数组架构可能已到达预取数量的限制。因此，需要一种新的数据存取架构及方法来解决这个问题。
发明内容
本发明实施例提供一种内存的页数据读取方法，内存包括多个记忆库，每个记忆库包括多个内存区块，每个内存区块包括经过字线耦接的多个内存单元，每个内存单元分别耦接于不同位线，不同位线实质上垂直于字线，每条位线通过位线感测放大器(其电路主要部分与锁存器相同)耦接于或选择性耦接于相邻内存区块中的位线，方法包括激活记忆库的第一内存区块中的字线，以将第一内存区块的多个内存单元中存在的多个数据以第一电压讯号型态分别加载至第一内存区块的多条位线，使用第一内存区块及与第二内存区块之间的多个位线感测放大器来锁存加载至第一部分的该些位线的该些数据，以使多个该些数据以第二电压讯号型态传播至第二部分中的多条位线，第二内存区块与第一内存区块相邻，使用第二内存区块及第三内存区块之间的多个位线感测放大器来锁存传播至第二内存区块中的该些位线的的该些数据，以使多个该些数据以第三电压讯号型态传播至第三部分中的多条位线，第三内存区块(不同于第一内存区块)与第二内存区块相邻，继续将多个先前电压讯号从一内存区块依序传播至一后续的相邻内存区块，直至到达记忆库的末端的多条位线为止。
本发明实施例提供一种内存的页数据写入方法，内存包括多个记忆库，每个记忆库包括多个内存区块，每个内存区块包括经过字线耦接的多个内存单元，每个内存单元分别耦接于不同位线，不同位线实质上垂直于字线，每条位线通过位线感测放大器耦接于或选择性耦接于相邻部分中的位线，方法包括将多个数据以第一电压讯号型态分别写至多条位线，使用第一内存区块及与第二内存区块之间的多个位线感测放大器来锁存写至该些位线的该些数据，用以使数据以多个第二电压型态传播至第二内存区块中的多条位线，第二内存区块与第一内存区块相邻，使用第二内存区块及第三内存区块之间的多个位线感测放大器来锁存传播至第二内存区块中的该些位线的该些以第二电压型态传递的数据，用以使此多个数据以第三电压型态传播至第三内存区块中的多条位线，第三内存区块不同于第一内存区块且与第二内存区块相邻，继续将多个先前电压讯号从一内存区块依序传播至一后续的相邻内存区块，直至到达一目标内存区块的多条位线为止，及在到达目标内存区块之后，激活包括在目标内存区块的记忆库部分中的字线，以将传播至目标内存区块的多个数据以电压型态写入至目标内存区块的多个内存单元。
本发明实施例提供一种内存芯片，包括多个记忆库，每个记忆库包括多个内存区块，每个内存区块包括经过字线耦接的多个具有1T1C架构的内存单元，一组内存单元分别耦接于第一位线，第一位线耦接于每个内存单元外部的第一位线感测放大器，该内存区块中的另一组内存单元分别耦接于第二位线，该第二位线耦接于每个内存单元外部的第二位线感测放大器，第一位线感测放大器耦接于第一相邻内存区块的内存单元的第一位线或第二位线，第二位线感测放大器耦接于第二相邻内存区块的内存单元的第一位线或第二位线，此第二相邻内存区块不同于第一相邻内存区块而位于另一相邻侧。
本发明实施例提供另一种内存芯片，包括多个记忆库，每个记忆库包括多个内存区块，每个内存区块包括经过字线耦接的多个具有2T2C架构的内存单元，每个内存单元耦接于一对位线，该对位线被电链路连接合并或短路后成为一位线，第一位线感测放大器耦接于第一相邻内存区块的内存单元的位线，第二位线感测放大器耦接于第二相邻内存区块的内存单元的位线，此第二相邻内存区块不同于第一相邻内存区块而位于另一相邻侧。
本发明实施例提供另一种内存芯片，包括多个内存区块及锁存模块。每个内存区块包括多个内存单元，该些内存单元耦接于字线，每个内存单元分别耦接于实质上垂直于字线的不同位线。锁存模块分别耦接于内存部分中的每位线与相邻内存部分中的对应位线之间。锁存模块包括四个晶体管、内存区块中的第一位线、内存部分中的第二位线及位线感测放大器。每个晶体管具有第一端、第二端及一控制端。内存区块中的第一位线串接第一晶体管的第一端、第一晶体管的第二端、第一节点、第二晶体管的第一端、第二晶体管的第二端及相邻内存区块中的第一位线。内存区块中的第二位线串接第三晶体管的第一端、第三晶体管的第二端、第二节点、第四晶体管的第一端、第四晶体管的第二端及相邻内存区块中的第二位线。位线感测放大器耦接于第一节点及第二节点。
附图说明
图1为本发明实施例中用于增强内存模块中的数据存取的装置的示意图。图2显示本发明实施例中多个内存区块与多个位线感测放大器(BLSA)交替设置的示意图。
图3为图1中内存模块的1T1C内存单元的示意图。
图4为图1中内存模块的位线感测放大器的示意图。
图5A及5B显示本发明实施例中的内存区块间(inter-sectional)的页面数据复制方法。
图6A为实施例在1T1C内存单元及开放位线(open bit line)数组架构中的内存区块间的数据复制，图6B为实施例在2T2C内存单元数组架构下在内存区块间的数据复制。
图7A显示在1T1C内存单元及开放位线(open bit line)数组架构中的数据复制，图7B显示另一在1T1C内存单元及开放位线数组架构中的数据复制。
图8显示实施例开放位线数组中的数据复制的操作实施例，使用页面数据之内存区块间(inter-sectional)移动。
图9显示将数组数据存取方式应用于外围装置的示意图。
其中，附图标记说明如下：
100:内存模块
101:记忆库
102:半导体芯片
110:字线译码器
120:内存单元数组
130:页面缓冲器
150:外围电路
152:存取电路
1至4:页面数据复制
2T2C:二晶体管及二电容
A,P,Z:资料
BL,BL(1)至BL(N),BL_0至BL_4,BLF:位线
BLSA,BLSA_0至BLSA_3,BLSA0至BLSA3:位线感测放大器
CA:内存
Cap:电容
L1,L2:电链路
SEN,位线感测放大器(BLSA)致能驱动讯号
tRCD:行(row)地址至列(column)地址输入延迟时段
WL,WL(1)至WL(M):字线
具体实施方式
图1是依据本发明实施例中用于增强内存模块100(例如DRAM等)中的数据存取(例如读/写/移动)的装置的示意图，其中装置可包括至少一部分(例如一部分或全部)内存模块100。例如，装置可包括内存模块100的部分内存架构。于另一实施例中，装置可包括部分内存架构及相关联的控制机制的组合。于另一实施例中，装置可包括整个内存模块100。
如图1所示，内存模块100可包括记忆库101及半导体芯片102，记忆库101可包括字线译码器110及内存单元数组120，内存单元数组120包括多个内存单元，例如(M*N)个内存单元，M及N可分别由正整数表示，多个内存单元分别耦接于内存单元数组120的多条位线及多条字线，例如耦接于(M*N)个内存单元的N条位线{BL(1)，BL(2)，...，BL(N)}及M条字线{WL(1)，WL(2)，...，WL(M)}，但本发明不限于此。在一些实施例中，除了字线驱动器之外，字线译码器110可至少部分实现于半导体芯片102中。举例而言，可在半导体芯片102上实现字线译码器110的字线译码器前级电路，且可在记忆库101上实现字线译码器110的字线译码器末级电路(可包括字线驱动器)。
记忆库101可还包括多个位线感测放大器(bit-line sense amplifier，BLSA)以及多条主数据线，该些BLSA分别通过多条位线耦接于内存单元数组120，例如页面缓冲器130可包括N个BLSA，多条主数据线耦接于页缓冲器130的N个BLSA，其中该些主数据线可用作记忆库101的芯片外(off-chip)数据接口。举例而言，半导体芯片102可通过直接面对面附接(direct face-to-face attachment)而电连接至记忆库101，但本发明不限于此。此外，半导体芯片102可包括存取相关的外围电路150，且存取相关的外围电路150可包括存取电路152。举例而言，半导体芯片102可包括位于存取电路152中的多个次级放大器。
内存单元数组120可储存数据，且内存模块100可被安装在主机系统中。主机系统的实施例可包括多功能移动电话、平板计算机以及桌面计算机及膝上型计算机之类的个人计算机。多条位线，例如N条位线{BL(1)，BL(2)，…，BL(N)}及多条字线，例如M条字线{WL(1)，WL(2)，……，WL(M)}可访问控制内存单元数组120。依据本实施例，多个BLSA可分别感测从(M*N)个内存单元读取的多个位线讯号，并将该些位线讯号转换为多个放大讯号。
关于内存单元数组120的访问控制的一些实施细节可描述如下。在一些实施例中，字线译码器110可译码访问控制讯号(例如行选择讯号)以确定是否选择(例如激活)与字线WL(m)相对应的一行内存单元(索引值“m”可表示间隔[1，M]之内的整数)，其中字线译码器110可对内存单元数组120的访问控制提供行译码器的功用。
关于图1中所示的架构，装置可包括位于内存模块100中的记忆库101，但本发明不限于此。例如，装置可还包括半导体芯片102。依据一些实施例，除了记忆库101之外，内存模块100可包括半导体芯片102的至少一部分(例如一部分或全部)。举例而言，可将具有内存模块100的任何外部功能的一个或多个其他电路整合入半导体芯片102中。
在一些实施例中，图1中所示的结构是可改变的。举例而言，可依据预定位线长度将内存单元数组120划分为多个内存(cell array，CA)区块，用以提高访问速度，且可将多个BLSA(例如，页面缓冲器130中的N个BLSA)划分为对应耦接于该些单元数组部分的多个BLSA部分，用以执行相关的感测操作。
图2显示本发明实施例中多个内存区块与多个位线放大器(BLSA)区块交替设置的示意图。图2显示本发明实施例中的架构的该些内存区块及该些位线放大器区块。另外，任意两个内存区块可彼此相同或相似，且任意两个位线放大器区块可彼此相同或相似。
图3显示图1所示的内存模块100的1T1C(一晶体管及一电容)内存单元(例如以DRAM单元的形式)。内存单元可作为内存单元数组120的多个内存单元中的任意内存单元(例如，每个内存单元)的实施例。如图3所示，内存单元可包括开关及电容Cap，开关可例如为金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistor，MOSFET)，内存单元可耦接于多条字线中的某条字线(例如，字线WL(m))及多条位线中的某条位线(例如，位线BL(n))。电容Cap可储存内存电荷，且电荷的不同状态可表示一位的信息(例如0或1)，但本发明不限于此。在一些实施例中，还可利用2T2C(二晶体管及二电容)内存单元来增加可靠性。本领域技术人员知道2T2C内存单元的一般结构及功能。
图4为图1中内存模块100的BLSA的示意图。如图4所示，BLSA可为位线感测放大器及包括两个交叉连接的反相器。具体而言，两个交叉连接的反相器可各自耦接于多条位线的两条位线(标记为“BL_0”及“BL_1”)。两条位线可分别耦接于不同内存区块的不同内存单元(例如，二个内存区块，分别与某一位线放大器区块相邻)，且可用于该些位对中的任一位对的实施例。该些反向器中的每个反向器可由一组驱动讯号的二个驱动讯号SENf及SEN进行驱动。
位线放大器可依据二个驱动讯号SENf及SEN进行操作，以分别获得各自的位信息(电压)，其中内存模块100(例如，记忆库101)可依据字线译码器110的访问控制讯号选择多个内存单元中的一者。例如，在读取阶段的第一阶段中，位线放大器可通过BL_0获得内存单元中的位信息，例如，经过放大携带第一内存单元的位信息的讯号而获得第一内存单元的位信息。
位线放大器可由驱动讯号SENf及SEN控制。由于应用程序是针对一次移动一页的数据而进行，其中一页定义为内存在由同一条字线激活的所有内存单元中的数据，所以不需要行选择线或数据线，因此节省了成本及芯片面积，且降低电路复杂性。通过顺序激活相邻的BLSA部分，将第一个BLSA中存在的数据复制至下一个顺位的BLSA。在本实施例中，数据页面可从源位置向垂直于字线的任一方向传播至目标位置。
例如，经过致能第一内存区块及与第一内存区块相邻的第二内存区块之间的BLSA来锁存加载至第一内存区块的多条位线的多个电压，用以使多个锁存的电压传播至第二内存区块中的多条位线。使用第二内存区块及第三内存区块之间的多个位线感测放大器来锁存传播至第二内存区块中的该些位线的多个电压，用以使多个锁存的电压传播至第三内存区块中的多条位线(该第三内存区块不同于第一内存区块且与第二内存区块相邻)。使用实施例中的顺序激活BLSA的方法，可将电压从一个内存区块依次传播至后续的相邻内存区块，直至到达目标位置为止。
因此，读取操作可激活源位置的字线，将来自源位置处的该些内存单元的多个电压加载至该些相应的位线，而这些位线的该些电压可经过激活相邻的BLSA而进行锁存。接着，无论目标位置是数据存取电路152或是另一内存区块(当移动数据时)，电压可依次从一内存区块传播至另一相邻内存区块，直至到达目标位置为止。
图5A及5B显示本发明实施例中的内存区块间(inter-sectional)的页面数据复制方法。图5A是实施例中的记忆库的一部分的功能图。记忆细胞数组区块以虚线表示，编号为0-4。每个记忆细胞数组区块均包括一字线，在图5A中仅显示一个记忆细胞数组区块的字线WL。在每个记忆细胞数组区块之间设有BLSA部分BLSA_0-BLSA_3，且每个BLSA通过位线连接至相邻的记忆细胞数组区块，显示为BL_0-BL_3。
如图5B所示，在致能BLSA_0(即SENf–0v，SEN–VDD)之后，从被开启字线(wordline)的内存单元中读出页面数据并加载位线BL_0，同时将页面数据从内存区块0的位线BL_0复制至内存区块1的位线BL_1(在图5B中使用带圆圈的数字1标识)。然后，在致能BLSA_1之后，页面数据从内存区块1的位线BL_1复制至内存区块2的位线BL_2(在图5B中用带圆圈的数字2标识)。接着，在致能BLSA_2之后，将页面数据从内存区块2的位线BL_2复制至内存区块3的位线BL_3(在图5B中用带圆圈的数字3标识)。最后，在致能BLSA_3之后，页面数据从内存区块3的位线BL_3复制至内存区块4的位线BL_4(在图5B中用带圆圈的数字4标识)。依此方式，内存区块0的页面数据依序传播至内存区块4。
图6A所示的传统开放位线数组中，由于开放位线结构不能一直复制数据，所揭露的数据复制方式无法持续传递至两个内存区块以外(例如，从图6A中的内存区块2至内存区块3)。为了解决这个问题，图6B显示一种开放位线数组的结构修改，形成连接每个内存单元中的第一位线及第二位线的电链路。举例而言，电链路L1形成于内存区块1的位线BL及位线BLF之间，电链路L2形成于内存区块2的位线BL及位线BLF之间。由于数据一直存在于位线BLF或BL上，图6B的修改确保无论数据是否存在于位线BLF或BL上，内存中后续的BLSA可持续使用先前的BLSA的数据。在内存区块2中，内存区块2后续的BLSA可透过电链路L2持续使用内存区块2先前的BLSA的数据，因此解决图6A中的问题。
图7A显示先前内存部分的开放位线数组中的数据复制，图7B显示实施例内存部分的开放位线数组中的数据复制。与图6A的先前实施例相同，所揭露的传统开放位线数组中，由于开放位线结构不能一直复制数据，所揭露的数据复制方式无法持续传递至两个内存区块以外(例如，从图7A中的内存区块2至内存区块3)。为了解决这个问题，图7B显示开放位线数组的另一种可能的结构修改。如图7B所示，每个BLSA连接至多个晶体管(图7B实施例中为四个晶体管)，每个晶体管具有第一端，第二端及控制端。图7B显示内存部分中的第一位线依序串接第一晶体管的第一端、第一晶体管的第二端、第一节点、第二晶体管的第一端、第二晶体管的第二端及相邻内存部分中的第一位线。举例而言，内存区块2中的位线BLF依序串接第一晶体管T1的第一端、第一晶体管T1的第二端、第一节点N1、第二晶体管T2的第一端、第二晶体管T2的第二端及内存区块3中的位线BLF。图7B也显示内存部分中的第二位线依序串接第三晶体管的第一端、第三晶体管的第二端、第二节点、第四晶体管的第一端、第四晶体管的第二端及相邻内存部分中的第二位线，BLSA耦接于第一节点及第二节点。举例而言，内存区块2中的位线BL串接第三晶体管T3的第一端、第三晶体管T3的第二端、第二节点N2、第四晶体管T4的第一端、第四晶体管T4的第二端及内存区块3中的位线BL。BLSA2耦接于第一节点N1及该第二节点N2。四个晶体管中的每个晶体管可被控制以将BLSA电连接至相邻内存区块中的位线BLF及BL，确保所需数据电压的传播。
图8显示实施例开放位线数组中的数据复制的操作实施例，使页面数据在内存记忆区块间(inter-sectional)移动。在图8中，时间从图形的顶部至底部增加，且随着时间的推移，数据由左至右复制。在图8中，在数据复制的操作开始前，内存区块0至内存区块7被预充电(标记为“P”)，在激活内存区块2的字线之后，从内存区块2之内存单元中读取及放大数据并将数据(在附图中标记为“A”)锁存在适当的BLSA。如图8所示，接着可截止字线。当激活后续的BLSA时，数据“A”将从当前的BLSA复制至后续的BLSA。BLSA激活过程持续进行，将数据“A”从一BLSA传播至下一BLSA，直至到达目标位置为止。
此页面复制方式的一些好处包括：
可收集DRAM数组提供的最大数据预取；
可省略使用数据线读出放大器，以节省不必要的列(column)选择译码器的功耗；
由于位线BL及BLF固有的由一半电压处转态(因每次存读数据前皆被预充电至一半电压)方式而可节省功率；及
符合BL先于WL(BL-before-WL)的页面数据写入方式，以实现非常快速及低功耗的数据写入。
图9说明了数组数据存取方式于芯片外围装置上的应用，用以达成远程、宽总线及高效能的数据移动方式。
除了图9显示在BLSA上传播的电压值，图9在符号上与图8相似。由于BLSA会放大读取值并将转为数字讯号，且由于电路会将BLSA预充电至1/2VDD，因此传播的电压的最大幅度为1/2VDD。
与以VDD电压摆幅将数据复制/移动至芯片边缘区域的CMOS操作相比，本揭露的功能具有小功耗优势。与传统的小电压摆幅接口相比，本发明实施例的小电压摆幅讯号的模拟式全差分放大接收器，故没有一般模拟式全差分放大接收器会消耗的DC电流，同时本发明实施例无需使用到全差分放大器所需的参考电压(Vref或1/2VIF)。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种内存的页数据读取方法，其特征在于，该内存包括多个记忆库，每个记忆库包括多个内存区块，每个内存区块包括经过字线耦接的多个内存单元，每个内存单元分别耦接于不同位线，该不同位线实质上垂直于该字线，每条位线通过位线感测放大器耦接于或选择性耦接于相邻内存区块中的位线，该方法包括：
激活记忆库的第一内存区块中的字线，以将该第一内存区块的多个内存单元中存在的多个数据以第一电压型态分别加载至该第一内存区块的多条位线；
使用该第一内存区块及与第二内存区块之间的多个位线感测放大器来放大及锁存加载至该第一部分的该些位线的该些第一电压，以使前述的多个数据以多个第二电压型态传播至与该第一内存区块相邻的第二内存区块中的多条位线；
使用该第二内存区块及第三内存区块之间的多个位线感测放大器来锁存传播至该第二部分中的该些位线的该些第二电压，以使前述的多个数据以多个第三电压形态传播至该第三内存区块中的多条位线(该第三内存区块不同于该第一内存区块而与该第二内存区块在另一端相邻)；
继续将多个先前数据以电压型态从内存区块依序传播至后续的相邻内存区块，直至到达该记忆库的末端的多条位线为止；及
从该记忆库的该末端的该些位线读取前述依序传播的多个数据。
2.如权利要求1所述的方法，其特征在于，还包括：在激活该内存的该第一内存区块中的该字线之前，对每条位线进行预充电。
3.如权利要求1所述的方法，其特征在于，还包括：该些位线感测放大器在将该些先前电压讯号传播至下一内存区块之前，将每个内存区块之间的该些先前电压反相。
4.一种内存的页数据写入方法，其特征在于，该内存包括多个记忆库，每个记忆库包括多个内存区块，每个内存区块包括经过字线耦接的多个内存单元，每个内存单元分别耦接于不同位线，该不同位线实质上垂直于该字线，每条位线通过位线感测放大器耦接于或选择性耦接于相邻内存区块中的位线，该方法包括：
将多个数据以第一电压型态分别写至多条位线；
使用第一内存区块及与第二内存区块之间的多个位线感测放大器来放大及锁存写至该些位线的该些第一电压讯号，用以使多个第二电压传播至该第二内存区块中的多条位线，该第二内存区块与该第一内存区块相邻；
使用该第二内存区块及第三内存区块之间的多个位线感测放大器来放大及锁存传播至该第二内存区块中的该些位线的该些第二电压讯号，用以使多个第三电压讯号传播至该第三内存区块中的多条位线，该第三内存区块不同于该第一内存区块而与该第二内存区块在另一端相邻；
继续将多个先前电压讯号从内存区块依序传播至后续的相邻内存区块，直至到达目标内存区块的多条位线为止；及
在到达该目标内存区块之后，激活包括该目标部分的该记忆库部分中的字线，以将传播至该目标内存区块的多个目标电压讯号写入该目标内存区块的多个内存单元。
5.如权利要求4所述的方法，其特征在于，还包括：在将该些先前电压传播至下一个内存区块之前，该些位线感测放大器反转每个内存区块之间的该些先前电压讯号。
6.如权利要求1或4所述的方法，其特征在于，还包括依序激活各内存区块之间的该些位线感测放大器。
7.一种内存芯片，其特征在于，包括:
多个记忆库，每个记忆库包括多个内存区块，每个内存区块包括经过字线耦接的多个具有1T1C(一晶体管及一电容)或2T2C(二晶体管及二电容)架构的内存单元，每个内存单元分别耦接于第一位线或第二位线，该第一位线耦接于该每个内存单元外部的第一位线感测放大器，该第二位线分别耦接于该每个内存单元外部的第二位线感测放大器，该第一位线感测放大器耦接于第一相邻内存区块的另一组位线中的第一位线或第二位线，该第二位线感测放大器耦接于另一个第二相邻(不同于该第一相邻内存区块)内存区块中的另一组位线中的第一位线或第二位线，晶体管电路可作为选择性连接每个内存单元中的该第一位线及该第二位线至该第一位线感测放大器，另一晶体管电路可作为选择性连接每个内存单元中的该第一位线及该第二位线至该第二位线感测放大器。
8.如权利要求7所述的内存芯片，其特征在于，其中，每个位线感测放大器包括交叉连接的反相器。
9.一种内存芯片，其特征在于，包括:
多个内存区块，每个内存区块包括多个内存单元，该些内存单元耦接于字线，每个内存单元分别耦接于实质上垂直于该字线的不同的位线；及
锁存模块，分别耦接于内存部分中的每一位线与相邻内存区块中的对应位线之间，该锁存模块包括：
第一晶体管、第二晶体管、第三晶体管及第四晶体管，每个晶体管具有第一端、第二端及控制端；
该内存区块中的第一位线，依序串接该第一晶体管的第一端、该第一晶体管的第二端、第一节点、该第二晶体管的第一端、该第二晶体管的第二端及该相邻内存区块中的第一位线；
该内存区块中的第二位线，依序串接该第三晶体管的第一端、该第三晶体管的第二端、第二节点、该第四晶体管的第一端、该第四晶体管的第二端及该相邻内存区块中的第二位线；及
位线感测放大器，耦接于该第一节点及该第二节点。
10.如权利要求9所述的内存芯片，其特征在于，其中，该位线感测放大器包括交叉连接的反相器。
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