JP2844774B2 - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
- Publication number
- JP2844774B2 JP2844774B2 JP1339653A JP33965389A JP2844774B2 JP 2844774 B2 JP2844774 B2 JP 2844774B2 JP 1339653 A JP1339653 A JP 1339653A JP 33965389 A JP33965389 A JP 33965389A JP 2844774 B2 JP2844774 B2 JP 2844774B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- memory cell
- address
- redundant
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタティッグRAMに関し、特に冗長メモリセ
ルを有したスタティッグRAMに関する。
ルを有したスタティッグRAMに関する。
従来、この種のスタティックRAMは、第４図に示され
るように冗長メモリセル列を具備した構成となってい
た。以下に簡単な動作の説明を行う。▲▼は、冗長
メモリセル活性化信号で、外部から入力される列アドレ
スがあらかじめプログラムされた救済されるべき列アド
レスに一致した場合にのみロウレベルとなる。冗長ワー
ド線駆動回路はNOR回路で構成され、NOR回路には、▲
▼と、Ｙの内部アドレス信号AYjまたは▲▼ｊが
入力される。AYj,▲▼ｊは、ワード線駆動回路の左
右に存在するメモリセルアレイ部の選択を制御する。し
たがって、外部入力アドレスが、救済アドレスに一致し
た時のみに左右の冗長ワード線の一方が上昇する。
るように冗長メモリセル列を具備した構成となってい
た。以下に簡単な動作の説明を行う。▲▼は、冗長
メモリセル活性化信号で、外部から入力される列アドレ
スがあらかじめプログラムされた救済されるべき列アド
レスに一致した場合にのみロウレベルとなる。冗長ワー
ド線駆動回路はNOR回路で構成され、NOR回路には、▲
▼と、Ｙの内部アドレス信号AYjまたは▲▼ｊが
入力される。AYj,▲▼ｊは、ワード線駆動回路の左
右に存在するメモリセルアレイ部の選択を制御する。し
たがって、外部入力アドレスが、救済アドレスに一致し
た時のみに左右の冗長ワード線の一方が上昇する。
また、正規ワード線駆動回路は、NAND回路で構成され
る列デコーダ（XD1〜XDn）とNOR回路からなる。全ての
列デコーダには、Ｘの内部アドレス信号だけでなく、▲
▼が入力される。したがって、外部入力アドレスが
救済アドレスに一致した時は、正規ワード線は、強制的
に全て下降する。
る列デコーダ（XD1〜XDn）とNOR回路からなる。全ての
列デコーダには、Ｘの内部アドレス信号だけでなく、▲
▼が入力される。したがって、外部入力アドレスが
救済アドレスに一致した時は、正規ワード線は、強制的
に全て下降する。
正規ワード線駆動回路内のNOR回路には、列デコーダ
出力とAYj,▲▼ｊが入力され、外部入力アドレスに
従って左右どちらか一方の正規ワード線が上昇する。
出力とAYj,▲▼ｊが入力され、外部入力アドレスに
従って左右どちらか一方の正規ワード線が上昇する。
以上の様にして、冗長メモリセル列と不良を含んだメ
モリセル列の電気的置換が行われる。ワード線上昇後
は、外部入力アドレスに従って行選択回路が動作し、選
択されたビット線の情報がセンスアンプを介して出力回
路へと伝達される。
モリセル列の電気的置換が行われる。ワード線上昇後
は、外部入力アドレスに従って行選択回路が動作し、選
択されたビット線の情報がセンスアンプを介して出力回
路へと伝達される。
上述した従来のスタティックRAMにおいては、救済ア
ドレスが行なわれたことを外部から検出するためには、
メモリ素子として動作するために必要な周辺回路とは別
に救済アドレス検出回路が必要となる。
ドレスが行なわれたことを外部から検出するためには、
メモリ素子として動作するために必要な周辺回路とは別
に救済アドレス検出回路が必要となる。
救済アドレス検出回路の一例を、第５図に示す。本回
路は、外部から救済アドレスが入力され、▲▼がア
クティブ状態となった時のみに微量の貫通電流を流れる
ように、▲▼をゲートに印加した構成をとり、これ
により救済アドレスを検出するものである。また▲
▼は、チップイネーブル信号でスタンドバイ時に、本回
路を非動作状態にする。
路は、外部から救済アドレスが入力され、▲▼がア
クティブ状態となった時のみに微量の貫通電流を流れる
ように、▲▼をゲートに印加した構成をとり、これ
により救済アドレスを検出するものである。また▲
▼は、チップイネーブル信号でスタンドバイ時に、本回
路を非動作状態にする。
本回路は簡単で、面積的にも小さくてすむが、冗長メ
モリセル列が複数存在した場合には、救済アドレス検出
回路の数も増加し、また、それに必要な配線を考慮する
と無視できない面積となる。
モリセル列が複数存在した場合には、救済アドレス検出
回路の数も増加し、また、それに必要な配線を考慮する
と無視できない面積となる。
本発明の目的は、救済アドレス検出回路を設けること
なく救済アドレスが検出できるスタティックRAMを提供
することにある。
なく救済アドレスが検出できるスタティックRAMを提供
することにある。
本発明のスタティックRAMは、冗長メモリセル列を含
むメモリセルアレイ部と、前記メモリセルアレイに接続
された正規ワード線群及び冗長ワード線群とを有し、前
記メモリセルアレイ部が列デコーダを含むワード線駆動
回路によって複数に分割されるスタティックRAMにおい
て、前記正規ワード線群のうちの１つのワード線が選択
された場合は選択された１本のワード線の電位を上昇さ
せ冗長ワード線が選択された場合は２本の冗長ワード線
の電位を共に上昇させる手段とを有することを特徴とす
る。
むメモリセルアレイ部と、前記メモリセルアレイに接続
された正規ワード線群及び冗長ワード線群とを有し、前
記メモリセルアレイ部が列デコーダを含むワード線駆動
回路によって複数に分割されるスタティックRAMにおい
て、前記正規ワード線群のうちの１つのワード線が選択
された場合は選択された１本のワード線の電位を上昇さ
せ冗長ワード線が選択された場合は２本の冗長ワード線
の電位を共に上昇させる手段とを有することを特徴とす
る。
次に本発明について図面を参照して説明する。第１図
は、本発明のスタティックRAMの構成を示した図であ
る。従来のスタティックRAMとの相異点は、冗長ワード
線駆動回路が冗長メモリセル活性化信号を入力としたイ
ンバータからなっていることである。このため、外部入
力アドレスが救済アドレスと一致した時には、従来とは
異なり、ワード線駆動回路を中心とした左右２本の冗長
ワード線が共に上昇する。しかしながら、外部入力アド
レスが救済アドレスと一致しない場合は、従来例と同様
に、左右どちらか１本の正規ワード線が上昇する。
は、本発明のスタティックRAMの構成を示した図であ
る。従来のスタティックRAMとの相異点は、冗長ワード
線駆動回路が冗長メモリセル活性化信号を入力としたイ
ンバータからなっていることである。このため、外部入
力アドレスが救済アドレスと一致した時には、従来とは
異なり、ワード線駆動回路を中心とした左右２本の冗長
ワード線が共に上昇する。しかしながら、外部入力アド
レスが救済アドレスと一致しない場合は、従来例と同様
に、左右どちらか１本の正規ワード線が上昇する。
第２図は、スタティックRAMにおけるビット線回路を
示した図である。チャネルMOSFETQ1及びQ2によりビット
線の負荷を形成し、チャネルMOSFETQ3乃至Q6によりメモ
リセルを構成している。接点N1がハイレベル情報を保持
している時、ワード線が上昇すると、トランジスタQ2,Q
5,Q6を介して貫通電流が流れ、接点N2がハイレベルの時
には、トランジスタQ1,Q3,Q4を介して貫通電流が流れ
る。
示した図である。チャネルMOSFETQ1及びQ2によりビット
線の負荷を形成し、チャネルMOSFETQ3乃至Q6によりメモ
リセルを構成している。接点N1がハイレベル情報を保持
している時、ワード線が上昇すると、トランジスタQ2,Q
5,Q6を介して貫通電流が流れ、接点N2がハイレベルの時
には、トランジスタQ1,Q3,Q4を介して貫通電流が流れ
る。
本発明のスタティックRAMにおいては、救済アドレス
入力時には冗長ワード線が２本共上昇するため貫通電流
の総和は、正規ワード線上昇時の約２倍となる。このよ
うに救済アドレス入力時だけ電流が増加することを利
用、すなわちワード線上昇時のメモリセルを流れる貫通
電流の差分を検出することにより、救済アドレス検出回
路等の余分な面積を必要とするものを付加することなく
救済アドレスを外部から検出することができる。
入力時には冗長ワード線が２本共上昇するため貫通電流
の総和は、正規ワード線上昇時の約２倍となる。このよ
うに救済アドレス入力時だけ電流が増加することを利
用、すなわちワード線上昇時のメモリセルを流れる貫通
電流の差分を検出することにより、救済アドレス検出回
路等の余分な面積を必要とするものを付加することなく
救済アドレスを外部から検出することができる。
尚、冗長ワード線を２本同時に上昇させることによっ
て動作的な不具合は生じない。なぜならば、AYj,▲
▼ｊは、行選択回路及びセンスアンプにも入力されてい
るため、左右２つのメモリセルアレイの内、本来非選択
のメモリセルアレイは外部の周辺回路とは、電気的に分
離される為である。
て動作的な不具合は生じない。なぜならば、AYj,▲
▼ｊは、行選択回路及びセンスアンプにも入力されてい
るため、左右２つのメモリセルアレイの内、本来非選択
のメモリセルアレイは外部の周辺回路とは、電気的に分
離される為である。
第３図は本発明の第２の実施例を説明するための構成
図である。本実施例は、メモリセルアレイ部が２ケ所の
ワード線駆動回路を境界に４分割されたスタティックRA
Mに本発明を適用した例である。
図である。本実施例は、メモリセルアレイ部が２ケ所の
ワード線駆動回路を境界に４分割されたスタティックRA
Mに本発明を適用した例である。
AYj,AYkは４分割されたメモリセルアレイ部のいずれ
を選択するかを制御するアドレス信号である。冗長ワー
ド線駆動回路はRDと▲▼ｋのNOR回路で構成されて
おりAYjとの論理をとっていないため救済アドレスが入
力されると、ワード線駆動回路を中心とした左右２本の
冗長ワード線が共に上昇する。
を選択するかを制御するアドレス信号である。冗長ワー
ド線駆動回路はRDと▲▼ｋのNOR回路で構成されて
おりAYjとの論理をとっていないため救済アドレスが入
力されると、ワード線駆動回路を中心とした左右２本の
冗長ワード線が共に上昇する。
一方、正規ワード線が選択された場合は、常に４分割
されたメモリセルアレイ部の内１つが選択され１本のワ
ード線が上昇する。
されたメモリセルアレイ部の内１つが選択され１本のワ
ード線が上昇する。
以上の様にして、本実施例においても、救済アドレス
が入力された場合に第１の実施例と同様な動作を行な
い、過電流が２倍となるため、その電流を検出すること
により同様な効果が得ることができる。
が入力された場合に第１の実施例と同様な動作を行な
い、過電流が２倍となるため、その電流を検出すること
により同様な効果が得ることができる。
以上説明したように、本発明は救済アドレスが入力さ
れると貫通電流が増加する構成となっているので貫通電
流の差分を検出することで救済アドレスを検知でき、従
来必要であった救済アドレス検出回路を省略することが
できるため、チップ面積を小さくできるとう効果があ
る。
れると貫通電流が増加する構成となっているので貫通電
流の差分を検出することで救済アドレスを検知でき、従
来必要であった救済アドレス検出回路を省略することが
できるため、チップ面積を小さくできるとう効果があ
る。
【図面の簡単な説明】 第１図は本発明の第１の実施例を説明するための構成
図、第２図は、スタティックRAMのビット線回路図、第
３図は、本発明第２の実施例を示す構成図、第４図は、
従来のスタティックRAMの構成図、第５図は、救済アド
レス検出回路の一例を示す図である。 ▲▼……冗長メモリ活性化信号、AYj,▲▼ｊ…
…内部アドレス信号、XD1〜XDn……列デコーダ。
図、第２図は、スタティックRAMのビット線回路図、第
３図は、本発明第２の実施例を示す構成図、第４図は、
従来のスタティックRAMの構成図、第５図は、救済アド
レス検出回路の一例を示す図である。 ▲▼……冗長メモリ活性化信号、AYj,▲▼ｊ…
…内部アドレス信号、XD1〜XDn……列デコーダ。
Claims (1)
- 【請求項１】冗長メモリセル列を含むメモリセルアレイ
部と、前記メモリセルアレイに接続された正規ワード線
群及び冗長ワード線群とを有し、前記メモリセルアレイ
部が列デコーダを含むワード線駆動回路によって複数に
分割されるスタティックRAMにおいて、前記正規ワード
線群のうちの１つのワード線が選択された場合は選択さ
れた１本のワード線の電位を上昇させ冗長ワード線が選
択された場合は２本の冗長ワード線の電位を共に上昇さ
せる手段とを有することを特徴とするスタティックRA
M。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339653A JP2844774B2 (ja) | 1989-12-26 | 1989-12-26 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339653A JP2844774B2 (ja) | 1989-12-26 | 1989-12-26 | スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198294A JPH03198294A (ja) | 1991-08-29 |
| JP2844774B2 true JP2844774B2 (ja) | 1999-01-06 |
Family
ID=18329536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339653A Expired - Lifetime JP2844774B2 (ja) | 1989-12-26 | 1989-12-26 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844774B2 (ja) |
-
1989
- 1989-12-26 JP JP1339653A patent/JP2844774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03198294A (ja) | 1991-08-29 |
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