JPH06103778A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06103778A JPH06103778A JP24972192A JP24972192A JPH06103778A JP H06103778 A JPH06103778 A JP H06103778A JP 24972192 A JP24972192 A JP 24972192A JP 24972192 A JP24972192 A JP 24972192A JP H06103778 A JPH06103778 A JP H06103778A
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- JP
- Japan
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- bits
- memory cell
- column
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Abstract
(57)【要約】
【目的】 装置全体の動作におけるワード線の遅延時間
の最適化を図るために、各メモリセルアレイからの読み
出しビット数の割り当て及び列方向の分割を適正化する
ことにより、チップ面積の増大を最小限に抑えた、コス
トパフォーマンスに優れた半導体記憶装置を提供するこ
と。 【構成】 第１行デコーダ１１の両側に、それぞれワー
ド線選択駆動回路１２，１２及び第１メモリセルアレイ
１３1（４０９６×５１２）、第２メモリセルアレイ１
３2（４０９６×７６８）を配置した第１メモリブロッ
ク１０1、第１行デコーダ１１の両側に、それぞれワー
ド線選択駆動回路１２，１２及び第２メモリセルアレイ
１３2，１３2を配置した第２メモリブロック１０2、並
びに、第１行デコーダ１１の両側に、それぞれワード線
選択駆動回路１２，１２及び第２メモリセルアレイ１３
2、第１メモリセルアレイ１３1を配置した第３メモリブ
ロック１０3が並置された構成となっている。
の最適化を図るために、各メモリセルアレイからの読み
出しビット数の割り当て及び列方向の分割を適正化する
ことにより、チップ面積の増大を最小限に抑えた、コス
トパフォーマンスに優れた半導体記憶装置を提供するこ
と。 【構成】 第１行デコーダ１１の両側に、それぞれワー
ド線選択駆動回路１２，１２及び第１メモリセルアレイ
１３1（４０９６×５１２）、第２メモリセルアレイ１
３2（４０９６×７６８）を配置した第１メモリブロッ
ク１０1、第１行デコーダ１１の両側に、それぞれワー
ド線選択駆動回路１２，１２及び第２メモリセルアレイ
１３2，１３2を配置した第２メモリブロック１０2、並
びに、第１行デコーダ１１の両側に、それぞれワード線
選択駆動回路１２，１２及び第２メモリセルアレイ１３
2、第１メモリセルアレイ１３1を配置した第３メモリブ
ロック１０3が並置された構成となっている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＲＯＭ或いは半
導体ＲＡＭ等の半導体記憶装置に関するものであり、特
に、該半導体記憶装置に於けるメモリセルアレイの列方
向の分割構成に関するものである。
導体ＲＡＭ等の半導体記憶装置に関するものであり、特
に、該半導体記憶装置に於けるメモリセルアレイの列方
向の分割構成に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体記憶装置のブロッ
ク構成図である。
ク構成図である。
【０００３】第１行デコーダ２１の両側に、それぞれ、
該第１行デコーダ２１よりの出力信号を受けるワード線
選択駆動回路２２，２２及びメモリセルアレイ２３，２
３を配置したメモリブロック２０が２個並置された構成
となっている。例えば、１６ＭのＲＯＭであれば、各メ
モリセルアレイ２３，…は、列方向に１０２４個、行方
向に４０９６個のメモリセルから成る。２４は、第１行
アドレス入力Ａｉに基づき、上記第１行デコーダ２１に
内部アドレス信号Ａｉ、バーＡｉを出力する第１行アド
レス入力回路、２５は、第２行アドレス入力Ａｊに基づ
き、第２行デコーダ２６に内部アドレス信号Ａｊ、バー
Ａｊを出力する第２行アドレス入力回路である。第１行
デコーダ２１よりの第１行選択信号により選択可能状態
となった複数本（例えば４本）のワード線の内の一本
が、第２行デコーダ２６よりの第２行選択信号により選
択され駆動される。一方、２７は列選択回路、２８はセ
ンスアンプである。本例に於いては、各センスアンプ２
８の出力は４ビットとなっており、計１６ビットの出力
データが出力される。すなわち、２９は、列アドレス入
力Ａｋに基づき内部アドレス信号Ａｋ、バーＡｋを出力
する列アドレス入力回路、３０は、列アドレス入力回路
２９の出力により列選択信号を出力する列デコーダであ
り、該列デコーダ３０の出力により、各列選択回路２７
は、例えば、列方向１０２４ビットの内の４ビットを選
択してセンスアンプ２８に出力する。
該第１行デコーダ２１よりの出力信号を受けるワード線
選択駆動回路２２，２２及びメモリセルアレイ２３，２
３を配置したメモリブロック２０が２個並置された構成
となっている。例えば、１６ＭのＲＯＭであれば、各メ
モリセルアレイ２３，…は、列方向に１０２４個、行方
向に４０９６個のメモリセルから成る。２４は、第１行
アドレス入力Ａｉに基づき、上記第１行デコーダ２１に
内部アドレス信号Ａｉ、バーＡｉを出力する第１行アド
レス入力回路、２５は、第２行アドレス入力Ａｊに基づ
き、第２行デコーダ２６に内部アドレス信号Ａｊ、バー
Ａｊを出力する第２行アドレス入力回路である。第１行
デコーダ２１よりの第１行選択信号により選択可能状態
となった複数本（例えば４本）のワード線の内の一本
が、第２行デコーダ２６よりの第２行選択信号により選
択され駆動される。一方、２７は列選択回路、２８はセ
ンスアンプである。本例に於いては、各センスアンプ２
８の出力は４ビットとなっており、計１６ビットの出力
データが出力される。すなわち、２９は、列アドレス入
力Ａｋに基づき内部アドレス信号Ａｋ、バーＡｋを出力
する列アドレス入力回路、３０は、列アドレス入力回路
２９の出力により列選択信号を出力する列デコーダであ
り、該列デコーダ３０の出力により、各列選択回路２７
は、例えば、列方向１０２４ビットの内の４ビットを選
択してセンスアンプ２８に出力する。
【０００４】上記半導体記憶装置のメモリセルアレイ構
成においては、各メモリセルアレイから同じビット数の
データを読み出す設計及び列選択回路及びセンスアンプ
回路の配置など設計の容易性などから、各メモリセルア
レイの列方向のメモリセル数をすべて２nとするのが一
般的である。
成においては、各メモリセルアレイから同じビット数の
データを読み出す設計及び列選択回路及びセンスアンプ
回路の配置など設計の容易性などから、各メモリセルア
レイの列方向のメモリセル数をすべて２nとするのが一
般的である。
【０００５】
【発明が解決しようとする課題】ところで、一本のワー
ド線にメモリセルが多数接続されると、ワード線の配線
距離も長くなり、ワード線の寄生容量及び抵抗が大きく
なる。これにより、ワード線の遅延時間も大きくなる。
ド線にメモリセルが多数接続されると、ワード線の配線
距離も長くなり、ワード線の寄生容量及び抵抗が大きく
なる。これにより、ワード線の遅延時間も大きくなる。
【０００６】半導体記憶装置に於ける内部主要動作時間
の概略内訳の一例を図３に示す。
の概略内訳の一例を図３に示す。
【０００７】外部アドレス入力信号に基づき、入力バッ
ファ回路の出力信号となる内部アドレス信号が確定する
までを入力バッファ動作期間、内部アドレス信号に基づ
き、複数ワード線より特定のワード線の選択、及び特定
のビット線を選択、確定するまでの期間をデコーダ動作
期間、選択されたワード線が所定の電位になるまでをワ
ード線駆動動作期間、選択されたビット線に対し、高速
動作を行うために所定の電位まで予め充電を行う期間を
ビット線の初期化動作期間、選択されたメモリセルによ
りビット線を所定の電位にする期間をビット線駆動動作
期間、そのビット線の微小な電位変化を増幅し、論理信
号に確定するまでの期間をセンスアンプ反転動作期間、
そのセンスアンプ回路の出力である論理信号を外部に出
力する期間を出力バッファ動作期間とする。ワード線駆
動とビット線の初期化は同時に並列的に行われる。ま
た、ビット線駆動とセンスアンプ反転動作も略同時に並
列的に行われる。
ファ回路の出力信号となる内部アドレス信号が確定する
までを入力バッファ動作期間、内部アドレス信号に基づ
き、複数ワード線より特定のワード線の選択、及び特定
のビット線を選択、確定するまでの期間をデコーダ動作
期間、選択されたワード線が所定の電位になるまでをワ
ード線駆動動作期間、選択されたビット線に対し、高速
動作を行うために所定の電位まで予め充電を行う期間を
ビット線の初期化動作期間、選択されたメモリセルによ
りビット線を所定の電位にする期間をビット線駆動動作
期間、そのビット線の微小な電位変化を増幅し、論理信
号に確定するまでの期間をセンスアンプ反転動作期間、
そのセンスアンプ回路の出力である論理信号を外部に出
力する期間を出力バッファ動作期間とする。ワード線駆
動とビット線の初期化は同時に並列的に行われる。ま
た、ビット線駆動とセンスアンプ反転動作も略同時に並
列的に行われる。
【０００８】上述のように、内部動作において、ワード
線駆動の動作と並行してビット線の初期化動作が行われ
るが、この動作が全体に占める割合は、この例において
は、約３５％となる。したがって、高速化するにあたっ
ては、ワード線の遅延時間の短縮が不可欠である。この
点に鑑み、高速化を図るために、図４に示すように、列
方向の分割数を増やし、ワード線の寄生容量及び抵抗の
低減を図る手法がある。図に於いて、４１，…は第１行
デコーダ、４２，…はワード線選択駆動回路、４３，…
はメモリセルアレイ、４７，…は列選択回路、４８，…
はセンスアンプである。各センスアンプ４８の出力は２
ビットとなっており、計１６ビットの出力データが出力
される。なお、図４に於いては、アドレス入力回路等は
省略している。例えば、１６ＭのＲＯＭであれば、各メ
モリセルアレイ４３，…は、列方向に５１２個、行方向
に４０９６個のメモリセルから成る。上記の構成によ
り、ワード線の遅延時間の短縮を図ることができる。
線駆動の動作と並行してビット線の初期化動作が行われ
るが、この動作が全体に占める割合は、この例において
は、約３５％となる。したがって、高速化するにあたっ
ては、ワード線の遅延時間の短縮が不可欠である。この
点に鑑み、高速化を図るために、図４に示すように、列
方向の分割数を増やし、ワード線の寄生容量及び抵抗の
低減を図る手法がある。図に於いて、４１，…は第１行
デコーダ、４２，…はワード線選択駆動回路、４３，…
はメモリセルアレイ、４７，…は列選択回路、４８，…
はセンスアンプである。各センスアンプ４８の出力は２
ビットとなっており、計１６ビットの出力データが出力
される。なお、図４に於いては、アドレス入力回路等は
省略している。例えば、１６ＭのＲＯＭであれば、各メ
モリセルアレイ４３，…は、列方向に５１２個、行方向
に４０９６個のメモリセルから成る。上記の構成によ
り、ワード線の遅延時間の短縮を図ることができる。
【０００９】しかしながら、第１行デコーダ及びワード
線選択駆動回路の部分が増加するために、チップ面積の
大幅な増大を招いている。分割にあたっては、上述の通
り、設計の容易性などにより、各メモリセルアレイの列
方向のメモリセル数を２nで構成して、各メモリセルア
レイからの読み出しビット数を同じにしている。図４の
場合、各メモリセルアレイは、列方向に５１２個、行方
向に４０９６個のメモリセルから成り、出力ビット数１
６ビットに対し、各メモリセルアレイより、列選択回路
を通して、それぞれビットの読み出しを行う。このよう
な分割により、ワード線の遅延時間は、図２の場合の約
１／４に短縮されるものの、装置全体の動作からする
と、過剰能力となっていると共に、また、市場の要望性
能に対しても、過剰性能となる場合が多々ある。結果的
に、チップ面積の増加により、デバイス価格が増大し、
コストパフォーマンスの点で劣ることとなる。
線選択駆動回路の部分が増加するために、チップ面積の
大幅な増大を招いている。分割にあたっては、上述の通
り、設計の容易性などにより、各メモリセルアレイの列
方向のメモリセル数を２nで構成して、各メモリセルア
レイからの読み出しビット数を同じにしている。図４の
場合、各メモリセルアレイは、列方向に５１２個、行方
向に４０９６個のメモリセルから成り、出力ビット数１
６ビットに対し、各メモリセルアレイより、列選択回路
を通して、それぞれビットの読み出しを行う。このよう
な分割により、ワード線の遅延時間は、図２の場合の約
１／４に短縮されるものの、装置全体の動作からする
と、過剰能力となっていると共に、また、市場の要望性
能に対しても、過剰性能となる場合が多々ある。結果的
に、チップ面積の増加により、デバイス価格が増大し、
コストパフォーマンスの点で劣ることとなる。
【００１０】別の解決手法として、ポリシリコンから成
るワード線に金属配線層を追加した多層配線技術を用い
て、列方向の分割数を増やすことなく、ワード線遅延時
間の短縮を図る方法もある。しかしながら、この方法に
よる場合は、微小なチップ面積に抑えることができるも
のの、多層配線を用いることによりウエハープロセス工
数が増大し、その結果、ウエハーコスト増となる。
るワード線に金属配線層を追加した多層配線技術を用い
て、列方向の分割数を増やすことなく、ワード線遅延時
間の短縮を図る方法もある。しかしながら、この方法に
よる場合は、微小なチップ面積に抑えることができるも
のの、多層配線を用いることによりウエハープロセス工
数が増大し、その結果、ウエハーコスト増となる。
【００１１】それ故に、本発明の目的は、装置全体の動
作におけるワード線の遅延時間の最適化を図るために、
各メモリセルアレイからの読み出しビット数の割り当
て、及び列方向の分割を適正化することにより、チップ
面積の増大を最小限に抑えた、コストパフォーマンスに
優れた半導体記憶装置を提供することにある。
作におけるワード線の遅延時間の最適化を図るために、
各メモリセルアレイからの読み出しビット数の割り当
て、及び列方向の分割を適正化することにより、チップ
面積の増大を最小限に抑えた、コストパフォーマンスに
優れた半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、行デコーダの両側に、それぞれワード線選択駆動回
路及びメモリセルアレイを配置して成るメモリブロック
を複数個有して成る半導体記憶装置に於いて、上記複数
のメモリセルアレイが、列方向のビット幅が互いに異な
る複数種類のメモリセルアレイにより構成されることを
特徴とするものである。
は、行デコーダの両側に、それぞれワード線選択駆動回
路及びメモリセルアレイを配置して成るメモリブロック
を複数個有して成る半導体記憶装置に於いて、上記複数
のメモリセルアレイが、列方向のビット幅が互いに異な
る複数種類のメモリセルアレイにより構成されることを
特徴とするものである。
【００１３】
【作用】上記の構成により、行デコーダ及びワード線選
択駆動回路の増加を必要最小限とすることで、これに伴
うチップ面積の増加を必要最小限に抑えた構成とするも
のである。
択駆動回路の増加を必要最小限とすることで、これに伴
うチップ面積の増加を必要最小限に抑えた構成とするも
のである。
【００１４】
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。
する。
【００１５】図１は、本発明の半導体記憶装置の一実施
例である１６ＭのＲＯＭのブロック構成図である。第１
行デコーダ１１の両側に、それぞれ、該第１行デコーダ
１１よりの出力を受けるワード線選択駆動回路１２，１
２及び第１メモリセルアレイ１３1、第２メモリセルア
レイ１３2を配置した第１メモリブロック１０1、第１行
デコーダ１１の両側に、それぞれワード線選択駆動回路
１２，１２及び第２メモリセルアレイ１３2，１３2を配
置した第２メモリブロック１０2、並びに、第１行デコ
ーダ１１の両側に、それぞれワード線選択駆動回路１
２，１２及び第２メモリセルアレイ１３2、第１メモリ
セルアレイ１３1を配置した第３メモリブロック１０3が
並置された構成となっている。上記に於いて、第１メモ
リセルアレイ１３1は、列方向に５１２個、行方向に４
０９６個のメモリセルから成り、第２メモリセルアレイ
１３2は、列方向に７６８個、行方向に４０９６個のメ
モリセルから成る。第１行デコーダ１１よりの第１行選
択信号により選択可能状態となった複数本（例えば４
本）のワード線の内の一本が、第２行デコーダ（図示せ
ず）よりの第２行選択信号により選択され駆動される。
一方、１７は列選択回路、１８はセンスアンプである。
本実施例においては、各センスアンプ１８の出力は、対
応するメモリセルアレイの列方向のビット幅に応じて、
２ビットまたは３ビットとなっており、計１６ビットの
出力データが出力される。すなわち、列デコーダ１９よ
りの列選択信号により、各列選択回路１７は、列方向５
１２ビットの内の２ビット、または列方向７６８ビット
の内の３ビットを選択してセンスアンプ１８に出力す
る。
例である１６ＭのＲＯＭのブロック構成図である。第１
行デコーダ１１の両側に、それぞれ、該第１行デコーダ
１１よりの出力を受けるワード線選択駆動回路１２，１
２及び第１メモリセルアレイ１３1、第２メモリセルア
レイ１３2を配置した第１メモリブロック１０1、第１行
デコーダ１１の両側に、それぞれワード線選択駆動回路
１２，１２及び第２メモリセルアレイ１３2，１３2を配
置した第２メモリブロック１０2、並びに、第１行デコ
ーダ１１の両側に、それぞれワード線選択駆動回路１
２，１２及び第２メモリセルアレイ１３2、第１メモリ
セルアレイ１３1を配置した第３メモリブロック１０3が
並置された構成となっている。上記に於いて、第１メモ
リセルアレイ１３1は、列方向に５１２個、行方向に４
０９６個のメモリセルから成り、第２メモリセルアレイ
１３2は、列方向に７６８個、行方向に４０９６個のメ
モリセルから成る。第１行デコーダ１１よりの第１行選
択信号により選択可能状態となった複数本（例えば４
本）のワード線の内の一本が、第２行デコーダ（図示せ
ず）よりの第２行選択信号により選択され駆動される。
一方、１７は列選択回路、１８はセンスアンプである。
本実施例においては、各センスアンプ１８の出力は、対
応するメモリセルアレイの列方向のビット幅に応じて、
２ビットまたは３ビットとなっており、計１６ビットの
出力データが出力される。すなわち、列デコーダ１９よ
りの列選択信号により、各列選択回路１７は、列方向５
１２ビットの内の２ビット、または列方向７６８ビット
の内の３ビットを選択してセンスアンプ１８に出力す
る。
【００１６】以上のように、出力ビット数１６ビットに
対し、上記のようなメモリセルアレイからの読み出しビ
ットを割り当てることで、列方向分割に伴う第１行デコ
ーダ及びワード線選択駆動回路群の増加は１組のみとな
り、チップ面積の大幅な増大を抑えられると共に、ワー
ド線の遅延時間は、図２の分割構成と比較して約５０％
短縮されるものである。
対し、上記のようなメモリセルアレイからの読み出しビ
ットを割り当てることで、列方向分割に伴う第１行デコ
ーダ及びワード線選択駆動回路群の増加は１組のみとな
り、チップ面積の大幅な増大を抑えられると共に、ワー
ド線の遅延時間は、図２の分割構成と比較して約５０％
短縮されるものである。
【００１７】以上のように、本発明は、メモリセルアレ
イの分割に於いて、各メモリセルアレイの列方向ビット
数をすべて同数（２n）とするという従来の概念を脱却
し、各メモリセルアレイの列方向のビット数を、２nに
とらわれることなく設定し、且つ、各メモリセルアレイ
間で、その列方向ビット数を異ならしめるという全く斬
新な着想に基づき、適正な分割構成を実現し得る構成と
した半導体記憶装置を始めて提供するものであり、その
有用性，実用的効果は極めて大なるものである。
イの分割に於いて、各メモリセルアレイの列方向ビット
数をすべて同数（２n）とするという従来の概念を脱却
し、各メモリセルアレイの列方向のビット数を、２nに
とらわれることなく設定し、且つ、各メモリセルアレイ
間で、その列方向ビット数を異ならしめるという全く斬
新な着想に基づき、適正な分割構成を実現し得る構成と
した半導体記憶装置を始めて提供するものであり、その
有用性，実用的効果は極めて大なるものである。
【００１８】本発明は、上記実施例の構成に限定される
ものではなく、複数のメモリセルアレイが、列方向のビ
ット幅が互いに異なる複数種類のメモリセルアレイによ
り構成される半導体記憶装置すべてを含むものである。
ものではなく、複数のメモリセルアレイが、列方向のビ
ット幅が互いに異なる複数種類のメモリセルアレイによ
り構成される半導体記憶装置すべてを含むものである。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ワード線遅延時間の短縮に伴うチップ面積の増大
を必要最小限に抑えつつ、ワード線遅延の最適化を行う
ことができるので、コストパフォーマンスに優れた半導
体記憶装置を提供することができるものである。
れば、ワード線遅延時間の短縮に伴うチップ面積の増大
を必要最小限に抑えつつ、ワード線遅延の最適化を行う
ことができるので、コストパフォーマンスに優れた半導
体記憶装置を提供することができるものである。
【図１】本発明の一実施例のブロック構成図である。
【図２】従来の半導体記憶装置のブロック構成図であ
る。
る。
【図３】半導体記憶装置における内部主要動作時間の概
略内訳を示す図である。
略内訳を示す図である。
【図４】従来の他の半導体記憶装置のブロック構成図で
ある。
ある。
１０1，１０2，１０3 メモリブロック １１ 第１行デコーダ １２ ワード線選択駆動回路 １３1 第１メモリセルアレイ １３2 第２メモリセルアレイ
Claims (1)
- 【請求項１】 行デコーダの両側に、それぞれワード線
選択駆動回路及びメモリセルアレイを配置して成るメモ
リブロックを複数個有して成る半導体記憶装置に於い
て、上記複数のメモリセルアレイが、列方向のビット幅
が互いに異なる複数種類のメモリセルアレイにより構成
されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24972192A JPH06103778A (ja) | 1992-09-18 | 1992-09-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24972192A JPH06103778A (ja) | 1992-09-18 | 1992-09-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103778A true JPH06103778A (ja) | 1994-04-15 |
Family
ID=17197212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24972192A Pending JPH06103778A (ja) | 1992-09-18 | 1992-09-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103778A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| KR100426747B1 (ko) * | 1995-05-22 | 2004-10-08 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 |
-
1992
- 1992-09-18 JP JP24972192A patent/JPH06103778A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426747B1 (ko) * | 1995-05-22 | 2004-10-08 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 |
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
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