JPS62149096A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS62149096A JPS62149096A JP61297064A JP29706486A JPS62149096A JP S62149096 A JPS62149096 A JP S62149096A JP 61297064 A JP61297064 A JP 61297064A JP 29706486 A JP29706486 A JP 29706486A JP S62149096 A JPS62149096 A JP S62149096A
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- Japan
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- memory cell
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクセスタイムの向上および消費電力の低減が
可能な半導体メモリ装置に関するものである。
可能な半導体メモリ装置に関するものである。
第２図は従来の半導体メモリ装置を示すブロック図であ
る。同図において、１はマトリクス状に配列し、その詳
細な回路を第２図に示すメモリセル、２ａおよび２ｂは
相補的な関係にある一対のビット線、３は選択時に同一
行上にあるメモリセル１を活性化するワード線、４は行
アドレス情報を解読する行デコーダ、５は行アドレス信
号線、６ａおよび６ｂは前記ビット線２ａおよび２ｂに
それぞれ接続するビット線負荷、７は電源端子である。
る。同図において、１はマトリクス状に配列し、その詳
細な回路を第２図に示すメモリセル、２ａおよび２ｂは
相補的な関係にある一対のビット線、３は選択時に同一
行上にあるメモリセル１を活性化するワード線、４は行
アドレス情報を解読する行デコーダ、５は行アドレス信
号線、６ａおよび６ｂは前記ビット線２ａおよび２ｂに
それぞれ接続するビット線負荷、７は電源端子である。
なお、第３図に示すメモリセル１において、８ａおよび
８ｂはＭＯ３Ｉ−ランジスタ、抵抗などで構成する負荷
素子、９ａおよび９ｂはインバータトランジスタ、１０
ａおよび１０ｂはアクセストランジスタ、ｌｌａおよび
ｌｌｂはメモリセル１のストアノードである。
８ｂはＭＯ３Ｉ−ランジスタ、抵抗などで構成する負荷
素子、９ａおよび９ｂはインバータトランジスタ、１０
ａおよび１０ｂはアクセストランジスタ、ｌｌａおよび
ｌｌｂはメモリセル１のストアノードである。
次に、上記構成による半導体メモリ装置の動作について
、−例として、ストアノードｔｔａおよびｌｌｂがそれ
ぞれ“Ｈ゛レベルよび′Ｌ”レベルに書き込まれている
場合に′りいて説明する。
、−例として、ストアノードｔｔａおよびｌｌｂがそれ
ぞれ“Ｈ゛レベルよび′Ｌ”レベルに書き込まれている
場合に′りいて説明する。
まず、読み出しの場合には読み出そうとするセルのアド
レス情報をアドレス信号線５に入力すると、行デコーダ
４を通し、所望のり・−ド線３を活性化する。そして、
このワード線３が活性化されると、“Ｌ”レベルをスト
アしているアクセストランジスタ１０ｂが導通する。こ
のため、電源端子７からビット線負荷６ｂ、 ビット線
２ｂ、アクセストランジスタ１０ｂ、インバータトラン
ジスタ９ｂの経路を電流が流れ、読み出すことができる
。
レス情報をアドレス信号線５に入力すると、行デコーダ
４を通し、所望のり・−ド線３を活性化する。そして、
このワード線３が活性化されると、“Ｌ”レベルをスト
アしているアクセストランジスタ１０ｂが導通する。こ
のため、電源端子７からビット線負荷６ｂ、 ビット線
２ｂ、アクセストランジスタ１０ｂ、インバータトラン
ジスタ９ｂの経路を電流が流れ、読み出すことができる
。
この構成による半導体メモリ装置は同−打上のすべての
メモリセルが活性化されるので、全列に電源からメモリ
セルに電流が流れ込み、コラム数の多い大容量スタティ
ックＲＡＭを構成する場合、消費電流が大きくなる。そ
こで、消費電流を少なくするため、従来、第４図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ４をメモリセルブレーンの中央に配し、ワード線を
左側ワード線３ａおよび右側ワード線３ｂに分υＩし、
左右のメモリセル群の選択された方のメモリセル群のワ
ード線のみ活性化することにより、全列の内、半数の列
にだけ電流バスを生じさせるものである。なお、１２ａ
および１２ｂはそれぞれ左側ワード線３ａあるいは右側
ワード線３ｂを選択するアンドゲート、１３ａおよび１
３ｂはそれぞれこのアンドゲート１２ａおよび１２ｂを
開状態にするゲート信号線である。
メモリセルが活性化されるので、全列に電源からメモリ
セルに電流が流れ込み、コラム数の多い大容量スタティ
ックＲＡＭを構成する場合、消費電流が大きくなる。そ
こで、消費電流を少なくするため、従来、第４図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ４をメモリセルブレーンの中央に配し、ワード線を
左側ワード線３ａおよび右側ワード線３ｂに分υＩし、
左右のメモリセル群の選択された方のメモリセル群のワ
ード線のみ活性化することにより、全列の内、半数の列
にだけ電流バスを生じさせるものである。なお、１２ａ
および１２ｂはそれぞれ左側ワード線３ａあるいは右側
ワード線３ｂを選択するアンドゲート、１３ａおよび１
３ｂはそれぞれこのアンドゲート１２ａおよび１２ｂを
開状態にするゲート信号線である。
次に、第５図は第４図の思想に基づいて構成した従来の
半導体メモリ装置を示す配置図である。
半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配置し、
ワード線３ａ〜３ｄをその倍数だけ分割し、直流電流路
のできる数を減少させるものである。
ワード線３ａ〜３ｄをその倍数だけ分割し、直流電流路
のできる数を減少させるものである。
しかしながら、従来の半導体メモリ装置は数多くの行デ
コーダを設ける必要がある。このため、チップ面積の増
大を招き、速度性能や歩留まりを損なうなどの欠点があ
った。
コーダを設ける必要がある。このため、チップ面積の増
大を招き、速度性能や歩留まりを損なうなどの欠点があ
った。
従って、本発明の目的は、高速で、しかも低消費電力の
大容量の半導体メモリ装置を提供するものである。
大容量の半導体メモリ装置を提供するものである。
このような目的を達成するために本発明は、メモリセル
をマトリクス状に配置したメモリセルアレイを列方向に
分割して配列した複数のメモリセル群と、この複数のメ
モリセル群の各々に対応して設けられ各メモリセル群の
うちの特定のものを選択するメモリセル群選択線と、複
数のメモリセル群の列方向の１端に設けられ゛？アクセ
スべきメモリセル群の行アドレス情報を解読する行デコ
ーダと、この行デコーダの出力端子に接続され複数のメ
モリセル群に亘って配置された前置ワード線と、複数の
メモリセル群の各々に対応して設けられメモリセル群選
択線の選択信号と前置ワード線の出力信号とに基づいて
活性化される分割ワード線とを設けるようにしたもので
ある。
をマトリクス状に配置したメモリセルアレイを列方向に
分割して配列した複数のメモリセル群と、この複数のメ
モリセル群の各々に対応して設けられ各メモリセル群の
うちの特定のものを選択するメモリセル群選択線と、複
数のメモリセル群の列方向の１端に設けられ゛？アクセ
スべきメモリセル群の行アドレス情報を解読する行デコ
ーダと、この行デコーダの出力端子に接続され複数のメ
モリセル群に亘って配置された前置ワード線と、複数の
メモリセル群の各々に対応して設けられメモリセル群選
択線の選択信号と前置ワード線の出力信号とに基づいて
活性化される分割ワード線とを設けるようにしたもので
ある。
本発明に係る半導体メモリ装置ｆ１は高速で、しかも低
消費電力である。
消費電力である。
第１図は、本発明に係わる半導体メモリ装置の一実施例
を示すブロック図であり、−例として、列方向に３個に
分割したメモリセル群１ａ、ｌｂおよびＩＣを配置した
場合を示す。同図において、１４ａ、１４ｂおよび１４
ｃはこのメモリセル群１ａ〜ＩＣを選択するメモリセル
群選択線、１５は分割ワード線としてのワード線３ａ〜
３Ｃと同一方向に並行して配置した前置ワード線、１６
ａ、１６ｂおよび１６ｃは入力端子がそれぞれ前置ワー
ド線１５とメモリセル群選択線１４３〜１４Ｃに接続し
、出力端子がそれぞれワード綿３ａ〜３Ｃに接続するア
ンドゲートである。行デコーダ４は複数のメモリセル群
が配列して形成されたチップのその配列方向の端に配置
されている。
を示すブロック図であり、−例として、列方向に３個に
分割したメモリセル群１ａ、ｌｂおよびＩＣを配置した
場合を示す。同図において、１４ａ、１４ｂおよび１４
ｃはこのメモリセル群１ａ〜ＩＣを選択するメモリセル
群選択線、１５は分割ワード線としてのワード線３ａ〜
３Ｃと同一方向に並行して配置した前置ワード線、１６
ａ、１６ｂおよび１６ｃは入力端子がそれぞれ前置ワー
ド線１５とメモリセル群選択線１４３〜１４Ｃに接続し
、出力端子がそれぞれワード綿３ａ〜３Ｃに接続するア
ンドゲートである。行デコーダ４は複数のメモリセル群
が配列して形成されたチップのその配列方向の端に配置
されている。
次に、上記構成による半導体メモリ装置の動作について
説明する。まず、例えばメモリセル群りａ内のメモリセ
ルを選択する場合、アクセスずべきメモリセル群１ａの
行アドレス情報を行デコーダ４で解読し、前置ワード線
１５の１本を活性化する。そして、メモリセル群選択綿
１４ａに選択信号を加えると、アンドゲート［６ａが開
き、ワード線３ａを活性化する。したがって、図示せぬ
電源から図示せぬピント線を経て、メモリセル群１ａへ
流れ込むコラム電流が流れるのは選択されたメモリセル
群ｌａ内にあるコラムのみである。
説明する。まず、例えばメモリセル群りａ内のメモリセ
ルを選択する場合、アクセスずべきメモリセル群１ａの
行アドレス情報を行デコーダ４で解読し、前置ワード線
１５の１本を活性化する。そして、メモリセル群選択綿
１４ａに選択信号を加えると、アンドゲート［６ａが開
き、ワード線３ａを活性化する。したがって、図示せぬ
電源から図示せぬピント線を経て、メモリセル群１ａへ
流れ込むコラム電流が流れるのは選択されたメモリセル
群ｌａ内にあるコラムのみである。
なお、以上はメモリセル群ｌａ内のメモリセルの選択に
ついて説明したが、他のメモリセル群１ｂおよびＩＣに
ついても同様にできることはもちろんである。さらに、
メモリセル群を３個に分割した場合について説明したが
Ｎ個（Ｎ２２）に分割しても同様にできることはもちろ
んである。また、前置ワード線１５のみを低抵抗材料で
構成しておけば、ワード線の抵抗は多少大きくても長さ
が短いため、容量が小さく、高速にメモリセルをアクセ
スすることができる。また、アンドゲート１６ａ−１６
ｃは入力端子が２個、出力端子が１個のため、回路構成
が簡単になるので、チップ面積の増大を無視することが
できる。
ついて説明したが、他のメモリセル群１ｂおよびＩＣに
ついても同様にできることはもちろんである。さらに、
メモリセル群を３個に分割した場合について説明したが
Ｎ個（Ｎ２２）に分割しても同様にできることはもちろ
んである。また、前置ワード線１５のみを低抵抗材料で
構成しておけば、ワード線の抵抗は多少大きくても長さ
が短いため、容量が小さく、高速にメモリセルをアクセ
スすることができる。また、アンドゲート１６ａ−１６
ｃは入力端子が２個、出力端子が１個のため、回路構成
が簡単になるので、チップ面積の増大を無視することが
できる。
以上詳細に説明したように、本発明に係わる半導体メモ
リ装置によれば、メモリセルの選択を前置ワード線とワ
ード線の２段階に分けて行なうように、行選択を階層的
に行なうため、列の直流電流路のある列数を減少するこ
とができるので、高速で、しかも低消費電力の大容量の
半導体メモリ装置を構成することができる効果がある。
リ装置によれば、メモリセルの選択を前置ワード線とワ
ード線の２段階に分けて行なうように、行選択を階層的
に行なうため、列の直流電流路のある列数を減少するこ
とができるので、高速で、しかも低消費電力の大容量の
半導体メモリ装置を構成することができる効果がある。
以上説明したように本発明は、メモリセルの選択を前置
ワード線と分割ワード線の２段階に分けて行なうように
したことにより、直流電流路のある列数を減少すること
ができるので、高速で且つ低消費電力の大容量の半導体
メモリ装置を得ることができる効果がある。
ワード線と分割ワード線の２段階に分けて行なうように
したことにより、直流電流路のある列数を減少すること
ができるので、高速で且つ低消費電力の大容量の半導体
メモリ装置を得ることができる効果がある。
第１図は本発明に係わる半導体メモリ装置の一実施例を
示すブロック図、第２図は従来の半導体メモリ装置を示
すブロック図、第３図は第２図のメモリセルの詳細な回
路図、第４図は従来の他の半導体メモリ装置を示すブロ
ック図、第５図は従来の他の半導体メモリ装置を示す配
置図である。 ■ａ〜ＩＣ・・・メモリセル群、３ａ〜３Ｃ・・・’７
−ド線、４・・・行デコーダ、１４ａ・〜１４ｃ・・・
メモリセル選択線、１５・・・前置ワード線、１６ａ〜
１６Ｃ・・・アンドゲート。
示すブロック図、第２図は従来の半導体メモリ装置を示
すブロック図、第３図は第２図のメモリセルの詳細な回
路図、第４図は従来の他の半導体メモリ装置を示すブロ
ック図、第５図は従来の他の半導体メモリ装置を示す配
置図である。 ■ａ〜ＩＣ・・・メモリセル群、３ａ〜３Ｃ・・・’７
−ド線、４・・・行デコーダ、１４ａ・〜１４ｃ・・・
メモリセル選択線、１５・・・前置ワード線、１６ａ〜
１６Ｃ・・・アンドゲート。
Claims (1)
- メモリセルをマトリクス状に配置したメモリセルアレイ
を列方向に分割して配列した複数のメモリセル群と、こ
の複数のメモリセル群の各々に対応して設けられ各メモ
リセル群のうちの特定のものを選択するメモリセル群選
択線と、前記複数のメモリセル群の列方向の１端に設け
られアクセスすべきメモリセル群の行アドレス情報を解
読する行デコーダと、この行デコーダの出力端子に接続
され前記複数のメモリセル群に亘って配置された前置ワ
ード線と、前記複数のメモリセル群の各々に対応して設
けられ前記メモリセル群選択線の選択信号と前記前置ワ
ード線の出力信号とに基づいて活性化される分割ワード
線とを備えたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297064A JPS62149096A (ja) | 1986-12-12 | 1986-12-12 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297064A JPS62149096A (ja) | 1986-12-12 | 1986-12-12 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095932A Division JPS58211393A (ja) | 1982-06-02 | 1982-06-02 | 半導体メモリ装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017126A Division JPH02263391A (ja) | 1990-01-26 | 1990-01-26 | 半導体メモリ装置 |
| JP2017125A Division JPH02263390A (ja) | 1990-01-26 | 1990-01-26 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62149096A true JPS62149096A (ja) | 1987-07-03 |
Family
ID=17841749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297064A Pending JPS62149096A (ja) | 1986-12-12 | 1986-12-12 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62149096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369619A (en) * | 1990-10-24 | 1994-11-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device reading/writing data of multiple bits internally |
| US6243317B1 (en) | 1998-10-14 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device which activates column lines at high speed |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS57105884A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Cmos memory decoder circuit |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1986
- 1986-12-12 JP JP61297064A patent/JPS62149096A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS57105884A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Cmos memory decoder circuit |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369619A (en) * | 1990-10-24 | 1994-11-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device reading/writing data of multiple bits internally |
| US6243317B1 (en) | 1998-10-14 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device which activates column lines at high speed |
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