JPH09171684A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】雑音の影響に弱いオープンビットラインの欠点
を補完し、さらに、従来の階層的ビットライン構造と比
較して上位ビットラインの個数を１／２に減らすことが
でき、工程の容易性を確保すると共に電力消耗を減少さ
せることができる半導体メモリ装置を提供すること。 【解決手段】 メモリセルの数を増加させると共に感知
増幅器の数を減少させ高集積化を達成するため、上位ビ
ットライン及びｍ個に分けられた下位ビットラインと、
上位ビットラインの両端にそれぞれ接続された感知増幅
器と、ブロック選択信号により上位ビットラインを、そ
れぞれの下位ビットラインと連結させる二つの下位ビッ
トラインブロック選択スイッチ手段と、二つの下位ビッ
トラインブロック選択スイッチ手段の間に接続され、上
位ビットライン分離信号により、上位ビットラインを二
部分に分離させる上位ビットライン分離スイッチ手段を
備える。
を補完し、さらに、従来の階層的ビットライン構造と比
較して上位ビットラインの個数を１／２に減らすことが
でき、工程の容易性を確保すると共に電力消耗を減少さ
せることができる半導体メモリ装置を提供すること。 【解決手段】 メモリセルの数を増加させると共に感知
増幅器の数を減少させ高集積化を達成するため、上位ビ
ットライン及びｍ個に分けられた下位ビットラインと、
上位ビットラインの両端にそれぞれ接続された感知増幅
器と、ブロック選択信号により上位ビットラインを、そ
れぞれの下位ビットラインと連結させる二つの下位ビッ
トラインブロック選択スイッチ手段と、二つの下位ビッ
トラインブロック選択スイッチ手段の間に接続され、上
位ビットライン分離信号により、上位ビットラインを二
部分に分離させる上位ビットライン分離スイッチ手段を
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、階層的ビットライ
ン構造を有する半導体メモリ装置に関し、特に一個の上
位ビットラインを二部分に分けて両方向に用いる階層的
ビットライン構造を有する半導体メモリ装置に関する。
ン構造を有する半導体メモリ装置に関し、特に一個の上
位ビットラインを二部分に分けて両方向に用いる階層的
ビットライン構造を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】一般に、メモリ製品で一番重要な要素の
一つは費用（ｃｏｓｔ）である。費用を低めるためには
収率（Ｙｉｅｌｄ）を高め単純にして経済的な工程を用
いなければならない。さらに、ウェーハ（ｗａｆｅｒ）
に集積するダイ（Ｄｉｅ）の数を増加することにより費
用を低減することができるが、一般的な方法としては設
計に適用されるデザインルール（Ｄｅｓｉｇｎ Ｒｕｌ
ｅ）をスケールドダウン（Ｓｃａｌｅｄ−ｄｏｗｎ）す
ることによりダイ（Ｄｉｅ）の大きさを縮小することが
できる。
一つは費用（ｃｏｓｔ）である。費用を低めるためには
収率（Ｙｉｅｌｄ）を高め単純にして経済的な工程を用
いなければならない。さらに、ウェーハ（ｗａｆｅｒ）
に集積するダイ（Ｄｉｅ）の数を増加することにより費
用を低減することができるが、一般的な方法としては設
計に適用されるデザインルール（Ｄｅｓｉｇｎ Ｒｕｌ
ｅ）をスケールドダウン（Ｓｃａｌｅｄ−ｄｏｗｎ）す
ることによりダイ（Ｄｉｅ）の大きさを縮小することが
できる。
【０００３】一方、ギガビット級（Ｇｉｇａｂｉｔ）超
高集積メモリで一番多い面積を占めるのはセルと感知増
幅器である。そして、メモリの集積度が増加するに従い
セルと殆ど同一比率で感知増幅器の数が増加するため、
ディーラムの構成要素のなかで感知増幅器の数を低減す
れば、ダイ（Ｄｉｅ）の大きさをかなり縮小できる。こ
のための一つの方法として、階層構造のビットラインを
適用することが挙げられ、次世代メモリ製品の核心技術
中の一つとなることが予想される。
高集積メモリで一番多い面積を占めるのはセルと感知増
幅器である。そして、メモリの集積度が増加するに従い
セルと殆ど同一比率で感知増幅器の数が増加するため、
ディーラムの構成要素のなかで感知増幅器の数を低減す
れば、ダイ（Ｄｉｅ）の大きさをかなり縮小できる。こ
のための一つの方法として、階層構造のビットラインを
適用することが挙げられ、次世代メモリ製品の核心技術
中の一つとなることが予想される。
【０００４】図１は、階層的ビットライン構造を有する
従来のＤＲＡＭの部分回路図である。図示された如く、
セルと連結する全体ビットラインはｍ個の下位ビットラ
イン（ＳＢｉ及び／ＳＢｉ、１≦ｉ≦ｍ）に分類され
る。各々の下位ビットラインはＯＮとＯＦＦのブロック
選択信号（ＢＳ）が印加されるスイッチ用トランジスタ
により上位ビットライン（ＭＢ、／ＭＢ）に連結され
る。
従来のＤＲＡＭの部分回路図である。図示された如く、
セルと連結する全体ビットラインはｍ個の下位ビットラ
イン（ＳＢｉ及び／ＳＢｉ、１≦ｉ≦ｍ）に分類され
る。各々の下位ビットラインはＯＮとＯＦＦのブロック
選択信号（ＢＳ）が印加されるスイッチ用トランジスタ
により上位ビットライン（ＭＢ、／ＭＢ）に連結され
る。
【０００５】このような階層的ビットライン構造におい
ては、リード（ＲＥＡＤ）又はライト（ＷＲＩＴＥ）す
るためにセルにアクセス（Ａｃｃｅｓｓ）する場合、そ
のセルに連結された下位ビットラインのブロック選択信
号（ＢＳ）のみ活性化されて上位ビットライン（ＭＢ、
／ＭＢ）に連結され、残る下位ビットラインは上位ビッ
トライン（ＭＡ、／ＭＡ）より分離される。
ては、リード（ＲＥＡＤ）又はライト（ＷＲＩＴＥ）す
るためにセルにアクセス（Ａｃｃｅｓｓ）する場合、そ
のセルに連結された下位ビットラインのブロック選択信
号（ＢＳ）のみ活性化されて上位ビットライン（ＭＢ、
／ＭＢ）に連結され、残る下位ビットラインは上位ビッ
トライン（ＭＡ、／ＭＡ）より分離される。
【０００６】従って、下位ビットラインを介し上位ビッ
トラインに連結される全体セルの数が、従来の単層ビッ
トラインより増加してもセンシング動作の際のビットラ
イン全体のキャパシタは増加しないようにすることがで
きる。
トラインに連結される全体セルの数が、従来の単層ビッ
トラインより増加してもセンシング動作の際のビットラ
イン全体のキャパシタは増加しないようにすることがで
きる。
【０００７】このように、ビットラインに連結されるセ
ルの数を増加させ全体メモリチップで用いられる感知増
幅器の数を低減することにより、ダイ（Ｄｉｅ）大きさ
をかなり縮小することができる。
ルの数を増加させ全体メモリチップで用いられる感知増
幅器の数を低減することにより、ダイ（Ｄｉｅ）大きさ
をかなり縮小することができる。
【０００８】一般に、下位ビットラインはタングステン
−ポリサイド（Ｗ−Ｐｏｌｙｃｉｄｅ：ＷＳｉ2 ＋Ｐｏ
ｌｙｓｉｌｉｃｏｎ）が用いられ抵抗とキャパシタが大
きいが、上位ビットラインは金属線が用いられるため抵
抗とキャパシタが小さく、リード／ライト動作の際にセ
ンシング速度をそのまま維持することができる。
−ポリサイド（Ｗ−Ｐｏｌｙｃｉｄｅ：ＷＳｉ2 ＋Ｐｏ
ｌｙｓｉｌｉｃｏｎ）が用いられ抵抗とキャパシタが大
きいが、上位ビットラインは金属線が用いられるため抵
抗とキャパシタが小さく、リード／ライト動作の際にセ
ンシング速度をそのまま維持することができる。
【０００９】図２は、階層的ビットライン構造を有する
従来のさらに異なるＤＲＡＭの部分回路図であり、三菱
（Ｍｉｔｓｕｂｉｓｈｉ）社の２５６Ｍｂディラム（Ｄ
ＲＡＭ）に適用した階層的ビットラインの構造である。
セルアレイ（Ｃｅｌｌ Ａｒｒａｙ）はオープンビット
ライン（ｏｐｅｎ ｂｉｔ ｌｉｎｅ）構造に構成され
ている。３２個のセルが連結した３２個の下位ビットラ
インは、ブロック選択信号（ＢＳｉ、１≦ｉ≦ｍ）によ
り上位ビットラインに連結される。
従来のさらに異なるＤＲＡＭの部分回路図であり、三菱
（Ｍｉｔｓｕｂｉｓｈｉ）社の２５６Ｍｂディラム（Ｄ
ＲＡＭ）に適用した階層的ビットラインの構造である。
セルアレイ（Ｃｅｌｌ Ａｒｒａｙ）はオープンビット
ライン（ｏｐｅｎ ｂｉｔ ｌｉｎｅ）構造に構成され
ている。３２個のセルが連結した３２個の下位ビットラ
インは、ブロック選択信号（ＢＳｉ、１≦ｉ≦ｍ）によ
り上位ビットラインに連結される。
【００１０】従って、上位ビットラインに１０２４個の
セルが連結されたものとなるため、図１に示す従来の単
層ビットライン構造に比べ連結されたセルの数を増加さ
せることができる（一般に、従来の単層ビットライン構
造では、ビットライン毎に１２８個のセルが連結され
る）。なお、上位ビットラインはＭＢ１ａとＭＢ１ｂ、
そしてＭＢ２ａとＭＢ２ｂが階層的形態に構成されてい
るため、雑音に弱いオープンビットラインの問題をある
程度解決することができる。
セルが連結されたものとなるため、図１に示す従来の単
層ビットライン構造に比べ連結されたセルの数を増加さ
せることができる（一般に、従来の単層ビットライン構
造では、ビットライン毎に１２８個のセルが連結され
る）。なお、上位ビットラインはＭＢ１ａとＭＢ１ｂ、
そしてＭＢ２ａとＭＢ２ｂが階層的形態に構成されてい
るため、雑音に弱いオープンビットラインの問題をある
程度解決することができる。
【００１１】しかし、従来の階層的ビットライン構造を
メモリ製品に適用する場合、金属線でなる上位ビットラ
インの幅と間隔を最小線幅（Ｍｉｎｉｍｕｍ Ｆｅａｔ
ｕｒｅ Ｓｉｚｅ）に作らなければならないため工程が
困難であり収率を低下させる主な原因となる。
メモリ製品に適用する場合、金属線でなる上位ビットラ
インの幅と間隔を最小線幅（Ｍｉｎｉｍｕｍ Ｆｅａｔ
ｕｒｅ Ｓｉｚｅ）に作らなければならないため工程が
困難であり収率を低下させる主な原因となる。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
はビットラインに連結されたセルの数を増加させ、全体
感知増幅器の数を低減させてチップ面積を縮小すること
により、メモリ製品の費用を節減させた半導体メモリ装
置を提供することにある。
はビットラインに連結されたセルの数を増加させ、全体
感知増幅器の数を低減させてチップ面積を縮小すること
により、メモリ製品の費用を節減させた半導体メモリ装
置を提供することにある。
【００１３】本発明の他の目的は、上位ビットラインピ
ッチを二倍に増加させることにより、上位ビットライン
の工程を単純化した半導体メモリ装置を提供することに
ある。
ッチを二倍に増加させることにより、上位ビットライン
の工程を単純化した半導体メモリ装置を提供することに
ある。
【００１４】本発明のさらに他の目的は、上位ビットラ
インの数を半分に縮小し併せてそれぞれ上位ビットライ
ンを二等分して両方向に用いるようにすることにより、
電力消耗を低減した半導体メモリ装置を提供することに
ある。
インの数を半分に縮小し併せてそれぞれ上位ビットライ
ンを二等分して両方向に用いるようにすることにより、
電力消耗を低減した半導体メモリ装置を提供することに
ある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体メモリ装置は、セルと連結された上
位ビットライン（ＭＢ１、ＭＢ２）及びｍ個に分けられ
た下位ビットライン（ＳＢ１ｉ、ＳＢ２ｉ）（１≦ｉ≦
ｍ）と、上位ビットラインの両端にそれぞれ接続された
感知増幅器と、ブロック選択信号（ＢＳｉ）により上位
ビットラインをそれぞれの下位ビットラインと連結させ
る二つの下位ビットラインブロック選択スイッチ手段
と、二つの下位ビットラインブロック選択スイッチ手段
の間に接続され、上位ビットライン分離信号（ＭＢＳ
ｎ）により、上位ビットラインを二つの部分に分離させ
る上位ビットライン分離スイッチ手段を備えている。
め、本発明の半導体メモリ装置は、セルと連結された上
位ビットライン（ＭＢ１、ＭＢ２）及びｍ個に分けられ
た下位ビットライン（ＳＢ１ｉ、ＳＢ２ｉ）（１≦ｉ≦
ｍ）と、上位ビットラインの両端にそれぞれ接続された
感知増幅器と、ブロック選択信号（ＢＳｉ）により上位
ビットラインをそれぞれの下位ビットラインと連結させ
る二つの下位ビットラインブロック選択スイッチ手段
と、二つの下位ビットラインブロック選択スイッチ手段
の間に接続され、上位ビットライン分離信号（ＭＢＳ
ｎ）により、上位ビットラインを二つの部分に分離させ
る上位ビットライン分離スイッチ手段を備えている。
【００１６】さらに前記目的を達成するため、本発明の
他の半導体メモリ装置は、セルと連結された上位ビット
ライン（ＭＢ１、ＭＢ２）及びｍ個に分けられた下位ビ
ットライン（ＳＢ１ｉ、ＳＢ２ｉ）（１≦ｉ≦ｍ）と、
上位ビットラインの両端にそれぞれ接続された感知増幅
器と、ブロック選択信号（ＢＳｉ）により上位ビットラ
インをそれぞれの下位ビットラインと連結させる二つの
下位ビットラインブロック選択スイッチ手段と、二つの
下位ビットラインブロック選択スイッチ手段の間と接続
され、上位ビットライン分離信号（ＭＢＳｎ）により上
位ビットラインを二つの部分に分離させる二つの直列接
続された上位ビットライン分離スイッチ手段を備えてい
る。
他の半導体メモリ装置は、セルと連結された上位ビット
ライン（ＭＢ１、ＭＢ２）及びｍ個に分けられた下位ビ
ットライン（ＳＢ１ｉ、ＳＢ２ｉ）（１≦ｉ≦ｍ）と、
上位ビットラインの両端にそれぞれ接続された感知増幅
器と、ブロック選択信号（ＢＳｉ）により上位ビットラ
インをそれぞれの下位ビットラインと連結させる二つの
下位ビットラインブロック選択スイッチ手段と、二つの
下位ビットラインブロック選択スイッチ手段の間と接続
され、上位ビットライン分離信号（ＭＢＳｎ）により上
位ビットラインを二つの部分に分離させる二つの直列接
続された上位ビットライン分離スイッチ手段を備えてい
る。
【００１７】
【発明の実施の形態】以下、添付の図面を参照して本発
明の一実施形態を詳細に説明する。
明の一実施形態を詳細に説明する。
【００１８】図３に示す本発明の第１実施形態では、ｍ
個の下位ビットライン（ＳＢ１ｉ、ＳＢ２ｉ、１≦ｉ≦
ｍ）は、ブロック選択信号（ＢＳｉ、１≦ｉ≦ｍ）によ
りその動作が制御されるスイッチ用ＮＭＯＳトランジス
タ（＝下位ビットラインブロック選択トランジスタ）を
介し上位ビットライン（ＭＢ１、ＭＢ２）にそれぞれ連
結される。
個の下位ビットライン（ＳＢ１ｉ、ＳＢ２ｉ、１≦ｉ≦
ｍ）は、ブロック選択信号（ＢＳｉ、１≦ｉ≦ｍ）によ
りその動作が制御されるスイッチ用ＮＭＯＳトランジス
タ（＝下位ビットラインブロック選択トランジスタ）を
介し上位ビットライン（ＭＢ１、ＭＢ２）にそれぞれ連
結される。
【００１９】そして、上位ビットライン分離信号（ＭＢ
Ｓｊ、１≦ｊ≦ｎ）によりその動作が制御されるスイッ
チ用ＮＭＯＳトランジスタ（＝上位ビットライン分離ト
ランジスタ）は二つの下位ビットラインブロックの間に
位置し、上位ビットラインを二等分するスイッチの役割
を果す。
Ｓｊ、１≦ｊ≦ｎ）によりその動作が制御されるスイッ
チ用ＮＭＯＳトランジスタ（＝上位ビットライン分離ト
ランジスタ）は二つの下位ビットラインブロックの間に
位置し、上位ビットラインを二等分するスイッチの役割
を果す。
【００２０】このようなスイッチトランジスタグループ
は、二つの下位ビットラインブロックの間に位置するた
めｍ個の分割された下位ビットラインに対しｎ（＝ｍ／
２）個が必要である。
は、二つの下位ビットラインブロックの間に位置するた
めｍ個の分割された下位ビットラインに対しｎ（＝ｍ／
２）個が必要である。
【００２１】図４と図５は、図３に示すＤＲＡＭの動作
例示図であり、本発明による階層的ビットライン構造の
半導体メモリ装置の動作を説明するための図である。
例示図であり、本発明による階層的ビットライン構造の
半導体メモリ装置の動作を説明するための図である。
【００２２】図４は、下位ビットライン（ＳＢ１１、Ｓ
Ｂ２１）のセルをリード又はライトする場合の動作を説
明するための例示図であり、図５は下位ビットライン
（ＳＢ１２、ＳＢ２２）のセルをアクセスする場合の例
示図である。
Ｂ２１）のセルをリード又はライトする場合の動作を説
明するための例示図であり、図５は下位ビットライン
（ＳＢ１２、ＳＢ２２）のセルをアクセスする場合の例
示図である。
【００２３】図４から判るように、下位ビットライン
（ＳＢ１１、ＳＢ２１）のセルをアクセスする場合、ワ
ードラインの活性化以前にブロック選択信号（ＢＳ１）
のみ‘接地電位（Ｇｒｏｕｎｄ）’から‘高電位（Ｖｐ
ｐ）’と活性化され、残りのブロック選択信号（ＢＳ
ｉ、２≦ｉ≦ｍ）は全てフリーチャージ状態の電圧のグ
ラウンド電位をそのまま維持する。
（ＳＢ１１、ＳＢ２１）のセルをアクセスする場合、ワ
ードラインの活性化以前にブロック選択信号（ＢＳ１）
のみ‘接地電位（Ｇｒｏｕｎｄ）’から‘高電位（Ｖｐ
ｐ）’と活性化され、残りのブロック選択信号（ＢＳ
ｉ、２≦ｉ≦ｍ）は全てフリーチャージ状態の電圧のグ
ラウンド電位をそのまま維持する。
【００２４】さらに、フリーチャージ状態より‘Ｖｐ
ｐ’を維持する上位ビットライン分離信号（ＭＢＳｊ）
中でＭＢＳ１信号のみ‘Ｖｐｐ’から‘Ｖｓｓ’に転移
して上位ビットライン（ＭＢ１、ＭＢ２）が二つの部分
に分割される。従って、下位ビットライン（ＳＢ１１）
は上位ビットライン（ＭＢ１ａ）に連結され、上位ビッ
トライン（ＭＢ２ａ）を基準ビットラインとして感知増
幅器１１により感知動作が行われる。同様に、下位ビッ
トライン（ＳＢ２１）は上位ビットライン（ＭＢ２ｂ）
に連結され、上位ビットライン（ＭＢ１ｂ）を基準ビッ
トラインとして感知増幅器１２により感知動作が行われ
る。
ｐ’を維持する上位ビットライン分離信号（ＭＢＳｊ）
中でＭＢＳ１信号のみ‘Ｖｐｐ’から‘Ｖｓｓ’に転移
して上位ビットライン（ＭＢ１、ＭＢ２）が二つの部分
に分割される。従って、下位ビットライン（ＳＢ１１）
は上位ビットライン（ＭＢ１ａ）に連結され、上位ビッ
トライン（ＭＢ２ａ）を基準ビットラインとして感知増
幅器１１により感知動作が行われる。同様に、下位ビッ
トライン（ＳＢ２１）は上位ビットライン（ＭＢ２ｂ）
に連結され、上位ビットライン（ＭＢ１ｂ）を基準ビッ
トラインとして感知増幅器１２により感知動作が行われ
る。
【００２５】図５の場合にも同様の方法で、下位ビット
ライン（ＳＢ１２、ＳＢ２２）のセルをアクセスする場
合、下位ビットライン（ＳＢ１２）は上位ビットライン
（ＭＢ１ａ）に連結され上位ビットライン（ＭＢ２ａ）
を基準ビットラインに用い、感知増幅器１１により感知
動作が行われる。下位ビットライン（ＳＢ２２）は上位
ビットライン（ＭＢ２ｂ）に連結され上位ビットライン
（ＭＢ１ｂ）を基準ビットラインに用い、感知増幅器１
２により感知動作が行われる。ライト動作の場合にも上
記記述の如く下位ビットラインと上位ビットラインが連
結される。
ライン（ＳＢ１２、ＳＢ２２）のセルをアクセスする場
合、下位ビットライン（ＳＢ１２）は上位ビットライン
（ＭＢ１ａ）に連結され上位ビットライン（ＭＢ２ａ）
を基準ビットラインに用い、感知増幅器１１により感知
動作が行われる。下位ビットライン（ＳＢ２２）は上位
ビットライン（ＭＢ２ｂ）に連結され上位ビットライン
（ＭＢ１ｂ）を基準ビットラインに用い、感知増幅器１
２により感知動作が行われる。ライト動作の場合にも上
記記述の如く下位ビットラインと上位ビットラインが連
結される。
【００２６】図６は本発明の第１実施形態によるＤＲＡ
Ｍの詳細回路図であり、オープンビットライン構造の全
体セルアレイに本発明の階層的ビットライン構造を適用
した場合を示す図である。図のようにブロック選択信号
（ＢＳｉ、１≦ｉ≦ｍ）と上位ビットライン分離信号
（ＭＢＳｊ、１≦ｊ≦ｎ）が共有されており各下位ビッ
トラインが同時に調整される。図では単純化のため一部
分のワードラインのみ示した。
Ｍの詳細回路図であり、オープンビットライン構造の全
体セルアレイに本発明の階層的ビットライン構造を適用
した場合を示す図である。図のようにブロック選択信号
（ＢＳｉ、１≦ｉ≦ｍ）と上位ビットライン分離信号
（ＭＢＳｊ、１≦ｊ≦ｎ）が共有されており各下位ビッ
トラインが同時に調整される。図では単純化のため一部
分のワードラインのみ示した。
【００２７】図７は、図３〜図６に示すブロック選択信
号（ＢＳｉ）及び上位ビットライン分離信号（ＭＢＳ
ｊ）の発生回路図であり、アドレスピン（Ａ１、Ａ１、
…Ａｎ）から入力されるアドレス信号を緩衝するための
アドレスバッファ２１と、アドレスバッファ２１からの
緩衝されたアドレス信号を、デコーディングするための
ローアドレスデコーダ２２と、ローアドレスデコーダ２
２から出力された信号を、直列接続された二つのインバ
ータ及びレベル変換器を介し下位ビットラインブロック
選択トランジスタのゲートに入力させる少なくとも二つ
以上のブロック選択信号発生回路部２３と、ローアドレ
スデコータ２２から出力された二つのブロック選択信号
を、ＮＯＲゲートの入力として出力された信号をレベル
変換器を介し上位ビットライン分離トランジスタのゲー
トに入力させる少なくとも一つ以上の上位ビットライン
分離信号発生部２４を備える。
号（ＢＳｉ）及び上位ビットライン分離信号（ＭＢＳ
ｊ）の発生回路図であり、アドレスピン（Ａ１、Ａ１、
…Ａｎ）から入力されるアドレス信号を緩衝するための
アドレスバッファ２１と、アドレスバッファ２１からの
緩衝されたアドレス信号を、デコーディングするための
ローアドレスデコーダ２２と、ローアドレスデコーダ２
２から出力された信号を、直列接続された二つのインバ
ータ及びレベル変換器を介し下位ビットラインブロック
選択トランジスタのゲートに入力させる少なくとも二つ
以上のブロック選択信号発生回路部２３と、ローアドレ
スデコータ２２から出力された二つのブロック選択信号
を、ＮＯＲゲートの入力として出力された信号をレベル
変換器を介し上位ビットライン分離トランジスタのゲー
トに入力させる少なくとも一つ以上の上位ビットライン
分離信号発生部２４を備える。
【００２８】リード、又はライト動作の際、外部アドレ
スピン（Ａ１、Ａ１、…Ａｎ）からアドレスバッファ２
１にローアドレスが伝達された後、ローアドレスデコー
ダ２２によりデコーディングされる。その過程でワード
ラインが活性化される以前にそのワードラインに連結さ
れたセルが存する下位ビットラインを、上位ビットライ
ンに連結するブロック選択信号（ＢＳｉ）が‘Ｖｐｐ’
に予め活性化される。選択されない残りのブロック選択
信号（ＢＳｊ、１≦ｉ≦ｍ、ｊ≠ｉ）は非活性状態（Ｇ
ｒｏｕｎｄ）にあり、従って残りの全ての下位ビットラ
イン等は上位ビットラインと分離される。
スピン（Ａ１、Ａ１、…Ａｎ）からアドレスバッファ２
１にローアドレスが伝達された後、ローアドレスデコー
ダ２２によりデコーディングされる。その過程でワード
ラインが活性化される以前にそのワードラインに連結さ
れたセルが存する下位ビットラインを、上位ビットライ
ンに連結するブロック選択信号（ＢＳｉ）が‘Ｖｐｐ’
に予め活性化される。選択されない残りのブロック選択
信号（ＢＳｊ、１≦ｉ≦ｍ、ｊ≠ｉ）は非活性状態（Ｇ
ｒｏｕｎｄ）にあり、従って残りの全ての下位ビットラ
イン等は上位ビットラインと分離される。
【００２９】上位ビットライン分離信号（ＭＢＳｉ）は
二つのブロック選択信号（ＢＳｉ）がＮＯＲがゲートに
入力され生成される。従って、活性化されたブロック選
択信号（ＢＳｉ）を入力する上位ビットライン分離信号
（ＭＢＳｉ）のみ‘Ｖｐｐ’から‘Ｖｓｓ’となり、残
りの全ての上位ビットライン分離信号（ＭＢＳｊ、１≦
ｊ≦ｍ／２、ｊ≠ｉ）は‘Ｖｐｐ’状態をそのまま維持
する。従って、上位ビットラインが二部分に分離され
る。
二つのブロック選択信号（ＢＳｉ）がＮＯＲがゲートに
入力され生成される。従って、活性化されたブロック選
択信号（ＢＳｉ）を入力する上位ビットライン分離信号
（ＭＢＳｉ）のみ‘Ｖｐｐ’から‘Ｖｓｓ’となり、残
りの全ての上位ビットライン分離信号（ＭＢＳｊ、１≦
ｊ≦ｍ／２、ｊ≠ｉ）は‘Ｖｐｐ’状態をそのまま維持
する。従って、上位ビットラインが二部分に分離され
る。
【００３０】前記の回路図で全てのブロック選択信号
（ＢＳｉ、１≦ｉ≦ｍ）及び上位ビットライン分離信号
（ＭＢＳｉ、１≦ｉ≦ｎ）は、内部電源電圧（Ｖｃｃ）
より高い高電位（Ｖｐｐ）レベルが必要のためレベル変
換器（‘ハイ’信号であるＶｃｃをＶｐｐに変換する）
を経て生成される。ローアドレスが変化すればデコーダ
の出力も変ることになる。従って、前述した過程を介し
アドレスされるワードラインに連結したセルがある下位
ビットラインのみ上位ビットラインに連結され、上位ビ
ットラインは二等分される。
（ＢＳｉ、１≦ｉ≦ｍ）及び上位ビットライン分離信号
（ＭＢＳｉ、１≦ｉ≦ｎ）は、内部電源電圧（Ｖｃｃ）
より高い高電位（Ｖｐｐ）レベルが必要のためレベル変
換器（‘ハイ’信号であるＶｃｃをＶｐｐに変換する）
を経て生成される。ローアドレスが変化すればデコーダ
の出力も変ることになる。従って、前述した過程を介し
アドレスされるワードラインに連結したセルがある下位
ビットラインのみ上位ビットラインに連結され、上位ビ
ットラインは二等分される。
【００３１】図８は、本発明の第２実施形態によるＤＲ
ＡＭの部分詳細回路図であり、オープンビットライン構
造に構成されたセルアレイで上位ビットライン（ＭＢ
１、ＭＢ２）及びｍ個に分けられた下位ビットライン
（ＳＢ１ｍ、ＳＢ２ｍ）と、上位ビットラインの両端に
それぞれ接続された感知増幅器１１、１２と、ブロック
選択信号（ＢＳｉ）により、上位ビットラインをそれぞ
れの下位ビットラインと連結させる二つの下位ビットラ
インブロック選択トランジスタと、二つの下位ビットラ
インブロック選択トランジスタの間と接続され、上位ビ
ットライン分離信号（ＭＢＳｎ）により上位ビットライ
ンを二部分に分離させる二つの直列接続された上位ビッ
トライン分離トランジスタを備える。そして、上位ビッ
トライン及び下位ビットラインの両端に位置した下位ビ
ットラインブロック選択トランジスタと上位ビットライ
ン分離トランジスタはそれぞれ一つずつ形成されてい
る。
ＡＭの部分詳細回路図であり、オープンビットライン構
造に構成されたセルアレイで上位ビットライン（ＭＢ
１、ＭＢ２）及びｍ個に分けられた下位ビットライン
（ＳＢ１ｍ、ＳＢ２ｍ）と、上位ビットラインの両端に
それぞれ接続された感知増幅器１１、１２と、ブロック
選択信号（ＢＳｉ）により、上位ビットラインをそれぞ
れの下位ビットラインと連結させる二つの下位ビットラ
インブロック選択トランジスタと、二つの下位ビットラ
インブロック選択トランジスタの間と接続され、上位ビ
ットライン分離信号（ＭＢＳｎ）により上位ビットライ
ンを二部分に分離させる二つの直列接続された上位ビッ
トライン分離トランジスタを備える。そして、上位ビッ
トライン及び下位ビットラインの両端に位置した下位ビ
ットラインブロック選択トランジスタと上位ビットライ
ン分離トランジスタはそれぞれ一つずつ形成されてい
る。
【００３２】オープンビットライン構造に構成されたセ
ルアレイにおいて、ｍ個に分けられた下位ビットライン
（ＳＢ１ｉ及びＳＢ２ｉ、１≦ｉ≦ｍ）は、それぞれの
ブロック選択信号（ＢＳ１ｉ及びＢＳ２ｉ、１≦ｉ≦
ｍ）により‘ｏｎ’又は‘ｏｆｆ’されるスイッチ用Ｎ
ＭＯＳトランジスタ（＝下位ビットラインブロック選択
トランジスタ）を介し上位ビットライン（ＭＢ１、ＭＢ
２）にそれぞれ連結される。上位ビットライン分離信号
（ＭＢＳ１ｊ又はＭＢ２ｊ、１≦ｉ≦ｍ）信号により調
整される二つのスイッチ用ＮＭＯＳトランジスタ（＝上
位ビットライン分離トランジスタ）は、二つの下位ビッ
トラインブロックの間に一つ置きに位置し上位ビットラ
インを二等分するスイッチの役割を果す。
ルアレイにおいて、ｍ個に分けられた下位ビットライン
（ＳＢ１ｉ及びＳＢ２ｉ、１≦ｉ≦ｍ）は、それぞれの
ブロック選択信号（ＢＳ１ｉ及びＢＳ２ｉ、１≦ｉ≦
ｍ）により‘ｏｎ’又は‘ｏｆｆ’されるスイッチ用Ｎ
ＭＯＳトランジスタ（＝下位ビットラインブロック選択
トランジスタ）を介し上位ビットライン（ＭＢ１、ＭＢ
２）にそれぞれ連結される。上位ビットライン分離信号
（ＭＢＳ１ｊ又はＭＢ２ｊ、１≦ｉ≦ｍ）信号により調
整される二つのスイッチ用ＮＭＯＳトランジスタ（＝上
位ビットライン分離トランジスタ）は、二つの下位ビッ
トラインブロックの間に一つ置きに位置し上位ビットラ
インを二等分するスイッチの役割を果す。
【００３３】図９と図１０は、図８に示したＤＲＡＭの
動作例示図であり、本発明による階層的ビットライン構
造の半導体メモリ装置の動作を説明するための図であ
る。
動作例示図であり、本発明による階層的ビットライン構
造の半導体メモリ装置の動作を説明するための図であ
る。
【００３４】図９は、下位ビットライン（ＳＢ１１、Ｓ
Ｂ２１）のセルをリード、又はライトする場合の動作を
説明するための例示図であり、図１０は下位ビットライ
ン（ＳＢ１２、ＳＢ２２）のセルをアクセスする場合の
例示図である。図９で分かるように、下位ビットライン
（ＳＢ１１、ＳＢ２１）のセルをアクセスする場合、ワ
ードラインの活性化以前にブロック選択信号（ＢＳ１
１、ＢＳ２１）のみ‘Ｖｓｓ’から‘Ｖｐｐ’に活性化
され、残りのブロック選択信号（ＢＳ１ｉ及びＢＳ２
ｉ、２≦ｉ≦ｍ）は全てフリーチャージ状態の電圧であ
る‘Ｖｓｓ’をそのまま維持する。尚、フリーチャージ
状態で‘Ｖｐｐ’を維持する上位ビットライン分離信号
（ＭＢＳ１ｉ、ＭＢＳ２ｉ）中で、ＭＢＳ１１とＭＢＳ
２１信号のみ‘Ｖｐｐ’から‘Ｖｓｓ’に転移して上位
ビットライン（ＭＢ１、ＭＢ２）が二部分に分けられ
る。従って、下位ビットライン（ＳＢ１１）は上位ビッ
トライン（ＭＢ１ａ）に連結され上位ビットライン（Ｍ
Ｂ２ａ）を基準ビットラインとして感知増幅器１１によ
り感知動作が行われ、同様に下位ビットライン（ＳＢ２
１）は上位ビットライン（ＭＢ２ｂ）に連結され、上位
ビットライン（ＭＢ１ｂ）を基準ビットラインとして感
知増幅器１２により感知動作が行われる。
Ｂ２１）のセルをリード、又はライトする場合の動作を
説明するための例示図であり、図１０は下位ビットライ
ン（ＳＢ１２、ＳＢ２２）のセルをアクセスする場合の
例示図である。図９で分かるように、下位ビットライン
（ＳＢ１１、ＳＢ２１）のセルをアクセスする場合、ワ
ードラインの活性化以前にブロック選択信号（ＢＳ１
１、ＢＳ２１）のみ‘Ｖｓｓ’から‘Ｖｐｐ’に活性化
され、残りのブロック選択信号（ＢＳ１ｉ及びＢＳ２
ｉ、２≦ｉ≦ｍ）は全てフリーチャージ状態の電圧であ
る‘Ｖｓｓ’をそのまま維持する。尚、フリーチャージ
状態で‘Ｖｐｐ’を維持する上位ビットライン分離信号
（ＭＢＳ１ｉ、ＭＢＳ２ｉ）中で、ＭＢＳ１１とＭＢＳ
２１信号のみ‘Ｖｐｐ’から‘Ｖｓｓ’に転移して上位
ビットライン（ＭＢ１、ＭＢ２）が二部分に分けられ
る。従って、下位ビットライン（ＳＢ１１）は上位ビッ
トライン（ＭＢ１ａ）に連結され上位ビットライン（Ｍ
Ｂ２ａ）を基準ビットラインとして感知増幅器１１によ
り感知動作が行われ、同様に下位ビットライン（ＳＢ２
１）は上位ビットライン（ＭＢ２ｂ）に連結され、上位
ビットライン（ＭＢ１ｂ）を基準ビットラインとして感
知増幅器１２により感知動作が行われる。
【００３５】図１０の場合にも同様の方法で下位ビット
ライン（ＳＢ１２、ＳＢ２２）のセルをアクセスする場
合、下位ビットライン（ＳＢ１２）は上位ビットライン
（ＭＢ１ｂ）に連結され上位ビットライン（ＭＢ２ｂ）
を基準ビットラインとして感知増幅器１１により感知動
作が行われ、下位ビットライン（ＳＢ２２）は上位ビッ
トライン（ＭＢ２ａ）に連結され上位ビットライン（Ｍ
Ｂ１ａ）を基準ビットラインで感知増幅器１２により感
知動作が行われる。ライト動作の場合にも前述の如く下
位ビットラインと上位ビットラインが連結される。
ライン（ＳＢ１２、ＳＢ２２）のセルをアクセスする場
合、下位ビットライン（ＳＢ１２）は上位ビットライン
（ＭＢ１ｂ）に連結され上位ビットライン（ＭＢ２ｂ）
を基準ビットラインとして感知増幅器１１により感知動
作が行われ、下位ビットライン（ＳＢ２２）は上位ビッ
トライン（ＭＢ２ａ）に連結され上位ビットライン（Ｍ
Ｂ１ａ）を基準ビットラインで感知増幅器１２により感
知動作が行われる。ライト動作の場合にも前述の如く下
位ビットラインと上位ビットラインが連結される。
【００３６】図１１は、本発明の第２実施形態によるＤ
ＲＡＭの詳細回路図であり、オープンビットライン構造
の全体セルアレイに本発明の階層的ビットライン構造を
適用した場合を示す図である。図の如くブロック選択信
号（ＢＳ１ｉ及びＢＳ２ｉ、１≦ｉ≦ｍ）と上位ビット
ライン分離信号（ＭＢＳ１ｊ及びＭＢＳ２ｊ、１≦ｊ≦
ｎ）が共有されており各下位ビットラインが同時に調整
される。図では単純化のため一部分のワードラインのみ
を示した。
ＲＡＭの詳細回路図であり、オープンビットライン構造
の全体セルアレイに本発明の階層的ビットライン構造を
適用した場合を示す図である。図の如くブロック選択信
号（ＢＳ１ｉ及びＢＳ２ｉ、１≦ｉ≦ｍ）と上位ビット
ライン分離信号（ＭＢＳ１ｊ及びＭＢＳ２ｊ、１≦ｊ≦
ｎ）が共有されており各下位ビットラインが同時に調整
される。図では単純化のため一部分のワードラインのみ
を示した。
【００３７】図１２は、図８〜ず１１に示すブロック選
択信号（ＢＳｉ）及び上位ビットライン分離信号（ＭＢ
Ｓｊ）の発生回路図であり、アドレスピンで入力された
アドレスを緩衝するためのアドレスバッファ３１と、ア
ドレスバッファ３１からの緩衝されたアドレス信号をデ
コーディングするためのローアドレスデコーダ３２と、
ローアドレスデコーダ３２から出力された信号を、直列
接続された二つのインバータ及びレベル変換器を介し下
位ビットラインブロック選択トランジスタのゲートに入
力させる、少なくとも一つ以上のブロック選択信号発生
回路部３３と、ローアドレスデコーダ３２から出力され
たブロック選択信号を、直列接続されたインバータ及び
レベル変換器を介し上位ビットライン分離トランジスタ
のゲートに入力させる、少なくもと一つ以上の上位ビッ
トライン分離信号発生部３４を備える。
択信号（ＢＳｉ）及び上位ビットライン分離信号（ＭＢ
Ｓｊ）の発生回路図であり、アドレスピンで入力された
アドレスを緩衝するためのアドレスバッファ３１と、ア
ドレスバッファ３１からの緩衝されたアドレス信号をデ
コーディングするためのローアドレスデコーダ３２と、
ローアドレスデコーダ３２から出力された信号を、直列
接続された二つのインバータ及びレベル変換器を介し下
位ビットラインブロック選択トランジスタのゲートに入
力させる、少なくとも一つ以上のブロック選択信号発生
回路部３３と、ローアドレスデコーダ３２から出力され
たブロック選択信号を、直列接続されたインバータ及び
レベル変換器を介し上位ビットライン分離トランジスタ
のゲートに入力させる、少なくもと一つ以上の上位ビッ
トライン分離信号発生部３４を備える。
【００３８】リード、又はライト動作の際、外部アドレ
スピン（Ａ０、Ａ１、…Ａｎ）からアドレスバッファ３
１にローアドレスが伝達された後、ローアドレスデコー
ダ３２によりデコーディングされる。その過程でワード
ラインが活性化される以前にそのワードラインに連結さ
れたセルが存する下位ビットラインを、上位ビットライ
ンに連結するブロック選択信号（ＢＳｉ、ＢＳ２ｉ）が
‘Ｖｐｐ’で予め活性化される。選択されない残りのブ
ロック選択信号（ＢＳ１ｊ及びＢＳ２ｊ、１≦ｊ≦ｍ、
ｊ≠ｉ）は非活性状態（Ｇｒｏｕｎｄ）にあり残りの全
ての下位ビットラインは上位ビットラインと分離され
る。
スピン（Ａ０、Ａ１、…Ａｎ）からアドレスバッファ３
１にローアドレスが伝達された後、ローアドレスデコー
ダ３２によりデコーディングされる。その過程でワード
ラインが活性化される以前にそのワードラインに連結さ
れたセルが存する下位ビットラインを、上位ビットライ
ンに連結するブロック選択信号（ＢＳｉ、ＢＳ２ｉ）が
‘Ｖｐｐ’で予め活性化される。選択されない残りのブ
ロック選択信号（ＢＳ１ｊ及びＢＳ２ｊ、１≦ｊ≦ｍ、
ｊ≠ｉ）は非活性状態（Ｇｒｏｕｎｄ）にあり残りの全
ての下位ビットラインは上位ビットラインと分離され
る。
【００３９】上位ビットライン分離信号（ＭＢＳ１ｉ、
ＭＢＳ２ｉ）はそれぞれブロック選択信号（ＢＳ１ｉ、
ＢＳ２ｉ）のインバータ信号で生成されるので、活性化
されたブロック選択信号（ＢＳ１ｉ、ＢＳ２ｉ）を入力
する上位ビットライン分離信号（ＭＢＳ１ｉ、ＭＢＳ２
ｉ）のみ‘Ｖｐｐ’から‘Ｖｓｓ’となり、残りの全て
の上位ビットライン分離信号（ＭＢＳ１ｊ及びＭＢＳ２
ｊ、１≦ｉ≦ｍ、ｊ≠ｉ）は‘Ｖｐｐ’状態をそのまま
維持するため、上位ビットラインが二部分に分離され
る。前記の回路図で全てのブロック選択信号（ＢＳ１ｉ
とＢＳ２ｊ、１≦ｉ≦ｍ）及び、上位ビットライン分離
信号（ＭＢＳ１ｉとＭＢＳ２ｉ、１≦ｉ≦ｍ）は内部電
源電圧（Ｖｃｃ）より高い高電圧（Ｖｐｐ）レベルが必
要であるためレベル変換器（‘ハイ’信号のＶｃｃをＶ
ｐｐに変換する）を経て生成される。ローアドレスが変
化すればそのアドレスに伴いデコーダの出力も変化する
ため、前述の過程を介しアドレスされるワードラインに
連結されたセルが存する下位ビットラインのみ上位ビッ
トラインに連結され、上位ビットラインは二等分され
る。
ＭＢＳ２ｉ）はそれぞれブロック選択信号（ＢＳ１ｉ、
ＢＳ２ｉ）のインバータ信号で生成されるので、活性化
されたブロック選択信号（ＢＳ１ｉ、ＢＳ２ｉ）を入力
する上位ビットライン分離信号（ＭＢＳ１ｉ、ＭＢＳ２
ｉ）のみ‘Ｖｐｐ’から‘Ｖｓｓ’となり、残りの全て
の上位ビットライン分離信号（ＭＢＳ１ｊ及びＭＢＳ２
ｊ、１≦ｉ≦ｍ、ｊ≠ｉ）は‘Ｖｐｐ’状態をそのまま
維持するため、上位ビットラインが二部分に分離され
る。前記の回路図で全てのブロック選択信号（ＢＳ１ｉ
とＢＳ２ｊ、１≦ｉ≦ｍ）及び、上位ビットライン分離
信号（ＭＢＳ１ｉとＭＢＳ２ｉ、１≦ｉ≦ｍ）は内部電
源電圧（Ｖｃｃ）より高い高電圧（Ｖｐｐ）レベルが必
要であるためレベル変換器（‘ハイ’信号のＶｃｃをＶ
ｐｐに変換する）を経て生成される。ローアドレスが変
化すればそのアドレスに伴いデコーダの出力も変化する
ため、前述の過程を介しアドレスされるワードラインに
連結されたセルが存する下位ビットラインのみ上位ビッ
トラインに連結され、上位ビットラインは二等分され
る。
【００４０】以上で説明した如く、本発明の階層的ビッ
トライン構造を有する半導体メモリ装置を用いることに
なれば、ビットラインに連結されたセルの数を増加させ
全体感知増幅器の数を減少させるためにチップの面積を
削減してメモリ製品の費用を低めることができる。そし
て、従来の階層的ビットライン構造より上位ビットライ
ンのピッチが二倍に増加するため、上位ビットラインの
工程を容易にすることができ、従来の階層的ビットライ
ン構造と比較する際、上位ビットラインの数を１／２に
減少した。
トライン構造を有する半導体メモリ装置を用いることに
なれば、ビットラインに連結されたセルの数を増加させ
全体感知増幅器の数を減少させるためにチップの面積を
削減してメモリ製品の費用を低めることができる。そし
て、従来の階層的ビットライン構造より上位ビットライ
ンのピッチが二倍に増加するため、上位ビットラインの
工程を容易にすることができ、従来の階層的ビットライ
ン構造と比較する際、上位ビットラインの数を１／２に
減少した。
【００４１】
【発明の効果】以上で説明したように、各上位ビットラ
インを二等分して両方向に用いることにより、メモリ装
置の電力消耗を減少させると共に高集積化をなすことが
できる。
インを二等分して両方向に用いることにより、メモリ装
置の電力消耗を減少させると共に高集積化をなすことが
できる。
【図１】階層的ビットライン構造を有する従来のＤＲＡ
Ｍの部分回路図。
Ｍの部分回路図。
【図２】階層的ビットライン構造を有する従来のさらに
異なるＤＲＡＭの部分回路図。
異なるＤＲＡＭの部分回路図。
【図３】本発明の第１実施形態によるＤＲＡＭの部分詳
細回路図。
細回路図。
【図４】図３に示すＤＲＡＭの動作例示図。
【図５】図３に示すＤＲＡＭの動作例示図。
【図６】本発明の第１実施形態によるＤＲＡＭの詳細回
路図。
路図。
【図７】図３から図６に示すブロック選択信号及び上位
ビットライン分離信号の発生回路図。
ビットライン分離信号の発生回路図。
【図８】本発明の第２実施形態によるＤＲＡＭの部分詳
細回路図。
細回路図。
【図９】図８に示すＤＲＡＭの動作例示図。
【図１０】図８に示すＤＲＡＭの動作例示図。
【図１１】図８に示すＤＲＡＭの動作例示図。
【図１２】図８〜図１１に示したブロック選択信号及び
上位ビットライン分離信号発生回路図。
上位ビットライン分離信号発生回路図。
１１、１２…感知増幅器 ２１、３１…アドレスバッファ ２２、３２…ローアドレスデコーダ ２３、３３…ブロック選択信号発生部 ２４、３４…上位ビットライン分離信号発生部
Claims (7)
- 【請求項１】 階層的ビットライン構造のセルアレイを
有する半導体メモリ装置において、 上位ビットライン及びｍ個に分けられた下位ビットライ
ンと、 前記上位ビットラインの両端にそれぞれ接続された感知
増幅器と、 ブロック選択信号により前記上位ビットラインを、それ
ぞれの下位ビットラインと連結させる二つの下位ビット
ラインブロック選択スイッチ手段と、 前記二つの下位ビットラインブロック選択スイッチ手段
の間に接続され、上位ビットライン分離信号により、前
記上位ビットラインを二部分に分離させる上位ビットラ
イン分離スイッチ手段を備えることを特徴とする半導体
メモリ装置。 - 【請求項２】 アドレスピンから入力されたアドレスを
緩衝するためのアドレスバッファ手段と、 前記アドレスバッファ手段からの緩衝されたアドレス信
号を、デコーディングするためのローアドレスデコーダ
手段と、 前記ローアドレスデコーダ手段から出力された信号を、
直列接続された二つのインバータ及びレベル変換器を介
し前記下位ビットラインブロック選択スイッチ手段に入
力させる少なくとも二つ以上のブロック選択信号発生手
段と、 前記ローアドレスデコーダ手段から出力された二つのブ
ロック選択信号をＮＯＲゲートの入力にし、出力された
信号をレベル変換器を介し前記上位ビットライン分離ス
イッチ手段に入力させる少なくとも一つ以上の上位ビッ
トライン分離信号発生手段をさらに備えることを特徴と
する請求項１記載の半導体メモリ装置。 - 【請求項３】 前記下位ビットラインブロック選択スイ
ッチ手段は、ＮＭＯＳトランジスタで構成されたことを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項４】 前記上位ビットライン分離スイッチ手段
は、ＮＭＯＳトランジスタで構成されたことを特徴とす
る請求項１記載の半導体メモリ装置。 - 【請求項５】 階層的ビットライン構造のセルアレイを
有する半導体メモリ装置において、 上位ビットライン及びｍ個に分けられた下位ビットライ
ンと、 前記上位ビットラインの両端にそれぞれ接続された感知
増幅器と、 ブロック選択信号により、前記上位ビットラインをそれ
ぞれの下位ビットラインと連結させる二つの下位ビット
ラインブロック選択スイッチ手段と、 前記二つの下位ビットラインブロック選択スイッチ手段
の間と接続され、上位ビットライン分離信号により前記
上位ビットラインを二部分に分離させる二つの直列接続
された上位ビットライン分離スイッチ手段を備えること
を特徴とする半導体メモリ装置。 - 【請求項６】 前記下位ビットラインの間に位置した前
記下位ビットラインブロック選択スイッチ手段と、上位
ビットライン分離スイッチ手段はそれぞれ一つ置きに形
成されていることを特徴とする請求項５記載の半導体メ
モリ装置。 - 【請求項７】 アドレスピンから入力されたアドレスを
緩衝するためのアドレスバッファ手段と、 前記アドレスバッファ手段からの緩衝されたアドレス信
号をデコーディングするためのローアドレスデコーダ手
段と、 前記ローアドレスデコーダ手段から出力された信号を、
直列接続された二つのインバータ及びレベル変換器を介
し前記下位ビットラインブロック選択スイッチ手段で入
力させる、少なくとも一つ以上のブロック選択信号発生
手段と、 前記ローアドレスデコーダ手段から出力されたブロック
選択信号を、直列接続されたインバータ及びレベル変換
器を介し前記上位ビットライン分離スイッチ手段で入力
させる、少なくとも一つ以上の上位ビットライン分離信
号発生手段をさらに備えることを特徴とする請求項５記
載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-34288 | 1995-10-06 | ||
| KR1019950034288A KR0166046B1 (ko) | 1995-10-06 | 1995-10-06 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171684A true JPH09171684A (ja) | 1997-06-30 |
| JP3048936B2 JP3048936B2 (ja) | 2000-06-05 |
Family
ID=19429436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8266275A Expired - Fee Related JP3048936B2 (ja) | 1995-10-06 | 1996-10-07 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5757692A (ja) |
| JP (1) | JP3048936B2 (ja) |
| KR (1) | KR0166046B1 (ja) |
| DE (1) | DE19641237B4 (ja) |
| GB (1) | GB2306028B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334530B1 (ko) * | 1999-04-03 | 2002-04-26 | 박종섭 | 분할 비트라인 구동장치 |
| KR100422948B1 (ko) * | 2002-05-20 | 2004-03-16 | 주식회사 하이닉스반도체 | 분할된 비트 라인 구조를 갖는 반도체 메모리 소자 |
| US8976563B2 (en) | 2010-12-20 | 2015-03-10 | Panasonic Corporation | Semiconductor memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5966315A (en) * | 1997-09-30 | 1999-10-12 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with non-uniform local bit lines |
| US5917744A (en) * | 1997-12-18 | 1999-06-29 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines |
| DE50107183D1 (de) * | 2000-03-13 | 2005-09-29 | Infineon Technologies Ag | Schreib-leseverstärker für eine dram-speicherzelle sowie dram-speicher |
| US20030235089A1 (en) * | 2002-04-02 | 2003-12-25 | Gerhard Mueller | Memory array with diagonal bitlines |
| DE10255834A1 (de) * | 2002-11-29 | 2004-06-17 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
| JP4909619B2 (ja) * | 2006-04-13 | 2012-04-04 | パナソニック株式会社 | 半導体記憶装置 |
| KR20110006449A (ko) | 2009-07-14 | 2011-01-20 | 삼성전자주식회사 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 및 그 구동 방법 |
| JP2011118998A (ja) * | 2009-12-04 | 2011-06-16 | Elpida Memory Inc | 半導体装置 |
| KR20170002120U (ko) | 2015-12-08 | 2017-06-16 | 권순례 | 절첩식 행거 |
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