DE19641237B4

DE19641237B4 - Halbleiterspeichervorrichtung

Info

Publication number: DE19641237B4
Application number: DE19641237A
Authority: DE
Inventors: Jung Won Ichon Suh
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: Conversant IP NB 868 Inc
Priority date: 1995-10-06
Filing date: 1996-10-07
Publication date: 2010-06-02
Anticipated expiration: 2016-10-08
Also published as: GB2306028A; GB2306028B; KR970023404A; US5757692A; JP3048936B2; KR0166046B1; GB9620871D0; DE19641237A1; JPH09171684A

Abstract

Halbleiterspeichervorrichtung mit einer Zellenmatrix mit einer gefalteten Bitleitungsstruktur, welche aufweist:
Hauptbitleitungen und m Unterbitleitungen;
Leseverstärker, die mit jeweiligen beiden Enden der Hauptbitleitung verbunden sind;
zwei Unterbitleitungs-Blockauswahlschalteinrichtungen zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitungen gemäß einem Blockauswahlsignal; und
eine Hauptbitleitungs-Teilungsschalteinrichtung, die zwischen den zwei Unterbitleitungs-Blockauswahlschalteinrichtungen angeschlossen ist, zum Aufteilen der Hauptbitleitung in zwei Teile gemäß einem Hauptbitleitungs-Teilungssignal;
gekennzeichnet durch
eine Adressenpuffereinrichtung zum Puffern einer empfangenen Adresse als Adressanschluss;
eine Dekodierereinrichtung für eine niederwertige Adresse zum Dekodieren des gepufferten Adresssignals von der Adressenpuffereinrichtung;
zumindest zwei Blockauswahlsignal-Erzeugungseinrichtungen zum Übertragen des Ausgangssignals von der Dekodierereinrichtung für eine niederwertige Adresse an die Unterbitleitungs- Blockauswahlschalteinrichtung über zwei reihenverbundene Inverter und einen Pegelumsetzer; und
zumindest eine Hauptbitleitungs-Teilungssignalerzeugungseinrichtung zum Übertragen eines Ausgangssignals, das aus den zwei Blockauswahlsignalen der Dekodierereinrichtung für eine niederwertige Adresse resultiert, als ein NOR-Gatter-Ausgangssignal an die Hauptbitleitungs-Teilungsschalteinrichtung über den Pegelumsetzer.

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit einer Zellenmatrix mit einer gefalteten Bitleitungsstruktur gemäß dem Oberbegriff des Patentanspruchs 1.
Eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 ist aus der JP 7211059 A bekannt. Bei dieser Halbleiterspeichervorrichtung ist eine Zellenmatrix mit einer gefalteten Bitleitungsstruktur vorgesehen, die Hauptbitleitungen und Unterbitleitungen sowie Leseverstärker aufweist, welche mit den jeweiligen Enden der Hauptbitleitung verbunden sind.
Im allgemeinen sind einer der wichtigsten Faktoren bei einem Speicherprodukt seine Herstellungskosten. Um die Kosten zu reduzieren, müssen die Verbesserung der Ausbeute und die Anwendung eines einfachen und ökonomischen Herstellungsprozesses berücksichtigt werden. Weiterhin kann ein Anstieg der Anzahl von Chips die in einem Wafer integriert sind, als kostenreduzierend betrachtet werden, was im allgemeinen durch ein Abwärtsskalieren der Designregel in einem Design realisiert werden kann. Die Teile, welche in einem hochintegrierten Gigabit-Speicher zuviel Platz wegnehmen, sind die Zellen und ein Leseverstärker. Wenn die Leseverstärker anzahlmäßig im selben Verhältnis wie die Zellen gemäß der Erhöhung einer Speicherintegration ansteigen, kann die Größe eines Chips dadurch reduziert werden, dass die Anzahl von Leseverstärkern aus den Komponenten eines DRAM erniedrigt wird. Man erwartet, dass als ein Verfahren zur Lösung dieser Aufgabe die Anwendung einer gefalteten Bitleitungsstruktur eine der Kerntechnologien der kommenden Speicherprodukte wird.
1 ist ein teilweises Schaltungsdiagramm eines herkömmlichen DRAM mit einer gefalteten Bitleitungsstruktur. Wie in 1 gezeigt, ist die gesamte mit einer Zelle verbundene Bitleitung in m Unterbitleitungen SBi und /SBi (1 = i = m) aufge teilt. Jeweilige Unterbitleitungen werden mit Hauptbitleitungen MB und /MB mittels eines Schalttransistors verbunden, der ein Blockauswahlsignal BS als ”EIN” und ”AUS” empfängt. Demzufolge wird, falls auf eine Zelle zugegriffen wird, um in einer gefalteten Bitleitungsstruktur, wie oben beschrieben, einen Lese- oder Schreibvorgang durchzuführen nur das Blockauswahlsignal BS der Unterbitleitungen, die mit der Zelle verbunden sind, aktiviert und mit den Hauptbitleitungen MB und /MB verbunden, aber die übrigen Unterbitleitungen sind von den Hauptbitleitungen MB und /MB getrennt. Die gesamte Kapazität der Bitleitungen kann bei einem Lesebetrieb nicht erhöht werden, sogar falls die Gesamtanzahl von mit den Hauptbitleitungen über die Unterbitleitungen verbundenen Zellen im Vergleich mit einer Einzelbitleitungsstruktur erhöht wird. Aus diesem Grund kann die Größe einer Zelle durch Erhöhen der Anzahl der mit den Bitleitungen verbundenen Zellen und Erniedrigen der Anzahl von bei einem gesamten Speicherchip benutzten Leseverstärkern beträchtlich reduziert werden. Im allgemeinen sind der Widerstand und die Kapazität einer Unterbitleitung, die aus Wolfram-Polysilizid (W-Polysilizid; WSi₂ + Polysilizium) hergestellt ist, groß und diejenigen einer Hauptbitleitung, welche aus einem Metalldraht hergestellt ist, klein, sodass es möglich ist, eine Lesegeschwindigkeit bei einem Schreib/Lese-Betrieb aufrechtzuerhalten.
2 ist ein teilweises Schaltungsdiagramm eines weiteren üblichen DRAM mit einer gefalteten Bitleitungsstruktur, welche in einem 256 MB-DRAM von Mitsubishi angewendet wird. Eine Zellenmatrix besteht aus einer offenen Bitleitungsstruktur. 32 Unterbitleitungen, die mit 32 Zellen verbunden sind, werden mit einer Hauptbitleitung mittels eines Blockauswahlsignals (BSi, (1 = i = m) verbunden. 1024 Zellen sind demzufolge mit der Hauptbitleitung verbunden, sodass die Anzahl von mit der Hauptbitleitung verbundenen Zellen im Vergleich mit der übli chen Einzelbitleitungsstruktur von 1 (im allgemeinen sind 128 Zellen mit jeder Bitleitung bei einer herkömmlichen Einzelbitleitungsstruktur verbunden) erhöht werden kann. Weiterhin ist es, da die Hauptbitleitung aus MB1a und MB1b und MB2a und MB2b in einer gefalteten Form besteht, möglich, das Problem des Rauschens einer offenen Bitleitung in gewissem Ausmaß zu beheben.
Im Fall der Anwendung einer üblichen gefalteten Bitleitungsstruktur auf ein Speicherprodukt jedoch ist der Herstellungsprozess schwierig, und die Ausbeute kann reduziert sein, da die Breite und der Raum einer Hauptbitleitung, die aus einem Metalldraht hergestellt ist, derart hergestellt werden müssen, dass sie eine minimale Passgröße aufweisen.
Dementsprechend ist die vorliegende Erfindung auf eine Halbleiterspeichervorrichtung gerichtet, die im wesentlichen eines oder mehrere der Probleme aufgrund der Beschränkungen und Nachteile des Standes der Technik umgeht.
Eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung zu schaffen, durch die die Herstellungskosten eines Speicherprodukts augrund reduzierter Chipgröße durch Erhöhen der Anzahl mit Bitleitungen verbundenen Zellen und Erniedrigen der Gesamtanzahl von Leseverstärkern reduziert werden können.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung zu schaffen, deren Herstellungsprozess durch Verdopplung des Hauptbitleitungs-Teilungsmaßes vereinfacht ist.
Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung zu schaffen, deren Leistungsverbrauch durch Erniedrigen der Anzahl von Hauptbitleitungen und Teilen jeweiliger Hauptbitleitungen in zwei gleiche Teile zum Zweck einer bidirektionalen Benutzung reduziert ist.
Weitere Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung angeführt werden und werden teilweise aus der Beschreibung klar erscheinen oder können durch Ausführung der Erfindung erlernt werden. Die Aufgaben und weitere Vorteile der Erfindung werden durch die in der geschriebenen Beschreibung besonders hervorgehobenen Struktur und die diesbezüglichen Ansprüche sowie die angehängten Zeichnungen realisiert und erhalten.
Um diese und weitere Vorteile in Übereinstimmung mit dem Zweck der vorliegenden Erfindung zu erreichen, wie als Ausführungsform angeführt und umfassend beschrieben, weist die Halbleitervorrichtung mit einer Zellenmatrix mit einer gefalteten Bitleitungsstruktur gemäß einer Ausführungsform der vorliegenden Erfindung auf:
Hauptbitleitungen MB1 und MB2 und m Unterbitleitungen SB1i und SB2i (1 ≤ i ≤ m);
Leseverstärker, die mit jeweiligen beiden Enden der Hauptbitleitungen verbunden sind;
zwei Unterbitleitungs-Blockauswahlschalteinrichtungen zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitungen gemäß einem Blockauswahlsignal SBi; und
eine Hauptbitleitungs-Teilungsschalteinrichtung, die zwischen den zwei Unterbitleitungs-Blockauswahlschalteinrichtungen an geschlossen ist, zum Teilen der Hauptbitleitung in zwei gleiche Teile gemäß einem Hauptbitleitungs-Teilungssignal.
Eine weitere Ausführungsform der vorliegenden Erfindung weist auf:
Hauptbitleitungen MB1 und MB2 und m Unterbitleitungen SB1i und SB2i;
Leseverstärker, die mit jeweiligen beiden Enden der Hauptbitleitung verbunden sind;
zwei Unterbitleitungs-Blockauswahltransistoren zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitungen gemäß einem Blockauswahlsystem BSi; und
zwei reihenverbundene Hauptbitleitungs-Teilungstransistoren, die zwischen den zwei Unterbitleitungs-Blockauswahltransistoren angeschlossen sind, zum Teilen der Hauptbitleitung in zwei Teile gemäß einem Hauptbitleitungs-Teilungssignal MBSn.
Weiterhin sind die Unterbitleitungs-Blockauswahltransistoren, die an jedem Ende der Hauptbitleitung und der Unterbitleitung angeordnet sind, und Hauptbitleitungs-Teilungstransistoren einzeln gebildet.
Man sollte verstehen, daß die vorhergehende allgemeine Beschreibung und die nachstehende detaillierte Beschreibung beispielhaft und illustrativ sind und eine weitere Erklärung der beanspruchten Erfindung geben sollen.
Die begleitenden Zeichnungen, die enthalten sind, um ein weiteres Verständnis der Erfindung zu liefern und in der Beschreibung enthalten sind und einen Teil der Beschreibung bilden, illustrieren Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung zur Erklärung der Prinzipien der Zeichnungen.
In den Figuren zeigen:
1 ein teilweises Schaltungsdiagramm eines üblichen DRAM mit einer gefalteten Bitleitungsstruktur;
2 ein teilweises Schaltungsdiagramm eines weiteren üblichen DRAM mit einer gefalteten Bitleitungsstruktur;
3A ein teilweises detailliertes Schaltungsdiagramm des DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
3B und 3C Betriebsdarstellungen des DRAM, das in 3A illustriert ist;
3D ein detailliertes Schaltungsdiagramm des DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
4 ein Diagramm zum Illustrieren der Erzeugung eines Blockauswahlsignals und eines Hauptbitleitungs-Teilungssignals, wie in 3 gezeigt;
5A ein teilweises detailliertes Schaltungsdiagramm des DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
5B und 5C Betriebsdarstellungen des DRAM, das in 5A illustriert ist;
5D ein detailliertes Schaltungsdiagramm des DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
6 ein Diagramm zum Illustrieren der Erzeugung eines Blockauswahlsignals und eines Hauptbitleitungs-Teilungssignals, wie in 5 gezeigt.
Es wird nun detailliert auf die bevorzugten Ausführungsformen der vorliegenden Erfindung, von denen Beispiele in den begleitenden Zeichnungen illustriert sind, Bezug genommen.
Bei der ersten Ausführungsform der vorliegenden Erfindung, die in 3A gezeigt ist, sind n Unterbitleitungen SB1i und SB2i jeweils mit Hauptbitleitungen MB1 und MB2 über einen Schalttransistor (= einen Unterbitleitungs-Blockauswahltransistor) durch ein Blockauswahlsignal BSi (1 ≤ i ≤ m) jeweils verbunden. Ein weiterer Schalttransistor (ein Hauptbitleitungs-Teilungstransistor), dessen Betrieb durch ein Hauptbitleitungs-Teilungssignal MBSj (1 ≤ j ≤ n) gesteuert ist, liegt zwischen den zwei Unterbitleitungsblöcken und dient als Schalter zum Teilen der Hauptbitleitung in zwei gleiche Teile. n(= m/2) Exemplare dieser Schalttransistoren werden für m Unterbitleitungen benötigt, da sie zwischen den zwei Unterbitleitungsblöcken angeordnet sind.
3B und 3C sind Betriebsdarstellungen des in 3A dargestellten DRAM.
3B ist eine Darstellung eines Betriebs im Fall des Lesens oder Schreibens der Zelle der Unterbitleitungen SB11 und SB21, und 3C ist eine Darstellung des Betriebs im Fall des Zugriffs auf die Zelle der Unterbitleitungen SB12 und SB22.
Wie in 3B gezeigt, wird, wenn auf die Zelle der Unterbitleitungen SB11 und SB21 zugegriffen wird, nur ein Blockauswahlsignal (BS1) von ”Masse” auf ”eine Hochspannung Vpp” vor der Aktivierung einer Wortleitung aktiviert, und alle weiteren Blockauswahlsignale (BSi, 2 ≤ i ≤ m) werden auf einem vorgeladenen Zustand, einer Massespannung, gehalten. Von den Hauptbitleitungs-Teilungssignalen MBSj, welche auf ”Vpp” in einem vorgeladenen Zustand gehalten werden, ändert sich nur das MBS1-Signal von ”Vpp” auf ”Vss”, um so die jeweiligen Hauptbitleitungen MB1 und MB2 in zwei Teile zu teilen. Dann wird die Unterbitleitung SB11 mit der Hauptbitleitung MB1a verbunden, und ein Leseverstärker 11 führt einen Lesebetrieb mit der Hauptbitleitung MB2a als Bezugsbitleitung aus. In ähnlicher Weise ist die Unterbitleitung SB21 mit der Hauptbitleitung MB2b verbunden, und ein Leseverstärker 12 führt einen Lesebetrieb mit der Hauptbitleitung MB1b als Bezugsbitleitung aus.
In 3C wird, wenn auf die Zelle der Unterbitleitungen SB12 und SB22 zugegriffen wird, die Unterbitleitung SB12 mit der Hauptbitleitung MB1a verbunden, und ein Lesebetrieb wird durch den Leseverstärker 11 mit der Hauptbitleitung MB2a als Bezugsbitleitung ausgeführt. Die Unterbitleitung SB22 ist mit der Hauptbitleitung MB2b verbunden, und ein Lesebetrieb wird durch den Leseverstärker 12 mit der Hauptbitleitung MB1b als Bezugsbitleitung ausgeführt. Sogar im Fall eines Schreibbetriebs sind die Unterbitleitungen mit den Hauptbitleitungen, wie oben beschrieben, verbunden.
3D ist ein detailliertes Schaltungsdiagramm des DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung, welche eine gefaltete Bitleitungsstruktur auf eine gesamte Zellenmatrix mit einer offenen Bitleitungsstruktur anwendet. Wie in der Zeichnung gezeigt, koexistieren Blockauswahlsignale (BSi, 1 ≤ i ≤ m) und Hauptbitleitungs-Teilungssignale (MBSj, 1 ≤ j ≤ n), um so jeweilige Unterbitleitungen gleichzeitig zu steuern. Zur Vereinfachung ist eine teilweise Wortleitung in der Zeichnung gezeigt.
4 ist ein Schaltungsdiagramm zum Illustrieren der Erzeugung eines Blockauswahlsignals BSi und eines Hauptbitleitungs-Teilungssignals MBSj, wie in 3 gezeigt, welches aufweist:
einen Adressenpuffer 21 zum Puffern einer empfangenen Adresse als Adreßanschluß;
einen Dekodierer 22 für eine niederwertige Adresse zum Dekodieren des gepufferten Adreßsignals von dem Adressenpuffer 21;
zumindest zwei Blockauswahlsignal-Generatoren 23 zum Übertragen des von dem Dekodierer 22 für eine niederwertige Adresse empfangenen Signals an den Gateanschluß des Unterbitleitungs-Blockauswahltransistors über zwei reihenverbundene Inverter und einen Pegelumsetzer; und
zumindest einen Hauptbitleitungs-Teilungssignalgenerator 24 zum Übertragen eines Ausgangssignals, das aus den zwei Blockauswahlsignalen des Dekodierers 22 für eine niederwertige Adresse resultiert, als ein NOR-Gatter-Eingangssignal an den Gateanschluss des Hauptbitleitungs-Teilungstransistors über den Pegelumsetzer.
Bei einem Lese- oder Schreibbetrieb wird eine niederwertige Adresse von externen Adressanschlüssen A0, A1, ... und An an den Adresssenpuffer 21 übertragen und dann durch den Dekodierer 22 für eine niederwertige Adresse dekodiert. Bei diesem Prozess wird das Blockauswahlsignal BSi, das die Unterbitleitung mit einer mit einer Wortleitung verbundenen Zelle mit der Hauptbitleitung verbindet, auf ”Vpp” vor der Aktivierung der Wortleitung aktiviert. Die weiteren Blockauswahlsignale BSj (1 ≤ j ≤ m, j ≠ i) bleiben in einem Massezustand, sodass alle übrigen Unterbitleitungen von den Hauptbitleitungen getrennt sind. Das Hauptbitleitungs-Teilungssignal MBSi wird durch eine Eingabe der zwei Blockauswahlsignale BSi in ein NOR-Gatter erzeugt. Demzufolge ändert sich nur das Hauptbitleitungs-Teilungssignal MBSi durch das aktivierte Blockauswahlsignal BSi von ”Vpp” auf ”Vss”, und alle übrigen Hauptbitleitungs-Teilungssignale MBSj (1 ≤ j ≤ m/2, j ≠ i) bleiben auf ”Vpp”, sodass die Hauptbitleitungen in zwei Teile geteilt sind. Beim obigen Schaltungsdiagramm werden alle Blockauswahlsignale BSi (1 ≤ j ≤ m) und die Hauptbitleitungs-Teilungssignale MBSi (1 ≤ j ≤ n) nach Hindurchtreten des Pegelumsetzers (der ein ”H-Signal”, Vcc in Vpp, umsetzt) erzeugt, da sie eine Hochspannung Vpp benötigen, welche höher als eine innere Stromversorgungsspannung Vcc ist. Falls sich eine niederwertige Adresse ändert, ändert sich das Ausgangssignal von einem Dekodieren. So kann nur die Unterbitleitung mit einer mit einer Wortleitung verbundenen Zelle, welche durch diesen Prozess adressiert wird, mit der Hauptbitleitung, welche in zwei Teile geteilt ist, verbunden werden.
5A ist ein teilweises detailliertes Schaltungsdiagramm des DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, welche aufweist:
Hauptbitleitungen MB1 und MB2 und m Unterbitleitungen Salm und SB2m;
Leseverstärker, die mit jeweiligen beiden Enden der Hauptbitleitung verbunden sind;
zwei Unterbitleitungs-Blockauswahltransistoren zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitungen gemäß einem Blockauswahlsignal BSi; und
zwei reihenverbundene Hauptbitleitungs-Teilungstransistoren, die zwischen den zwei Unterbitleitungs-Blockauswahltransistoren angeschlossen sind, zum Teilen der Hauptbitleitung in zwei Teile gemäß einem Hauptbitleitungs-Teilungssignal MBSn.
Weiterhin sind die Unterbitleitungs-Auswahltransistoren, die an jedem Ende der Hauptbitleitung und der Unterbitleitung angeordnet sind, und die Hauptbitleitungs-Teilungstransistoren einzeln gebildet.
In einer Zellenmatrix mit einer offenen Bitleitungsstruktur sind m Unterbitleitungen SB1i und SB2i (1 ≤ i ≤ m) jeweils mit den Hauptbitleitungen MB1 und MB2 über Schalttransistoren (Unterbitleitungs-Blockauswahltransistoren) verbunden, welche mittels Blockauswahlsignalen BS1i und BS2i (1 ≤ i ≤ m) ”ein”- und ”aus”-geschaltet werden. Die zwei Schalttransistoren (= Hauptbitleitung-Teilungstransistoren), welche durch die Hauptbitleitungs-Teilungssignale MBS1j und MBS2j (1 ≤ j ≤ m) gesteuert werden, sind alternierend zwischen den zwei Unterbit leitungsblöcken gelegen und dienen als Schalter zum Teilen der Hauptbitleitung in zwei gleiche Teile.
5B und 5C sind Betriebsdarstellungen des DRAM, das in 5A illustriert ist, welches eine Halbleiterspeichervorrichtung mit einer gefalteten Bitleitungsstruktur gemäß der vorliegenden Erfindung ist.
5B ist eine Darstellung für einen Betrieb im Fall des Lesens oder Schreibens der Zelle der Unterbitleitungen SB11 und SB21, und 5C ist eine Darstellung eines Betriebs im Fall des Zugriffs auf die Zelle der Unterbitleitung SB12 und SB22.
Wie in 5B gezeigt, wird, wenn auf die Zelle der Unterbitleitungen SB11 und SB21 zugegriffen wird, nur ein Blockauswahlsignal BS11, BS21 von ”Vss” auf ”Vpp” vor der Aktivierung einer Wortleitung aktiviert, und alle weiteren Blockauswahlsignale BS1i und BS2i (2 ≤ i ≤ m) werden in einem vorgeladenen Zustand, ”Vss”, gehalten. Von den Hauptbitleitungs-Teilungssignalen MBS1i und MBs2i, welche auf ”Vpp” in einem vorgeladenen Zustand bleiben, ändert sich nur das MBS21 bzw. MBS11 von ”Vpp” auf ”Vss”, um die jeweiligen Hauptbitleitungen MB1 und MB2 in zwei Teile zu teilen. Dann wird die Unterbitleitung SB11 mit der Hauptbitleitung MB1a verbunden, und ein Leseverstärker 11 führt einen Lesebetrieb mit der Hauptbitleitung MB2a als Bezugsbitleitung aus. In gleicher Weise wird die Unterbitleitung SB21 mit der Hauptbitleitung MB2b verbunden, und dien Leseverstärker 12 führt ein Lesebetrieb mit der Hauptbitleitung MB1b als Bezugsbitleitung aus.
In 5C wird, wenn auf die Zelle der Unterbitleitungen SB12 und SB22 zugegriffen wird, die Unterbitleitung S312 mit der Hauptbitleitung MB1b verbunden, und ein Lesevorgang wird durch den Leseverstärker 12 mit der Hauptbitleitung MB2b als Bezugsbitleitung durchgeführt. Die Unterbitleitung SB22 wird mit der Hauptbitleitung MB2a verbunden, und ein Lesebetrieb wird durch den Leseverstärker 11 mit der Hauptbitleitung MB1a als Bezugsbitleitung durchgeführt. Sogar im Fall eines Schreibbetriebs sind die Unterbitleitungen mit den Hauptbitleitungen, wie oben beschrieben, verbunden.
5D ist ein detailliertes Schaltungsdiagramm eines DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung, welches eine gefaltete Bitleitungsstruktur auf die gesamte Zellenmatrix mit einer offenen Bitleitungsstruktur anwendet. Wie in der Zeichnung gezeigt, koexistieren Blockauswahlsignale BS1i und BS2i (1 ≤ i ≤ m) und Hauptbitleitungs-Teilungssignale MB1j und MB2j (1 ≤ i ≤ m), um jeweilige Unterbitleitungen zur selben Zeit zu steuern. Zur Vereinfachung ist eine teilweise Wortleitung in der Zeichnung gezeigt. 6 ist ein Schaltungsdiagramm zum Illustrieren der Erzeugung eines Blockauswahlsignals BSi und eines Hauptbitleitungs-Teilungssignals MBSj, wie in 5 gezeigt, welche aufweist:
einen Adressenpuffer 31 zum Puffern einer empfangenen Adresse als Adreßanschluß;
einen Dekodierer 32 für eine niederwertige Adresse zum Dekodieren des gepufferte Adreßsignals vom Adressenpüffer 31;
zumindest einen Blockauswahlsignalgenerator 33 zum Übertragen des Ausgangssignals von dem Dekodierer 32 für eine niederwertige Adresse an die Unterbitleitungs-Blockauswahlschalteinrichtung über zwei reihenverbundene Inverter und einen Pegelumsetzer; und
zumindest einen Hauptbitleitungs-Teilungssignalgenerator 34 zum Übertragen eines von dem Dekodierer 32 für eine niederwertige Adresse ausgegebenen Blockauswahlsignals an die Hauptbitleitungs-Teilungsschalteinrichtung über die reihenverbundenen Inverter und einen Pegelumsetzer.
Bei einem Lese- oder Schreibebetrieb wird eine niederwertige Adresse von externen Adreßanschlüssen A0, A1, ... und An an den Adressenpuffer 31 übertragen und dann durch den Dekodierer 32 für eine niederwertige Adresse dekodiert. Bei diesem Prozess werden die Blockauswahlsignale BS1i und BS2i, welche die Unterbitleitung mit einer mit einer Wortleitung verbundenen Zelle mit der Hauptbitleitung verbinden, auf ”Vpp” vor der Aktivierung der Wortleitung aktiviert. Die weiteren Blockauswahlsignale BS1j und BS2j (1 ≤ j ≤ m, j ≠ i) bleiben in einem Massezustand, so daß alle übrigen Unterbitleitungen von den Hauptbitleitungen getrennt sind. Die Hauptbitleitungs-Teilungssignale MBS1i und MBS2i werden durch invertierte Signale der Blockauswahlsignale BS1i und BS2i erzeugt. Demzufolge ändern sich nur die Hauptbitleitungs-Teilungssignale MBS1i und MBS2i durch die aktivierten Blockauswahlsignale BS1i und BS2i von ”Vpp” auf ”Vss”, und alle übrigen Bitleitungs-Teilungssignale MBS1j und MBS2j (1 ≤ i ≤ m/2, j ≠ i) bleiben auf ”Vpp”, so daß die Hauptbitleitungen in zwei Teile geteilt werden. Im obigen Schaltungsdiagramm werden alle Blockauswahlsignale BS1i und BS2i (1 ≤ i ≤ m) und die Hauptbitleitungs-Teilungssignale MBS1i und MBS2i (1 ≤ i ≤ m) nach Durchlaufen der Pegelumsetzer (zum Umsetzen eines ”H”-Signals, Vcc in Vpp) erzeugt, da sie eine Hochspannung Vpp benötigen, die höher als eine innere Stromversorgungsspannung Vcc ist. Falls sich eine niederwertige Adresse ändert, wird sich das Ausgangssignal von einem Dekodierer ändern. Somit können nur die Unterbitleitungen mit einer mit einer Wortleitung verbundenen Zelle, welche durch dieses Verfahren adressiert werden, mit der Hauptbitleitung und der Hauptbitleitung, die in zwei Teile geteilt ist, verbunden werden.
Wie oben beschrieben, ist bei der Halbleiterspeichervorrichtung mit einer gefalteten Bitleitungsstruktur nach der vorliegenden Erfindung die Anzahl von mit den Bitleitungen verbundenen Zellen erhöht und die Gesamtanzahl von Leseverstärkern erniedrigt, was die Größe eines Chips, und somit die Herstellungskosten des Speicherprodukts reduzieren kann. Zusätzlichermaßen kann der Herstellungsprozess der Hauptbitleitungen durch Erhöhen des Hauptbitleitungs-Teilungsmaßes auf den doppelten Wert wie bei der üblichen gefalteten Bitleitungsstruktur vereinfacht werden. Weiterhin kann der Leistungsverbrauch durch Erniedrigen der Anzahl der Hauptbitleitungen um die Hälfte und Teilen der jeweiligen Hauptbitleitungen in zwei gleiche Teile zum Zwecke einer bidirektionalen Benutzung erniedrigt werden.

Claims

Halbleiterspeichervorrichtung mit einer Zellenmatrix mit einer gefalteten Bitleitungsstruktur, welche aufweist: Hauptbitleitungen und m Unterbitleitungen; Leseverstärker, die mit jeweiligen beiden Enden der Hauptbitleitung verbunden sind; zwei Unterbitleitungs-Blockauswahlschalteinrichtungen zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitungen gemäß einem Blockauswahlsignal; und eine Hauptbitleitungs-Teilungsschalteinrichtung, die zwischen den zwei Unterbitleitungs-Blockauswahlschalteinrichtungen angeschlossen ist, zum Aufteilen der Hauptbitleitung in zwei Teile gemäß einem Hauptbitleitungs-Teilungssignal; gekennzeichnet durch eine Adressenpuffereinrichtung zum Puffern einer empfangenen Adresse als Adressanschluss; eine Dekodierereinrichtung für eine niederwertige Adresse zum Dekodieren des gepufferten Adresssignals von der Adressenpuffereinrichtung; zumindest zwei Blockauswahlsignal-Erzeugungseinrichtungen zum Übertragen des Ausgangssignals von der Dekodierereinrichtung für eine niederwertige Adresse an die Unterbitleitungs- Blockauswahlschalteinrichtung über zwei reihenverbundene Inverter und einen Pegelumsetzer; und zumindest eine Hauptbitleitungs-Teilungssignalerzeugungseinrichtung zum Übertragen eines Ausgangssignals, das aus den zwei Blockauswahlsignalen der Dekodierereinrichtung für eine niederwertige Adresse resultiert, als ein NOR-Gatter-Ausgangssignal an die Hauptbitleitungs-Teilungsschalteinrichtung über den Pegelumsetzer.
Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Unterbitleitungs-Blockauswahlschalteinrichtung einen NMOS-Transistor aufweist.
Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Hauptbitleitungs-Teilungsschalteinrichtung einen NMOS-Transistor aufweist.
Halbleiterspeichervorrichtung mit einer Zellenmatrix mit einer gefalteten Bitleitungsstruktur, welche aufweist, Hauptbitleitungen und m Unterbitleitungen; Leseverstärker, die mit jeweiligen beiden Enden der Hauptbitleitung verbunden sind; zwei Unterbitleitungs-Blockauswahlschalteinrichtungen zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitungen gemäß einem Blockauswahlsignal; und zwei reihenverbundene Hauptbitleitungs-Teilungsschalteinrichtungen, die zwischen den zwei Unterbitleitungs-Blockauswahl schalteinrichtungen angeschlossen sind, zum Teilen der Hauptbitleitung in zwei Teile entsprechend einem Hauptbitleitungs-Teilungssignal; gekennzeichnet durch eine Adressenpuffereinrichtung zum Puffern einer empfangenen Adresse als Adressanschluss; eine Dekodierereinrichtung für eine niederwertige Adresse zum Dekodieren des gepufferten Adresssignals von der Adressenpuffereinrichtung; zumindest eine Blockauswahlsignal-Erzeugungseinrichtung zum Übertragen des Ausgangssignals von der Dekodierereinrichtung für eine niederwertige Adresse an die Unterbitleitungs-Blockauswahlschalteinrichtung über zwei reihenverbundene Inverter und einen Pegelumsetzer; und zumindest eine Hauptbitleitungs-Teilungssignalerzeugungseinrichtung zum Übertragen eines von der Dekodierereinrichtung für eine niederwertige Adresse ausgegebenen Blockauswahlsignals an die Hauptbitleitungs-Teilungsschalteinrichtung über die reihenverbundenen Inverter und einen Pegelumsetzer.
Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Hauptbitleitungs-Teilungsschalteinrichtung und die Unterbitleitungs-Blockauswahlschalteinrichtung alternierend zwischen den Unterbitleitungen ausgebildet sind.