DE69319481T2

DE69319481T2 - Zeilendekodierer zum Antreiben einer Wortleitung in mehrernpunkten

Info

Publication number: DE69319481T2
Application number: DE69319481T
Authority: DE
Inventors: Shinichi C/O Nec Corporation Minato-Ku Tokyo Iwashita
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1992-04-08
Filing date: 1993-04-05
Publication date: 1999-03-11
Anticipated expiration: 2013-04-06
Also published as: JP3093432B2; KR930022370A; EP0565024A2; EP0565024A3; KR970000880B1; JPH05290593A; DE69319481D1; US5394375A; EP0565024B1

Description

Hintergrund der Erfindung

Die Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere einen Zeilendekoder in einer Halbleiterspeichervorrichtung zum Antrieb von Wortleitungen an einer Mehrzahl von Punkten.
Wie es im Stand der Technik bekannt ist, enthält eine Speichervorrichtung eine Mehrzahl Wortleitungen, eine Mehrzahl Bitleitungen und eine Mehrzahl Speicherzellen, die jeweils an den Schnittstellen der Wort- und Bitleitungen vorgesehen sind. Eine der Wortleitungen und eine der Bitleitungen werden ausgewählt und angetrieben, um eine der Speicherzellen zu bezeichnen. Die Auswahl der Wortleitung wird durch einen Zeilendekoder in Abhängigkeit von der Zeilenadresseninformation durchgeführt. Genauer gesagt, der Zeilendekoder dekodiert den Inhalt der Zeilenadresseninformation und wählt und treibt eine Wortleitung auf einen aktiven Pegel.
Mit dem Anstieg der Speicherkapazität wird die Wortleitung verlängert, um eine größere Zahl mit ihr verbundener Speicherzellen zu ermöglichen. Der Steuwiderstand und die Streukapazität (Stray Resistance and Capacitance) der Wortleitung werden dadurch groß. Aus diesem Grund benötigt es eine relativ lange Zeit, um die Wortleitung auf den aktiven Pegel zu treiben, wenn die Wortleitung nur an einem ihrer Enden von dem Zeilendekoder getrieben wird. Die Wortleitung wird deshalb an einer Mehrzahl von Punkten getrieben.
In Fig. 1 enthält eine Speichervorrichtung entsprechend dem Stand der Technik einen Speicherzellenfeldabschnitt 10, in dem vier Zeilendekoder 2-1 bis 2-4 vorgesehen sind, um jede der Wortleitungen W an vier ihrer Punkte zu treiben. Ein Speicherzellenfeld ist dementsprechend in fünf Felder 1-1 bis 1-5 unterteilt. Jeder der Zeilendekoder 2 ist zwischen den benachbarten Speicherzellenfelder 1 angeordnet, wie es gezeigt ist. In diesem Beispiel besteht die Adresseninformation aus neun Bits, und dementsprechend sind 512 Wortleitungen W0 bis W511 vorgesehen. Jedes der Speicherzellenfelder 1 hat eine Mehrzahl von Bitleitungen B, und die Speicherzellen MC sind an den jeweiligen Schnittstellen der Wort- und Bitleitungen angeordnet.
In Fig. 2 ist eine Schaltung des Zeilendekoders für die Wortleitung W0 gezeigt. Jeder der Dekoder 2 enthält einen Inverter 21 und ein NAND-Gate 22 mit drei Eingängen. Das NAND-Gate 22 empfängt vordekodierte Signale P0 - P2, die von einem Vordekoder 25 erzeugt werden. Dieser Dekoder 25 enthält drei Inverter 251-253 und drei NAND-Gates 253-255 mit drei Eingängen. Diese NAND-Gates 253-255 empfangen ausgewählte echte und komplemantäre Pegel der neun Zeilenadressensignale. In dem gezeigten Beispiel werden die echten Pegel von neun Adressensignalen A0, A8 zugeführt. Dementsprechend nimmt, wenn alle Adressensignale A0-A8 den hohen Pegel annehmen, jedes der vordekodierten Signale P0- P2 den hohen Pegel an, so daß die Wortleitung W0 ausgewählt und auf den aktiven hohen Pegel getrieben wird. Da die Wortleitung W0 an vier Punkten getrieben wird, wird sie in einem kurzen Zeitabschnitt auf den aktiven hohen Pegel geladen.
In Fig. 3 ist ein Speicherzellenfeldabschnitt 50 gezeigt, der von dem Erfinder vorgeschlagen wurde. Bei diesem Speicher ist der Speicherzellenfeldabschnitt 50 in 128 Blöcke 55-1 bis 55-127 aufgeteilt, und jeder der Blöcke 55 enthält dementsprechend vier Wortleitungen. Jeder der Blöcke 55 enthält des weiteren einen Hauptzeilendekoder 60. Auch bei diesem Speicher sind vier Unterzeilendekoder 61-1 bis 61-4 (Sub-Row Decoder) vorgesehen, um jede der Wortleitungen an vier Punkten zu treiben, und ein Speicherzellenfeld ist in fünf Zellenfelder 62-1 bis 62-5 aufgeteilt.
In Fig. 4, die den Block 55-1 detaillierter zeigt, enthält jeder der Unterzeilendekoder 61 vier NOR-Gates 611 mit zwei Eingängen zum jeweiligen Antrieb von vier Wortleitungen WO- W3. Der erste Eingang jedes NOR-Gates 611 ist mit dem Blockzeilendekoder 60 verbunden, der einen Inverter 602 und ein NOR-Gate 601 mit drei Eingängen enthält. Dieses Gate 601 empfängt vordekodierte Blocksignale BPO-BP2, die von einem Vordekoder (nicht gezeigt) in Abhängigkeit von 7 Bits der Zeilenadresseninformation - ähnlich dem im Zusammenhang mit Fig. 2 beschriebenen - erzeugt werden. Wenn alle Signale BPO-BP2 den niedrigen Pegel annehmen, wird die Ausgabe des Blockdekoders 60 auf den aktiven niedrigen Pegel umgewechselt, um den Block 55-1 auszuwählen. Die verbleibenden zwei Bits der Zeilenadresseninformation werden zur Auswahl einer der vier Wortleitungen WO-W3 verwendet. Genauer gesagt, die vier verschiedenen Kombinationen der echten und komplementären Pegel der zwei Zeilenadressenbits werden vier Unterdekodern zugeführt, die jeweils NOR-Gates 550-553 und Inverter 554-557 enthalten, so wie es gezeigt ist. Die Ausgabe des Inverters 554 wird gemeinsam den zweiten Eingängen der NOR-Gates 611-11 bis 611-41 zugeführt, um die Wortleitung W0 zu treiben. In ähnlicher Weise werden die Ausgaben der Inverter 551, 556 und 557 den entsprechenden NOR-Gates 611 zugeführt, um jeweils die Wortleitungen W1-W3 zu treiben. Wenn die Ausgabe des Blockdekoders 60 den aktiven niedrigen Pegel annimmt und der Inverter 554 ebenfalls den aktiven niedrigen Pegel annimmt, wählen und treiben somit die NOR-Gates 611-11 bis 611-41 die Wortleitung W0 gleichzeitig miteinander auf den aktiven hohen Pegel. Die Wortleitung W wird dabei in kurzer Zeit auf den hohen Pegel geändert.
Obwohl beide, der in den Fig. 1 und 2 gezeigte Speicher und der in den Fig. 3 und 4 gezeigte Speicher, jede der Wortleitungen mit hoher Geschwindigkeit treiben, ist der letztere Speicher vorteilhaft bezüglich der Zahl der Schaltungselemente, die im Vergleich zum vorher genannten Speicher benötigt werden. Genauer gesagt, der Speicher aus den Fig. 1 und 2 benötigt vier Inverter und vier NAND-Gates mit drei Eingaben für jede Wortleitung, und somit werden 16 Inverter und 16 NAND-Gates mit drei Eingaben für alle vier Wortleitungen benötigt. Im Ergebnis werden 64 N-Kanaltransistoren und 64 P-Kanaltransistoren für alle vier Wortleitungen benötigt, wenn alle Inverter und alle NAND-Gates mit drei Eingängen durch eine komplementäre MOS-Schaltung gebildet sind. Andererseits benötigt der Speicher aus den Fig. 3 und 4 ein NOR-Gate mit drei Eingängen, einen Inverter und 16 NOR-Gates mit zwei Eingängen für alle vier Wortleitungen und somit werden 36 N-Kanaltransistoren und 36 P- Kanaltransistoren in dem Fall benötigt, in dem jedes Gate durch einen komplementäre MOS-Schaltung gebildet ist. Somit ist der in den Fig. 3 und 4 gezeigte Speicher sowohl in der Geschwindigkeit als auch in der Zahl der benötigten Schaltungselemente vorteilhaft.
Es ist jedoch weiter wünschenswert, die Zahl der Schaltungselemente zu verringern, ohne das Treiben für jede Wortleitung abzusenken, um weiter die Speicherkapazität zu erhöhen.
IEEE Journal of Solid State Circuits, Band 24, Nr. S. Oktober 1988, New York, USA, Seiten 1976-1183; Chow u. a.: "60 ns 16 Mbit-IRAN with a minimized sensive delay caused by Bit-Line Stray Capacitance" offenbart eine Halbleiterspeichervorrichtung entsprechend dem Oberbegriff des Anspruchs 1.

Zusammenfassung der Erfindung

Es ist deshalb eine Aufgabe der Erfindung, eine verbesserte Halbleiterspeichervorrichtung zu schaffen.
Eine weitere Aufgabe der Erfindung ist es, einen Zeilendekoder für eine Speichervorrichtung zu schaffen, in dem die Zahl der benötigten Schaltungselemente verringert ist. Es ist eine weitere Aufgabe der Erfindung, einen Zeilendekoder für eine Speichervorrichtung zu schaffen, der jede Wortleitung antreibt, ohne die Zahl der benötigten Schaltungselemente zu erhöhen.
Entsprechend einem ersten Aspekt der Erfindung wird eine Halbleiterspeichervorrichtung entsprechend Anspruch 1 geschaffen. Entsprechend einem zweiten Aspekt der Erfindung wird eine Halbleiterspeichervorrichtung nach Anspruch 3 geschaffen.
Somit kann jede der Dekodierschaltungen im Prinzip durch zwei Transistoren gebildet sein, um weiter die Zahl der benötigten Transistoren zu verringern.

Kurze Beschreibung der Zeichnungen

Die obengenannten und weiteren Aufgaben, Vorteile und Merkmale der Erfindung werden aus der folgenden Beschreibung im Zusammenhang mit den beiligenden Zeichnungen deutlicher, in denen zeigt:
Fig. 1 ein Blockdiagramm, das einen Speicherzellenfeldabschnitt einer bekannten Speichervorrichtung zeigt;
Fig. 2 ein Schaltungsdiagramm, das einen Zeilendekoder für eine in Fig. 1 gezeigte Wortleitung W0 darstellt;
Fig. 3 ein Blockdiagramm, das einen Speicherzellenfeldabschnitt einer von dem Erfinder vorgeschlagenen Speichervorrichtung zeigt;
Fig. 4 ein Schaltungsdiagramm, das einen Zeilendekoder eines in Fig. 3 gezeigten Speicherzellenfeldblocks zeigt;
Fig. 5 ein Blockdiagramm, das einen Speicherzellenfeldabschnitt einer erfindungsgemäßen Halbleitervorrichtung zeigt;
Fig. 6 ein Schaltungsdiagramm, das einen Zeilendekoder eines in Fig. 5 gezeigten Speicherzellenfeldblocks in Übereinstimmung mit einer erfindungsgemäßen Ausführungsform zeigt; und
Fig. 7 ein Schaltdiagramm, das einen Zeilendekoder eines in Fig. 5 gezeigten Speicherzellenfeldblocks in Übereinstimmung mit einer weiteren erfindungsgemäßen Ausführungsform zeigt.

Detaillierte Beschreibung der Erfindung

In Fig. 5 ist ein Speicherzellenfeldabschnitt einer Speichervorrichtung entsprechend der Erfindung gezeigt. Wie aus dem Vergleich zwischen den Fig. 3 und 5 ersichtlich ist, ist der vorliegende Speicherzellenfeldabschnitt in Bezug auf die Blockkonstruktion der gleiche wie jener aus Fig. 3, und deshalb wird die weitere Beschreibung desselben hier weggelassen, wobei die gleichen Bezugszeichen verwendet werden. Der vorliegende unterscheidet sich jedoch bezüglich der Dekoderkonstruktion.
Genauer gesagt, wie in Fig. 6 zu sehen ist, ist jedes der in Fig. 4 gezeigten NOR-Gates 611 durch einen P-Kanaltransistor P1 und zwei N-Kanaltransistoren N1 und N2 ersetzt. Der Transistor P1 ist zwischen der Ausgabe des NOR-Gates 601 in dem Blockzeilendekoder 60 und der entsprechenden Wortleitung W geschaltet, und der Transistor N1 ist zwischen der entsprechenden Wortleitung W und einem Masseanschluß geschaltet. Die Gates der Transistoren P1 und N1 sind gemeinsam mit den entsprechenden Ausgängen der Inverter 554 bis 557 verbunden. Der Transistor N2 ist zwischen der entsprechenden Wortleitung W und dem Masseanschluß geschaltet, sein Gate ist mit dem Ausgang des Inverters 602 in dem Blockzeilendekoder 60 verbunden.
Es sei angenommen, daß im Betrieb die Wortleitung W0 ausgewählt wird. In diesem Fall nehmen alle vordekodierten Blocksignale BP0-BP2 den niedrigen Pegel an, und jeder der echten Pegel des Adressensignals A7 und A8 nimmt ebenfalls den niedrigen Pegel an. Das NOR-Gate 601 erzeugt damit den hohen Pegel, und der Inverter 554 erzeugt den niedrigen Pegel. Die Ausgabe des Inverters 602 ist auf dem niedrigen Pegel. Dementsprechend werden die mit der Wortleitung W0 verbundenen P-Kanaltransistoren P1 AN-geschaltet, wohingegen die mit der Wortleitung W0 verbundenen N-Kanaltransistoren N1 AUS-geschaltet werden. Die Transistoren N2, die mit der Wortleitung W0 verbunden sind, werden im nichtleitfähigen Zustand gehalten. Die Wortleitung W0 ist somit ausgewählt und wird auf den aktiven Pegel getrieben. Darüberhinaus wird die Wortleitung W0 an vier ihrer Punkte getrieben und wird somit in kurzer Zeit auf den hohen Pegel geladen.
Unter der Annahme, daß zumindest eines der Zeilenadressensignale A0-A6 (nicht gezeigt) seinen Pegel ändert, um einen anderen Speicherzellenfeldblock auszuwählen, ändert sich die Ausgabe des NOR-Gates 601 auf den niedrigen Pegel, wohingegen die Ausgabe des Inverters 602 sich auf den hohen Pegel ändert. Die P-Kanaltransistoren P1 entladen dabei die Wortleitung WO. Die Transistoren N2 werden ebenfalls AN-geschaltet, um die Wortleitung W0 zu entladen. Die Wortleitung W0 entlädt sich somit mit hoher Geschwindigkeit auf den niedrigen Pegel. Wenn der Pegel der Wortleitung W0 kleiner als der Schwellwertpegel der P-Kanaltransistoren P1 wird, schalten die Transistoren P1 AUS. Die Wortleitung W0 entlädt sich anschließend durch die Transistoren N2.
In dem Fall, daß sich nur der Pegel des Adressensignals A7 oder A8 ändert, ändert sich die Ausgabe des Inverters 554 auf den hohen Pegel. Im Ergebnis schalten die Transistoren P1 AUS, wohingegen die Transistoren N1 AN-schalten, um die Wortleitung W0 zu entladen. Eine der Ausgaben der Inverter 555-557 wird im Gegenzug auf den niedrigen Pegel geändert, um eine der Wortleitungen W1-W3 auszuwählen, und auf den aktiven hohen Pegel zu treiben.
Entsprechend der vorliegenden Speichervorrichtung werden im Vergleich mit Fig. 4 für alle vier Wortleitungen 16 MOS- Transistoren eingespart. Die Speicherzellen MC sind in der Zahl dementsprechend erhöht. Darüberhinaus wird der Hochgeschwindigkeitsantrieb für jede Wortleitung durchgeführt. In Fig. 7 ist eine weitere erfindungsgemäße Ausführungsform gezeigt, in der dieselben Bauteile, wie sie in Fig. 6 gezeigt sind, mit denselben Bezugszeichen bezeichnet sind, um die weitere Beschreibung hier wegzulassen. Bei dieser Ausführungsform sind alle Transistoren N2 und der Inverter 602, die bei der Schaltung aus Fig. 6 benötigt wurden, weggelassen. Des weiteren sind die P-Kanaltransistoren P1 in den Unterzeilendekoder 61-2 und 61-2 durch N-Kanaltransistoren N10 ersetzt. Des weiteren sind vier Inverter 600-603 vorgesehen, um jeweils die Ausgaben der Inverter 554-557 zu invertieren. Die Gates jedes der Transistoren N10 ist mit einer entsprechenden Ausgabe der Inverter 600-603 verbunden. Wenn es erwünscht ist, können die Inverter 600-603 weggelassen werden, und die Ausgaben der NOR-Gates 550-553 können stattdessen verwendet werden.
Wenn alle vordekodierten Blocksignale BPO-BP2 den niedrigen Pegel annehmen, und jedes der Adressensignale A7 und A8 ebenfalls den niedrigen Pegel annimmt, werden die mit der Wortleitung W0 verbundenen P-Kanaltransistoren P1 AN-geschaltet, um diese zu treiben. Die mit der Wortleitung W0 verbundenen N-Kanaltransistoren N10 schalten ebenfalls AN, um diese zu laden. Darüberhinaus wird die Wortleitung W0 an vier ihrer Punkte getrieben. Und somit ändert sich der Pegel der Wortleitung W0 auf den hohen Pegel schnell. Wenn der Pegel der Wortleitung W0 kleiner als der Schwellwertpegel des N-Kanaltransistors wird, schalten die Transistoren N10 AUS. Die Wortleitung W0 wird anschließend auf den hohen Pegel durch die Transistoren P1 geladen.
Wenn zumindest eines der Zeilenadressensignale A0-A6 seinen Pegel ändert, um einen anderen Zellenblock auszuwählen, ändert sich die Ausgabe des NOR-Gates 601 auf den niedrigen Pegel. Die Wortleitung W0 wird dadurch über die Transistoren P1 N10 entladen. Obwohl durch den Pegel der Wortleitung W0 die Transistoren P1 AUS-schalten, der kleiner als deren Schwellwertpegel wird, werden die Transistoren N10 in dem leitfähigen Zustand gehalten, um die Wortleitung W0 auf den niedrigen Pegel zu entladen.
Im Fall der Änderung des Pegels der Signale A7 oder A8 werden die Transistoren P1 und N10 AUS-geschaltet, wohingegen die Transistoren N1 AN-geschaltet werden, um die Wortlei tung W0 auf den niedrigen Pegel zu entladen. Eine andere Wortleitung wird stattdessen ausgewählt und auf den aktiven hohen Pegel getrieben, wie es vorangehend beschrieben wurde.
Entsprechend der vorliegenden Speichervorrichtung werden weitere 18 Transistoren für alle vier Wortleitungen im Vergleich zu jener aus Fig. 6 gespart. Obwohl vier Inverter, 600-603 benötigt werden, werden diese Inverter für alle Zellenblöcke 55 gemeinsam verwendet, so daß ein wesentlicher Anstieg der Zahl der Schaltungselemente auftritt. Desweiteren können die Inverter 600-603 weggelassen werden, wie es vorangehend beschrieben wurde.
Es ist offensichtlich, daß die Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt ist, sondern ohne vom Rahmen der Erfindung, wie er in den beiliegenden Ansprüchen festgelegt ist, abzuweichen, geändert und modifiziert werden kann.

Claims

1. Halbleiterspeichervorrichtung (50) mit einer Mehrzahl Speicherzellenblöcke (55-1 bis 55-127), die jeweils eine Anzahl Wortleitungen (WO-W3), einen Block-Zeilendekoder (60) und einen Unterzeilendekoder (61) enthalten,

wobei der Block-Zeilendekoder ein erstes Steuersignal erzeugt, das einen aktiven Pegel annimmt, wenn ein entsprechender Speicherzellenarrayblock ausgewählt ist, und einen inaktiven Pegel, wenn ein anderer Speicherzellenarrayblock ausgewählt ist,

wobei der Unterzeilendekoder eine Anzahl Dekoderschaltungen enthält, die jeweils für eine entsprechende der Wortleitungen vorgesehen sind und die mit dem ersten Steuersignal und einem zweiten Steuersignal, die für die Auswahl oder die Nichtauswahl der entsprechenden Wortleitungen repräsentativ sind, versorgt werden, wobei jede der Dekoderschaltungen einen ersten Knoten hat, dem das erste Steuersignal zugeführt wird, und einen zweiten Knoten, dem das zweite Steuersignal zugeführt wird;

dadurch gekennzeichnet, daß

jede der Dekoderschaltungen des weiteren eine Mehrzahl Treiberschaltungen (P1-X11, N&sub1;-X12, N&sub2;-X13; P&sub1;-X21, N&sub1;-X22, N&sub2;-X23; ...) hat, um die entsprechende Wortleitung an einer Mehrzahl von Punkten zu treiben; und

wobei jede der Treiberschaltungen enthält:

einen ersten Transistor (P&sub1;) eines Kanaltyps, der zwischen dem ersten Knoten und der entsprechenden Wortleitung geschaltet ist, und dessen Gate mit dem zweiten Knoten verbunden ist,

einen zweiten Transistor (N&sub1;) eines entgegengesetzten Kanaltyps, der zwischen der entsprechenden Wortleitung und einem Bezugspotentialanschluß geschaltet ist, und dessen Gate mit dem zweiten Knoten verbunden ist, und einen dritten Transistor (N2) des entgegengesetzten Kanaltyps, der zwischen der entsprechenden Wortleitung und dem Bezugspotentialanschluß geschaltet ist, und dessen Gate ein invertiertes Signal des ersten Steuersignals zugeführt wird.

2. Speichervorrichtung nach Anspruch 1, bei der der eine Kanaltyp ein P-Kanaltyp und der entgegengesetzte Kanaltyp ein N-Kanaltyp ist.

3. Halbleiterspeichervorrichtung mit einer Mehrzahl Speicherzellenarrayblöcke (55-1) bis (55-127), wobei jeder der Speicherzellenarrayblöcke eine Anzahl Wortleitungen (W&sub0;-W&sub3;), einen Block-Zeilendekoder (60) und einen Unterzeilendekoder (61) enthält,

wobei jeder Unterzeilendekoder eine Mehrzahl Dekoderschaltungen enthält, die jeweils für eine der entsprechenden Wortleitungen vorgesehen sind und die mit dem ersten Steuersignal und einem zweiten Steuersignal, die für eine Auswahl und eine Nichtauswahl der entsprechenden Wortleitung repräsentativ sind, versorgt werden, wobei jede der Dekoderschaltungen einen ersten Knoten, dem das erste Steuersignal zugeführt wird, und einen zweiten Knoten, dem das zweite Steuersignal zugeführt wird, hat;

dadurch gekennzeichnet, daß

jede der Unterzeilendekoder des weiteren mit einem dritten Steuersignal versorgt wird, das ein invertiertes Signal des zweiten Steuersignals ist, und des weiteren einen dritten Knoten, dem das dritte Steuersignal zugeführt wird, und zumindest erste und zweite Treiberschaltungen (61-1, 61-2) hat, die miteinander zum Treiben der entsprechenden Wortleitung zusammenwirken,

wobei die erste Treiberschaltung enthält: einen ersten Transistor (P1) eines Kanaltyps, der zwischen dem ersten Knoten und der entsprechenden Wortleitung geschaltet ist, und dessen Gate mit dem zweiten Knoten verbunden ist, und einen zweiten Transistor (N1-122) eines entgegengesetzten Kanaltyps, der zwischen der entsprechenden Wortleitung und einem Bezugspotentialanschluß geschaltet ist, und dessen Gate mit dem zweiten Knoten verbunden ist,

wobei die zweite Treiberschaltung enthält: einen dritten Transistor (N10) des entgegengesetzten Kanaltyps, der parallel zu dem ersten Transistor zwischen dem ersten Knoten und der entsprechenden Wortleitung geschaltet ist, und dessen Gate mit dem dritten Knoten verbunden ist, und einen vierten Transistor (N1-212) des entgegengesetzten Kanaltyps, der parallel zu dem zweiten Transistor zwischen der entsprechenden Wortleitung und dem Bezugspotentialanschluß geschaltet ist, und dessen Gate mit dem zweiten Knoten verbunden ist.

4. Speicher nach Anspruch 3, bei dem der eine Kanaltyp ein P-Kanaltyp und der entgegengesetzte Kanaltyp ein N-Kanaltyp ist.