JPH0719478B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0719478B2 JPH0719478B2 JP19681887A JP19681887A JPH0719478B2 JP H0719478 B2 JPH0719478 B2 JP H0719478B2 JP 19681887 A JP19681887 A JP 19681887A JP 19681887 A JP19681887 A JP 19681887A JP H0719478 B2 JPH0719478 B2 JP H0719478B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- gate electrode
- electrode wiring
- row address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体チップ内に集積されたAND型の半導
体メモリに関するものである。
体メモリに関するものである。
第２図は、例えば三菱電機株式会社が製造している８ビ
ットマイクロコンピュータの“M50740−XXXP"が使用し
ているROM工程にディプリーション型トランジスタを使
用するAND型の読出し専用メモリ（以下Ｄ−Ａ−ROMとい
う）のレイアウトの概略を示す図である。
ットマイクロコンピュータの“M50740−XXXP"が使用し
ているROM工程にディプリーション型トランジスタを使
用するAND型の読出し専用メモリ（以下Ｄ−Ａ−ROMとい
う）のレイアウトの概略を示す図である。
この図において、１はメモリブロックを指定する信号を
出力する第１の行アドレスデコーダ（以下Ｙデコーダと
略す）、２は各メモリブロックで共通に使用するメモリ
ブロック内の行アドレスを指定する信号を出力する第２
の行アドレスデコーダ（以下Ｘデコーダと略す）、３は
読出し制御信号を伝播する金属配線層、４は２種類の行
アドレスデコーダの指定によってＪ個のデータを規定す
るメモリユニット、４−１〜４−ｎはメモリブロック、
５は前記Ｘデコーダ２の出力信号を伝播する金属配線
層、６はビット線となる金属配線層で、メモリユニット
４によって規定されるＪ個のデータを図示しない列セレ
クタ回路に伝播する。7,8,9は第１〜第３のゲート電極
配線層で、第１のゲート電極配線層７はＹデコーダ１の
出力信号をメモリユニット４内の所定のゲートに伝播
し、第２のゲート電極配線層８はＸデコーダ２の出力信
号をメモリユニット４内の所定のゲートおよび金属配線
層５に伝播し、第３のゲート電極配線層９は読出し制御
信号を伝播する金属配線層３の内容をメモリユニット４
内の所定のゲートに伝播する。
出力する第１の行アドレスデコーダ（以下Ｙデコーダと
略す）、２は各メモリブロックで共通に使用するメモリ
ブロック内の行アドレスを指定する信号を出力する第２
の行アドレスデコーダ（以下Ｘデコーダと略す）、３は
読出し制御信号を伝播する金属配線層、４は２種類の行
アドレスデコーダの指定によってＪ個のデータを規定す
るメモリユニット、４−１〜４−ｎはメモリブロック、
５は前記Ｘデコーダ２の出力信号を伝播する金属配線
層、６はビット線となる金属配線層で、メモリユニット
４によって規定されるＪ個のデータを図示しない列セレ
クタ回路に伝播する。7,8,9は第１〜第３のゲート電極
配線層で、第１のゲート電極配線層７はＹデコーダ１の
出力信号をメモリユニット４内の所定のゲートに伝播
し、第２のゲート電極配線層８はＸデコーダ２の出力信
号をメモリユニット４内の所定のゲートおよび金属配線
層５に伝播し、第３のゲート電極配線層９は読出し制御
信号を伝播する金属配線層３の内容をメモリユニット４
内の所定のゲートに伝播する。
このようなＤ−Ａ−ROMでは、メモリユニット４がＹデ
コーダ１およびＸデコーダ２によって指定された行のＪ
個のデータをビット線となる金属配線層６を通して列セ
レクタ回路に出力する。
コーダ１およびＸデコーダ２によって指定された行のＪ
個のデータをビット線となる金属配線層６を通して列セ
レクタ回路に出力する。
上記のような従来のＤ−Ａ−ROMは、同時に読み出すこ
とができる列の個数が多くなると、メモリユニット４内
の所定のゲートに信号を伝える第２のゲート電極配線層
８および第３のゲート電極配線層９の配線抵抗値が大き
くなって、データを読み出すのに多大の時間が必要にな
るという問題点があった。
とができる列の個数が多くなると、メモリユニット４内
の所定のゲートに信号を伝える第２のゲート電極配線層
８および第３のゲート電極配線層９の配線抵抗値が大き
くなって、データを読み出すのに多大の時間が必要にな
るという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、同時に読み出すことができる列の個数に関係な
く、データを読み出すのに必要な時間を最適化できる半
導体メモリを得ることを目的とする。
ので、同時に読み出すことができる列の個数に関係な
く、データを読み出すのに必要な時間を最適化できる半
導体メモリを得ることを目的とする。
この発明に係る半導体メモリは、メモリユニットを第１
のゲート電極配線層およびビット線を共通に接続した状
態で複数個に分割し、その分割点の第２のゲート電極配
線層に対して、第２のゲート電極配線層上に形成され、
第２の行アドレスデコーダから出力された行アドレスを
指定する信号を伝播する第１のバイパス金属配線層を接
続するとともに、分割点の第３のゲート電極配線層に対
して第３のゲート電極配線層上に形成され、読出し制御
信号を伝播する第２のバイパス金属配線層を接続したも
のである。
のゲート電極配線層およびビット線を共通に接続した状
態で複数個に分割し、その分割点の第２のゲート電極配
線層に対して、第２のゲート電極配線層上に形成され、
第２の行アドレスデコーダから出力された行アドレスを
指定する信号を伝播する第１のバイパス金属配線層を接
続するとともに、分割点の第３のゲート電極配線層に対
して第３のゲート電極配線層上に形成され、読出し制御
信号を伝播する第２のバイパス金属配線層を接続したも
のである。
〔作用〕 この発明においては、第１および第２のバイパス金属配
線層により第２のゲート電極配線層の配線抵抗値および
第３のゲート電極配線層の配線抵抗値が小さくなる。
線層により第２のゲート電極配線層の配線抵抗値および
第３のゲート電極配線層の配線抵抗値が小さくなる。
第１図はこの発明の半導体メモリの一実施例のレイアウ
トの概略を示す図である。
トの概略を示す図である。
この図において、第２図と同一符号は同一のものを示
し、4a〜4kは分割されたメモリユニット、4a−１〜4a−
n,4b−１〜4b−n,…,4k−１〜4k−ｎはそれぞれビット
線となる金属配線層６が共通に接続されているメモリブ
ロック、10〜13は金属配線層で、金属配線層10,12が第
１のバイパス金属配線層を構成し、金属配線層11,13が
第２のバイパス金属配線層を構成する。金属配線層10お
よび11は分割されたメモリユニット4a〜4k間に設けられ
て、それぞれ金属配線層12および13に接続され、これら
金属配線層12,13はそれぞれ金属配線層5,10間および3,1
2間を接続する。金属配線層12,13と金属配線層3,5,6,1
0,11は絶縁膜によって分離された異なる金属配線層で、
相互接続はビアホール（マイクロスルーホール）を通し
て行われる。
し、4a〜4kは分割されたメモリユニット、4a−１〜4a−
n,4b−１〜4b−n,…,4k−１〜4k−ｎはそれぞれビット
線となる金属配線層６が共通に接続されているメモリブ
ロック、10〜13は金属配線層で、金属配線層10,12が第
１のバイパス金属配線層を構成し、金属配線層11,13が
第２のバイパス金属配線層を構成する。金属配線層10お
よび11は分割されたメモリユニット4a〜4k間に設けられ
て、それぞれ金属配線層12および13に接続され、これら
金属配線層12,13はそれぞれ金属配線層5,10間および3,1
2間を接続する。金属配線層12,13と金属配線層3,5,6,1
0,11は絶縁膜によって分離された異なる金属配線層で、
相互接続はビアホール（マイクロスルーホール）を通し
て行われる。
この発明の半導体メモリにおいても第１のゲート電極配
線層７およびビット線となる金属配線層６は分割してい
ないので、基本的な動作については従来のものと同じで
ある。
線層７およびビット線となる金属配線層６は分割してい
ないので、基本的な動作については従来のものと同じで
ある。
しかし、この発明では、メモリユニット４を複数個に分
割し、その分割点の第２のゲート電極配線層８に対して
第２のゲート電極配線層８上に形成されたＸデコーダ２
から出力された行アドレスを指定する信号を伝播する第
１のバイパス金属配線層を接続するとともに、第３のゲ
ート電極配線層９に対して第３のゲート電極配線層９上
に形成された読出し制御信号を伝播する第２のバイパス
金属配線層を接続しているので、チップサイズの増加を
最小限に抑えて第2,第３のゲート電極配線層8,9の配線
抵抗値を小さくでき、データを高速で読み出すことがで
きる。
割し、その分割点の第２のゲート電極配線層８に対して
第２のゲート電極配線層８上に形成されたＸデコーダ２
から出力された行アドレスを指定する信号を伝播する第
１のバイパス金属配線層を接続するとともに、第３のゲ
ート電極配線層９に対して第３のゲート電極配線層９上
に形成された読出し制御信号を伝播する第２のバイパス
金属配線層を接続しているので、チップサイズの増加を
最小限に抑えて第2,第３のゲート電極配線層8,9の配線
抵抗値を小さくでき、データを高速で読み出すことがで
きる。
なお、上記実施例ではＹデコーダ１の出力信号を伝播す
る第１のゲート電極配線層７用のバイパス金属配線層を
分割されたメモリユニット4a〜4k間に配線していない例
を説明したが、分割されたメモリユニット4a〜4k間に第
１のゲート電極配線層７用のバイパス金属配線層を配線
してもよく、このようにすればさらに高速化に有利とな
る。
る第１のゲート電極配線層７用のバイパス金属配線層を
分割されたメモリユニット4a〜4k間に配線していない例
を説明したが、分割されたメモリユニット4a〜4k間に第
１のゲート電極配線層７用のバイパス金属配線層を配線
してもよく、このようにすればさらに高速化に有利とな
る。
また、１個のチップ内にプログラムを記憶する読出し専
用記憶部と、プログラムの内容に従って動作する複数個
の機能ブロックを有するマイクロコンピュータ等に応用
すれば非常に有用となる。
用記憶部と、プログラムの内容に従って動作する複数個
の機能ブロックを有するマイクロコンピュータ等に応用
すれば非常に有用となる。
また、上記実施例では半導体メモリとして、Ｄ−Ａ−RO
Mを例に説明したが、RAM等についても同様であることは
いうまでもない。
Mを例に説明したが、RAM等についても同様であることは
いうまでもない。
〔発明の効果〕 この発明は以上説明したとおり、メモリユニットを第１
のゲート電極配線層およびビット線を共通に接続した状
態で複数個に分割し、その分割点の第２のゲート電極配
線層に対して、第２のゲート電極配線層上に形成され、
第２の行アドレスデコーダから出力された行アドレスを
指定する信号を伝播する第１のバイパス金属配線層を接
続するとともに、分割点の第３のゲート電極配線層に対
して第３のゲート電極配線層上に形成され、読出し制御
信号を伝播する第２のバイパス金属配線層を接続したの
で、配線抵抗値が抑えられ、同時に読み出す列の個数を
多くしても読出し時間を高速にできるという効果があ
る。
のゲート電極配線層およびビット線を共通に接続した状
態で複数個に分割し、その分割点の第２のゲート電極配
線層に対して、第２のゲート電極配線層上に形成され、
第２の行アドレスデコーダから出力された行アドレスを
指定する信号を伝播する第１のバイパス金属配線層を接
続するとともに、分割点の第３のゲート電極配線層に対
して第３のゲート電極配線層上に形成され、読出し制御
信号を伝播する第２のバイパス金属配線層を接続したの
で、配線抵抗値が抑えられ、同時に読み出す列の個数を
多くしても読出し時間を高速にできるという効果があ
る。
第１図はこの発明の半導体メモリの一実施例のレイアウ
トの概略を示す図、第２図は従来のＤ−Ａ−ROMのレイ
アウトの概略を示す図である。図において、１はＹデコ
ーダ、２はＸデコーダ、3,5,6,10,11,12,13は金属配線
層、4a〜4kはメモリユニット、4a−１〜4a−n,4b−１〜
4b−n,…,4k−１〜4k−ｎはメモリブロック、７は第１
のゲート電極配線層、８は第２のゲート電極配線層、９
は第３のゲート電極配線層である。 なお、各図中の同一符号は同一または相当部分を示す。
トの概略を示す図、第２図は従来のＤ−Ａ−ROMのレイ
アウトの概略を示す図である。図において、１はＹデコ
ーダ、２はＸデコーダ、3,5,6,10,11,12,13は金属配線
層、4a〜4kはメモリユニット、4a−１〜4a−n,4b−１〜
4b−n,…,4k−１〜4k−ｎはメモリブロック、７は第１
のゲート電極配線層、８は第２のゲート電極配線層、９
は第３のゲート電極配線層である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】複数個のメモリブロックからなるメモリユ
ニットと、前記メモリブロックを指定する信号を第１の
ゲート電極配線層を介して前記メモリブロックに出力す
る第１の行アドレスデコーダと、前記各メモリブロック
で共通に使用する前記メモリブロック内の行アドレスを
指定する信号を第２のゲート電極配線層を介して前記各
メモリブロックに出力する第２の行アドレスデコーダ
と、前記メモリブロックに第３のゲート電極配線層を介
して読出し制御信号が入力された時に、前記第１の行ア
ドレスデコーダと前記第２の行アドレスデコーダによっ
て指定された行から読み出されたデータがビット線を介
して入力される列セレクタ回路または列I/O回路を備え
た半導体メモリにおいて、前記メモリユニットを前記第
１のゲート電極配線層および前記ビット線を共通に接続
した状態で複数個に分割し、その分割点の前記第２のゲ
ート電極配線層に対して、前記第２のゲート電極配線層
上に形成され、前記第２の行アドレスデコーダから出力
された行アドレスを指定する信号を伝播する第１のバイ
パス金属配線層を接続するとともに、分割点の前記第３
のゲート電極配線層に対して前記第３のゲート電極配線
層上に形成され、前記読出し制御信号を伝播する第２の
バイパス金属配線層を接続したことを特徴とする半導体
メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19681887A JPH0719478B2 (ja) | 1987-08-05 | 1987-08-05 | 半導体メモリ |
| US07/563,875 US5204842A (en) | 1987-08-05 | 1990-08-07 | Semiconductor memory with memory unit comprising a plurality of memory blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19681887A JPH0719478B2 (ja) | 1987-08-05 | 1987-08-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6439697A JPS6439697A (en) | 1989-02-09 |
| JPH0719478B2 true JPH0719478B2 (ja) | 1995-03-06 |
Family
ID=16364171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19681887A Expired - Lifetime JPH0719478B2 (ja) | 1987-08-05 | 1987-08-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719478B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178755A (ja) * | 1989-12-01 | 1991-08-02 | Asahi Eng Co Ltd | 多層階移動槽式回分生産方式 |
| EP0535226B1 (en) * | 1991-04-22 | 1998-07-01 | Asahi Engineering Company Limited | Movable tank type multi-purpose batch production system |
| JP3093432B2 (ja) * | 1992-04-08 | 2000-10-03 | 日本電気株式会社 | 行デコーダ |
-
1987
- 1987-08-05 JP JP19681887A patent/JPH0719478B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6439697A (en) | 1989-02-09 |
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