JPH0213125A - プログラマブル集積回路 - Google Patents
プログラマブル集積回路Info
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- JPH0213125A JPH0213125A JP63163391A JP16339188A JPH0213125A JP H0213125 A JPH0213125 A JP H0213125A JP 63163391 A JP63163391 A JP 63163391A JP 16339188 A JP16339188 A JP 16339188A JP H0213125 A JPH0213125 A JP H0213125A
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- wiring
- chip
- programmable
- wires
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- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 230000007812 deficiency Effects 0.000 abstract 2
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
-
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- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17792—Structural details for adapting physical parameters for operating speed
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、プログラマブル配線を有し、それをユーザが
プログラムすることによって所望の回路を実現するプロ
グラマブル集積回路に関するらのである。
プログラムすることによって所望の回路を実現するプロ
グラマブル集積回路に関するらのである。
［従来の技術］
従来より、プログラマブル配線を含み、それをユーザが
手元でプログラムすることにより、チップに内蔵する曳
敗の素子や回路要素間を電気的に自由に相互接続して所
望の回路を実現できるようにしたプログラマブル集積回
路が知られている。
手元でプログラムすることにより、チップに内蔵する曳
敗の素子や回路要素間を電気的に自由に相互接続して所
望の回路を実現できるようにしたプログラマブル集積回
路が知られている。
その−例としては、特開昭６１−１９８９１９号公を旧
こ開示されたものがある。プログラマブル配線は、回路
要素等間のスペース部分を配線領域とし、そこへ配置さ
れるものであるが、従来のプログラマブル配線の本数は
、どの配線領域でも同じ本数を用意していた。
こ開示されたものがある。プログラマブル配線は、回路
要素等間のスペース部分を配線領域とし、そこへ配置さ
れるものであるが、従来のプログラマブル配線の本数は
、どの配線領域でも同じ本数を用意していた。
［発明が解決しようとする課題］
しかしながら、上記従来の技術におけるプログラマブル
集積回路では、チップの中心部はど配線が多くなるのが
一般的で、その中心部のプログラマブル配線の本数に不
足を来たすことが多かった。
集積回路では、チップの中心部はど配線が多くなるのが
一般的で、その中心部のプログラマブル配線の本数に不
足を来たすことが多かった。
その結果、迂回して遠まわりになる配線が多くなり実現
しようとする回路の動作速度を低下させたり、配線がで
きないために使用できない素子や回路要素が発生したり
していた。
しようとする回路の動作速度を低下させたり、配線がで
きないために使用できない素子や回路要素が発生したり
していた。
本発明は、上記問題点を解決するために創案されたもの
で、チップ内のプログラマブル配線において、迂回配線
や配線の不足が発生する事態を（ａくことを少なくした
プログラマブル集積回路を提供することを目的とする。
で、チップ内のプログラマブル配線において、迂回配線
や配線の不足が発生する事態を（ａくことを少なくした
プログラマブル集積回路を提供することを目的とする。
［課題を解決するための手段］
」二足の目的を達成するための本発明のプログラマブル
集積回路の構成は、 ＋Ｕ敗の素子または回路要素を相互接続可能なプログラ
マブル配線を（ｉするプログラマブル集積回路において
、 チップの中心部のプログラマブル配線の本数を該チップ
の周辺部のプログラマブル配線に比べて多く配置するこ
とを特徴とする。
集積回路の構成は、 ＋Ｕ敗の素子または回路要素を相互接続可能なプログラ
マブル配線を（ｉするプログラマブル集積回路において
、 チップの中心部のプログラマブル配線の本数を該チップ
の周辺部のプログラマブル配線に比べて多く配置するこ
とを特徴とする。
［作ＩＩ＋ ］
本発明は、配線が集中するチップの中心部のプログラマ
ブル配線の本数をチップ周辺部より多く配置することに
より、配線の不足を生じさせないようにするとともに、
迂回配線が生ずる事態を１？（くことを少くする。
ブル配線の本数をチップ周辺部より多く配置することに
より、配線の不足を生じさせないようにするとともに、
迂回配線が生ずる事態を１？（くことを少くする。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示すプログラマブル集積回
路の配置図である。本実施例は、複数のプログラマブル
論理要素の人出力信号をプログラマブル配線で自由に相
互接続し得るように構成したプログラマブル集積回路に
適用した例である。
路の配置図である。本実施例は、複数のプログラマブル
論理要素の人出力信号をプログラマブル配線で自由に相
互接続し得るように構成したプログラマブル集積回路に
適用した例である。
１は、チップ２内に記憶可能な制御ビットもしくはチッ
プに伝送可能な制御ビットをプログラムすることにより
、任意の論理機能を実現し得るように構成されたプログ
ラマブル論理要素（以下、ＰＩ、Ｅと略記する）であり
、配線領域となる適切なスペースを置いて配置される。
プに伝送可能な制御ビットをプログラムすることにより
、任意の論理機能を実現し得るように構成されたプログ
ラマブル論理要素（以下、ＰＩ、Ｅと略記する）であり
、配線領域となる適切なスペースを置いて配置される。
この配線領域には、それぞれ１ｇ数本敗から成るプログ
ラマブル配線３１．１２．・・・、３−９（代表する場
合は３と記す）が縦横に配置される。ここで、チップ２
の中心部のプログラマブル配線（例えば、３−２゜３−
３．３−７等）をチップ２の周辺部のプログラマブル配
線（例えば、３−１．３−４．３−５３−９等）の本数
よりも多く配置する。縦横のプログラマブル配線３が交
差する部分および図では省略しているがＰ Ｌ Ｅ Ｉ
の入出力線がプログラマブル配線３と交錯する部分には
、前記したと同様の制御ビットによりプログラマブルな
パストランジスタ等のスイッチ素子によって、任、きの
プログラマブル配線３が任意の他のプログラマブル配線
３または入出力線に接続できるように構成されたスイッ
チングマドリスクや人出力スイッチアレイが配置される
。
ラマブル配線３１．１２．・・・、３−９（代表する場
合は３と記す）が縦横に配置される。ここで、チップ２
の中心部のプログラマブル配線（例えば、３−２゜３−
３．３−７等）をチップ２の周辺部のプログラマブル配
線（例えば、３−１．３−４．３−５３−９等）の本数
よりも多く配置する。縦横のプログラマブル配線３が交
差する部分および図では省略しているがＰ Ｌ Ｅ Ｉ
の入出力線がプログラマブル配線３と交錯する部分には
、前記したと同様の制御ビットによりプログラマブルな
パストランジスタ等のスイッチ素子によって、任、きの
プログラマブル配線３が任意の他のプログラマブル配線
３または入出力線に接続できるように構成されたスイッ
チングマドリスクや人出力スイッチアレイが配置される
。
以上のように構成した実施例の作用を述べる。
チップ２上に複数配置したＰＬＥＩ間の入出力線を配線
する場合、チップ２上の中央部はど配線が集中し易い。
する場合、チップ２上の中央部はど配線が集中し易い。
そこで、本実施例では、チップ中央部はどプログラマブ
ル配線３の本数を多く配置して、配線の不足をできる限
り解消する。このことにより、配線の不足のために生ず
る迂回配線や配線ができないために生ずる利用できない
Ｐ Ｌ Ｅの発生ずる虞れを減少さＵ・る。迂回配線は
一般に遠回りな配線となって、信号の遅延量の比較的大
きな多くのスイッチングマドリスクを経由することとな
り、このプログラマブル集積回路によって実現しようと
する回路の動作速度を低下させることになるが、本実施
例ではそれが改善されることになる。
ル配線３の本数を多く配置して、配線の不足をできる限
り解消する。このことにより、配線の不足のために生ず
る迂回配線や配線ができないために生ずる利用できない
Ｐ Ｌ Ｅの発生ずる虞れを減少さＵ・る。迂回配線は
一般に遠回りな配線となって、信号の遅延量の比較的大
きな多くのスイッチングマドリスクを経由することとな
り、このプログラマブル集積回路によって実現しようと
する回路の動作速度を低下させることになるが、本実施
例ではそれが改善されることになる。
なお、上記実施例において、チップ上に配置する回路要
素はＰ Ｌ Ｅに限らず、種々の素子や（］：色の回路
であっても本発明の効果は変わらない。このように、本
発明はその主旨に沿って種々に応用され、種々の実施態
様を取り得るものである。
素はＰ Ｌ Ｅに限らず、種々の素子や（］：色の回路
であっても本発明の効果は変わらない。このように、本
発明はその主旨に沿って種々に応用され、種々の実施態
様を取り得るものである。
［発明の効果］
以上の説明で明らかなように、本発明のプログラマブル
集積回路によれば、配線が集中するチップのプログラマ
ブル配線の本数をチップ周辺部より多く配置したので、
チップ中心部の配線の不足やそれによって生ずる迂回配
線および利用できない回路要素等が発生するのを減少さ
せることができる。
集積回路によれば、配線が集中するチップのプログラマ
ブル配線の本数をチップ周辺部より多く配置したので、
チップ中心部の配線の不足やそれによって生ずる迂回配
線および利用できない回路要素等が発生するのを減少さ
せることができる。
第１図は本発明の一実施例を示すプログラマブル集積回
路の回路配置図である。 １・・・プログラマブル論理要素（ＰＬＥ）、２・・・
チップ、 ３−１ 。 ２゜ ・・プロ グラマプル配線。 第 図
路の回路配置図である。 １・・・プログラマブル論理要素（ＰＬＥ）、２・・・
チップ、 ３−１ 。 ２゜ ・・プロ グラマプル配線。 第 図
Claims (1)
- （１）複数の素子または回路要素を相互接続可能なプロ
グラマブル配線を有するプログラマブル集積回路におい
て、 チップの中心部のプログラマブル配線の本数を該チップ
の周辺部のプログラマブル配線に比べて多く配置するこ
とを特徴とするプログラマブル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163391A JPH0213125A (ja) | 1988-06-30 | 1988-06-30 | プログラマブル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163391A JPH0213125A (ja) | 1988-06-30 | 1988-06-30 | プログラマブル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0213125A true JPH0213125A (ja) | 1990-01-17 |
Family
ID=15772996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163391A Pending JPH0213125A (ja) | 1988-06-30 | 1988-06-30 | プログラマブル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0213125A (ja) |
-
1988
- 1988-06-30 JP JP63163391A patent/JPH0213125A/ja active Pending
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