JP3228818B2 - 論理モジュール間にカスケード接続を有するプログラマブル論理アレイ集積回路 - Google Patents

論理モジュール間にカスケード接続を有するプログラマブル論理アレイ集積回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はプログラマブル論理ア
レイ集積回路に係り、もっと詳細には回路内の個々の論
理モジュール間の改良された相互接続を有するプログラ
マブル論理アレイ集積回路に関する。
【０００２】
【従来の技術】譲渡された係属中の１９９１年９月３日
に出願された米国特許出願第７５４，０１７号（ここで
はこれが参考にされる）は、高度にモジュール化されて
いるプログラマブル論理アレイ集積回路を示す。その出
願に示された回路には、非常に似たタイプの相互接続経
路が論理モジュール間の相互接続の全タイプに使用され
ている。これは、回路の設計を簡単化する傾向がある。
また、それは特定の論理機能を実行するための回路をプ
ログラムするのに使用されるソフトウェアおよび／また
は他の技術を簡単化する傾向にある。従って、上記出願
に示された回路は、幾つかの重要な利点がある。
【０００３】
【発明が解決しようとする課題】しかしながら、常に更
に多くの改良の余地があり、論理モジュール間の追加ま
たは代わりのタイプの相互接続を用意することが、追加
回路およびプログラミングの複雑さを調整するのに充分
役立つであろう幾つかの状況がある。そのような相互接
続経路が、しばしば必要とされる相互接続を行うため
に、ある種の相互接続を速めるために、短い距離の相互
接続がもっと一般的な目的およびそれゆえに長い距離の
相互接続資源を妨げることなく直接行われることを可能
にするために、等に所望され得る。また、より大きい容
量を持った論理デバイスに対する絶え間ない要求もあ
る。これはもっと有効に論理機能を実行すると共に個々
の論理モジュールを相互接続するのにゆだねられるデバ
イスの部分をより良く使用する必要が生じる。
【０００４】ウォールストロムの米国特許第３，４７
３，１６０号は、データバスすなわちラインＸ１Ｂ，Ｘ
１Ｃ，Ｙ１２，およびＹ１３により一般的な方法で相互
接続されると共にＺＬ，ＺＵ，およびＺＢのようなリー
ド線によりもっと限定された方法でもまた相互接続され
るプログラマブル論理セルＣＡ１，ＣＡ２，ＣＡ３，Ｃ
Ｂ１，等を有するセル状の論理アレイを示す。カーター
の米国特許第４，６４２，４８７号は、同種の構造を示
す。しかしながら、ウォールストロムおよびカーターの
デバイスにおいて、特別な相互接続回路は一般的な相互
接続構造を介して行われることができる接続を単に複写
するに過ぎない。ウォールストロムとカーターの特別な
相互接続回路は、一般的な相互接続構造よりも高速かも
しれないし、それらは一般的な相互接続構造の資源を保
存し得るが、しかしそれらは回路に何の可能性も追加し
ない。例えば、それらはその特別な相互接続回路を介し
てよりもむしろ一般的な相互接続構造を介して同じ信号
を入れることによって実行されることができるより、も
っと複雑な論理機能の実行を容易にすることはない。
【０００５】前述した観点から、この発明の目的は改良
されたプログラマブル論理アレイ集積回路を提供するこ
とである。
【０００６】この発明の更に詳細な目的は、汎用の相互
接続ネットワークを介して作ることができる相互接続の
単なる複写ではない、論理モジュール間の相互接続用の
追加可能性を備えたプログラマブル論理アレイ集積回路
を提供することである。
【０００７】
【課題を解決するための手段および作用】この発明のこ
れら及び他の諸目的は、この発明の原理に従ってプログ
ラマブル論理アレイ集積回路を提供することによって達
成され、その回路は、一方の論理モジュールの出力を他
方の論理モジュールへの入力として接続させるような目
的のために提供される一般的な相互接続ネットワークを
利用することなく、少なくとも幾つかの論理モジュール
の出力を他の論理モジュールの出力と直接結合すること
ができる。好適な実施例において、各論理モジュールは
その論理モジュールの標準の出力信号と、別の論理モジ
ュール、好適には隣接する論理モジュールからの出力信
号との論理的組合せを形成するための追加論理要素を備
える。他の論理モジュールからの出力信号は、一般的な
相互接続回路を通過することなく最初の論理モジュール
内の追加論理要素に好適には直接印加される。各論理モ
ジュール内の追加論理要素の出力信号は、その論理モジ
ュールの出力信号になる。論理モジュールはいくつでも
このようにして接続することができ（例えば、直列すな
わちカスケードに）、どんな所望の複雑な論理機能をも
生成する。必要とされないカスケード相互接続はどれで
も、ゲートオフできる。
【０００８】更にこの発明の特徴、その特質および種々
の利益は、添付図面と次の好適な実施例の詳細な説明か
らもっと明らかになるであろう。
【０００９】
【実施例】この発明は、他のタイプのプログラマブル論
理アレイ集積回路において実行することができるが、こ
の発明は次の説明から充分に理解されるであろう、譲渡
された係属中の１９９２年５月８日出願の米国特許出願
第０７／８８０，９４２号に示された種類のプログラマ
ブル論理アレイ集積回路、ここではこの出願が参考にさ
れる。図１に示すように（これは直ぐ上記の出願の図１
と実質的に同一である）、プログラマブル論理アレイ集
積回路１０は多数のプログラマブル論理モジュール１２
を有する。各論理モジュール１２は、比較的簡単な論理
機を実行することができる（例えば、４入力のどのよう
な論理の組合せも形成する）。論理モジュール１２は、
８個一緒のグループにグループ化される。このようなグ
ループの各々は、論理アレイブロックすなわちＬＡＢ１
４と呼ばれる。ＬＡＢ１４は、デバイス上で二次元アレ
イ状に配置される。このアレイは、一行当り２２個のＬ
ＡＢからなる６行で構成される。
【００１０】横方向広域導体２０の１グループが、ＬＡ
Ｂ１４の各行と連結される。縦方向広域導体２２の１グ
ループがＬＡＢ１４の各列と連結される。どの横方向広
域導体２０上の信号でも、その導体に連結されたＬＡＢ
行内の１またはそれ以上の論理モジュール１２に（局所
導体２４を介して）印加することができる。各論理モジ
ュール１２の出力信号は、そのモジュールのＬＡＢ行と
連結された横方向広域導体２０およびそのモジュールの
ＬＡＢ列と連結された１または２本の縦方向広域導体２
２にも印加することができる。また、各論理モジュール
１２の出力は、局所導体２６を介してそのＬＡＢ内の他
の論理モジュールにも印加することができる（図２を参
照のこと、これは直ぐ上記した出願の図２と再び実質的
に同一である）。縦方向広域導体２２は、横方向広域導
体２０に接続できる。
【００１１】直ぐ前の段落で述べた導体および接続は、
デバイス１０の一般的な相互接続回路から成る。この一
般的な相互接続回路は、デバイス１０がほとんどどのよ
うな所望の複雑さの多数の論理機能をも実行するために
プログラムされることができるように、どの論理モジュ
ール出力をもどの論理モジュールへ接続することを可能
にする。
【００１２】上記デバイス１０に使用するのにかつまた
本発明を実施するのに適した典型的な論理モジュール１
２が、図３に示される。（図３は、上記した米国出願第
０７／８８０，９４２号内の図８に実質的に同一であ
る。）直ぐ上記した出願において記載されるように、ユ
ニバーサル論理ブロック４０は出力リード線４６上に、
入力信号Ａ−Ｄの幾つかの可能な論理機能の一つ（好適
にはどんな可能な論理機能でも）である出力信号を生成
するようプログラム可能である。加算、減算、および／
または計数の実行を容易にするために、ユニバーサル論
理ブロック４０は入力Ａ−Ｄの内の幾つかと入力Ｑおよ
び／または高速キャリー（ＦＡＳＴ ＣＡＲＲＹ）の幾
つかの可能な論理機能の一つを生成するようプログラム
することもまた可能である。ユニバーサル論理ブロック
４０は、幾つかの方法、例えば、ルックアップテーブル
または積項基準のマクロセルのようなどの方法でも実行
されることができる。論理ブロック４０の幾つかの可能
な実施の詳細は、直ぐ上記の出願に与えられている。
【００１３】出力リード線４６は、論理要素４８をカス
ケード接続するための一方の入力である。例えば、論理
要素４８は２入力ＡＮＤゲートとし得る。論理要素４８
への他方の入力は、別の、好適には隣接した論理モジュ
ール１２からのカスケード接続出力７２（代表的なカス
ケード接続７２ａ（ＬＡＢ内の隣接論理モジュール間）
および７２ｂ（隣接ＬＡＢ内の論理モジュール間）を示
す図２を見よ）である。この他方の入力が活性であると
するならば、論理要素４８はそれをリード線４６上の信
号と論理的に結合し、リード線７６を介して結果として
の出力信号をフリップフロップ４２のＤ入力へ印加す
る。フリップフロップ４２のＱ出力信号は、スイッチ１
３０への一方の入力である。リード線７６上の信号は、
スイッチ１３０への他方の入力である。
【００１４】スイッチ１３０は、その２つの入力の所望
の一方をその出力に接続するために従来のプログラマブ
ル機能制御要素（”ＦＣＥ”）１３１により制御され
る。例えば、図５はＡＮＤゲート１３０ａおよび１３０
ｂとＯＲゲート１３０ｃを備える一実施例を示す。ＦＣ
Ｅ１３１の出力はＡＮＤゲート１３０ｂの一方の入力に
印加去れ、かつ反転された形でＡＮＤゲート１３０ａの
一方の入力にもまた印加される。従って、入力Ｕまたは
入力ＲのいずれかがＦＣＥ１３１の状態に依存してＯＲ
ゲート１３０ｃの出力に現れる。このようにして、カス
ケード接続論理要素４８の出力信号は、フリップフロッ
プ４２により記憶されるかまたはそのフリップフロップ
により記憶されないかのいずれかとしてスイッチ１３０
により通過させられる。
【００１５】直ぐ先の上記出願に記載されるように、Ｆ
ＣＥ１３１は幾つかの異なる方法、例えば、ＳＲＡＭ，
ＤＲＡＭ，先入れ先出し（”ＦＩＦＯ”）メモリ，ＥＰ
ＲＯＭ，ＥＥＰＲＯＭ，機能制御レジスタ（ウォールス
トロムの米国特許第３，４７３，１６０号におけるよう
に），強誘電性メモリセル，ヒューズ（例えば、レーザ
ヒューズ），アンチヒューズ、またはその種の他のもの
のどれによっても実行することができる。
【００１６】スイッチ１３０の出力は、図示されたイン
バータにより反転され、それによって論理モジュールの
出力信号となる。リード線７６上の信号もまた、別の、
好適には隣接の論理モジュール１２のカスケード接続入
力７２に（出力リード線７２を介して）印加される。従
って、どんな論理モジュール１２でもかなり複雑な論理
機能を生成するためにカスケード接続リード線７２を介
して直列に接続することができる。一般的な相互接続回
路２０，２２，２４，２６，等は使用されず、カスケー
ド接続入力は論理モジュールへの普通の汎用入力を介し
ては論理モジュールに到達しない。どちらかと言えばカ
スケード接続入力は、一般的な相互接続回路に接続でき
なくて、それを受信する側の論理モジュールの出力を直
接変更するのに使用される好適には特別な専用入力であ
る。この発明のカスケード接続回路は一般的な相互接続
回路よりもより高速に作られるので、これは共に他の用
途のための一般的な相互接続資源を保存し、所定の論理
機能の実行速度を速める。この回路は一機能に対して最
適化（例えば、バッファリングの点で）できるので、カ
スケード接続回路のより速い実行が可能であるが、一般
的な相互接続回路は種々の負荷条件のもとで実行するこ
とができなければならない。このこと及び他の理由のた
めに、この発明のカスケード回路は大きなファンイン機
能のような所定の論理機能を非常に有効に実行すること
ができる。例えば、この発明のカスケード接続を用い
て、多数の８入力機能をたった２個の論理モジュール１
２で実行することができる。
【００１７】図１−３に示される他の回路（例えば、要
素３０，３２，３４，３６，５０−５２，５４，５６−
５８，６０，７０，１１０，１１２，１１４，１２０，
１２２，１２４，および１２６）は本発明の部分ではな
く、従ってここで詳細に述べる必要はない。これら他の
要素は、米国特許出願第０７／８８０，９４２号に記載
されている。
【００１８】図４は、この発明の幾らかより簡単なもっ
と明確な実施例を示す。なおまた、図４は米国特許出願
第０７／８８０，９４２号における図３に似ている。図
４に示すように、カスケード接続入力リード線７２は要
素７４ａ−ｃによってゲート制御される。要素７４ｂ
は、図示された論理モジュール１２へのカスケード接続
入力が所望されるかどうかを示すようにプログラムされ
たＦＣＥ（上記ＦＣＥ１３１と同様に）である。そうで
ある場合、ＦＣＥ７４ｂはトランジスタ７４ａをイネー
ブルにすると共にトランジスタ７４ｃをディスエーブル
にするようにプログラムされる。このことがカスケード
接続入力信号を論理要素４８（この場合は２入力ＡＮＤ
ゲートである）に印加する。ＡＮＤゲート４８への他方
の入力は、ユニバーサル論理ブロック４０の出力４６で
ある。ＡＮＤゲート４８は、その２つの入力のＡＮＤ論
理をリード線７６に印加する。これは、カスケード接続
によって相互接続される論理モジュールの連鎖での次の
論理モジュール１２への出力リード線７２上のカスケー
ド接続出力信号となる。また、リード線７６上の信号は
フリップフロップ４２にも印加され、これにより一般的
な相互接続ネットワークへ印加され得る図示された論理
モジュールの出力になる。
【００１９】カスケード接続入力７２を使用することを
所望しない場合、その時にはＦＣＥ７４ｂはトランジス
タ７４ａをディスエーブルすると共にトランジスタ７４
ｃをイネーブルにするようにプログラムされる。これは
ＶＣＣ（論理１）をＡＮＤゲート４８の第２入力端子へ
印加し、これにより論理ブロック４０の出力をフリップ
フロップ４２へ通すためのそのゲートは不変にさせられ
る。
【００２０】どのような所望のパターンにおいても上記
したようにカスケード接続によって論理モジュールを互
いに接続できるけれども、好適な実施例においては各Ｌ
ＡＢ１４内の隣接する論理モジュール１２が図１に見ら
れるようにＬＡＢの下位から上位まで互いに接続され
る。図２におけるリード線７２ａは、代表的なＬＡＢ内
の隣接する論理モジュールのこの種のカスケード接続を
表わす。この場合、各ＬＡＢ内の最上位の論理モジュー
ルからのカスケード接続出力は、図１に見られるように
最初のＬＡＢの右手のＬＡＢ内の最下位の論理モジュー
ルへのカスケード接続入力として接続される。図２にお
けるリード線７２ｂは、隣接するＬＡＢ間のこの種のカ
スケード接続を表わす。
【００２１】前述したことはこの発明の原理を単に例示
しただけであり、この発明の範囲と精神にもとることな
く当業者によって種々の変更が為され得ることは理解さ
れるであろう。例えば、論理要素４８の種類は所望なら
ば変更することができ、カスケード接続連鎖内の論理モ
ジュール１２の数は所望ならば変更することができ、そ
してカスケード接続によって各論理要素４８へ接続され
る論理モジュールの数もまた所望ならば変更することが
できる。
【図面の簡単な説明】
【図１】本発明を備えることができるプログラマブル論
理アレイ集積回路の一例を示す簡略化されたブロック図
である。
【図２】本発明の一実施例を示す図１の回路の代表的な
部分の実施例のより詳細なブロック図である。
【図３】図２の代表的な部分の一実施例の更に詳細なブ
ロック回路図である。
【図４】図３に示されるものの、より簡単なかつ幾分よ
り明確な実施例のブロック回路図である。
【図５】図３に示す回路の一部分の一実施例ブロック回
路図である。
【符号の説明】
１０ プログラマブル論理アレイ集積回路 １２ プログラマブル論理モジュール １４ 論理アレイブロック（ＬＡＢ） ２０ 横方向広域導体 ２２ 縦方向広域導体 ２４ 局所導体 ２６ 局所導体 ４０ ユニバーサル論理ブロック ４２ フリップフロップ ４６ 出力リード線 ４８ 論理要素 ７２ カスケード接続出力 ７６ リード線 １３０ スイッチ １３１ 機能制御要素（ＦＣＥ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−79125（ＪＰ，Ａ) 特開 昭61−216520（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/177 H03K 19/173 101

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 二次元アレイの形で集積回路上に配置さ
    れる実質的に２個以上の複数のプログラマブル論理モジ
    ュールであって、前記論理モジュールの各々は複数の入
    力信号リード線と前記入力信号リード線上に入力信号の
    実質的にどのような論理機能にもなる出力信号を出力信
    号リード線上に生成するための少なくとも１本の前記出
    力信号リード線とを有する、前記複数のプログラマブル
    論理モジュールと、 前記二次元アレイの第１の次元に沿って延在する第１の
    複数の導体と、 前記二次元アレイの第２の次元に沿って延在する第２の
    複数の導体と、 実質的にどの前記論理モジュールの出力信号リード線で
    も、実質的にどの前記論理モジュールの入力信号リード
    線に対しても接続できるように、前記出力信号リード線
    と、前記第１および第２の導体と、および前記入力信号
    リード線との間のプログラマブル接続を行う複数のスイ
    ッチであって、前記出力信号リード線の各々は前記スイ
    ッチにより前記導体の少なくとも一つに接続可能であ
    り、前記第１の導体の各々は前記スイッチにより多数の
    前記第２の導体に接続可能であり、および前記入力信号
    リード線の各々は前記スイッチにより多数の前記導体に
    接続可能である、前記複数のスイッチと、 複数の補助導体であって、その各々は前記論理モジュー
    ルの実質的大多数が連結された補助導体を有するように
    前記論理モジュールのそれぞれ一つに連結されており、
    前記補助導体の各々は連結された論理モジュールの出力
    信号リード線を別の受信側の論理モジュールに接続し、
    この受信側の論理モジュールは実質的に大多数の場合そ
    の出力信号リード線を更に別の受信側の論理モジュール
    に接続する連結された補助導体を有し、前記補助導体の
    各々は前記第１および第２の導体または前記入力信号リ
    ード線を使用することなくその連結された論理モジュー
    ルと受信側の論理モジュールとの間を接続する、前記複
    数の補助導体と、および各受信側の論理モジュールに連
    結されると共に、前記補助導体上の信号に従って前記受
    信側の論理モジュールの出力信号リード線上の出力信号
    を選択的に論理的変更を行うために補助導体を介して前
    記受信側の論理モジュールによって受信される信号に応
    答する手段と、から構成されるプログラマブル論理アレ
    イ集積回路。
  2. 【請求項２】 前記受信側の論理モジュールの出力信号
    を変更するために、各受信側の論理モジュールに連結さ
    れる前記手段によって、各論理モジュールの出力信号が
    使用されるのを選択的に阻止するゲート手段から更に構
    成される請求項１記載の回路。
  3. 【請求項３】 前記ゲート手段を制御するプログラマブ
    ル機能制御要素から更に構成される請求項２記載の回
    路。
  4. 【請求項４】 各受信側の論理モジュールに連結された
    前記手段は、前記補助導体を介して前記受信側の論理モ
    ジュールにより受信される信号と前記受信側の論理モジ
    ュールの出力信号とを論理的に結合する論理ゲートから
    構成される請求項１記載の回路。
  5. 【請求項５】 前記論理ゲートは、ＡＮＤゲートから構
    成される請求項４記載の回路。
  6. 【請求項６】 各受信側の論理モジュールは前記受信側
    の論理モジュールの前記入力信号の実質的にどの論理機
    能にもなる中間の出力信号を生成し、前記受信側の論理
    モジュールに連結された前記手段は、 前記第２の論理モジュールの前記出力信号を生成するた
    めに、前記中間の出力信号と、前記補助導体を介して前
    記受信側の論理モジュールによって受信される信号とを
    論理的に結合する手段、から構成される請求項１記載の
    回路。
  7. 【請求項７】 論理的に結合する前記手段は、論理ゲー
    トから構成される請求項６記載の回路。
  8. 【請求項８】 前記論理ゲートは、ＡＮＤゲートから構
    成される請求項７記載の回路。
  9. 【請求項９】 前記受信側の論理モジュールの各々は、
    前記受信側の論理モジュールの出力信号を記憶するフリ
    ップフロップ手段とから更に構成され、各受信側の論理
    モジュールに連結された前記手段の出力信号は、入力信
    号として前記受信側の論理モジュールのフリップフロッ
    プ手段に印加される、請求項１記載の回路。
  10. 【請求項１０】 前記第２の論理モジュールに連結され
    た前記手段の出力が、前記第２の論理モジュールのフリ
    ップフロップ手段をバイパスすることを選択的に許容す
    る手段から更に構成される請求項９記載の回路。
JP10703393A 1992-05-08 1993-05-07 論理モジュール間にカスケード接続を有するプログラマブル論理アレイ集積回路 Expired - Lifetime JP3228818B2 (ja)

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