JP3518936B2 - プログラム可能な機能装置 - Google Patents
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- Computing Systems (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明はプログラム可能な
機能装置に関し、特に、プログラム可能な機能装置に用
いられるスイッチ手段に関する。
機能装置に関し、特に、プログラム可能な機能装置に用
いられるスイッチ手段に関する。
【０００２】
【従来の技術】ユーザーが手元で論理機能を書込むこと
ができるＬＳＩとして、ＰＬＤ（Programmable Logic D
evice）が知られている。ＰＬＤには、ＡＮＤ平面とＯ
Ｒ平面とを基本構造とする小規模なＰＬＡ（Programmab
le Logic Array）から、大規模なＦＰＧＡ（Field Prog
rammable Gate Array）にいたるまで、多くの種類があ
る。
ができるＬＳＩとして、ＰＬＤ（Programmable Logic D
evice）が知られている。ＰＬＤには、ＡＮＤ平面とＯ
Ｒ平面とを基本構造とする小規模なＰＬＡ（Programmab
le Logic Array）から、大規模なＦＰＧＡ（Field Prog
rammable Gate Array）にいたるまで、多くの種類があ
る。
【０００３】これらは、いずれも、あらかじめチップ上
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続するよう
構成したものである。したがって、ユーザーが、これら
多くのスイッチを所定のパタンにしたがって継断するこ
とにより、所望の論理機能を実現することができる。
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続するよう
構成したものである。したがって、ユーザーが、これら
多くのスイッチを所定のパタンにしたがって継断するこ
とにより、所望の論理機能を実現することができる。
【０００４】このように、ＰＬＤを用いることにより、
短納期で、所望の論理機能を有するＬＳＩを実現するこ
とができる。
短納期で、所望の論理機能を有するＬＳＩを実現するこ
とができる。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来のＰＬＤには、次のような問題点があった。従来の
ＰＬＤにおいては、プログラム可能なスイッチとして、
図８Ａに示すヒューズ２が用いられていた。配線４と配
線６とを切り離すには、ヒューズ２を焼切ればよい。し
かしながら、いったん焼切ったヒューズ２は、再びつな
ぐことができないため、論理機能の書き換えができな
い。
従来のＰＬＤには、次のような問題点があった。従来の
ＰＬＤにおいては、プログラム可能なスイッチとして、
図８Ａに示すヒューズ２が用いられていた。配線４と配
線６とを切り離すには、ヒューズ２を焼切ればよい。し
かしながら、いったん焼切ったヒューズ２は、再びつな
ぐことができないため、論理機能の書き換えができな
い。
【０００６】この問題を解決するために、スイッチとし
て、ヒューズ２の替りに図８Ｂに示すＥＥＰＲＯＭ（Er
ectrically Erasable and Programmable Read Only Mem
ory）８を用いることもできる。しかし、ＥＥＰＲＯＭ
８を用いることにより論理機能の書き換えは可能となる
ものの、書き換えに要する時間が長い。したがって、リ
アルタイムでの書き換えが必要な場合には、適用するこ
とができない。
て、ヒューズ２の替りに図８Ｂに示すＥＥＰＲＯＭ（Er
ectrically Erasable and Programmable Read Only Mem
ory）８を用いることもできる。しかし、ＥＥＰＲＯＭ
８を用いることにより論理機能の書き換えは可能となる
ものの、書き換えに要する時間が長い。したがって、リ
アルタイムでの書き換えが必要な場合には、適用するこ
とができない。
【０００７】ＥＥＰＲＯＭ８を用いつつ、リアルタイム
での書き換えを疑似的に実現するため、２タイルを排他
的に使う方法が提案されている。この方法は、論理回路
等の一定規模の集合であるタイルを、通常の２倍の個数
用意し、１タイルが使用されている間に、他の１タイル
の書き換えを行なうという方法である。この方法によれ
ば、論理機能の書き換え時に、処理が長時間中断するの
を防止することができるものの、チップ面積が大きくな
るという問題がある。
での書き換えを疑似的に実現するため、２タイルを排他
的に使う方法が提案されている。この方法は、論理回路
等の一定規模の集合であるタイルを、通常の２倍の個数
用意し、１タイルが使用されている間に、他の１タイル
の書き換えを行なうという方法である。この方法によれ
ば、論理機能の書き換え時に、処理が長時間中断するの
を防止することができるものの、チップ面積が大きくな
るという問題がある。
【０００８】一方、論理機能の書き換えをリアルタイム
で行なわせるために、スイッチとして、図８Ｃに示すＳ
ＲＡＭ（Static Random Access Memory）１０を用いる
こともできる。しかし、ＳＲＡＭ１０を用いることによ
り、リアルタイムでの書き換えが可能となるものの、Ｓ
ＲＡＭ１０は揮発性のメモリであるため、書換えた内容
を保持しておくために、不揮発性メモリが別途必要とな
るという問題が生ずる。
で行なわせるために、スイッチとして、図８Ｃに示すＳ
ＲＡＭ（Static Random Access Memory）１０を用いる
こともできる。しかし、ＳＲＡＭ１０を用いることによ
り、リアルタイムでの書き換えが可能となるものの、Ｓ
ＲＡＭ１０は揮発性のメモリであるため、書換えた内容
を保持しておくために、不揮発性メモリが別途必要とな
るという問題が生ずる。
【０００９】この発明は、このような従来のＰＬＤ等プ
ログラム可能な機能装置の問題点を解決し、リアルタイ
ムで機能の書き換えを行なうことができ、かつ、書換え
たデータが消えないコンパクトな、プログラム可能な機
能装置を提供することを目的とする。
ログラム可能な機能装置の問題点を解決し、リアルタイ
ムで機能の書き換えを行なうことができ、かつ、書換え
たデータが消えないコンパクトな、プログラム可能な機
能装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１のプログラム可
能な機能装置は、あらかじめ用意された複数の回路要素
相互を、プログラム可能なスイッチ手段を用いて継断す
ることにより、論理回路部において所望の機能を取得す
るプログラム可能な機能装置において、スイッチ手段と
して、強誘電体を有する記憶素子を用いた論理回路部
と、所望の機能にしたがって処理されるべき被処理デー
タを入力するための被処理データ入力端と、スイッチ手
段の継断データ、およびスイッチ手段の継断データに基
づいてスイッチ手段の継断状態を更新する継断更新タイ
ミングの入力を受ける書き換えコントローラとを備え、
論理回路部は、書き換えコントローラが入力された継断
データを記憶する間、書き換えコントローラによる処理
と独立して、被処理データに対して処理を行い、書き換
えコントローラは、継断更新タイミングが入力される
と、スイッチ手段の継断状態を、書き換えコントローラ
が記憶した継断データにしたがって更新すること、を特
徴とする。
能な機能装置は、あらかじめ用意された複数の回路要素
相互を、プログラム可能なスイッチ手段を用いて継断す
ることにより、論理回路部において所望の機能を取得す
るプログラム可能な機能装置において、スイッチ手段と
して、強誘電体を有する記憶素子を用いた論理回路部
と、所望の機能にしたがって処理されるべき被処理デー
タを入力するための被処理データ入力端と、スイッチ手
段の継断データ、およびスイッチ手段の継断データに基
づいてスイッチ手段の継断状態を更新する継断更新タイ
ミングの入力を受ける書き換えコントローラとを備え、
論理回路部は、書き換えコントローラが入力された継断
データを記憶する間、書き換えコントローラによる処理
と独立して、被処理データに対して処理を行い、書き換
えコントローラは、継断更新タイミングが入力される
と、スイッチ手段の継断状態を、書き換えコントローラ
が記憶した継断データにしたがって更新すること、を特
徴とする。
【００１１】請求項２のプログラム可能な機能装置は、
あらかじめ用意された複数の回路要素相互を、プログラ
ム可能なスイッチ手段を用いて継断することにより、論
理回路部において所望の機能を取得するプログラム可能
な機能装置において、スイッチ手段として、強誘電体を
有する記憶素子を用いた論理回路部と、所望の機能にし
たがって処理されるべき被処理データを入力するための
被処理データ入力端と、スイッチ手段の継断データの入
力を受ける書き換えコントローラとを備え、論理回路部
は、書き換えコントローラが入力された継断データを記
憶する間、書き換えコントローラによる処理と独立し
て、被処理データに対して処理を行い、書き換えコント
ローラは、スイッチ手段の継断データに基づいてスイッ
チ手段の継断状態を更新する継断更新タイミングを自己
生成し、スイッチ手段の継断状態を、書き換えコントロ
ーラが記憶した継断データにしたがって更新すること、
を特徴とする。この発明のプログラム可能な機能装置
は、前記所望の機能にしたがって処理されるべき被処理
データを入力するための被処理データ入力端を設けると
ともに、スイッチ手段の継断データを入力するための継
断データ専用入力端を備えたこと、を特徴とする。
あらかじめ用意された複数の回路要素相互を、プログラ
ム可能なスイッチ手段を用いて継断することにより、論
理回路部において所望の機能を取得するプログラム可能
な機能装置において、スイッチ手段として、強誘電体を
有する記憶素子を用いた論理回路部と、所望の機能にし
たがって処理されるべき被処理データを入力するための
被処理データ入力端と、スイッチ手段の継断データの入
力を受ける書き換えコントローラとを備え、論理回路部
は、書き換えコントローラが入力された継断データを記
憶する間、書き換えコントローラによる処理と独立し
て、被処理データに対して処理を行い、書き換えコント
ローラは、スイッチ手段の継断データに基づいてスイッ
チ手段の継断状態を更新する継断更新タイミングを自己
生成し、スイッチ手段の継断状態を、書き換えコントロ
ーラが記憶した継断データにしたがって更新すること、
を特徴とする。この発明のプログラム可能な機能装置
は、前記所望の機能にしたがって処理されるべき被処理
データを入力するための被処理データ入力端を設けると
ともに、スイッチ手段の継断データを入力するための継
断データ専用入力端を備えたこと、を特徴とする。
【００１２】この発明のプログラム可能な機能装置は、
前記所望の機能にしたがって処理されるべき被処理デー
タを入力するための被処理データ入力端を設けるととも
に、スイッチ手段の継断データを、被処理データ入力端
を介して入力するよう構成したこと、を特徴とする。
前記所望の機能にしたがって処理されるべき被処理デー
タを入力するための被処理データ入力端を設けるととも
に、スイッチ手段の継断データを、被処理データ入力端
を介して入力するよう構成したこと、を特徴とする。
【００１３】この発明のプログラム可能な機能装置は、
スイッチ手段の継断データに基づいてスイッチ手段の継
断状態を更新する継断更新タイミングを入力するための
継断更新タイミング専用入力端を備えたこと、を特徴と
する。
スイッチ手段の継断データに基づいてスイッチ手段の継
断状態を更新する継断更新タイミングを入力するための
継断更新タイミング専用入力端を備えたこと、を特徴と
する。
【００１４】この発明のプログラム可能な機能装置は、
スイッチ手段の継断データに基づいてスイッチ手段の継
断状態を更新する継断更新タイミングを、自己生成する
よう構成したこと、を特徴とする。
スイッチ手段の継断データに基づいてスイッチ手段の継
断状態を更新する継断更新タイミングを、自己生成する
よう構成したこと、を特徴とする。
【００１５】この発明のプログラム可能な機能装置は、
強誘電体を有する記憶素子として、強誘電体コンデンサ
を有する強誘電体記憶素子を用いたこと、を特徴とす
る。
強誘電体を有する記憶素子として、強誘電体コンデンサ
を有する強誘電体記憶素子を用いたこと、を特徴とす
る。
【００１６】この発明のプログラム可能な機能装置は、
強誘電体を有する記憶素子として、強誘電体トランジス
タを用いたこと、を特徴とする。
強誘電体を有する記憶素子として、強誘電体トランジス
タを用いたこと、を特徴とする。
【００１７】
【発明の効果】この発明のプログラム可能な機能装置
は、スイッチ手段として、強誘電体を有する記憶素子を
用いたことを特徴とする。
は、スイッチ手段として、強誘電体を有する記憶素子を
用いたことを特徴とする。
【００１８】したがって、ヒューズの場合と異なり書き
換えが可能である。また、書き換えの際、強誘電体を分
極させるだけでよいため、書き換えに要する時間が短く
て済む。また、このため、ＥＥＰＲＯＭの場合のように
２タイルを排他的に使う必要がない。さらに、強誘電体
の分極状態は、電源を落としても保持される。このた
め、ＳＲＡＭの場合と異なり、別途不揮発性メモリを設
ける必要がない。
換えが可能である。また、書き換えの際、強誘電体を分
極させるだけでよいため、書き換えに要する時間が短く
て済む。また、このため、ＥＥＰＲＯＭの場合のように
２タイルを排他的に使う必要がない。さらに、強誘電体
の分極状態は、電源を落としても保持される。このた
め、ＳＲＡＭの場合と異なり、別途不揮発性メモリを設
ける必要がない。
【００１９】すなわち、リアルタイムで機能の書き換え
を行なうことができ、かつ、書換えたデータが消えない
コンパクトな、プログラム可能な機能装置を実現するこ
とができる。
を行なうことができ、かつ、書換えたデータが消えない
コンパクトな、プログラム可能な機能装置を実現するこ
とができる。
【００２０】この発明のプログラム可能な機能装置は、
継断データ専用入力端を備えたことを特徴とする。
継断データ専用入力端を備えたことを特徴とする。
【００２１】したがって、被処理データの処理と並行し
て、継断データの入力を行なうことができる。このた
め、継断データの入力作業の際、被処理データの処理が
中断されることはない。すなわち、リアルタイムで機能
の書き換えを行なう際、被処理データの処理効率の低下
を、より低減することができる。
て、継断データの入力を行なうことができる。このた
め、継断データの入力作業の際、被処理データの処理が
中断されることはない。すなわち、リアルタイムで機能
の書き換えを行なう際、被処理データの処理効率の低下
を、より低減することができる。
【００２２】この発明のプログラム可能な機能装置は、
継断データを被処理データ入力端を介して入力するよう
構成したことを特徴とする。
継断データを被処理データ入力端を介して入力するよう
構成したことを特徴とする。
【００２３】したがって、継断データを入力するための
入力端を別途設ける必要がない。すなわち、さらに、コ
ンパクトな、プログラム可能な機能装置を実現すること
ができる。
入力端を別途設ける必要がない。すなわち、さらに、コ
ンパクトな、プログラム可能な機能装置を実現すること
ができる。
【００２４】この発明のプログラム可能な機能装置は、
継断更新タイミング専用入力端を備えたことを特徴とす
る。
継断更新タイミング専用入力端を備えたことを特徴とす
る。
【００２５】したがって、任意のタイミングでスイッチ
手段の継断状態を更新することができる。このため、被
処理データの処理内容に対応した最適なタイミングで、
機能の書き換えを行なうことができる。すなわち、リア
ルタイムで機能の書き換えを行なう際、被処理データの
処理効率の低下を、より低減することができる。
手段の継断状態を更新することができる。このため、被
処理データの処理内容に対応した最適なタイミングで、
機能の書き換えを行なうことができる。すなわち、リア
ルタイムで機能の書き換えを行なう際、被処理データの
処理効率の低下を、より低減することができる。
【００２６】この発明のプログラム可能な機能装置は、
継断更新タイミングを自己生成するよう構成したことを
特徴とする。
継断更新タイミングを自己生成するよう構成したことを
特徴とする。
【００２７】したがって、継断更新タイミングを入力す
るための入力端を別途設ける必要がない。すなわち、さ
らに、コンパクトな、プログラム可能な機能装置を実現
することができる。
るための入力端を別途設ける必要がない。すなわち、さ
らに、コンパクトな、プログラム可能な機能装置を実現
することができる。
【００２８】
【発明の実施の形態】図２に、この発明の一実施形態に
よるプログラム可能な機能装置であるＰＬＡ１２（図４
参照）を構成するロジックアレー２０の回路構成を、模
式的に示す。ＰＬＡ１２は、比較的単純な構成のＰＬＤ
であり、ＡＮＤ平面部２２とＯＲ平面部２４とを備えて
いる。なお図２は、説明のために、ロジックアレー２０
の回路構成の一部を抜き出して示した図であり、実際の
ロジックアレー２０は、より複雑な構成を持っている。
よるプログラム可能な機能装置であるＰＬＡ１２（図４
参照）を構成するロジックアレー２０の回路構成を、模
式的に示す。ＰＬＡ１２は、比較的単純な構成のＰＬＤ
であり、ＡＮＤ平面部２２とＯＲ平面部２４とを備えて
いる。なお図２は、説明のために、ロジックアレー２０
の回路構成の一部を抜き出して示した図であり、実際の
ロジックアレー２０は、より複雑な構成を持っている。
【００２９】図２の例では、ＡＮＤ平面部２２は、回路
要素である４本のデータ入力ラインＬ１１、Ｌ１２、Ｌ
１３、Ｌ１４、４本のＡＮＤ入力ラインＬ２１、Ｌ２
２、Ｌ２３、Ｌ２４、および、４個のＡＮＤゲートＡＮ
Ｄ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４を備えている。
要素である４本のデータ入力ラインＬ１１、Ｌ１２、Ｌ
１３、Ｌ１４、４本のＡＮＤ入力ラインＬ２１、Ｌ２
２、Ｌ２３、Ｌ２４、および、４個のＡＮＤゲートＡＮ
Ｄ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４を備えている。
【００３０】ＡＮＤ平面部２２の、データ入力ラインＬ
１１〜Ｌ１４とＡＮＤ入力ラインＬ２１〜Ｌ２４との１
６個の交点には、スイッチ手段であるスイッチＳＷ１１
〜ＳＷ４４が設けられている。
１１〜Ｌ１４とＡＮＤ入力ラインＬ２１〜Ｌ２４との１
６個の交点には、スイッチ手段であるスイッチＳＷ１１
〜ＳＷ４４が設けられている。
【００３１】ＯＲ平面部２４は、回路要素である４本の
ＡＮＤ出力ラインＬ３１、Ｌ３２、Ｌ３３、Ｌ３４、３
本のＯＲ入力ラインＬ４１、Ｌ４２、Ｌ４３、３個のＯ
ＲゲートＯＲ１、ＯＲ２、ＯＲ３、および、３本のＯＲ
出力ラインＬ５１、Ｌ５２、Ｌ５３を備えている。
ＡＮＤ出力ラインＬ３１、Ｌ３２、Ｌ３３、Ｌ３４、３
本のＯＲ入力ラインＬ４１、Ｌ４２、Ｌ４３、３個のＯ
ＲゲートＯＲ１、ＯＲ２、ＯＲ３、および、３本のＯＲ
出力ラインＬ５１、Ｌ５２、Ｌ５３を備えている。
【００３２】ＡＮＤ平面部２２同様、ＯＲ平面部２４
の、ＡＮＤ出力ラインＬ３１〜Ｌ３４とＯＲ入力ライン
Ｌ４１〜Ｌ４３との１２個の交点には、スイッチ手段で
あるスイッチＳＷ５１〜ＳＷ８３が設けられている。
の、ＡＮＤ出力ラインＬ３１〜Ｌ３４とＯＲ入力ライン
Ｌ４１〜Ｌ４３との１２個の交点には、スイッチ手段で
あるスイッチＳＷ５１〜ＳＷ８３が設けられている。
【００３３】なお、図２においては説明の便宜上、４個
のＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ
４と、３個のＯＲゲートＯＲ１、ＯＲ２、ＯＲ３とを用
いるよう記載したが、実際の回路においては、これらの
ゲートに替え、７個のＮＡＮＤゲートを用いて、図２と
論理的に等価な回路を実現している。
のＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ
４と、３個のＯＲゲートＯＲ１、ＯＲ２、ＯＲ３とを用
いるよう記載したが、実際の回路においては、これらの
ゲートに替え、７個のＮＡＮＤゲートを用いて、図２と
論理的に等価な回路を実現している。
【００３４】図１に、スイッチＳＷ１１の拡大回路図を
示す。スイッチＳＷ１１は、強誘電体コンデンサを有す
る強誘電体記憶素子である強誘電体メモリ２６とＡＮＤ
ゲート２８とを備えている。
示す。スイッチＳＷ１１は、強誘電体コンデンサを有す
る強誘電体記憶素子である強誘電体メモリ２６とＡＮＤ
ゲート２８とを備えている。
【００３５】強誘電体メモリ２６は、４個のトランジス
タＴｒ１１〜Ｔｒ２２、２個の強誘電体コンデンサＣ１
１、Ｃ１２、センスアンプＡＭＰ、および、データラッ
チＤＬを備えた、一般的な構造のものであり、例えば、
文献「強誘電体薄膜メモリ（１９９５年６月３０日、株
式会社サイエンスフォーラム発行）」の第２９０頁から
第２９２頁に記載された強誘電体メモリと同様の構造で
ある。
タＴｒ１１〜Ｔｒ２２、２個の強誘電体コンデンサＣ１
１、Ｃ１２、センスアンプＡＭＰ、および、データラッ
チＤＬを備えた、一般的な構造のものであり、例えば、
文献「強誘電体薄膜メモリ（１９９５年６月３０日、株
式会社サイエンスフォーラム発行）」の第２９０頁から
第２９２頁に記載された強誘電体メモリと同様の構造で
ある。
【００３６】データ入力ラインＬ１１および強誘電体メ
モリ２６の出力端が、ＡＮＤゲート２８の入力端に接続
され、ＡＮＤゲート２８の出力端が、ＡＮＤ入力ライン
Ｌ２１に接続されている。
モリ２６の出力端が、ＡＮＤゲート２８の入力端に接続
され、ＡＮＤゲート２８の出力端が、ＡＮＤ入力ライン
Ｌ２１に接続されている。
【００３７】つぎに、図１に基づいて、スイッチＳＷ１
１の動作を説明する。スイッチＳＷ１１を構成する強誘
電体メモリ２６の動作は一般的なものであり、上述の文
献に詳しく記載されている。
１の動作を説明する。スイッチＳＷ１１を構成する強誘
電体メモリ２６の動作は一般的なものであり、上述の文
献に詳しく記載されている。
【００３８】まず、継断データの書込み（書き換え）動
作について説明する。スイッチＳＷ１１を閉状態とする
か、開状態とするかの継断データを、強誘電体メモリ２
６に書込む場合、書込みたい継断データのデータレベル
（例えば、スイッチＳＷ１１を閉状態にしたい場合
は、”Ｈ”）をビットラインＢＬ１１に与え、ビットラ
インＢＬ１２に、書込みたい継断データのデータレベル
の排他論理値（この場合は”Ｌ”）を与える。
作について説明する。スイッチＳＷ１１を閉状態とする
か、開状態とするかの継断データを、強誘電体メモリ２
６に書込む場合、書込みたい継断データのデータレベル
（例えば、スイッチＳＷ１１を閉状態にしたい場合
は、”Ｈ”）をビットラインＢＬ１１に与え、ビットラ
インＢＬ１２に、書込みたい継断データのデータレベル
の排他論理値（この場合は”Ｌ”）を与える。
【００３９】つぎに、プレートラインＰＬ１１を”Ｌ”
にセットするとともに、ワードラインＷＬ１１により、
トランジスタＴｒ２１、Ｔｒ２２をオンさせる。これに
より、強誘電体コンデンサＣ１１は、ビットラインＢＬ
１１側を”Ｈ”レベルとする方向で分極を起こす。
にセットするとともに、ワードラインＷＬ１１により、
トランジスタＴｒ２１、Ｔｒ２２をオンさせる。これに
より、強誘電体コンデンサＣ１１は、ビットラインＢＬ
１１側を”Ｈ”レベルとする方向で分極を起こす。
【００４０】つぎに、プレートラインＰＬ１１を”Ｈ”
に引き上げる。これにより、強誘電体コンデンサＣ１２
は、ビットラインＢＬ１２側を”Ｌ”レベルとする方向
で分極を起こす。その後、ワードラインＷＬ１１によ
り、トランジスタＴｒ２１、Ｔｒ２２をオフさせ、書込
みを終了する。
に引き上げる。これにより、強誘電体コンデンサＣ１２
は、ビットラインＢＬ１２側を”Ｌ”レベルとする方向
で分極を起こす。その後、ワードラインＷＬ１１によ
り、トランジスタＴｒ２１、Ｔｒ２２をオフさせ、書込
みを終了する。
【００４１】すなわち、一連の書込み動作により、強誘
電体コンデンサＣ１１、Ｃ１２を互いに逆方向に分極さ
せるよう構成している。
電体コンデンサＣ１１、Ｃ１２を互いに逆方向に分極さ
せるよう構成している。
【００４２】つぎに、通常のデータ処理時、つまり、被
処理データを処理する場合における、スイッチＳＷ１１
の動作を説明する。通常のデータ処理時においては、ビ
ットラインＢＬ１１、ＢＬ１２は、トランジスタＴｒ１
１、Ｔｒ１２のオン、オフ動作により、グランド電位で
プリチャージされ、その後ハイインピーダンス状態とな
っている。
処理データを処理する場合における、スイッチＳＷ１１
の動作を説明する。通常のデータ処理時においては、ビ
ットラインＢＬ１１、ＢＬ１２は、トランジスタＴｒ１
１、Ｔｒ１２のオン、オフ動作により、グランド電位で
プリチャージされ、その後ハイインピーダンス状態とな
っている。
【００４３】つぎに、プレートラインＰＬ１１を”Ｌ”
にした後、ワードラインＷＬ１１により、トランジスタ
Ｔｒ２１、Ｔｒ２２をオンさせ、続いて、プレートライ
ンＰＬ１１を”Ｈ”に引上げる。これにより、強誘電体
コンデンサＣ１１、Ｃ１２から電荷が放出される。
にした後、ワードラインＷＬ１１により、トランジスタ
Ｔｒ２１、Ｔｒ２２をオンさせ、続いて、プレートライ
ンＰＬ１１を”Ｈ”に引上げる。これにより、強誘電体
コンデンサＣ１１、Ｃ１２から電荷が放出される。
【００４４】ビットラインドライバも兼ねるセンスアン
プＡＭＰは、電荷の放出によりビットラインＢＬ１１、
ＢＬ１２に生じた電圧を、それぞれ、ロジックレベルま
で増幅するとともに、増幅された両電圧の差を出力す
る。この出力にしたがって、データラッチＤＬの内容が
決定され、保存される。
プＡＭＰは、電荷の放出によりビットラインＢＬ１１、
ＢＬ１２に生じた電圧を、それぞれ、ロジックレベルま
で増幅するとともに、増幅された両電圧の差を出力す
る。この出力にしたがって、データラッチＤＬの内容が
決定され、保存される。
【００４５】上述の例（強誘電体コンデンサＣ１１が、
ビットラインＢＬ１１側を”Ｈ”レベルとする方向で分
極している状態）では、強誘電体コンデンサＣ１１の方
が、電荷の放出量が多い。このため、ビットラインＢＬ
１１が”Ｈ”レベル、ビットラインＢＬ１２が”Ｌ”レ
ベルに増幅されている。したがって、センスアンプＡＭ
Ｐの出力にしたがって、データラッチＤＬの内容は”
Ｈ”となっている。
ビットラインＢＬ１１側を”Ｈ”レベルとする方向で分
極している状態）では、強誘電体コンデンサＣ１１の方
が、電荷の放出量が多い。このため、ビットラインＢＬ
１１が”Ｈ”レベル、ビットラインＢＬ１２が”Ｌ”レ
ベルに増幅されている。したがって、センスアンプＡＭ
Ｐの出力にしたがって、データラッチＤＬの内容は”
Ｈ”となっている。
【００４６】このため、ＡＮＤゲート２８は、オンの状
態になっている。したがって、データ入力ラインＬ１１
に入力された被処理データは、ＡＮＤゲート２８を介し
て、ＡＮＤ入力ラインＬ２１に、そのまま伝達される。
これが、スイッチＳＷ１１が閉状態である場合の動作で
ある。
態になっている。したがって、データ入力ラインＬ１１
に入力された被処理データは、ＡＮＤゲート２８を介し
て、ＡＮＤ入力ラインＬ２１に、そのまま伝達される。
これが、スイッチＳＷ１１が閉状態である場合の動作で
ある。
【００４７】一方、スイッチＳＷ１１が開状態である場
合、すなわち、強誘電体コンデンサＣ１１が、ビットラ
インＢＬ１１側を”Ｌ”レベルとする方向で分極してい
る状態においては、データラッチＤＬの内容は”Ｌ”と
なっている。
合、すなわち、強誘電体コンデンサＣ１１が、ビットラ
インＢＬ１１側を”Ｌ”レベルとする方向で分極してい
る状態においては、データラッチＤＬの内容は”Ｌ”と
なっている。
【００４８】このため、ＡＮＤゲート２８は、オフの状
態になっている。したがって、データ入力ラインＬ１１
に入力された被処理データは、ＡＮＤゲート２８でカッ
トされ、ＡＮＤ入力ラインＬ２１に伝達されない。この
ように、各スイッチＳＷ１１〜ＳＷ８３を、それぞれ、
閉状態または開状態とすることにより、ロジックアレー
２０に所望の機能を持たせることができる。
態になっている。したがって、データ入力ラインＬ１１
に入力された被処理データは、ＡＮＤゲート２８でカッ
トされ、ＡＮＤ入力ラインＬ２１に伝達されない。この
ように、各スイッチＳＷ１１〜ＳＷ８３を、それぞれ、
閉状態または開状態とすることにより、ロジックアレー
２０に所望の機能を持たせることができる。
【００４９】なお、上述の実施形態においては、強誘電
体コンデンサを有する強誘電体記憶素子として、４個の
トランジスタおよび２個の強誘電体コンデンサを持つ強
誘電体メモリ２６を例に説明したが、強誘電体コンデン
サを有する強誘電体記憶素子は、上述の例に限定される
ものではなく、２個のトランジスタおよび２個の強誘電
体コンデンサを持つ強誘電体メモリ等、種々の形態のも
のが考えられる。
体コンデンサを有する強誘電体記憶素子として、４個の
トランジスタおよび２個の強誘電体コンデンサを持つ強
誘電体メモリ２６を例に説明したが、強誘電体コンデン
サを有する強誘電体記憶素子は、上述の例に限定される
ものではなく、２個のトランジスタおよび２個の強誘電
体コンデンサを持つ強誘電体メモリ等、種々の形態のも
のが考えられる。
【００５０】つぎに、図３に、この発明の他の実施形態
によるＰＬＡ１２を構成するロジックアレー２０のスイ
ッチＳＷ１１の回路構成を示す。この実施形態において
は、スイッチＳＷ１１は、強誘電体トランジスタ３０を
備えている。
によるＰＬＡ１２を構成するロジックアレー２０のスイ
ッチＳＷ１１の回路構成を示す。この実施形態において
は、スイッチＳＷ１１は、強誘電体トランジスタ３０を
備えている。
【００５１】ゲート端子Ｇとデータ入力ラインＬ１１と
の間に、所定の電圧を印加すると、強誘電体層ＦＥは分
極するが、印加する電圧の向きにより、強誘電体層ＦＥ
の分極方向が異なる。強誘電体層ＦＥの分極方向が異な
ると、同一のゲート電圧に対するドレイン電流の値が異
なる。この性質を利用して、スイッチＳＷ１１の閉状態
と開状態とを作り出すよう構成している。
の間に、所定の電圧を印加すると、強誘電体層ＦＥは分
極するが、印加する電圧の向きにより、強誘電体層ＦＥ
の分極方向が異なる。強誘電体層ＦＥの分極方向が異な
ると、同一のゲート電圧に対するドレイン電流の値が異
なる。この性質を利用して、スイッチＳＷ１１の閉状態
と開状態とを作り出すよう構成している。
【００５２】ゲート端子Ｇとデータ入力ラインＬ１１と
の間に印加する電圧の向きと、強誘電体層ＦＥの分極方
向との関係は、他の要素の影響を受けるため必ずしも固
定されたものではないが、少なくとも同一条件下におい
ては、同一の関係をもたらす。
の間に印加する電圧の向きと、強誘電体層ＦＥの分極方
向との関係は、他の要素の影響を受けるため必ずしも固
定されたものではないが、少なくとも同一条件下におい
ては、同一の関係をもたらす。
【００５３】したがって、たとえば、データ入力ライン
Ｌ１１に対して、ゲート端子Ｇが正となる向きの電圧を
印加すると、所定のゲート電圧に対し、しきい値以上の
ドレイン電流が流れる方向に分極し、逆向きの電圧を印
加すると、所定のゲート電圧に対し、しきい値より小さ
い値のドレイン電流しか流れない方向に分極したとすれ
ば、前者がスイッチＳＷ１１の閉状態、後者がスイッチ
ＳＷ１１の開状態である。
Ｌ１１に対して、ゲート端子Ｇが正となる向きの電圧を
印加すると、所定のゲート電圧に対し、しきい値以上の
ドレイン電流が流れる方向に分極し、逆向きの電圧を印
加すると、所定のゲート電圧に対し、しきい値より小さ
い値のドレイン電流しか流れない方向に分極したとすれ
ば、前者がスイッチＳＷ１１の閉状態、後者がスイッチ
ＳＷ１１の開状態である。
【００５４】このように、ゲート端子Ｇとデータ入力ラ
インＬ１１との間に印加する電圧の向きを替えることに
より、スイッチＳＷ１１の継断データを、書き換えるこ
とができる。
インＬ１１との間に印加する電圧の向きを替えることに
より、スイッチＳＷ１１の継断データを、書き換えるこ
とができる。
【００５５】なお、上述の実施形態においては、ゲート
端子Ｇとデータ入力ラインＬ１１との間に印加する電圧
の向きを替えることにより、強誘電体層ＦＥの分極方向
を異ならせるよう構成したが、強誘電体層ＦＥのゲート
端子Ｇと反対側の端部に電極端子を接続してこれをメモ
リゲート端子ＭＧとし、ゲート端子Ｇとメモリゲート端
子ＭＧとの間に印加する電圧の向きを替えることによ
り、強誘電体層ＦＥの分極方向を異ならせるよう構成す
ることもできる。
端子Ｇとデータ入力ラインＬ１１との間に印加する電圧
の向きを替えることにより、強誘電体層ＦＥの分極方向
を異ならせるよう構成したが、強誘電体層ＦＥのゲート
端子Ｇと反対側の端部に電極端子を接続してこれをメモ
リゲート端子ＭＧとし、ゲート端子Ｇとメモリゲート端
子ＭＧとの間に印加する電圧の向きを替えることによ
り、強誘電体層ＦＥの分極方向を異ならせるよう構成す
ることもできる。
【００５６】つぎに、図４に、図２に示すロジックアレ
ー２０を備えたＰＬＡ１２のブロック図を示す。ＰＬＡ
１２は、ロジックアレー２０の他、被処理データ入力端
である入力コントローラ１４、出力コントローラ１６、
ならびに、継断データ専用入力端および継断更新タイミ
ング専用入力端である書き換えコントローラ１８を備え
ている。
ー２０を備えたＰＬＡ１２のブロック図を示す。ＰＬＡ
１２は、ロジックアレー２０の他、被処理データ入力端
である入力コントローラ１４、出力コントローラ１６、
ならびに、継断データ専用入力端および継断更新タイミ
ング専用入力端である書き換えコントローラ１８を備え
ている。
【００５７】入力コントローラ１４は、入力された被処
理データに対し、シリアル／パラレル変換等所定の処理
を施した後、ロジックアレー２０に送る。ロジックアレ
ー２０は、送り込まれた被処理データに対し、スイッチ
ＳＷ１１等の継断によりあらかじめ設定された論理回路
等により、論理演算等の処理を施す。出力コントローラ
１６は、論理演算等の処理を施された被処理データに対
し、シリアル／パラレル変換等所定の処理を施し、出力
する。
理データに対し、シリアル／パラレル変換等所定の処理
を施した後、ロジックアレー２０に送る。ロジックアレ
ー２０は、送り込まれた被処理データに対し、スイッチ
ＳＷ１１等の継断によりあらかじめ設定された論理回路
等により、論理演算等の処理を施す。出力コントローラ
１６は、論理演算等の処理を施された被処理データに対
し、シリアル／パラレル変換等所定の処理を施し、出力
する。
【００５８】書き換えコントローラ１８は、入力された
各スイッチＳＷ１１〜ＳＷ８３の継断データである書き
換えデータに対し、シリアル／パラレル変換等所定の処
理を施すとともに、入力された継断更新タイミングであ
る書き換えタイミングにしたがって、各スイッチＳＷ１
１〜ＳＷ８３の継断データの書き換えを行なう。
各スイッチＳＷ１１〜ＳＷ８３の継断データである書き
換えデータに対し、シリアル／パラレル変換等所定の処
理を施すとともに、入力された継断更新タイミングであ
る書き換えタイミングにしたがって、各スイッチＳＷ１
１〜ＳＷ８３の継断データの書き換えを行なう。
【００５９】つぎに、図４に示すＰＬＡ１２の書き換え
時の動作を説明する。書き換えデータが入力されると、
書き換えコントローラ１８は、これにシリアル／パラレ
ル変換を施したのち、データラッチ（図示せず）に記憶
する。この間、書き換えコントローラ１８による処理と
独立して、入力コントローラ１４、ロジックアレー２
０、出力コントローラ１６が、被処理データに対し、通
常の論理演算処理等を行なっている。
時の動作を説明する。書き換えデータが入力されると、
書き換えコントローラ１８は、これにシリアル／パラレ
ル変換を施したのち、データラッチ（図示せず）に記憶
する。この間、書き換えコントローラ１８による処理と
独立して、入力コントローラ１４、ロジックアレー２
０、出力コントローラ１６が、被処理データに対し、通
常の論理演算処理等を行なっている。
【００６０】つぎに、書き換えタイミングが入力される
と、書き換えコントローラ１８は、各スイッチＳＷ１１
〜ＳＷ８３の継断状態を、記憶した書き換えデータにし
たがって書き換える。これにより、任意のタイミングで
ロジックアレー２０の論理回路を変更することができ
る。
と、書き換えコントローラ１８は、各スイッチＳＷ１１
〜ＳＷ８３の継断状態を、記憶した書き換えデータにし
たがって書き換える。これにより、任意のタイミングで
ロジックアレー２０の論理回路を変更することができ
る。
【００６１】つぎに、図５に、他の実施形態であるＰＬ
Ａ３２のブロック図を示す。ＰＬＡ３２は、継断データ
専用入力端を備えていない点で、図４に示すＰＬＡ１２
と異なる。その他は、ＰＬＡ１２と同様である。
Ａ３２のブロック図を示す。ＰＬＡ３２は、継断データ
専用入力端を備えていない点で、図４に示すＰＬＡ１２
と異なる。その他は、ＰＬＡ１２と同様である。
【００６２】書き換えデータは、必要に応じ、被処理デ
ータの入力に替えて、入力コントローラ１４から入力さ
れる。書き換えコントローラ３８は、入力された書き換
えタイミングにより、入力コントローラ１４に入力され
たデータが書き換えデータであることを知り、このデー
タを取込むとともに、取込んだ書き換えデータに基づ
き、ロジックアレー２０の論理回路を変更する。このよ
うに構成すれば、特に継断データ専用入力端を備えるこ
となく、ロジックアレー２０の論理回路を変更すること
ができる。
ータの入力に替えて、入力コントローラ１４から入力さ
れる。書き換えコントローラ３８は、入力された書き換
えタイミングにより、入力コントローラ１４に入力され
たデータが書き換えデータであることを知り、このデー
タを取込むとともに、取込んだ書き換えデータに基づ
き、ロジックアレー２０の論理回路を変更する。このよ
うに構成すれば、特に継断データ専用入力端を備えるこ
となく、ロジックアレー２０の論理回路を変更すること
ができる。
【００６３】なお、図５に示す実施形態においては、書
き換えコントローラ３８に入力された書き換えタイミン
グにより、入力コントローラ１４に入力されたデータが
書き換えデータであることを知るよう構成したが、読み
込みタイミングを、別途入力するよう構成することもで
きる。
き換えコントローラ３８に入力された書き換えタイミン
グにより、入力コントローラ１４に入力されたデータが
書き換えデータであることを知るよう構成したが、読み
込みタイミングを、別途入力するよう構成することもで
きる。
【００６４】この場合には、書き換えコントローラ３８
に入力された読み込みタイミングにより、入力コントロ
ーラ１４に入力されたデータが書き換えデータであるこ
とを知り、このデータを取込み、データラッチに記憶す
る。その後、書き換えタイミングが入力されると、書き
換えコントローラ１８は、記憶した書き換えデータに基
づき、ロジックアレー２０の論理回路を変更する。
に入力された読み込みタイミングにより、入力コントロ
ーラ１４に入力されたデータが書き換えデータであるこ
とを知り、このデータを取込み、データラッチに記憶す
る。その後、書き換えタイミングが入力されると、書き
換えコントローラ１８は、記憶した書き換えデータに基
づき、ロジックアレー２０の論理回路を変更する。
【００６５】また、図５に示す実施例において、入力コ
ントローラ１４に入力されるデータの特定ビットを判別
用フラグとすることにより、入力されたデータが被処理
データか書き換えデータかを判別させるよう構成するこ
ともできる。
ントローラ１４に入力されるデータの特定ビットを判別
用フラグとすることにより、入力されたデータが被処理
データか書き換えデータかを判別させるよう構成するこ
ともできる。
【００６６】つぎに、図６に、さらに他の実施形態であ
るＰＬＡ４２のブロック図を示す。ＰＬＡ４２は、継断
更新タイミング専用入力端を備えていない点で、図４に
示すＰＬＡ１２と異なる。その他は、ＰＬＡ１２と同様
である。
るＰＬＡ４２のブロック図を示す。ＰＬＡ４２は、継断
更新タイミング専用入力端を備えていない点で、図４に
示すＰＬＡ１２と異なる。その他は、ＰＬＡ１２と同様
である。
【００６７】書き換えコントローラ４８は、書き換えデ
ータの入力を監視しており、書き換えデータの一連の入
力の終了を待って、取込んだ書き換えデータに基づき、
ロジックアレー２０の論理回路を変更する。すなわち、
書き換えタイミングを自己生成するよう構成している。
このように構成すれば、特に継断更新タイミング専用入
力端を備えることなく、ロジックアレー２０の論理回路
を変更することができる。
ータの入力を監視しており、書き換えデータの一連の入
力の終了を待って、取込んだ書き換えデータに基づき、
ロジックアレー２０の論理回路を変更する。すなわち、
書き換えタイミングを自己生成するよう構成している。
このように構成すれば、特に継断更新タイミング専用入
力端を備えることなく、ロジックアレー２０の論理回路
を変更することができる。
【００６８】つぎに、図７に、さらに他の実施形態であ
るＰＬＡ５２のブロック図を示す。ＰＬＡ５２は、継断
データ専用入力端および継断更新タイミング専用入力端
を備えていない点で、図４に示すＰＬＡ１２と異なる。
その他は、ＰＬＡ１２と同様である。
るＰＬＡ５２のブロック図を示す。ＰＬＡ５２は、継断
データ専用入力端および継断更新タイミング専用入力端
を備えていない点で、図４に示すＰＬＡ１２と異なる。
その他は、ＰＬＡ１２と同様である。
【００６９】書き換えデータは、必要に応じ、被処理デ
ータの入力に替えて、入力コントローラ１４から入力さ
れる。入力コントローラ１４に入力されるデータの特定
ビットが、判別用フラグに設定されている。書き換えコ
ントローラ５８は、入力コントローラ１４に入力される
データの特定ビットを監視することにより、入力された
データが被処理データか書き換えデータかを判別し、書
き換えデータであれば、このデータを取込む。
ータの入力に替えて、入力コントローラ１４から入力さ
れる。入力コントローラ１４に入力されるデータの特定
ビットが、判別用フラグに設定されている。書き換えコ
ントローラ５８は、入力コントローラ１４に入力される
データの特定ビットを監視することにより、入力された
データが被処理データか書き換えデータかを判別し、書
き換えデータであれば、このデータを取込む。
【００７０】一方、書き換えコントローラ５８は、書き
換えデータの一連の入力の終了を待って、取込んだ書き
換えデータに基づき、ロジックアレー２０の論理回路を
変更する。このように構成すれば、特に継断データ専用
入力端および継断更新タイミング専用入力端を備えるこ
となく、ロジックアレー２０の論理回路を変更すること
ができる。
換えデータの一連の入力の終了を待って、取込んだ書き
換えデータに基づき、ロジックアレー２０の論理回路を
変更する。このように構成すれば、特に継断データ専用
入力端および継断更新タイミング専用入力端を備えるこ
となく、ロジックアレー２０の論理回路を変更すること
ができる。
【００７１】なお、上述の各実施形態においては、強誘
電体を有する記憶素子として、強誘電体コンデンサを有
する強誘電体記憶素子および強誘電体トランジスタを例
に説明したが、強誘電体を有する記憶素子は、強誘電体
コンデンサを有する強誘電体記憶素子または強誘電体ト
ランジスタに限定されるものではない。
電体を有する記憶素子として、強誘電体コンデンサを有
する強誘電体記憶素子および強誘電体トランジスタを例
に説明したが、強誘電体を有する記憶素子は、強誘電体
コンデンサを有する強誘電体記憶素子または強誘電体ト
ランジスタに限定されるものではない。
【００７２】また、プログラム可能な機能装置の一例と
して、ＰＬＤの一種であるＰＬＡを例に説明したが、Ｐ
ＬＤの一種であるＦＰＧＡ等にも適用される。さらに、
この発明は、ＰＬＤに限定されるものではなく、プログ
ラム可能な機能装置一般に適用される。
して、ＰＬＤの一種であるＰＬＡを例に説明したが、Ｐ
ＬＤの一種であるＦＰＧＡ等にも適用される。さらに、
この発明は、ＰＬＤに限定されるものではなく、プログ
ラム可能な機能装置一般に適用される。
【図１】この発明の一実施形態によるＰＬＡを構成する
ロジックアレーに用いられるスイッチの拡大回路図であ
る。
ロジックアレーに用いられるスイッチの拡大回路図であ
る。
【図２】この発明の一実施形態によるＰＬＡを構成する
ロジックアレーの回路構成の一部を、模式的に示した図
面である。
ロジックアレーの回路構成の一部を、模式的に示した図
面である。
【図３】この発明の他の実施形態によるＰＬＡを構成す
るロジックアレーに用いられるスイッチの回路構成を示
す図面である。
るロジックアレーに用いられるスイッチの回路構成を示
す図面である。
【図４】この発明の一実施形態によるＰＬＡのブロック
図を示す。
図を示す。
【図５】この発明の他の実施形態によるＰＬＡのブロッ
ク図を示す。
ク図を示す。
【図６】この発明のさらに他の実施形態によるＰＬＡの
ブロック図を示す。
ブロック図を示す。
【図７】この発明のさらに他の実施形態によるＰＬＡの
ブロック図を示す。
ブロック図を示す。
【図８】従来のＰＬＡを構成するロジックアレーに用い
られるスイッチの回路構成を示す図面である。
られるスイッチの回路構成を示す図面である。
２６・・・・・・・・強誘電体メモリ
２８・・・・・・・・ＡＮＤゲート
Ｃ１１、Ｃ１２・・・強誘電体コンデンサ
Ｌ１１・・・・・・・データ入力ライン
Ｌ２１・・・・・・・ＡＮＤ入力ライン
ＳＷ１１・・・・・・スイッチ
フロントページの続き
(56)参考文献 特開 平１−136416（ＪＰ，Ａ)
特開 平６−176589（ＪＰ，Ａ)
特開 平７−212320（ＪＰ，Ａ)
特開 平２−165725（ＪＰ，Ａ)
特開 平７−99509（ＪＰ，Ａ)
特開 平６−275846（ＪＰ，Ａ)
特開 平５−242667（ＪＰ，Ａ)
特開 平４−367120（ＪＰ，Ａ)
特開 平６−243692（ＪＰ，Ａ)
特開 平３−283819（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/177
H03K 19/173
Claims (2)
- 【請求項１】あらかじめ用意された複数の回路要素相互
を、プログラム可能なスイッチ手段を用いて継断するこ
とにより、論理回路部において所望の機能を取得するプ
ログラム可能な機能装置において、 スイッチ手段として、強誘電体を有する記憶素子を用い
た論理回路部と、 前記所望の機能にしたがって処理されるべき被処理デー
タを入力するための被処理データ入力端と、 スイッチ手段の継断データ、およびスイッチ手段の継断
データに基づいてスイッチ手段の継断状態を更新する継
断更新タイミングの入力を受ける書き換えコントローラ
とを備え、 前記論理回路部は、前記書き換えコントローラが入力さ
れた継断データを記憶する間、前記書き換えコントロー
ラによる処理と独立して、被処理データに対して処理を
行い、 前記書き換えコントローラは、継断更新タイミングが入
力されると、スイッチ手段の継断状態を、前記書き換え
コントローラが記憶した継断データにしたがって更新す
ること、 を特徴とするプログラム可能な機能装置。 - 【請求項２】あらかじめ用意された複数の回路要素相互
を、プログラム可能なスイッチ手段を用いて継断するこ
とにより、論理回路部において所望の機能を取得するプ
ログラム可能な機能装置において、 スイッチ手段として、強誘電体を有する記憶素子を用い
た論理回路部と、 前記所望の機能にしたがって処理されるべき被処理デー
タを入力するための被処理データ入力端と、 スイッチ手段の継断データの入力を受ける書き換えコン
トローラとを備え、 前記論理回路部は、前記書き換えコントローラが入力さ
れた継断データを記憶する間、前記書き換えコントロー
ラによる処理と独立して、被処理データに対して処理を
行い、 前記書き換えコントローラは、スイッチ手段の継断デー
タに基づいてスイッチ手段の継断状態を更新する継断更
新タイミングを自己生成し、スイッチ手段の継断状態
を、前記書き換えコントローラが記憶した継断データに
したがって更新すること、 を特徴とするプログラム可能な機能装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21491995A JP3518936B2 (ja) | 1995-08-23 | 1995-08-23 | プログラム可能な機能装置 |
| US08/700,107 US5896042A (en) | 1995-08-23 | 1996-08-20 | Programmable functional device having ferroelectric material |
| US09/234,994 US6124728A (en) | 1995-08-23 | 1999-01-21 | Programmable functional device having ferroelectric material |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21491995A JP3518936B2 (ja) | 1995-08-23 | 1995-08-23 | プログラム可能な機能装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964723A JPH0964723A (ja) | 1997-03-07 |
| JP3518936B2 true JP3518936B2 (ja) | 2004-04-12 |
Family
ID=16663756
Family Applications (1)
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