JPH09120686A - データ記憶素子におけるデータの読出および復元方法 - Google Patents

データ記憶素子におけるデータの読出および復元方法

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JPH09120686A
JPH09120686A JP8247215A JP24721596A JPH09120686A JP H09120686 A JPH09120686 A JP H09120686A JP 8247215 A JP8247215 A JP 8247215A JP 24721596 A JP24721596 A JP 24721596A JP H09120686 A JPH09120686 A JP H09120686A
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ferroelectric capacitor
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voltage
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JP8247215A
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Jy-Der D Tai
ジェイ−ダー・ディー・タイ
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Motorola Inc
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Abstract

(57)【要約】 【課題】 ＦＥＲＡＭ（１０）においてデータを読み出
し復元する方法を提供する。 【解決手段】 ＦＥＲＡＭ（１０）は、ＦＥＴ（１１）
と強誘電体コンデンサ（１２）とを含む。ＦＥＴは、ワ
ード線（１４）に接続されたゲートと、強誘電体コンデ
ンサを介してプレート線（１５）に結合されたソース
と、ビット線（１６）に接続されたドレインとを有す
る。リード・プロセスは、所定量の電荷をビット線コン
デンサ（１７）に供給することによって開始される。Ｆ
ＥＴがオンになった後、強誘電体コンデンサが充電さ
れ、ＦＥＲＡＭに記憶されているデータによって決定さ
れる電圧低下が、ビット線に発生する。これにしたがっ
て、センス・アンプ（１８）は、ビット線における電圧
を調節し、ＦＥＲＡＭからデータを読み出す。プレート
線に電圧を印加し、ＦＥＴをオフに切り換えることによ
って、ＦＥＲＡＭにデータが復元される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、データ
記憶素子からデータを読み出しデータを復元する方法に
関し、更に特定すれば、強誘電体ランダム・アクセス・
メモリ（ＦＥＲＡＭ:ferroelectric random access mem
ory ）セルからデータを読み出しデータを復元する方法
に関するものである。
【０００２】
【従来の技術】不揮発性メモリの記録密度および電力消
費は、携帯用コンピュータや個人通信を含む低電力機器
の用途では、増々重要な問題になりつつある。通常、強
誘電体不揮発性データ記憶素子は、情報を記憶するため
の分極保持(polarization retention)コンデンサと、こ
のコンデンサにアクセスするための、双方向パス・ゲー
ト(bi-directional pass gate)のようなスイッチとを含
む。双方向パス・ゲート、例えば、相補型金属酸化物半
導体（ＣＭＯＳ）パス・ゲートをスイッチとして用いて
強誘電体メモリ・コンデンサにアクセスすると、パス・
ゲート間に電圧低下がないので、劣化のないデータの記
憶および復元が可能となる。しかしながら、高密度のＦ
ＥＲＡＭ構造では、単一トランジスタから成るパス・ゲ
ートが好ましい。その理由は、双方向パス・ゲートより
も使用するシリコン面積が狭くて済むからである。
【０００３】
【発明が解決しようとする課題】当業者には周知によう
に、単一のｎ−チャネル絶縁ゲート電界効果トランジス
タを用いたパス・ゲートを通じて伝送される高レベル電
圧は、１トランジスタ・スレシホルド電圧に等しい量だ
け劣化し、その結果、ＦＥＲＡＭセルにおいて論理
「１」を表わす高電圧を記憶および再現するときに、電
圧の劣化が生じる。同様に、単一のｐ−チャネル絶縁ゲ
ート電界効果トランジスタを用いたパス・ゲートを通じ
て伝送される低レベル電圧は、１トランジスタ・スレシ
ホルド電圧に等しい量だけ劣化し、その結果、ＦＥＲＡ
Ｍセルにおいて論理「０」を表わす低電圧を記憶および
再現するときに、電圧劣化を生じる。その結果、メモリ
・セルは対称的に動作せず、以降の「リード」動作の
間、メモリ・セルから抽出される電荷が少なくなってし
まう。
【０００４】単一トランジスタ・パス・ゲートを有する
ＦＥＲＡＭにおいてデータ劣化を防止する１つの技法
は、ワード線ブースタ(word line booster) を使用する
ことである。この技法は、ブースタを用いて、電源電圧
よりも１スレシホルド電圧高いワード線電圧を、パス・
ゲート・トランジスタのゲート電極に印加するものであ
る。ゲート電圧を上昇させることによって、電圧劣化を
防止する訳である。しかしながら、ワード線電圧がブー
ストされる毎に、ブースタは電力を消費する。更に、ワ
ード線電圧をブーストするには、余分な回路が必要とな
り、この回路が更にシリコン面積を占めることになる。
【０００５】したがって、単一トランジスタ・パス・ゲ
ートを有する不揮発性メモリ・セルにおいて、データを
読み出し、完全に復元するエネルギ効率の高い技法を有
することができれば有利であろう。
【０００６】
【課題を解決するための手段】本発明は、ＦＥＲＡＭに
おいてデータを読み出し復元する方法を提供する。ＦＥ
ＲＡＭは、ＦＥＴと強誘電体コンデンサとを含む。ＦＥ
Ｔは、ワード線に接続されたゲートと、強誘電体コンデ
ンサを介してプレート線に結合されたソースと、ビット
線に接続されたドレインとを有する。リード・プロセス
は、所定量の電荷をビット線コンデンサに供給すること
によって開始される。ＦＥＴがオンになった後、強誘電
体コンデンサが充電され、ＦＥＲＡＭに記憶されている
データによって決定される電圧低下が、ビット線に発生
する。これにしたがって、センス・アンプが、ビット線
における電圧を調節し、ＦＥＲＡＭからデータを読み出
す。プレート線に電圧を印加し、ＦＥＴをオフに切り換
えることによって、ＦＥＲＡＭにデータが復元される。
【０００７】
【発明の実施の形態】概して言えば、本発明は、例え
ば、強誘電体メモリ・セルのようなデータ記憶素子にお
いて、データにアクセスする方法を提供するものであ
る。更に特定すれば、本発明は、「リード」動作の後
に、ＦＥＲＡＭセルにおいてデータを復元する方法を提
供する。
【０００８】図１は、１トランジスタ−１コンデンサ構
成の強誘電体メモリ・セル１０の回路構成図を示す。メ
モリ・セル１０は、スイッチとして機能するｎ−チャネ
ル絶縁ゲート電界効果トランジスタ（ＦＥＴ）１１と、
分極保持コンデンサとして機能する強誘電体コンデンサ
１２とを含む。ＦＥＴ１１は、ワード線１４に接続され
たゲート電極と、強誘電体コンデンサ１２を介してプレ
ート線１５に結合されたソース電極と、ビット線１６に
接続されたドレインとを有する。尚、ＦＥＴでは、ゲー
ト電極は制御電極として機能し、ソースおよびドレイン
電極は電流導通電極として機能することを注記してお
く。ワード線１４は制御信号をＦＥＴ１１に伝送し、プ
レート線１５は復元信号を強誘電体コンデンサ１２に伝
送し、ビット線１６はデータを伝送する。ワード線、プ
レート線、およびビット線のメモリ素子における使用
は、Evans およびWomackによる、"An Experimental 512
-bit Nonvolatile Memory with Ferroelectraic Storag
e Cell"(IEEE J. Solid-StateCircuits, vol. 23, no.
5, pp. 1171-1175, 1988 年１０月）と題する論文に、
より詳しく記載されている。この論文の内容は、本願で
も使用可能である。更に、図１は、ビット線１６とセン
ス・アンプ１８とに接続されたビット線コンデンサ１７
を含む。リード・プロセスの間にイネーブルされると、
センス・アンプ１８はビット線１６において電圧を検出
し、それを所定の基準電位と比較する。メモリ・セル１
０から読み出された論理値は、ビット線１６における電
圧と所定の基準電位との間の関係によって決定される。
メモリ・セル１０に記憶されている論理値は、強誘電体
コンデンサ１２の分極状態によって決定される。強誘電
体コンデンサ１２間の電圧は、強誘電体コンデンサ１２
の正符号を有する電極の電位が強誘電体コンデンサ１２
の他方の電極における電位よりも高いとき、正として定
義される。強誘電体コンデンサ１２における電荷の極性
は、強誘電体コンデンサ１２の正符号を有する電極上の
電荷が正のとき、正と定義される。
【０００９】図２は、２トランジスタ−２コンデンサ構
成の強誘電体メモリ・セル２０の回路構成図を示す。メ
モリ・セル２０は、２つのｎ−チャネル絶縁ゲート電界
効果トランジスタ２１，２１’と、２つの強誘電体コン
デンサ２２，２２’とを含む。ＦＥＴ２１のゲート電極
およびＦＥＴ２１’のゲート電極は、ワード線２４に接
続されている。ＦＥＴ２１のソース電極およびＦＥＴ２
１’のソース電極は、それぞれ、強誘電体コンデンサ２
２および強誘電体コンデンサ２２’を介して、プレート
線２５に結合されている。ＦＥＴ２１のドレイン電極お
よびＦＥＴ２１’のドレイン電極は、それぞれ、ビット
線２６および相補ビット線２６’に接続されている。図
２は、更に、ビット線２６とセンス・アンプ２８の第１
チャネルとに接続されているビット線コンデンサ２７も
含む。同様に、相補ビット線コンデンサ２７’は、相補
ビット線２６’とセンス・アンプ２８の第２チャネルと
に接続されている。強誘電体コンデンサ２２の分極状態
は、メモリ・セル２０に記憶されているデータの論理値
を決定する。強誘電体コンデンサ２２’の分極状態は、
強誘電体コンデンサ２２の分極状態と反対であり、デー
タの補数論理値を決定する。強誘電体コンデンサ２２間
の電圧は、強誘電体コンデンサ２２の正符号を有する電
極における電位が、強誘電体コンデンサ２２の他方の電
極における電位よりも高いとき、正として定義される。
強誘電体コンデンサ２２における電荷の極性は、強誘電
体コンデンサ２２の正符号を有する電極上の電荷が正の
とき、正として定義される。強誘電体コンデンサ２２’
間の電圧は、強誘電体コンデンサ２２’の正符号を有す
る電極における電位が、強誘電体コンデンサ２２’の他
方の電極における電位よりも高いとき、正として定義さ
れる。強誘電体コンデンサ２２’における電荷の極性
は、強誘電体コンデンサ２２’の正符号を有する電極上
の電荷が正のとき、正として定義される。
【００１０】図３は、従来技術による、リード・プロセ
スの間の、強誘電体コンデンサにおける電圧（Ｖ）の関
数としての分極電荷（Ｑ）のヒステリシス・ループ４０
を示す。データが記憶されているメモリ・セルの中の強
誘電体コンデンサ間にゼロ電圧があるとき、強誘電体コ
ンデンサは、２つの分極状態、即ち、論理「１」分極状
態４１または論理「０」分極状態４８のいずれかであ
る。一例では、図１のメモリ・セル１０における強誘電
体コンデンサの状態は、ヒステリシス・ループ４０に従
う。論理「１」がメモリ・セル１０内に記憶されている
場合、強誘電体コンデンサ１２は分極状態４１にある。
論理「０」がメモリ・セル１０内に記憶されている場
合、強誘電体コンデンサ１２は分極状態４８にある。他
の例では、図２のメモリセル２０における強誘電体コン
デンサ２２，２２’の状態は、ヒステリシス・ループ４
０に従う。論理「１」がメモリ・セル２０に記憶されて
いる場合、強誘電体コンデンサ２２は分極状態４１にあ
り、一方強誘電体コンデンサ２２’は分極状態４８にあ
る。論理「０」がメモリ・セル２０に記憶されている場
合、強誘電体コンデンサ２２は分極状態４８にあり、強
誘電体コンデンサ２２’は分極状態４１にある。
【００１１】図１のメモリ・セル１０を用いた例によれ
ば、「リード」コマンドが実行される前に、ワード線１
４、プレート線１５、およびビット線１６は、接地電圧
レベルに置かれる。ＦＥＴ１１は非導通状態にあり、強
誘電体コンデンサ１２はビット線１６から絶縁されてい
る。強誘電体コンデンサ１２のプレート間の電圧は０で
ある。論理「１」がメモリ・セル１０に記憶されている
場合、強誘電体コンデンサ１２は分極状態４１にある。
図３におけるヒステリシス・ループ４０を用いる従来技
術の実施例によれば、「リード」動作は以下の段階を含
む。
【００１２】１）ビット線１６がビット線電圧信号から
絶縁される。即ち、ビット線１６はフローティング状態
となる。ワード線１４における電圧およびプレート線１
５における電圧を、例えば、電源電圧（ＶDD）に上げ
る。ＦＥＴ１１は導通状態となり、強誘電体コンデンサ
１２をビット線１６に結合する。プレート線１５におけ
る電圧によって強誘電体コンデンサ１２に発生した電界
は、その最初の分極電界(polarization field)とは逆方
向となる。この電界は強誘電体コンデンサ１２を消極し
(depolarize)、強誘電体コンデンサ１２のキャパシタン
スのビット線コンデンサ１７のキャパシタンスに対する
比率によっては、強誘電体コンデンサ１２を反対方向に
分極する。強誘電体コンデンサ１２から抽出された分極
電荷はビット線コンデンサ１７を充電し、ビット線１６
における電圧を上昇させる。この時点では、強誘電体コ
ンデンサ１２は抽出状態(extraction state)４２にあ
る。抽出状態４２と分極状態４１との間の分極電荷の差
に等しい、大量の電荷が強誘電体コンデンサ１２から抽
出され、ビット線コンデンサ１７に供給される。ビット
線コンデンサ１７に伝送された電荷は、ビット線１６に
おける電圧を、高電圧レベルに上昇させる。
【００１３】２）センス・アンプ１８がイネーブルさ
れ、ビット線１６における高電圧レベルを検出し、ビッ
ト線１６における電圧をＶDDに上昇させ、その結果、メ
モリ・セル１０から論理「０」が読み出される。ここ
で、強誘電体コンデンサ１２は中間状態４３となる。
【００１４】３）プレート線１５を接地レベルにおく
と、ビット線１６における高電圧は、強誘電体コンデン
サ１２をその元の分極方向に分極する。ＦＥＴ１１は、
ＦＥＴ１１のソース電極における電圧が、ＦＥＴ１１の
ゲート電極における電圧よりも、ＦＥＴ１１のスレシホ
ルド電圧に等しい電圧だけ低い値に到達したときに、非
導通となる。強誘電体コンデンサ１２間の電圧は、−Ｖ
DDよりも、ＦＥＴ１１のスレシホルド電圧に等しい量だ
け、正側にあり、強誘電体コンデンサ１２は負に充電さ
れた状態４４になる。
【００１５】４）強誘電体コンデンサ１２は、ワード線
１４を接地することによって、即ち、ＦＥＴ１１をオフ
に切り換えることによって、ビット線１６から絶縁され
る。強誘電体コンデンサ１２の状態は、強誘電体コンデ
ンサ１２からの漏れ(leakage) のために、負に充電され
ている状態４４から、劣化した論理「１」分極状態４６
に変化する。
【００１６】続く「リード」動作では、強誘電体コンデ
ンサ１２は最初に劣化した分極状態４６にあるため、ワ
ード線１４およびプレート線１５における電圧がＶDDに
上昇したときに、強誘電体コンデンサ１２から抽出され
る電荷が少なくなる。論理信号の品質におけるかかる劣
化を回避する１つの手法は、ブースタを用いて、ワード
線１４における電圧を、ＦＥＴ１１のスレシホルド電圧
に等しい量だけ、ＶDDより高い電圧にブーストすること
である。こうすることにより、強誘電体コンデンサ１２
間の電圧がＶDDに達するまで、ＦＥＴ１１は導通状態を
維持する。負に充電された状態４４において停止する代
わりに、強誘電体コンデンサ１２の状態は、状態４３か
ら飽和状態４５に変化し、この状態において、強誘電体
コンデンサ１２間の電圧は−ＶDDとなる。ワード線１４
を接地することによって強誘電体コンデンサ１２をビッ
ト線１６から絶縁すると、強誘電体コンデンサ１２の状
態は、強誘電体コンデンサ１２からの漏れのために、飽
和状態４５から分極状態４１に変化する。したがって、
論理「１」が劣化なく復元されることになる。しかしな
がら、ワード線１４をブーストする毎に、ブースタは電
力を消費する。加えて、ワード線１４をブースとするに
は、余分な回路および余分なシリコン面積を必要とす
る。携帯用電子機器の用途では、電力およびシリコン面
積は貴重であり、したがって、余分な電力消費もシリコ
ン面積も望ましいものではない。
【００１７】図４は、本発明の実施例による、リードお
よびライト・プロセスの間の、電圧（Ｖ）の関数として
の分極電荷（Ｑ）のヒステリシス・ループ５０を示す。
データが記憶されているメモリ・セルにおける強誘電体
コンデンサ間の電圧が０ボルトであるとき、強誘電体コ
ンデンサは３つの状態、即ち、論理「１」分極状態５
２、非対称論理「１」分極状態５３、または論理「０」
分極状態６２のいずれか１つとなっている。一例では、
図１のメモリ・セル１０における強誘電体コンデンサ１
２の状態はヒステリシス・ループ５０に従う。論理
「１」がメモリ・セル１０に記憶されている場合、強誘
電体コンデンサ１２は状態５２または状態５３にある。
論理「０」がメモリ・セル１０に記憶されている場合、
強誘電体コンデンサ１２は状態６２にある。他の例で
は、図２のメモリ・セル２０における強誘電体コンデン
サ２２，２２’の状態は、ヒステリシス・ループ５０に
従う。論理「１」がメモリ・セル２０に記憶されている
場合、強誘電体コンデンサ２２は状態５２または状態５
３にあり、強誘電体コンデンサ２２’は状態６２にあ
る。論理「０」がメモリ・セル２０に記憶されている場
合、強誘電体コンデンサ２２は状態６２にあり、強誘電
体コンデンサ２２’は状態５２または状態５３にある。
本発明の種々の実施例によれば、メモリ・セルから論理
「１」データを読み出すとき、強誘電体コンデンサが状
態５２にあるか、あるいは状態５３にあるかには無関係
に、ほぼ等しい量の電荷がビット線コンデンサから強誘
電体コンデンサに伝送される。したがって、強誘電体コ
ンデンサが状態５３にある場合のメモリ・セルにおける
データの品質は、強誘電体コンデンサが状態５２にある
ときのデータの品質と同様に良好である。
【００１８】図１のセル１０を用いた例によれば、「リ
ード」コマンドまたは「ライト」コマンドが実行される
前に、ワード線およびプレート線１５は接地電圧レベル
に置かれる。ＦＥＴ１１は非導通状態にある。強誘電体
コンデンサ１２はビット線１６から絶縁され、強誘電体
コンデンサ１２間の電圧は０である。
【００１９】図４におけるヒステリシス・ループ５０を
用いた、本発明の第１実施例によれば、メモリ・セル１
０が論理「１」を記憶し、強誘電体コンデンサ１２が論
理「１」分極状態５２にあるとき、「リード」動作は以
下の段階を含む。
【００２０】１）例えば、電源電圧ＶDDのような充電電
圧をビット線１６に印加することにより、所定量の電荷
をビット線コンデンサ１７に供給する。次に、ビット線
１６はビット線電圧信号から絶縁される。即ち、ビット
線１６はフローティング状態となる。
【００２１】２）例えば、電源電圧ＶDDのような制御信
号を、ワード線１４に印加し、その結果、ＦＥＴ１１を
導通状態に切り替える。強誘電体コンデンサ１２は、Ｆ
ＥＴ１１を介してビット線コンデンサ１７に結合され
る。強誘電体コンデンサ１２およびビット線コンデンサ
１７は、最初にビット線コンデンサ１７に記憶されてい
た電荷を分配する。ビット線コンデンサ１７から強誘電
体コンデンサ１２に伝送される電荷の極性は、最初に状
態５２であって強誘電体コンデンサ１２における分極の
極性と同一であるので、伝送される電荷は更に強誘電体
コンデンサ１２を分極し、強誘電体コンデンサ１２の状
態を、状態５２から中間状態５４に変化させる。状態５
４と状態５２との間の分極電荷の差に等しい少量の電荷
が、ビット線コンデンサ１７から強誘電体コンデンサ１
２に伝送される。ビット線コンデンサ１７から伝送され
る少量の電荷のために、ビット線１６において小さな電
圧低下が発生する。それでも、ビット線１６における電
荷は、所定の基準電位よりも高い。
【００２２】３）センス・アンプ１８がイネーブルさ
れ、ビット線１６における電圧を所定の基準電位と比較
して、例えばＶDDのようなデータ値電圧をビット線１６
に印加する。この結果、メモリ・セル１０から論理
「１」が読み出される。強誘電体コンデンサ１２の状態
は抽出状態５６に変化し、一方、ＦＥＴ１１は、そのソ
ース電極における電圧が、ＦＥＴ１１のスレシホルド電
圧に等しい量だけ、ワード線１４における電圧より低い
値に到達したときに、非導通となる。この時点で、強誘
電体コンデンサ１２間の電圧は、ＦＥＴ１１のスレシホ
ルド電圧に等しい電圧だけ、−ＶDDよりも正側にある。
【００２３】４）ワード線１４を接地することによっ
て、ＦＥＴ１１がオフに切り換えられ、その結果、強誘
電体コンデンサ１２がビット線１６から絶縁される。強
誘電体コンデンサ１２の状態は、強誘電体コンデンサ１
２からの漏れのために、状態５６から状態５２に変化す
る。ＦＥＴ１１をオフに切り換える前にプレート線１５
およびビット線１６双方が接地されると、強誘電体コン
デンサ１２間の電圧は０になり、強誘電体コンデンサ１
２の状態は状態５２に変化する。いずれの場合でも、論
理「１」がメモリ・セル１０に復元される。
【００２４】リード・プロセスでは、プレート線１５お
よびビット線１６を接地する前にＦＥＴ１１がオフに切
り換えられるが、その後に続くメモリ・セル１０のリー
ド・プロセスは、強誘電体コンデンサ１２が状態５６か
ら状態５２へのその遷移を完了する前に、始まることが
ある。この場合、強誘電体コンデンサ１２上に残ってい
る電荷の極性は、ビット線コンデンサ１７から強誘電体
コンデンサ１２へ伝送される電荷の極性と同一である。
したがって、ビット線コンデンサ１７から強誘電体コン
デンサ１２へ伝送される電荷量は更に少なくなり、その
結果、強誘電体コンデンサ１２が状態５２にある場合と
比較して、ビット線１６における電圧低下も減少する。
ビット線における電圧低下の減少により、改善された論
理「１」信号がセンス・アンプ１８に伝送されることに
なる。
【００２５】図４のヒステリシス・ループ５０を用いた
本発明の第１実施例によれば、メモリ・セル１０が論理
「１」を記憶しており、強誘電体コンデンサ１２が非対
称論理「１」状態５３にあるとき、「リード」動作は以
下の段階を含む。
【００２６】１）例えば、電源電圧ＶDDのような充電電
圧をビット線１６に印加することによって、所定量の電
荷をビット線コンデンサ１７に供給する。次に、ビット
線１６はビット線電圧信号から分離される。即ち、ビッ
ト線１６はフローティング状態となる。
【００２７】２）例えば、電源電圧ＶDDのような制御信
号を、ワード線１４に印加し、その結果、ＦＥＴ１１を
導通状態に切り替える。強誘電体コンデンサ１２は、Ｆ
ＥＴ１１を介してビット線コンデンサ１７に結合され
る。強誘電体コンデンサ１２およびビット線コンデンサ
１７は、最初にビット線コンデンサ１７に記憶してあっ
た電荷を分配する。ビット線コンデンサ１７から強誘電
体コンデンサ１２に伝送される電荷の極性は、最初に状
態５３にあった強誘電体コンデンサ１２における分極の
極性と同一であるので、伝送される電荷は更に強誘電体
コンデンサ１２を分極し、図示のように、強誘電体コン
デンサ１２の状態を、状態５３から非対称状態５５に変
化させる。状態５５と状態５３との間の分極電荷の差に
等しい少量の電荷が、ビット線コンデンサ１７から強誘
電体コンデンサ１２に伝送される。ビット線コンデンサ
１７から伝送される少量の電荷のために、ビット線１６
において小さな電圧低下が発生する。それでも、ビット
線１６における電荷は、所定の基準電位よりも高い。
【００２８】３）センス・アンプ１８がイネーブルさ
れ、ビット線１６における電圧を所定の基準電位と比較
して、例えばＶDDのようなデータ値電圧をビット線１６
に印加する。この結果、メモリ・セル１０から論理
「１」が読み出される。強誘電体コンデンサ１２の状態
は非対称抽出状態５７に変化し、一方、ＦＥＴ１１は、
そのソース電極における電圧が、ＦＥＴ１１のスレシホ
ルド電圧に等しい量だけ、ワード線１４における電圧よ
り低い値に到達したときに、非導通となる。この時点
で、強誘電体コンデンサ１２間の電圧は、ＦＥＴ１１の
スレシホルド電圧に等しい電圧だけ、−ＶDDよりも正側
にある。
【００２９】４）ワード線１４を接地することによっ
て、ＦＥＴ１１がオフに切り換えられ、その結果、強誘
電体コンデンサ１２がビット線１６から絶縁される。強
誘電体コンデンサ１２の状態は、強誘電体コンデンサ１
２からの漏れのために、状態５７から状態５３に変化す
る。ＦＥＴ１１をオフに切り換える前にプレート線１５
およびビット線１６双方が接地されると、強誘電体コン
デンサ１２間の電圧は０になり、強誘電体コンデンサ１
２の状態は状態５３に変化する。いずれの場合にも、論
理「１」がメモリ・セル１０において復元される。
【００３０】リード・プロセスでは、プレート線１５お
よびビット線１６を接地する前にＦＥＴ１１がオフに切
り換えられるが、その後の続くメモリ・セル１０のリー
ド・プロセスは、強誘電体コンデンサ１２がその状態５
７から状態５３への遷移を完了する前に、始まることが
ある。この場合、強誘電体コンデンサ１２上に残ってい
る電荷の極性は、ビット線コンデンサ１７から強誘電体
コンデンサ１２へ伝送される電荷の極性と同一である。
したがって、ビット線コンデンサ１７から強誘電体コン
デンサ１２へ伝送される電荷量は更に少なくなり、その
結果、強誘電体コンデンサ１２が状態５３にある場合と
比較して、ビット線１６における電圧低下は減少する。
ビット線１６における電圧低下の減少により、改善され
た論理「１」信号がセンス・アンプ１８に伝送されるこ
とになる。
【００３１】図４のヒステリシス・ループ５０を用いる
本発明の第１実施例によれば、メモリ・セル１０が論理
「０」を記憶しており、強誘電体コンデンサ１２が論理
「０」状態６２にあるとき、「リード」動作は以下の段
階を含む。
【００３２】１）例えば、電源電圧ＶDDのような充電電
圧をビット線１６に印加することによって、所定量の電
荷をビット線コンデンサ１７に供給する。次に、ビット
線１６はビット線電圧信号から分離される。即ち、ビッ
ト線１６はフローティング状態となる。
【００３３】２）例えば、電源電圧ＶDDのような制御信
号を、ワード線１４に印加し、その結果、ＦＥＴ１１が
導通状態に切り替えられる。強誘電体コンデンサ１２
は、ＦＥＴ１１を介してビット線コンデンサ１７に結合
される。強誘電体コンデンサ１２およびビット線コンデ
ンサ１７は、最初にビット線コンデンサ１７に記憶され
ていた電荷を分配する。ビット線コンデンサ１７から強
誘電体コンデンサ１２に伝送される電荷の極性は、最初
に状態６２にあった強誘電体コンデンサ１２における分
極の極性と反対であるので、伝送される電荷は強誘電体
コンデンサ１２を消極し、強誘電体コンデンサ１７のキ
ャパシタンスのビット線コンデンサ１２のキャパシタン
スに対する比率によっては、強誘電体コンデンサ１２を
反対方向に分極する。強誘電体コンデンサ１２の状態
は、状態６２から中間状態６４に変化する。状態６４と
状態６２との間の分極電荷の差に等しい大量の電荷が、
ビット線コンデンサ１７から強誘電体コンデンサ１２に
伝送される。ビット線コンデンサ１７から転送される大
量の電荷のために、ビット線１６において大きな電圧低
下が発生する。そのため、ビット線１６における電荷
は、所定の基準電位よりも低くなる。
【００３４】３）センス・アンプ１８がイネーブルさ
れ、ビット線１６における電圧を所定の基準電位と比較
し、ビット線１６における電圧を接地電圧レベルに低下
させる。この結果、メモリ・セル１０から論理「０」が
読み出される。強誘電体コンデンサ１２間の電圧は０と
なり、強誘電体コンデンサ１２の状態は中間状態６６に
変化する。
【００３５】４）例えば電源電圧ＶDDのような復元信号
が、プレート線１５に印加される。強誘電体コンデンサ
１２間の電圧はＶDDとなり、強誘電体コンデンサ１２の
状態は飽和状態６８に変化する。
【００３６】５）ワード線１４を接地することによって
ＦＥＴ１１をオフに切り換え、その結果、強誘電体コン
デンサ１２がビット線１６から絶縁される。強誘電体コ
ンデンサ１２の状態は、強誘電体コンデンサ１２からの
漏れのために、状態６８から状態６２に変化する。ＦＥ
Ｔ１１をオフに切り換える前にプレート線１５およびビ
ット線１６双方を接地すると、強誘電体コンデンサ１２
間の電圧が０になり、強誘電体コンデンサ１２の状態は
状態６２に変化する。いずれの場合でも、メモリ・セル
１０から「０」が復元される。
【００３７】リード・プロセスでは、プレート線１５お
よびビット線１６を接地する前にＦＥＴ１１をオフに切
り換えるが、その後に続くメモリ・セル１０のリード・
プロセスは、強誘電体コンデンサ１２がその状態６８か
ら状態６２への遷移を完了する前に、始まることがあ
る。この場合、強誘電体コンデンサ１２上に残っている
電荷の極性は、ビット線コンデンサ１７から強誘電体コ
ンデンサ１２へ伝送される電荷の極性と反対である。し
たがって、ビット線コンデンサ１７から強誘電体コンデ
ンサ１２へ伝送される電荷量が増大し、その結果、強誘
電体コンデンサ１２が状態６２にある場合と比較して、
ビット線１６における電圧低下は増大する。ビット線に
おける電圧低下の増大により、改善された論理「０」信
号がセンス・アンプ１８に伝送されることになる。
【００３８】図４におけるヒステリシス・ループ５０を
用いた本発明の第１実施例によれば、メモリ・セルに論
理「１」を記憶するための「ライト」動作は以下の段階
を含む。
【００３９】１）ビット線１６における電圧を、例え
ば、論理「１」を表わすＶDDに上昇させる。
【００４０】２）例えば、電源電圧ＶDDのような制御信
号をワード線１４に印加し、その結果、ＦＥＴ１１は導
通状態に切り換えられる。強誘電体コンデンサ１２は、
ＦＥＴ１１を介して、ビット線コンデンサ１７に結合さ
れる。ＦＥＴ１１は、そのソース電極における電圧が、
ＦＥＴ１１のスレシホルド電圧に等しい量だけ、ワード
線１４における電圧よりも低い値に到達したときに、非
導通となる。強誘電体コンデンサ１２間の電圧は、ＦＥ
Ｔ１１の１スレシホルド電圧に等しい量だけ、−ＶDDよ
りも正側になる。強誘電体コンデンサ１２の状態は、強
誘電体コンデンサ１２が最初に状態５２にあった場合は
状態５６に変化し、強誘電体コンデンサ１２が最初に状
態５３または状態６２にあった場合は状態５７に変化す
る。
【００４１】３）ワード線１４を接地することによっ
て、ＦＥＴ１１がオフに切り換えられ、その結果、強誘
電体コンデンサ１２がビット線１６から絶縁される。強
誘電体コンデンサ１２の状態は、強誘電体コンデンサ１
２の漏れのために、状態５６から論理「１」分極状態５
２へ、または状態５７から非対称論理「１」分極状態５
３に変化する。ＦＥＴ１１をオフに切り換える前にプレ
ート線１５およびビット線１６双方が接地されると、強
誘電体コンデンサ１２間の電圧が０となり、強誘電体コ
ンデンサ１２の状態は、状態５６から状態５２に、また
は状態５７から状態５３に変化する。いずれの場合で
も、メモリ・セル１０に論理「１」が記憶される。
【００４２】図４におけるヒステリシス・ループ５０を
用いた本発明の第１実施例によれば、メモリ・セルに論
理「０」を記憶するための「ライト」動作は以下の段階
を含む。
【００４３】１）ビット線１６における電圧を、例え
ば、論理「０」を表わす接地電圧に低下させる。
【００４４】２）例えば、電源電圧ＶDDのような制御信
号をワード線１４に印加し、その結果、ＦＥＴ１１は導
通状態に切り換えられる。強誘電体コンデンサ１２は、
ＦＥＴ１１を介して、ビット線コンデンサ１７に結合さ
れる。強誘電体コンデンサ１２間の電圧はゼロであり、
強誘電体コンデンサ１２はその初期状態のままである。
【００４５】３）プレート線１５における電圧をＶDDに
上昇させる。この時点で、強誘電体コンデンサ１２間の
電圧はＶDDとなり、強誘電体コンデンサ１２の状態は、
強誘電体コンデンサ１２の初期状態には無関係に、状態
６８に変化する。
【００４６】４）ワード線１４を接地することによっ
て、ＦＥＴ１１をオフが切り換えられ、その結果、強誘
電体コンデンサ１２がビット線１６から絶縁される。強
誘電体コンデンサ１２の状態は、強誘電体コンデンサ１
２の漏れのために、状態６８から論理「０」分極状態６
２に変化する。ＦＥＴ１１をオフに切り換える前にプレ
ート線１５およびビット線１６双方が接地されると、強
誘電体コンデンサ１２間の電圧が０となり、強誘電体コ
ンデンサ１２の状態は、状態６８から状態６２に変化す
る。いずれの場合でも、メモリ・セル１０に論理「０」
が記憶される。図２のメモリ・セル２０を用いた例によ
れば、「リード」コマンドまたは「ライト」コマンドが
実行される前に、ワード線２４およびプレート線２５が
接地電圧レベルに置かれる。ＦＥＴ２１およびＦＥＴ２
１’は非導通状態である。強誘電体コンデンサ２２およ
び強誘電体コンデンサ２２’は、それぞれ、ビット線２
６および相補ビット線２６’から絶縁される。各強誘電
体コンデンサ２２，２２’間の電圧は０である。
【００４７】ヒステリシス・ループ５０を用いた本発明
の第２実施例によれば、メモリ・セル２０が論理「１」
を記憶しており、強誘電体コンデンサ２２が論理「１」
分極状態５２にあり、強誘電体コンデンサ２２’が論理
「０」分極状態６２にあるとき、「リード」動作は以下
の段階を含む。
【００４８】１）例えば、電源電圧ＶDDのような充電電
圧をビット線２６および相補ビット線２６’双方に印加
することによって、所定量の電荷をビット線コンデンサ
２７および相補ビット線コンデンサ２７’双方に供給す
る。次に、ビット線２６および相補ビット線２６’はビ
ット線電圧信号から絶縁される。即ち、ビット線２６お
よび相補ビット線２６’はフローティング状態となる。
【００４９】２）例えば、電源電圧ＶDDのような制御信
号をワード線２４に印加し、その結果、ＦＥＴ２１およ
びＦＥＴ２１’が導通する。強誘電体コンデンサ２２お
よび強誘電体コンデンサ２２’は、それぞれ、ＦＥＴ２
１を介してビット線コンデンサ２７に、ＦＥＴ２１’を
介して相補ビット線コンデンサ２７’に結合される。強
誘電体コンデンサ２２およびビット線コンデンサ２７
は、最初にビット線コンデンサ２７に記憶されていた電
荷を分配する。ビット線コンデンサ２７から強誘電体コ
ンデンサ２２へ伝送される電荷の極性は、最初に状態５
２にあった強誘電体コンデンサ２２における分極の極性
と同一であるので、伝送される電荷は更に強誘電体コン
デンサ２２を分極し、強誘電体コンデンサ２２の状態を
状態５２から中間状態５４に変化させる。状態５４と状
態５２との間の分極電荷の差に等しい少量の電荷が、ビ
ット線コンデンサ２７から強誘電体コンデンサ２２に伝
送される。ビット線コンデンサ２７から伝送される少量
の電荷のために、ビット線２６において小さな電圧低下
が発生する。同様に、強誘電体コンデンサ２２’および
ビット線コンデンサ２７’は、最初に相補ビット線コン
デンサ２７’に記憶されていた電荷を分配する。しかし
ながら、相補ビット線コンデンサ２７’から強誘電体コ
ンデンサ２２’へ伝送される電荷の極性は、最初に状態
６２にあった強誘電体コンデンサ２２’における分極の
極性と反対であるので、伝送される電荷は強誘電体コン
デンサ２２’を消極し、相補ビット線コンデンサ２６’
のキャパシタンスの強誘電体コンデンサ２２’のキャパ
シタンスに対する比率によっては、強誘電体コンデンサ
２２’を反対方向に分極する。強誘電体コンデンサ２
２’の状態は、状態６２から中間状態６４に変化する。
中間状態６４と状態６２との間の分極電荷の差に等しい
大量の電荷が、相補ビット線コンデンサ２７’から強誘
電体コンデンサ２２’に伝送される。相補ビット線コン
デンサ２７’から大量の電荷が転送される結果、相補ビ
ット線２６’において大きな電圧低下が発生する。この
ため、ビット線２６における電圧は、相補ビット線２
６’における電圧よりも高くなる。
【００５０】３）第１チャネルがビット線２６に接続さ
れ、第２チャネルが相補ビット線２６’に接続されたセ
ンス・アンプ２８がイネーブルされ、ビット線２６にお
ける電圧を相補ビット線２６’における電圧と比較し、
次いでビット線２６における電圧をＶDDに上昇させ、相
補ビット線２６’における電圧を接地電圧レベルに低下
させる。その結果、メモリ・セル２０から論理「１」が
読み取られる。強誘電体コンデンサ２２の状態は抽出状
態５６に変化し、一方、ＦＥＴ２１は、そのソース電極
における電圧が、ＦＥＴ２１のスレシホルド電圧に等し
い量だけ、ワード線２４における電圧より少ない値に到
達したときに、非導通となる。強誘電体コンデンサ２２
間の電圧は、ＦＥＴ２１のスレシホルド電圧に等しい量
だけ、−ＶDDより正側となる。強誘電体コンデンサ２
２’間の電圧は０となり、強誘電体コンデンサ２２’の
状態は中間状態６６に変化する。
【００５１】４）例えば、電源電圧ＶDDのような復元信
号をプレート線２５に印加する。ＦＥＴ２１は非導通状
態にあるので、強誘電体コンデンサ２２は状態５６のま
まである。この時点では、強誘電体コンデンサ２２’間
の電圧はＶDDであり、強誘電体コンデンサ２２’の状態
は飽和状態６８に変化する。
【００５２】５）ワード線２４を接地することによって
ＦＥＴ２１およびＦＥＴ２１’をオフに切り換え、その
結果、強誘電体コンデンサ２２および強誘電体コンデン
サ２２’は、それぞれ、ビット線２６および相補ビット
線２６’から絶縁される。強誘電体コンデンサ２２の状
態は、強誘電体コンデンサ２２からの漏れのために、状
態５６から状態５２に変化する。強誘電体コンデンサ２
２’の状態は、強誘電体コンデンサ２２’からの漏れの
ために、状態６８から状態６２に変化する。ＦＥＴ２
１，２１’をオフに切り換える前にプレート線１５およ
びビット線１６双方が接地されると、各強誘電体コンデ
ンサ２２，２２’間の電圧は０になる。強誘電体コンデ
ンサ２２の状態は状態５６から状態５２に変化し、強誘
電体コンデンサ２２’の状態は状態６８から状態６２に
変化する。いずれの場合でも、メモリ・セル２０におい
て論理「１」が復元される。
【００５３】リード・プロセスでは、プレート線２５、
ビット線２６、および相補ビット線２６’を接地する前
にＦＥＴ２１，２１’がオフに切り換えられるが、その
後、強誘電体コンデンサ２２が状態５６から状態５２へ
のその遷移を完了する前、または強誘電体コンデンサ２
２’が状態６８から状態６２へのその遷移を完了する前
に、メモリ・セル２０の後続のリ−ド・プロセスが開始
することがある。この場合、強誘電体コンデンサ２２上
の残りの電荷の極性は、ビット線コンデンサ２７から強
誘電体コンデンサ２２へ伝送される電荷の極性と同一で
ある。したがって、ビット線コンデンサ２７から強誘電
体コンデンサ２２に伝送される電荷量が少なくなり、そ
の結果、強誘電体コンデンサ２２が状態５２にある場合
と比較して、ビット線２６における電圧低下も小さくな
る。強誘電体コンデンサ２２’上の残りの電荷の極性
は、相補ビット線コンデンサ２７’から供給電体コンデ
ンサ２２’へ伝送される電荷の極性と反対である。した
がって、相補ビット線コンデンサ２７’から強誘電体コ
ンデンサ２２’へ伝送される電荷量は増大し、その結
果、強誘電体コンデンサ２２’が状態６２にある場合と
比較して、相補ビット線２６’における電圧低下は増大
する。ビット線２６において減少した電圧低下、または
相補ビット線２６’において増大した電圧低下のため、
センス・アンプ２８には改善された論理「１」信号が伝
送されることになる。
【００５４】ヒステリシス・ループ５０を用いた本発明
の第２実施例によれば、メモリ・セル２０が論理「１」
を記憶しており、強誘電体コンデンサ２２が非対称論理
「１」分極状態５３にあり、強誘電体コンデンサ２２’
が論理「０」分極状態６２にあるとき、「リード」動作
は次の段階を含む。
【００５５】１）例えば、電源電圧ＶDDのような充電電
圧をビット線２６および相補ビット線２６’双方に印加
することによって、所定量の電荷をビット線コンデンサ
２７および相補ビット線コンデンサ２７’双方に供給す
る。次に、ビット線２６および相補ビット線２６’はビ
ット線電圧信号から絶縁される。即ち、ビット線２６お
よび相補ビット線２６’はフローティング状態となる。
【００５６】２）例えば、電源電圧ＶDDのような制御信
号をワード線２４に印加し、その結果、ＦＥＴ２１およ
びＦＥＴ２１’が導通する。強誘電体コンデンサ２２お
よび強誘電体コンデンサ２２’は、それぞれ、ＦＥＴ２
１を介してビット線コンデンサ２７に、ＦＥＴ２１’を
介して相補ビット線コンデンサ２７’に結合される。強
誘電体コンデンサ２２およびビット線コンデンサ２７
は、最初にビット線コンデンサ２７に記憶されていた電
荷を分配する。ビット線コンデンサ２７から強誘電体コ
ンデンサ２２へ伝送される電荷の極性は、最初に状態５
２にあった強誘電体コンデンサ２２における分極の極性
と同一であるので、伝送される電荷は更に強誘電体コン
デンサ２２を分極し、強誘電体コンデンサ２２の状態を
状態５２から非対称中間状態５５に変化させる。状態５
５と状態５３との間の分極電荷の差に等しい少量の電荷
が、ビット線コンデンサ２７から強誘電体コンデンサ２
２に伝送される。ビット線コンデンサ２７から伝送され
る少量の電荷のために、ビット線２６において小さな電
圧低下が発生する。同様に、強誘電体コンデンサ２２’
およびビット線コンデンサ２７’は、最初に相補ビット
線コンデンサ２７’に記憶されていた電荷を分配する。
しかしながら、相補ビット線コンデンサ２７’から強誘
電体コンデンサ２２’へ伝送される電荷の極性は、最初
に状態６２にあった強誘電体コンデンサ２２’における
分極の極性と反対であるので、伝送される電荷は強誘電
体コンデンサ２２’を消極し、相補ビット線コンデンサ
２７’のキャパシタンスの強誘電体コンデンサ２２’の
キャパシタンスに対する比率によっては、強誘電体コン
デンサ２２’を反対方向に分極する。強誘電体コンデン
サ２２’の状態は、状態６２から中間状態６４に変化す
る。中間状態６４と状態６２との間の分極電荷の差に等
しい大量の電荷が、相補ビット線コンデンサ２７’から
強誘電体コンデンサ２２’に伝送される。相補ビット線
コンデンサ２７’から大量の電荷が転送される結果、相
補ビット線２６’において大きな電圧低下が発生する。
このため、ビット線２６における電圧は、相補ビット線
２６’における電圧よりも高くなる。
【００５７】３）第１チャネルがビット線２６に接続さ
れ、第２チャネルが相補ビット線２６’に接続されたセ
ンス・アンプ２８が、イネーブルされ、ビット線２６に
おける電圧を相補ビット線２６’における電圧と比較
し、次いでビット線２６における電圧をＶDDに上昇さ
せ、相補ビット線２６’における電圧を接地電圧レベル
に低下させる。その結果、メモリ・セル２０から論理
「１」が読み取られる。強誘電体コンデンサ２２の状態
は非対称抽出状態５７に変化し、一方、ＦＥＴ２１は、
そのソース電極における電圧が、ＦＥＴ２１のスレシホ
ルド電圧に等しい量だけ、そのゲート電極における電圧
より少ない値に到達したときに、非導通となる。強誘電
体コンデンサ２２間の電圧は、ＦＥＴ２１のスレシホル
ド電圧に等しい量だけ、−ＶDDより正側となる。強誘電
体コンデンサ２２’間の電圧は０となり、強誘電体コン
デンサ２２’の状態は中間状態６６に変化する。
【００５８】４）例えば、電源電圧ＶDDのような復元信
号をプレート線２５に印加する。ＦＥＴ２１は非導通状
態にあるので、強誘電体コンデンサ２２は状態５７のま
まである。この時点では、強誘電体コンデンサ２２’間
の電圧はＶDDであり、強誘電体コンデンサ２２’の状態
は図示の飽和状態６８に変化する。
【００５９】５）ワード線２４を接地することによって
ＦＥＴ２１およびＦＥＴ２１’がオフに切り換えられ、
その結果、強誘電体コンデンサ２２および強誘電体コン
デンサ２２’は、それぞれ、ビット線２６および相補ビ
ット線２６’から絶縁される。強誘電体コンデンサ２２
の状態は、強誘電体コンデンサ２２からの漏れのため
に、状態５７から状態５３に変化する。強誘電体コンデ
ンサ２２’の状態は、強誘電体コンデンサ２２’からの
漏れのために、状態６８から状態６２に変化する。ＦＥ
Ｔ２１，２１’をオフに切り換える前にプレート線１５
およびビット線１６双方が接地されると、強誘電体コン
デンサ２２，２２’間の電圧は０になる。強誘電体コン
デンサ２２の状態は状態５７から状態５３に変化し、強
誘電体コンデンサ２２’の状態は状態６８から状態６２
に変化する。いずれの場合でも、メモリ・セル２０にお
いて論理「１」が復元される。
【００６０】リード・プロセスでは、プレート線２５、
ビット線２６、および相補ビット線２６’を接地する前
にＦＥＴ２１，２１’をオフに切り換えるが、その後、
強誘電体コンデンサ２２が状態５７から状態５３へのそ
の遷移を完了する前、または強誘電体コンデンサ２２’
が相対６８から状態６２へのその遷移を完了する前に、
メモリ・セル２０の後続のリード・プロセスが開始する
ことがある。この場合、強誘電体コンデンサ２２上の残
りの電荷の極性は、ビット線コンデンサ２７から強誘電
体コンデンサ２２へ伝送される電荷の極性と同一であ
る。したがって、ビット線コンデンサ２７から強誘電体
コンデンサ２２に伝送される電荷量が少なくなり、その
結果、強誘電体コンデンサ２２が状態５３にある場合と
比較して、ビット線２６における電圧低下も小さくな
る。強誘電体コンデンサ２２’上の残りの電荷の極性
は、相補ビット線コンデンサ２７’から供給電体コンデ
ンサ２２’へ伝送される電荷の極性と反対である。した
がって、相補ビット線コンデンサ２７’から強誘電体コ
ンデンサ２２’へ伝送される電荷量は増大し、その結
果、強誘電体コンデンサ２２’が状態６２にある場合と
比較して、相補ビット線２６’における電圧低下は増大
する。ビット線２６において減少した電圧低下、または
相補ビット線２６’において増大した電圧低下のため、
センス・アンプ２８には改善された論理「１」信号が伝
送されることになる。
【００６１】図４におけるヒステリシス・ループ５０を
用いた本発明の第２実施例によれば、図２のメモリ・セ
ル２０が論理「０」を記憶しているとき、「リード」動
作は、メモリ・セル２０が論理「１」を記憶していると
きの「リード」動作の段階に類似した段階を含む。メモ
リ・セル２０から論理「０」を読み出すプロセスの間、
センス・アンプがイネーブルされると、ビット線２６に
おける電圧は接地電圧レベルに低下し、相補ビット線２
６’はＶDDに上昇することを注記しておく。また、メモ
リ・セル２０に論理「０」が記憶されているとき、強誘
電体コンデンサ２２は最初に論理「０」分極状態６２に
あり、その状態は、リード・プロセスの間、状態６２か
ら中間状態６４、中間状態６６、および飽和状態６８を
通って、状態６２に戻る。一方、強誘電体コンデンサ２
２’は、最初に論理「１」分極状態５２にあり、その状
態は、リード・プロセスの間、状態５２から、中間状態
５４および抽出状態５６を通って、状態５２に戻る。あ
るいは、強誘電体コンデンサ２２’は最初に非対称論理
「１」分極状態５３にあり、その状態は、リード・プロ
セスの間、状態５３から、非対称中間状態５５および非
対称抽出状態５７を通って、状態５３に戻る。
【００６２】本発明の第２実施例によれば、論理「１」
を図２のメモリ・セル２０に記憶する「ライト」動作は
以下の段階を含む。
【００６３】１）ビット線２６における電圧を、例え
ば、論理「１」を表わすＶDDに上昇させる。相補ビット
線２６’における電圧を、論理「１」の補数値を表わす
接地電圧レベルに低下させる。
【００６４】２）例えば、電源電圧ＶDDのような制御信
号をワード線２４に印加し、その結果、ＦＥＴ２１およ
びＦＥＴ２１’が導通し、強誘電体コンデンサ２２はＦ
ＥＴ２１を介してビット線２６に結合され、強誘電体コ
ンデンサ２２’はＦＥＴ２１’を介して相補ビット線２
６’に結合される。ＦＥＴ２１は、そのソース電極にお
ける電圧が、ＦＥＴ２１のスレシホルド電圧に等しい量
だけ、ワード線２４における電圧より少ない値に到達し
たときに、非導通状態になる。強誘電体コンデンサ２２
間の電圧は、ＦＥＴ２１のスレシホルド電圧に等しい量
だけ、−ＶDDより正側となる。強誘電体コンデンサ２２
の状態は、強誘電体コンデンサ２２が最初に状態５２に
あった場合は状態５６に変化し、強誘電体コンデンサ２
２が最初に状態５３または状態６２にあった場合は状態
５７に変化する。強誘電体コンデンサ２２’間の電圧は
０となり、強誘電体コンデンサ２２’はその初期状態の
ままとなっている。
【００６５】３）プレート線２５における電圧をＶDDに
上昇させる。ＦＥＴ２１は非導通状態なので、強誘電体
コンデンサ２２はビット線２６から絶縁されており、状
態５６または状態５７のいずれかのままである。この時
点では、強誘電体コンデンサ２２’間の電圧はＶDDであ
り、強誘電体コンデンサ２２’の状態は、強誘電体コン
デンサ２２’の初期状態には無関係に、状態６８に変化
する。
【００６６】４）ワード線２４を接地することによっ
て、ＦＥＴ２１およびＦＥＴ２１’がオフに切り換えら
れる。強誘電体コンデンサ２２および強誘電体コンデン
サ２２’は、それぞれ、ビット線２６および相補ビット
線２６’から絶縁される。強誘電体コンデンサ２２は、
強誘電体コンデンサ２２からの漏れのために、状態５６
から非対称論理「１」分極状態５２に、あるいは、状態
５７から非対称論理「１」分極状態５３に変化する。強
誘電体コンデンサ２２’は、強誘電体コンデンサ２２’
からの漏れのために、状態６８から論理「０」分極状態
６２に変化する。したがって、メモリ・セル２０には論
理「１」が記憶される。
【００６７】本発明の第２実施例によれば、論理「０」
を図２のメモリ・セル２０に記憶するための「ライト」
動作は、メモリ・セル２０に論理「１」を記憶するため
の「ライト」動作の段階に類似する段階を含む。論理
「０」をメモリ・セル２０に書き込むとき、ビット線２
６における電圧は、論理「０」を表わす接地電圧レベル
に低下し、相補ビット線２６’における電圧は、論理
「０」の補数値を表わすＶDDに上昇することを注記して
おく。したがって、強誘電体コンデンサ２２の状態は、
その初期状態には無関係に、飽和状態６８を通って論理
「０」分極状態６２に変化する。強誘電体コンデンサ２
２’の状態は、強誘電体コンデンサ２２’が最初に状態
５２にあった場合は、状態５６を通って論理「１」分極
状態５２に変化する。あるいは、強誘電体コンデンサ２
２’が最初に状態５３または状態６２にあった場合は、
状態５７を通って非対称論理「０」分極状態５３に変化
する。以上の説明から、不揮発性メモリ・セルにおいて
データを読み出し、復元する方法が提供されたことが認
められよう。本方法は、単一トランジスタのパス・ゲー
トにより、ワード線ブーストのような技法を用いること
なく、不揮発性メモリ・セルにおいてデータを読み出
し、データを完全に復元する。したがって、従来技術に
よる技法に対して、エネルギ効率を高めた代替案を提供
することになる。更に、本発明は、メモリ・セルにデー
タを書き込むために、ワード線ブースタを必要としな
い。したがって、本発明による方法を用いることによっ
て、従来技術と比較して、回路が簡略化され、シリコン
面積の節約になる。
【図面の簡単な説明】
【図１】本発明の第１実施例による方法において用いる
ための、ビット線コンデンサとセンス・アンプとに接続
された１トランジスタ−１コンデンサ構成の強誘電体メ
モリ・セルを示す回路構成図。
【図２】本発明の第２実施例による方法において用いる
ための、ビット線コンデンサ、相補ビット線コンデン
サ、およびセンス・アンプに接続された、２トランジス
タ−２コンデンサ構成の強誘電体メモリ・セルを示す回
路構成図。
【図３】従来技術の実施例による、リード・プロセスの
間の、強誘電体コンデンサにおける電圧の関数としての
分極電荷のヒステリシス・ループを示すグラフ。
【図４】本発明の実施例による、リードおよびライト・
プロセスの間の、強誘電体コンデンサにおける電圧の関
数としての分極電荷のヒステリシス・ループを示すグラ
フ。
【符号の説明】
１０ メモリ・セル １１ ｎ−チャネル絶縁ゲート電界効果トランジスタ １２ 強誘電体コンデンサ １４ ワード線 １５ プレート線 １６ ビット線 １８ センス・アンプ １７ ビット線コンデンサ ２０ 強誘電体メモリ・セル ２１，２１’ ｎ−チャネル絶縁ゲート電界効果トラ
ンジスタ ２２，２２’ 強誘電体コンデンサ ２５ プレート線 ２６ ビット線 ２６’ 相補ビット線 ２８ センス・アンプ ２７ ビット線コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】データ記憶素子（１０）においてデータを
    読み出し、復元する方法であって：スイッチ（１１）と
    分極保持コンデンサ（１２）とを有する前記データ記憶
    素子（１０）であって、前記スイッチ（１１）は、制御
    信号を受信するために結合された制御電極と、復元信号
    を受信するために前記分極保持コンデンサ（１２）を介
    して結合された第１電流導通電極と、データを伝送する
    ために結合された第２電流導通電極とを有する、前記デ
    ータ記憶素子を用意する段階；前記データ記憶素子（１
    ０）にデータを供給する段階；前記スイッチ（１１）を
    非導通状態にする段階；前記分極保持コンデンサ（１
    ２）を通じて、前記スイッチ（１１）の第１電流導通導
    通電極に第１復元信号を印加する段階；前記スイッチ
    （１１）の第２電流導通電極に充電電圧を供給する段
    階；前記スイッチ（１１）の第２電流導通電極に印加し
    た前記充電電圧を除去する段階；前記スイッチを導通状
    態にする段階；前記スイッチ（１１）の第２電流導通電
    極における電圧に応答して、前記スイッチ（１１）の第
    ２電流導通電極にデータ値電圧を印加し、前記データ記
    憶素子（１０）からデータを読み出す段階；前記分極保
    持コンデンサ（１２）を通じて、前記スイッチ（１１）
    の第１電流導通電極に第２復元信号を印加する段階；お
    よび前記スイッチ（１１）を非導通状態とし、前記デー
    タ記憶素子（１０）においてデータを復元する段階；か
    ら成ることを特徴とする方法。
  2. 【請求項２】前記データ記憶素子（１０）にデータを供
    給する段階は：前記分極保持コンデンサ（１２）を通じ
    て、前記スイッチ（１１）の第１電流導通電極に、前記
    第１復元信号を印加する段階；前記スイッチ（１１）の
    第２電流導通電極にデータ記憶電圧を印加する段階；前
    記スイッチ（１１）を導通状態にする段階；前記分極保
    持コンデンサ（１２）を通じて、前記スイッチ（１１）
    の第１電流導通電極に、前記第２復元信号を印加する段
    階；および前記スイッチ（１１）を非導通状態とし、前
    記データ記憶素子（１０）においてデータを記憶する段
    階；を含むことを特徴とする、請求項１記載のデータ記
    憶素子（１０）においてデータを読み出し復元する方
    法。
  3. 【請求項３】強誘電体メモリ・セル（１０）においてデ
    ータを読み出し復元する方法であって：ワード線（１
    ４）、プレート線（１５）、ビット線（１６）、電界効
    果トランジスタ（１１）、および強誘電体コンデンサ
    （１２）を有する前記強誘電体メモリ・セル（１０）で
    あって、前記電界効果トランジスタ（１１）は、前記ワ
    ード線（１４）に結合されたゲート電極と、前記強誘電
    体コンデンサ（１２）を介して前記プレート線（１５）
    に結合されたソース電極と、前記ビット線（１６）に結
    合されたドレイン電極とを有する、前記強誘電体メモリ
    ・セル（１０）を用意する段階；前記強誘電体メモリ・
    セル（１０）にデータを書き込む段階；前記電界効果ト
    ランジスタ（１１）を非導通状態にする段階；前記プレ
    ート線（１５）に第１復元信号を印加する段階；前記ビ
    ット線（１６）を充電する段階；前記電界効果トランジ
    スタ（１１）を導通状態にする段階；前記ビット線（１
    ６）における電位に応答して、前記ビット線（１６）に
    データ値電圧を印加し、前記強誘電体メモリ・セル（１
    ０）からデータを読み出す段階；前記プレート線（１
    ５）に第２復元信号を印加する段階；および前記電界効
    果トランジスタ（１１）を非導通状態とし、前記強誘電
    体メモリ・セル（１０）におけるデータを復元する段
    階；から成ることを特徴とする方法。
  4. 【請求項４】強誘電体メモリ・セル（２０）においてデ
    ータを読み出し復元する方法であって：ワード線（２
    ４）、プレート線（２５）、ビット線（２６）、相補ビ
    ット線（２６’）、第１電界効果トランジスタ（２
    １）、第２電界効果トランジスタ（２１’）、第１強誘
    電体コンデンサ（２２）、および第２強誘電体コンデン
    サ（２２’）を有する強誘電体メモリ・セル（２０）を
    用意する段階であって、前記第１電界効果トランジスタ
    （２１）のゲート電極と前記第２電界効果トランジスタ
    （２１’）のゲート電極とは前記ワード線（２４）に結
    合され、前記第１電界効果トランジスタ（２１）のソー
    ス電極と前記第２電界効果トランジスタ（２１’）のソ
    ース電極とは、それぞれ、前記第１強誘電体コンデンサ
    （２２）および前記第２強誘電体コンデンサ（２２’）
    を介して前記プレート線（２５）に結合され、前記第１
    電界効果トランジスタ（２１）のドレイン電極と前記第
    ２電界効果トランジスタ（２１’）のドレイン電極と
    は、それぞれ、前記ビット線（２６）と前記相補ビット
    線（２６’）とに結合される、段階；前記強誘電体メモ
    リ・セル（２０）にデータを書き込む段階；前記第１お
    よび第２電界効果トランジスタ（２１，２１’）を非導
    通状態にする段階；前記プレート線（２５）に第１復元
    信号を印加する段階；前記ビット線（２６）および前記
    相補ビット線（２６’）を充電する段階；前記第１およ
    び第２電界効果トランジスタ（２１，２１’）を導通状
    態にする段階；前記ビット線（２６）における電位が前
    記相補ビット線（２６’）における電位よりも高いこと
    に応答して、前記ビット線（２６）に第１データ値電圧
    を印加し、前記相補ビット線（２６’）に第２データ値
    電圧を印加し、前記強誘電体メモリ・セル（２０）から
    第１論理値を読み出す段階；前記ビット線（２６）にお
    ける電位が前記相補ビット線（２６’）における電位よ
    りも低いことに応答して、前記ビット線（２６）に前記
    第２データ値電圧を印加し、前記相補ビット線（２
    ６’）に前記第１データ値電圧を印加し、前記強誘電体
    メモリ・セル（２０）から前記第１論理値の補数であ
    る、第２論理値を読み出す段階；前記プレート線（２
    ５）に第２復元信号を印加する段階；および前記第１お
    よび第２電界効果トランジスタ（２１，２１’）を非導
    通状態とし、前記強誘電体メモリ・セル（２０）におけ
    るデータを復元する段階；から成ることを特徴とする方
    法。
  5. 【請求項５】前記ビット線（２６）における電位が、前
    記相補ビット線（２６’）における電位よりも高いこと
    に応答して、前記ビット線（２６）に第１データ値電圧
    を印加し、前記相補ビット線（２６’）に第２データ値
    電圧を印加する前記段階は、前記ビット線（２６）に電
    源電圧を印加する段階、および前記相補ビット線（２
    ６’）に接地電圧を供給する段階を含むことを特徴とす
    る、請求項４記載の強誘電体メモリ・セル（２０）にお
    いてデータを読み出し復元する方法。
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