JPH09147578A

JPH09147578A - 不揮発性レジスタおよびデ−タにアクセスする方法

Info

Publication number: JPH09147578A
Application number: JP8305896A
Authority: JP
Inventors: Jy-Der D Tai; ジ−ダー・ディー・タイ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1995-11-02
Filing date: 1996-10-30
Publication date: 1997-06-06
Anticipated expiration: 2016-10-30
Also published as: TW307867B; KR970029861A; EP0772199A3; SG42440A1; EP0772199A2; KR100476483B1; US5592411A; JP4328390B2

Abstract

(57)【要約】【課題】本発明は、不揮発性レジスタ（１０）と、こ
の不揮発性レジスタ（１０）に対してデータの書き込み
および読み出しを行う方法を提供する。【解決手段】書き込み時には、第１対の強誘電体コン
デンサ（１４，１６）が第１パス・ゲート（１２）を介
してデータ信号を受信し、第２対の強誘電体コンデンサ
（２４，２６）が第２パス・ゲート（３２）を介して相
補データ信号を受信する。抽出信号と復元信号が、デー
タに応じて、これら２対の強誘電体コンデンサ（１４，
１６，２４，２６）をそれぞれの分極状態とする。読み
出し時には、抽出信号は、電圧検出器（１８）の２つの
電圧電極に現われる、レジスタ（１０）に記憶されてい
るデータに応じた電圧差を生成する。この電圧差を増幅
し、２つのパス・ゲート（１２，３２）を介して、レジ
スタ（１０）から伝達する。復元信号は、不揮発性レジ
スタ（１０）に、このデータを再び復元する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に不揮発性
メモリ素子に関し、更に特定すれば、強誘電体不揮発性
レジスタ(ferroelectric non-volatile registers)に関
するものである。

【０００２】

【従来の技術】不揮発性構成レジスタ(configuration r
egister)は、メモリ・マッピング(memory mapping)や機
密保護の目的のために、一般的に用いられている。これ
らの不揮発性レジスタは、単体レジスタとして、または
電気的消去可能なプログラム可能リード・オンリ・メモ
リ（ＥＥＰＲＯＭ）のような不揮発性メモリ・アレイの
一部として実施することができる。不揮発性レジスタを
ＥＥＰＲＯＭの一部として有することの利点は、長いレ
ジスタを実現するときに利便性が得られることである。
しかしながら、このレジスタは長さが１バイトしかない
と、この技法は、領域、速度、および電力に関してはか
えって非効率的になる。例えば、ＥＥＰＲＯＭ内の不揮
発性レジスタにアクセスするには、センス・アンプ(sen
se amplifier) が必要であり、これを活性化しなければ
ならない。センス・アンプは大量の電力を消費し、しか
も半導体ダイ上の大きな面積を占める。更に、不揮発性
レジスタは、メモリ・アレイと高容量性のビット線を共
有する。この容量がレジスタのアクセス速度を低下さ
せ、充電および放電に余分な電力を必要とすることにな
る。

【０００３】加えて、メモリ・アレイ内に不揮発性レジ
スタを実施する場合、通常メモリ・アレイを１行用い
る。当業者にはわかるであろうが、メモリ・アレイ構造
によって異なるが、１行のメモリ・アレイは通常１２８
または２５６ビットから成る。レジスタは数ビットを必
要とするに過ぎないなので、メモリ・アレイ構造を用い
てレジスタを実施すると、メモリ・アレイの多数のビッ
トが使用されずに残されるため、メモリ・アレイの大部
分が無駄になる。この未使用部分のメモリ・アレイは半
導体ダイの大部分を消費するため、これも無駄となる。

【０００４】

【発明が解決しようとする課題】したがって、レジスタ
がメモリ・アレイ構造から分離されている構成レジスタ
を有することができれば有利であろう。また、レジスタ
をモデュール状とし、カスケード接続することによって
異なるサイズのメモリブロックを形成することができれ
ば、更に有利であろう。また、レジスタ内のデータへの
アクセスが、簡単、高速、かつエネルギ効率的であるこ
とも望ましい。

【０００５】

【課題を解決するための手段】本発明は、不揮発性レジ
スタと、この不揮発性レジスタに対してデータの書き込
みおよび読み出しを行う方法を提供する。書き込み時に
は、第１対の強誘電体コンデンサが第１パス・ゲートを
介してデータ信号を受信し、第２対の強誘電体コンデン
サが第２パス・ゲートを介して相補データ信号を受信す
る。抽出信号と復元信号が、データに応じて、これら２
対の強誘電体コンデンサをそれぞれの分極状態とする。
読み出し時には、抽出信号は、電圧検出器の２つの電圧
電極に現われる、レジスタに記憶されているデータに応
じた電圧差を生成する。この電圧差を増幅し、２つのパ
ス・ゲートを介して、レジスタから伝達する。復元信号
は、不揮発性レジスタに、このデータを再び復元する。

【０００６】

【発明の実施の形態】図１は、本発明の一実施例による
不揮発性レジスタ１０の回路構成図である。レジスタ１
０は、パス・ゲート１２，３２、強誘電体コンデンサ１
４，１６，２４，２６、電圧検出器１８、およびトラン
ジスタ２７，２８を含む。

【０００７】パス・ゲート１２は、ｎ−チャネル金属酸
化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１１
と、ｐ−チャネルＭＯＳＦＥＴ１３とを含む。ＭＯＳＦ
ＥＴ１１のゲート電極はパス・ゲート１２の第１制御電
極として機能し、制御信号を受けるためにノード４３に
接続されている。ＭＯＳＦＥＴ１３のゲート電極はパス
・ゲート１２の第２制御電極として機能し、相補制御信
号を受けるためにノード４４に接続されている。ＭＯＳ
ＦＥＴ１１のソース電極は、ＭＯＳＦＥＴ１３のソース
電極に接続され、パス・ゲート１２の第１データ電極を
形成する。パス・ゲート１２の第１データ電極は、デー
タ信号を伝達するためにノード４１に接続されている。
ＭＯＳＦＥＴ１１のドレイン電極はＭＯＳＦＥＴ１３の
ドレイン電極に接続され、パス・ゲート１２の第２デー
タ電極を形成する。尚、パス・ゲート１２の構造は図１
に示す実施例に限定される訳ではないことを注記してお
く。パス・ゲート１２に相応しい構造には、２方向に論
理信号を伝達可能なパス・ゲート、単一制御電極を有す
る単一トランジスタ・パス・ゲート等が含まれる。当業
者はわかるであろうが、単一トランジスタによるパス・
ゲート構造の制御電極に印加される制御信号は、マルチ
・トランジスタによるパス・ゲート構造、例えば、パス
・ゲート１２の制御電極に印加される制御信号とは異な
る場合もある。

【０００８】コンデンサ１４の第１電極は、抽出信号を
受信するためにノード４５に接続されている。コンデン
サ１４の第２電極は、パス・ゲート１２の第２データ電
極とコンデンサ１６の第１電極とに接続されている。コ
ンデンサ１６の第２電極は、復元信号を受信するために
ノード４６に接続されている。

【０００９】電圧検出器１８は、ｎ−チャネルＭＯＳＦ
ＥＴ１７，２１と、ｐ−チャネルＭＯＳＦＥＴ１９，２
３とを含む。ＭＯＳＦＥＴ１７，１９は第１反転器を形
成し、ＭＯＳＦＥＴ２１，２３は第２反転器を形成す
る。ＭＯＳＦＥＴ１７のゲート電極は、ＭＯＳＦＥＴ１
９のゲート電極に接続され、第１反転器の入力を形成す
る。ＭＯＳＦＥＴ１７のドレイン電極は、ＭＯＳＦＥＴ
１９のドレイン電極に接続され、第１反転器の出力を形
成する。ＭＯＳＦＥＴ１７のソース電極およびＭＯＳＦ
ＥＴ１９のソース電極は、それぞれ、第１反転器の第１
イネーブル電極および第２イネーブル電極を形成する。
ＭＯＳＦＥＴ２１のゲート電極は、ＭＯＳＦＥＴ２３の
ゲート電極に接続され、第２反転器の入力を形成する。
ＭＯＳＦＥＴ２１のドレイン電極は、ＭＯＳＦＥＴ２３
のドレイン電極に接続され、第２反転器の出力を形成す
る。ＭＯＳＦＥＴ２１のソース電極およびＭＯＳＦＥＴ
２３のソース電極は、それぞれ、第２反転器の第１イネ
ーブル電極および第２イネーブル電極を形成する。第１
反転器の入力と第２反転器の出力は互いに接続され、電
圧検出器１８の第１電圧電極を形成する。第１反転器の
出力と第２反転器の入力は互いに接続され、電圧検出器
１８の第２電圧電極を形成する。第１反転器の第１イネ
ーブル電極と第２反転器の第１イネーブル電極は互いに
接続され、電圧検出器１８の第１制御電極を形成する。
第１反転器の第２イネーブル電極と第２反転器の第２イ
ネーブル電極は互いに接続され、電圧検出器１８の第２
制御電極を形成する。

【００１０】電圧検出器１８の第１電圧電極は、コンデ
ンサ１４の第２電極に接続されている。電圧検出器１８
の第１制御電極は、ｎ−チャネルＭＯＳＦＥＴ２７を介
して、ノード２０に結合されている。一例として、ノー
ド２０は、低い方の供給電圧、例えば、接地電圧レベル
にある。接地電圧レベルのことを、接地レベルとも呼ぶ
ことにする。ＭＯＳＦＥＴ２７のゲート電極は、活性化
信号を受信するためにノード４７に接続されている。Ｍ
ＯＳＦＥＴ２７のソース電極はノード２０に接続され、
ＭＯＳＦＥＴ２７のドレイン電極は電圧検出器１８の第
１制御電極に接続されている。電圧検出器１８の第２制
御電極は、ｐ−チャネルＭＯＳＦＥＴ２８を介してノー
ド４０に接続されている。一例として、ノード４０は、
高い方の供給電圧レベル、例えば、Ｖ_DDにある。ＭＯＳ
ＦＥＴ２８のゲート電極は、相補活性化信号を受信する
ためにノード４８に接続されている。ＭＯＳＦＥＴ２８
のソース電極はノード４０に接続され、ＭＯＳＦＥＴ２
８のドレイン電極は電圧検出器１８の第２制御電極に接
続されている。

【００１１】コンデンサ２４の第１電極は、抽出信号を
受信するためにノード４５に接続されている。コンデン
サ２４の第２電極は電圧検出器１８の第２電圧電極と、
コンデンサ２６の第１電極とに接続されている。コンデ
ンサ２６の第２電極は、復元信号を受信するためにノー
ド４６に接続されている。

【００１２】パス・ゲート３２は、ｎ−チャネルＭＯＳ
ＦＥＴ３１とｐ−チャネルＭＯＳＦＥＴ３３とを含む。
ＭＯＳＦＥＴ３１のゲート電極はパス・ゲート３２の第
１制御電極として機能し、制御信号を受信するためにノ
ード４３に接続されている。ＭＯＳＦＥＴ３３のゲート
電極はパス・ゲート３２の第２制御電極として機能し、
相補制御信号を受信するためにノード４４に接続されて
いる。ＭＯＳＦＥＴ３１のソース電極はＭＯＳＦＥＴ３
３のソース電極に接続され、パス・ゲート３２の第１デ
ータ電極を形成する。パス・ゲート３２の第１データ電
極は、相補データ信号を伝達するためにノード４２に接
続されている。ＭＯＳＦＥＴ３１のドレイン電極はＭＯ
ＳＦＥＴ３３のドレイン電極に接続され、パス・ゲート
３２の第２データ電極を形成する。パス・ゲート３２の
第２データ電極は、コンデンサ２４の第２電極に接続さ
れている。尚、パス・ゲート３２の構造は図１に示す実
施例に限定される訳ではないことを注記しておく。パス
・ゲート３２に相応しい構造には、２方向に論理信号を
伝達可能なパス・ゲート、単一制御電極を有する単一ト
ランジスタ・パス・ゲート等が含まれる。

【００１３】更に、レジスタ１０はｎ−チャネルＭＯＳ
ＦＥＴ３４，３６を含む。ＭＯＳＦＥＴ３４のゲート電
極とＭＯＳＦＥＴ３６のゲート電極は、放電信号を受信
するためにノード４９に接続されている。ＭＯＳＦＥＴ
３４のソース電極とＭＯＳＦＥＴ３６のソース電極はノ
ード２０に接続されている。ＭＯＳＦＥＴ３４のドレイ
ン電極は、コンデンサ１４の第２電極に接続されてい
る。ＭＯＳＦＥＴ３６のドレイン電極はコンデンサ２４
の第２電極に接続されている。各「ライト」または「リ
ード」動作の後、ＭＯＳＦＥＴ３４，３６を活性化し
て、コンデンサ１４，１６，２４，２６を放電し、これ
らのコンデンサ間の電圧によって誘発される応力を緩和
することができる。本発明によれば、ＭＯＳＦＥＴ３
４，３６はオプションであることを注記しておく。

【００１４】図１における各ＭＯＳＦＥＴはスイッチと
して機能することは理解されよう。したがって、図１に
おけるＭＯＳＦＥＴは、電界効果トランジスタには限定
されない。制御電極と２つの電流導通電極とを有するあ
らゆるスイッチが、図１におけるＭＯＳＦＥＴの代わり
に用いることができる。例えば、図１におけるＭＯＳＦ
ＥＴ全てを、バイポーラ・トランジスタ、絶縁ゲート・
バイポーラ・トランジスタ等で置き換えることができ
る。当業者には分かるであろうが、ＭＯＳＦＥＴをスイ
ッチとして使用する場合、当該ＭＯＳＦＥＴのゲート電
極はスイッチの制御電極に対応し、ＭＯＳＦＥＴのソー
スおよびドレイン電極はスイッチの電流導通電極に対応
する。

【００１５】コンデンサ１４，１６，２４，２６の分極
状態は、レジスタ１０に記憶されているデータの論理値
を決定する。各コンデンサ１４，１６，２４，２６間の
電圧は、プラス符号を有する対応するコンデンサの電極
における電位が、当該コンデンサの他方の電極における
電位よりも高い場合、正として定義される。各コンデン
サ１４，１６，２４，２６における電荷の極性は、プラ
ス符号を有する対応するコンデンサの電極上の電荷が正
のとき、正として定義される。

【００１６】図２は、読み取りおよび書き込み動作の間
における、レジスタ１０内の強誘電体コンデンサにおけ
る電圧（Ｖ）の関数としての、分極電荷（Ｑ）のヒステ
リシス・ループ６０を示す。データを含むレジスタ内の
強誘電体コンデンサ間の電圧が０の場合、強誘電体コン
デンサは、第１分極状態６１または第２分極状態６２の
いずれかにある。第１論理値が図１のレジスタ１０に記
憶されている場合、コンデンサ１４，２６は分極状態６
１にあり、コンデンサ１６，２４は分極状態６２にあ
る。第１論理値とは相補関係にある第２論理値が図１の
レジスタ１０に記憶されている場合、コンデンサ１６，
２４は分極状態６１にあり、コンデンサ１４，２６は分
極状態６２にある。書き込みおよび読み取り動作の間、
図１のレジスタ１０内の強誘電体コンデンサは、ヒステ
リシス・ループ６０における中間状態６３，６４、飽和
状態６６，６７、および中性状態６５に入ることがあ
る。これについて、図３を参照しながら以下で論ずるこ
とにする。

【００１７】図３は、本発明の実施例のタイミングにし
たがったタイミング図１００である。タイミング図１０
０は、図１のレジスタ１０に対するデータの書き込みお
よびデータの読み出しを行うための、相補データ信号１
４１，１４２、相補制御信号１４３，１４４、抽出信号
１４５、復元信号１４６、相補活性化信号１４７，１４
８、および放電信号１４９を含む。相補データ信号１４
１，１４２は、図１におけるレジスタのノード４１，４
２にそれぞれ印加される。相補制御信号１４３，１４４
は、レジスタ１０のノード４３，４４にそれぞれ印加さ
れる。抽出信号１４５はレジスタ１０のノード４５に印
加される。復元信号１４６はレジスタ１０のノード４６
に印加される。相補活性化信号１４７，１４８は、レジ
スタ１０のノード４７，４８にそれぞれ印加される。放
電信号１４９はレジスタ１０のノード４９に印加され
る。ライト部分１１０は、第１論理値、例えば、「１」
を図１のレジスタ１０に書き込むためのタイミング信号
を示す。リード部分１２０は、レジスタ１０が第１論理
値、例えば、「１」を記憶するときに、図１のレジスタ
１０からデータを読み出すためのタイミング信号を示
す。

【００１８】「ライト」命令が実行される前、パス・ゲ
ート１２，３２は非導通状態であり、電圧検出器１８は
ディゼーブルされており、抽出信号１４５、復元信号１
４６、および放電信号１４９は接地レベルにあり、コン
デンサ１４，１６，２４，２６間の電圧は０である。論
理「１」をレジスタ１０に書き込むには、データ信号１
４１を例えば、論理「１」を表わすＶ_DDの電圧レベルと
する。相補データ信号１４２は、論理「０」を表わす接
地レベルとする。

【００１９】時点ｔ₀ において、相補制御信号１４３，
１４４によって、レジスタ１０のパス・ゲート１２，３
２を導電状態とする。ノード４１，４２における電圧レ
ベルは、レジスタ１０のコンデンサ１４，２４の第２電
極にそれぞれ伝達される。コンデンサ１４，１６間の電
圧は、それぞれ−Ｖ_DD，＋Ｖ_DDである。図２のヒステリ
シス・ループ６０に示すように、コンデンサ１４は飽和
状態６７に入り、一方コンデンサ１６は飽和状態６６に
入る。尚、コンデンサ１４，１６は、それらの各初期状
態とは無関係に、飽和状態６７，６６に入ることを注記
しておく。コンデンサ２４，２６間の電圧は０のままで
ある。

【００２０】時点ｔ₁ において、抽出信号１４５がＶ_DD
に上昇する。同様に、時点ｔ₂ において、復元信号１４
６がＶ_DDに上昇する。コンデンサ１４，１６間の電圧は
０に変化する。図２のヒステリシス・ループ６０に示す
ように、コンデンサ１４の状態は飽和状態６７から分極
状態６１に変化し、コンデンサ１６の状態は飽和状態６
６から分極状態６２に変化する。コンデンサ２４，２６
間の電圧は、それぞれ＋Ｖ_DD，−Ｖ_DDに変化する。図２
のヒステリシス・ループ６０に示すように、コンデンサ
２４は飽和状態６６に入り、コンデンサ２６は飽和状態
６７に入る。尚、コンデンサ２４，２６は、それらの各
初期状態とは無関係に、飽和状態６６，６７に入ること
を注記しておく。

【００２１】時点ｔ₃ において、抽出信号１４５は接地
レベルに低下する。同様に、ｔ₄ において、復元信号１
４６も接地レベルに低下する。コンデンサ１４，１６間
の電圧は、それぞれ０から−Ｖ_DD，＋Ｖ_DDに変化する。
図２のヒステリシス・ループ６０に示すように、コンデ
ンサ１４の状態は分極状態６１から飽和状態６７に変化
し、コンデンサ１６の状態は分極状態６２から飽和状態
６６に変化する。図２のヒステリシス・ループ６０に示
すように、コンデンサ２４の状態は飽和状態６６から分
極状態６２に変化し、コンデンサ２６の状態は飽和状態
６７から分極状態６１に変化する。

【００２２】本発明によれば、時点ｔ₁ ，ｔ₂ ，ｔ₃ ，
ｔ₄ の時間的順序は、タイミング図１００のライト部分
１１０に示した実施例と正確に同一であることには限定
されないことを注記しておく。抽出信号１４５の立ち上
がりエッジの発生、即ち、時点ｔ₁ は、抽出信号１４５
の立ち下がりエッジの発生、即ち、ｔ₄ に先立つ。復元
信号１４６の立ち上がりエッジの発生、即ち、時点ｔ₂
は、復元信号１４６の立ち下がりエッジの発生、即ち、
時点ｔ₃ に先立つ。しかしながら、データをレジスタ１
０に書き込む動作は、抽出信号１４５および復元信号１
４６間の時間的関係には独立している。例えば、時点ｔ
₁ は時点ｔ₂ または時点ｔ₃ の後に来ることができ、時
点ｔ₂ は時点ｔ₄ の後に来ることができる。

【００２３】時点ｔ₅ において、相補制御信号１４３，
１４４はパス・ゲート１４，１６を非導通状態とするこ
とによって、コンデンサ１４，１６をノード４１から分
離し、コンデンサ２４，２６をノード４２から分離す
る。時点ｔ₅ の後、相補データ信号１４１，１４２をそ
れぞれノード４１，４２から除去してもよいことを注記
しておく。

【００２４】時点ｔ₆ およびｔ₇ 間の時間間隔におい
て、放電信号１４９がＭＯＳＦＥＴ３４，３６を導通状
態とすることにより、コンデンサ１４，１６，２４，２
６を放電する。コンデンサ１４，１６，２４，２６間の
電圧は、この時点では０に等しい。したがって、図２の
ヒステリシス・ループ６０に示すように、コンデンサ１
４，２６は分極状態６１にあり、コンデンサ１６，２４
は分極状態６２にある。本発明によれば、放電コンデン
サ１４，１６，２４，２６はオプションであることを注
記しておく。放電しない場合、コンデンサ１４，１６，
２４，２６の状態は、強誘電体からの漏れのために、そ
れぞれの分極状態、即ち、６１，６２に変化する。いず
れの場合でも、論理「１」がレジスタ１０に書き込まれ
る。

【００２５】本発明によれば、第２論理値、例えば、
「０」をレジスタ１０に書き込む動作は、論理「１」を
レジスタ１０に書き込む動作に類似した段階を含む。し
かし、論理「０」をレジスタ１０に書き込むときは、デ
ータ信号を接地レベルとし、相補データ信号１４２をＶ
_DDとすることに注意すべきであろう。したがって、図２
のヒステリシス・ループ６０に示すように、書き込み動
作の後、コンデンサ１４，２６は分極状態６２となり、
コンデンサ１６，２４は分極状態６１となる。コンデン
サ１４，１６，２４，２６は、それらの書き込み動作前
の各状態には無関係に、それぞれの分極状態に入ること
を注記しておく。

【００２６】「リード」コマンドが実行される前では、
パス・ゲート１２，３２は非導通状態にあり、電圧検出
器１８はディゼーブルされており、抽出信号１４５、復
元信号１４６、および放電信号１４９は接地レベルとさ
れ、コンデンサ１４，１６，２４，２６間の電圧は０で
ある。レジスタ１０は第１論理値、例えば、「１」を記
憶していると仮定する。すると、図２のヒステリシス・
ループ６０に示すように、コンデンサ１４，２６は分極
状態６１にあり、コンデンサ１６，２４は分極状態６２
にある。

【００２７】時点ｔ₈ において、抽出信号１４５は＋Ｖ
_DDに上昇する。パス・ゲート１２，３２は非導通状態に
あり、電圧検出器１８はディゼーブルされているので、
コンデンサ１４，２４の第２電極に接続されているノー
ドは、印加される電圧レベルからは分離されている。

【００２８】コンデンサ１４，１６間の全電圧はＶ_DDで
ある。コンデンサ１４において、その電極間の電圧によ
って生じる電界は、その初期分極電界とは逆方向であ
る。この電界はコンデンサ１４を消極し、コンデンサ１
４の容量のコンデンサ１６の容量に対する比によって
は、コンデンサ１４を逆方向に分極する場合もある。図
２のヒステリシス・ループ６０に示すように、コンデン
サ１４の状態は分極状態６１から中間状態６３に変化す
る。コンデンサ１６において、その電極間の電圧によっ
て生じる電界は、その初期分極電界と同一方向である。
この電界は更にコンデンサ１６を分極する。図２のヒス
テリシス・ループ６０に示すように、コンデンサ１６の
状態は分極状態６２から中間状態６４に変化する。この
プロセスにおいて、中間状態６３および分極状態６１間
の電荷の差に等しい分極電荷量が、コンデンサ１４から
コンデンサ１６に転送される。コンデンサ１６における
分極電荷の増加を表わす、中間状態６４および分極状態
６２間の電荷の差、およびコンデンサ１４における分極
電荷の減少を表わす、中間状態６３および分極状態６１
間の電荷の差は、互いに等しい。コンデンサ１４の第２
電極に接続されているノードにおける電圧は、この時点
では、コンデンサ１４間の電圧より高いコンデンサ１６
間の電圧に等しい。

【００２９】同様に、コンデンサ２４，２６間の全電圧
はＶ_DDである。コンデンサ２４において、その電極間の
電圧によって生じる電界は、その初期分極電界と同一方
向である。この電界は更にコンデンサ２４を分極する。
図２のヒステリシス・ループ６０に示すように、コンデ
ンサ２４の状態は分極状態６２から中間状態６４に変化
する。コンデンサ２６において、その電極間の電圧によ
って生じる電界は、その初期分極電界とは逆方向であ
る。この電界はコンデンサ２６を消極し、コンデンサ２
６の容量のコンデンサ２４の容量に対する比率によって
は、コンデンサ２６を逆方向に分極する場合もある。図
２のヒステリシス・ループ６０に示すように、コンデン
サ２６の状態は分極状態６１から中間状態６３に変化す
る。このプロセスにおいて、中間状態６３および分極状
態６１間の電荷の差に等しい分極電荷量が、コンデンサ
２６からコンデンサ２４に転送される。中間状態６４お
よび分極状態６２間の電荷の差は、コンデンサ２４にお
ける分極電荷の増加を表わし、中間状態６３および分極
状態６１間の電荷の差は、コンデンサ２６における分極
電荷の減少を表わす。コンデンサ２４の第２電極に接続
されているノードにおける電圧は、この時点では、コン
デンサ２４間の電圧より低いコンデンサ２６間の電圧に
等しい。

【００３０】時点ｔ₉ において、ＭＯＳＦＥＴ２７，２
８のゲート電極にそれぞれ印加された相補活性化信号１
４７，１４８によって、電圧検出器１８が活性化され
る。電圧検出器１８は、コンデンサ１４の第２電極に接
続されている第１電圧電極における電圧が、コンデンサ
２４の第２電極に接続されている第２電圧電極における
電圧よりも高いことを検出する。ＭＯＳＦＥＴ１７，２
３は導通状態となる。電圧検出器１８は、Ｖ_DDに等しく
論理「１」を表わす第１データ値電圧を、コンデンサ１
４の第２電極に印加し、接地レベルに等しく論理「０」
を表わす第２データ値電圧を、コンデンサ２４の第２電
極に印加する。コンデンサ１４間の電圧は、この時点で
０に等しくなり、コンデンサ１４の状態は、図２のヒス
テリシス・ループ６０に示すように、中間状態６４から
飽和状態６６に変化する。コンデンサ２４間の電圧は、
この時点で＋Ｖ_DDに等しくなり、コンデンサ２４の状態
は、図２のヒステリシス・ループ６０に示すように、中
間状態６４から飽和状態６６に変化する。コンデンサ２
６間の電圧は、この時点では０に等しくなり、コンデン
サ２６の状態は、図２のヒステリシス・ループ６０に示
すように、中間状態６３から中性状態６５に変化する。

【００３１】時点ｔ₁₀において、相補制御信号１４３，
１４４は、パス・ゲート１２，３２を導通状態とする。
「１」の論理値を表わす第１データ値電圧が、コンデン
サ１４の第２電極からパス・ゲート１２を通ってノード
４１に伝達される。同様に、「１」の相補論理値を表わ
す第２データ値電圧が、コンデンサ２４の第２電極から
パス・ゲート３２を通ってノード４２に伝達される。こ
うして、論理値「０」のデータがレジスタ１０から読み
出される。

【００３２】時点ｔ₁₁において、相補制御信号１４３，
１４４は、ゲート１２，３２を非導通状態とする。ノー
ド４１はコンデンサ１４，１６から分離され、ノード４
２はコンデンサ２４，２６から分離される。

【００３３】時点ｔ₁₂において、復元信号１４６はＶ_DD
に上昇する。コンデンサ１４，１６間の電圧は、この時
点では、０に等しい。図２のヒステリシス・ループ６０
に示すように、コンデンサ１４の状態は中性状態６５の
ままであり、コンデンサ１６の状態は飽和状態６６から
分極状態６２に変化する。コンデンサ２４，２６間の電
圧は、この時点では、それぞれ＋Ｖ_DD，−Ｖ_DDに等し
い。図２のヒステリシス・ループ６０に示すように、コ
ンデンサ２４の状態は飽和状態６６のままであり、コン
デンサ２６の状態は中性状態６５から飽和状態６７に変
化する。

【００３４】時点ｔ₁₃において、復元信号１４６が接地
レベルに低下する。同様に、時点ｔ₁₄において、抽出信
号１４５が接地レベルに低下する。コンデンサ１４，１
６間の電圧は、０から−Ｖ_DD，＋Ｖ_DDにそれぞれ変化す
る。図２のヒステリシス・ループ６０に示すように、コ
ンデンサ１４の状態は中性状態６５から飽和状態６７に
変化し、コンデンサ１６の状態は分極状態６２から飽和
状態６６に変化する。コンデンサ２４，２６間の電圧
は、それぞれ＋Ｖ_DD，−Ｖ_DDから０に変化する。図２の
ヒステリシス・ループ６０に示すように、コンデンサ２
４の状態は飽和状態６６から分極状態６２に変化し、コ
ンデンサ２６の状態は飽和状態６７から分極状態６１に
変化する。

【００３５】本発明によれば、時点ｔ₁₀，ｔ₁₁，ｔ₁₂，
ｔ₁₃，ｔ₁₄の時間的順序は、タイミング図１００のリー
ド部分１２０に示した実施例と正確に同一であることに
は限定されないことを注記しておく。復元信号１４６の
立ち上がりエッジの発生、即ち、時点ｔ₁₂は、復元信号
１４６の立ち下がりエッジの発生、即ち、時点ｔ₁₃に先
立つ。しかしながら、レジスタ１０からデータを読み出
す動作は、復元信号１４６、時点ｔ₁₀から時点ｔ₁₁まで
の時間間隔、および時点ｔ₁₄間の時間的関係には独立し
ている。例えば、時点ｔ₁₂は時点ｔ₁₀またはｔ₁₁の前、
または時点ｔ₁₄の後に来ることができる。同様に、時点
ｔ₁₄は時点ｔ₁₁またはｔ₁₀の前に来ることができる。

【００３６】時点ｔ₁₅において、相補活性化信号１４
７，１４８は、それぞれＭＯＳＦＥＴ２７，２８をオフ
に切り換え、その結果、電圧検出器１８が不活性化され
る。コンデンサ１４，２４の第２電極は、印加されたデ
ータ値電圧から分離される。コンデンサ１４，１６，２
４，２６は、それらの各状態に留っている。

【００３７】時点ｔ₁₆およびｔ₁₇間の時間間隔におい
て、放電信号１４９がＭＯＳＦＥＴ３４，３６を導通状
態とすることにより、コンデンサ１４，１６，２４，２
６を放電する。この時点で、コンデンサ１４，１６，２
４，２６間の電圧は０に等しくなる。したがって、図２
のヒステリシス・ループ６０に示すように、コンデンサ
１４，２６は分極状態６１にあり、コンデンサ１６，２
４は分極状態６２にある。本発明によれば、放電コンデ
ンサ１４，１６，２４，２６はオプションであることを
注記しておく。放電されなければ、強誘電体コンデンサ
からの漏れのために、コンデンサ１４，１６，２４，２
６の状態は、それらの各分極状態に変化する。いずれの
場合でも、論理「１」がレジスタ１０に復元される。
本発明によれば、レジスタ１０が第２論理値、例えば、
「０」を記憶しているときに、レジスタからデータを読
み出す動作は、レジスタ１０が第１論理値を記憶してい
るときにレジスタ１０からデータを読み出す動作のため
の段階と類似した段階を含む。しかし、レジスタ１０が
論理「０」を記憶しているときは、図２のヒステリシス
・ループ６０に示すように、コンデンサ１４，２６は最
初に分極状態６２にあり、コンデンサ１６，２４は最初
に分極状態６１にあることに注意すべきであろう。した
がって、読み取り動作の後、データ信号１４１は論理
「０」を表わす接地レベルに低下し、相補データ信号１
４２は、論理「０」の相補値を表わすＶ_DDに上昇する。

【００３８】以上の説明から、レジスタ、およびこのレ
ジスタに対してデータの書き込みおよび読み出しを行う
方法が提供されたことが認められよう。本発明によれ
ば、レジスタへのデータ伝達およびレジスタからのデー
タ伝達には、センス・アンプや容量性ビット線が不要で
ある。したがって、データのアクセスは高速で、エネル
ギ効率が高い。本発明のレジスタは、モデュール化した
り、カスケード接続することによって、用途に応じた異
なるサイズのメモリ・ブロックを構成することができ
る。本発明による数ビット長のレジスタは、ＥＥＰＲＯ
Ｍの１行よりも専有する面積が少ないので、本発明は、
従来技術のレジスタに対して、シリコン面積の効率が高
い代替物を提供することができる。本発明によるレジス
タは、例えば、スマート・カード(smart card)や無線周
波数タグの用途のように、例えば、サイズが３２バイト
程度の小さいメモリ・ブロックを超小型パッケージ内に
必要とするような用途において、特に有益である。

【図面の簡単な説明】

【図１】本発明の実施例による、不揮発性レジスタの回
路構成図。

【図２】書き込みおよび読み取り動作の間における、図
１のレジスタ内の強誘電体コンデンサにおける電圧
（Ｖ）の関数としての分極電荷のヒステリシス・ループ
を示す図。

【図３】本発明の実施例のタイミングによる図１のレジ
スタに対するデータの書き込みおよび読み出しのタイミ
ング図。

【符号の説明】

１０不揮発性レジスタ１１ｎ−チャネルＭＯＳＦＥＴ１２，３２パス・ゲート１３ｐ−チャネルＭＯＳＦＥＴ１４，１６，２４，２６強誘電体コンデンサ１７，２１ｎ−チャネルＭＯＳＦＥＴ１８電圧検出器１９，２３ｐ−チャネルＭＯＳＦＥＴ２７ｎ−チャネルＭＯＳＦＥＴ２８ｐ−チャネルＭＯＳＦＥＴ３１ｎ−チャネルＭＯＳＦＥＴ３２パス・ゲート３３ｐ−チャネルＭＯＳＦＥＴ３４，３６ｎ−チャネルＭＯＳＦＥＴ６０ヒステリシス・ループ６１，６２分極状態６３，６４中間状態６５中性状態６６，６７飽和状態１４１，１４２相補データ信号１４３，１４４相補制御信号１４５抽出信号１４６復元信号１４７，１４８相補活性化信号１４９放電信号

Claims

【特許請求の範囲】

【請求項１】不揮発性レジスタ（１０）であって：第１
電極と第２電極とを有し、分極を保持する第１コンデン
サ（１４）であって、前記第１電極は抽出信号を受信す
るように結合され、前記第２電極はデータ信号を伝達す
るように結合されている、前記第１コンデンサ（１
４）；第１電極と第２電極とを有し、分極を保持する第
２コンデンサ（１６）であって、前記第１電極は前記第
１コンデンサ（１４）の第２電極に結合され、前記第２
電極は復元信号を受信するように結合されている、前記
第２コンデンサ（１６）；第１電極と第２電極とを有
し、分極を保持する第３コンデンサ（２４）であって、
前記第１電極は前記第１コンデンサ（１４）の第１電極
に結合され、前記第２電極は相補データ信号を伝達する
ように結合されている、前記第３コンデンサ（２４）；
第１電極と第２電極とを有し、分極を保持する第４コン
デンサ（２６）であって、前記第１電極は前記第３コン
デンサ（２４）の第２電極に結合され、前記第２電極は
前記第２コンデンサ（１６）の第２電極に結合されてい
る、前記第４コンデンサ（２６）；第１電位電極と、第
２電位電極と、第１制御電極と、第２制御電極とを有す
る電圧検出器（１８）であって、前記第１電位電極は前
記第１コンデンサ（１４）の第２電極に結合され、前記
第２電位電極は前記第３コンデンサ（２４）の第２電極
に結合される、前記電圧検出器（１８）；制御電極と、
第１電流導通電極と、第２電流導通電極とを有する第１
スイッチ（２７）であって、前記制御電極は第１活性化
信号を受信するように結合され、前記第１電流導通電極
は第１電圧レベルを受信するように結合され、前記第２
電流導通電極は前記電圧検出器（１８）の前記第１制御
電極に結合されている、前記第１スイッチ（２７）；お
よび制御電極と、第１電流導通電極と、第２電流導通電
極とを有する第２スイッチ（２８）であって、前記制御
電極は第２活性化信号を受信するように結合され、前記
第１電流導通電極は第２電圧レベルを受信するように結
合され、前記第２電流導通電極は前記電圧検出器（１
８）の第２制御電極に結合される、前記第２スイッチ
（２８）；から成ることを特徴とする不揮発性レジスタ
（１０）。
【請求項２】前記電圧検出器（１８）は：入力と、出力
と、第１イネーブル電極と、第２イネーブル電極とを有
する第１反転器であって、前記入力は前記電圧検出器
（１８）の第１電位電極に結合され、前記出力は前記電
圧検出器（１８）の前記第２電位電極に結合され、前記
第１イネーブル電極は前記電圧検出器（１８）の前記第
１制御電極に結合され、前記第２イネーブル電極は前記
電圧検出器（１８）の前記第２制御電極に結合される、
前記第１反転器；および入力と、出力と、第１イネーブ
ル電極と、第２イネーブル電極とを有する第２反転器で
あって、前記入力は前記電圧検出器（１８）の第２電圧
電極に結合され、前記出力は前記電圧検出器（１８）の
前記第１電圧電極に結合され、前記第１イネーブル電極
は前記電圧検出器（１８）の前記第１制御電極に結合さ
れ、前記第２イネーブル電極は前記電圧検出器（１８）
の前記第２制御電極に結合される、前記第２反転器；を
含むことを特徴とする請求項１記載の不揮発性レジスタ
（１０）。
【請求項３】前記第１コンデンサ（１４）の第２電極
は、第１パス・ゲート（１２）を介して、前記データ信
号を伝達するように結合され、前記第３コンデンサ（２
４）の第２電極は、第２パス・ゲート（３２）を介し
て、前記相補データ信号を伝達するように結合され、前
記第１パス・ゲート（１２）は、制御信号を受信するよ
うに結合されている第１制御電極と、前記データ信号を
伝達するように結合された第１データ電極と、前記第１
コンデンサの第２電極に結合されている第２データ電極
とを含み、前記第２パス・ゲート（３２）は、前記制御
信号を受信するように結合されている第１制御電極と、
前記相補データ信号を伝達するように結合されている第
１データ電極と、前記第３コンデンサ（２４）の第２電
極に結合されている第２データ電極とを含むことを特徴
とする請求項１記載の不揮発性レジスタ（１０）。
【請求項４】不揮発性レジスタ（１０）にデータを書き
込む方法であって：第１電極と第２電極とを有し、分極
を保持する第１コンデンサ（１４）と、第１電極と第２
電極とを有し、分極を保持する第２コンデンサ（１６）
と、第１電極と第２電極とを有し、分極を保持する第３
コンデンサ（２４）と、第１電極と第２電極とを有し、
分極を保持する第４コンデンサ（２６）とを用意する段
階であって、前記第１コンデンサ（１４）の第２電極は
前記第２コンデンサ（１６）の第１電極に結合され、前
記第３コンデンサ（２４）の第２電極は前記第４コンデ
ンサ（２６）の第１電極に結合される、段階；前記第１
コンデンサ（１４）の第２電極にデータ信号を伝達し、
前記第３コンデンサ（２４）の第２電極に相補データ信
号を伝達する段階；前記第１コンデンサ（１４）の第１
電極と、前記第３コンデンサ（２４）の第１電極とに、
第１抽出電圧を印加する段階；前記第２コンデンサ（１
６）の第２電極と、前記第４コンデンサ（２６）の第２
電極とに、第１復元電圧を印加する段階；前記第１コン
デンサ（１４）の第１電極と、前記第３コンデンサ（２
４）の第１電極とに、第２抽出電圧を印加する段階；前
記第２コンデンサ（１６）の第２電極と、前記第４コン
デンサ（２６）の第２電極とに、第２復元電圧を印加す
る段階；および前記第１コンデンサの第２電極と、前記
第３コンデンサの第２電極とを、印加電圧レベルから分
離し、前記不揮発性レジスタ内にデータを記憶する段
階；から成ることを特徴とする方法。
【請求項５】不揮発性レジスタ（１０）からデータを読
み出す方法であって：第１電極と第２電極とを有し、分
極を保持する第１コンデンサ（１４）と、第１電極と第
２電極とを有し、分極を保持する第２コンデンサ（１
６）と、第１電極と第２電極とを有し、分極を保持する
第３コンデンサ（２４）と、第１電極と第２電極とを有
し、分極を保持する第４コンデンサ（２６）とを用意す
る段階であって、前記第１コンデンサ（１４）の第２電
極は前記第２コンデンサ（１６）の第１電極に結合さ
れ、前記第３コンデンサ（２４）の第２電極は前記第４
コンデンサ（２６）の第１電極に結合される、段階；前
記第１コンデンサの第１電極と前記第２コンデンサの第
２電極との間、および前記第３コンデンサの第１電極と
前記第４コンデンサの第２電極との間に、第１電圧を発
生する段階；前記第２コンデンサ間の電圧から前記第４
コンデンサ間の電圧を減算することによって、第１差電
圧を発生する段階；前記第１コンデンサの第２電極に第
１データ値電圧を印加し、前記第３コンデンサの第２電
極に第２データ値電圧を印加する段階であって、前記第
１データ値電圧から前記第２データ値電圧を減算するこ
とによって発生する第２差電圧の極性を、前記第１差電
圧の極性と同一とする段階；前記第１データ値電圧と前
記第２データ値電圧とを検出し、前記不揮発性レジスタ
から論理値を読み出す段階；前記第１コンデンサの第１
電極と前記第３コンデンサの第１電極とに、第１抽出電
圧を印加する段階；前記第２コンデンサの第２電極と、
前記第４コンデンサの第２電極とに、第１復元電圧を印
加する段階；前記第１コンデンサの第１電極と、前記第
３コンデンサの第１電極とに、第２抽出電圧を印加する
段階；前記第２コンデンサの第２電極と、前記第４コン
デンサの第２電極とに、第２復元電圧を印加する段階；
および前記第１コンデンサの第２電極に印加された前記
第１データ値電圧を除去し、前記第３コンデンサの第２
電極に印加された前記第２データ値電圧を除去する段
階；から成ることを特徴とする方法。