WO2004112044A1 - 半導体記憶装置 - Google Patents

Abstract

内部クロック生成回路は、入力回路による外部制御信号の受信に応答して、内部クロックの生成を開始する。外部制御信号は、複数のメモリセルを有するメモリコアへのアクセス要求を示す。カウンタは、複数ビットで構成され、内部クロックに同期してカウント動作する。動作制御回路は、メモリコアの動作を制御するための動作制御信号の少なくともいずれかを、カウンタからのビット出力の論理レベルの組み合わせにより生成する。カウンタからのビット出力の論理レベルを組み合わせることで、複数の動作制御信号を生成できる。このため、動作制御回路の回路規模を縮小できる。動作制御信号の活性化期間を規定するための遅延回路は不要になるため、半導体素子の製造バラツキや使用条件の変動の影響を最小限に抑え、動作制御信号を所望のタイミングで確実に生成できる。この結果、メモリコアの誤動作を防止できる。

Description

明細書 半導体記憶装置 技術分野

本発明は、 半導体記憶装置に関し、 特に、 半導体記憶装置の内部動作を制御す るための信号を生成する技術に関する。 背景技術

半導体記憶装置 （例えば、 S R AM (Static Random Access Memory) ) は、 読 み出し動作において、 概ね以下のように動作する。

まず、 外部から供給されるアドレスに対応するワード線が活性化される。 ヮー ド線の活性化に伴って、 メモリセルの記憶ノードとビット線とが接続される。 ビ ット線の電圧は、 メモリセルが保持しているデータに応じて変化する。 ビット線 間に発生した電圧差は、 センスアンプにより増幅される。 そして、 センスアンプ により増幅されたデータが出力バッファから出力される。 この後、 ビット線およ びセンスアンプ出力がそれぞれ所定電圧にプリチャージされる。

半導体記憶装置は、 メモリセルをアクセスするために各部の動作を制御する動 作制御信号を生成する動作制御回路を有している。 例えば、 センスアンプを活性 化するセンスアンプィネーブル信号は、 ワード線の活性化によりメモリセルから ビット線にデータが読み出され、 ビット線間に所定の電圧差が生成された後に、 活性化される。動作制御回路は、例えば、ィンバータ列などの遅延回路を用いて、 ヮード線を活性化するヮード線活性化信号からセンスアンプイネ一プル信号を生 成する。 しかしながら、 遅延回路の特性は、 半導体素子の製造バラツキ等に伴つ て変動するため、 動作制御回路は、 ワード線が活性化されてから十分にマージン を設けて、 センスアンプィネーブル信号を生成する必要がある。 このため、 半導 体記憶装置のアクセス速度が低下してしまう。

この問題を解決するセンスアンプィネーブル信号発生装置が、 例えば、 特開平 1 0— 1 9 9 2 5 1号公報に開示されている。 このセンスアンプィネーブル信号 発生装置は、 カウンタおよび比較器を有している。 カウンタは、 メモリアレイの 行アドレスを選択するための R A S B (Row Address Strobe Bar) 信号の活性化期 間中にカウント動作し、 R A S B信号の非活性化期間中にリセットされる。 比較 器は、 カウンタのカウンタ値を所定値と比較する。 センスアンプイネ一プル信号 は、比較器によりカウンタ値が所定値と一致すると判定されたときに活性化され、 R A S B信号の非活性化に応答して非活性化される。

このセンスァンプィネーブル信号発生装置では、 センスアンプィネーブル信号 の活性化タイミングは、 比較器の比較結果により規定されている。 このため、 活 性化タイミングの異なる複数の動作制御信号を生成する場合、 動作制御信号毎に 比較器を設けなければならない。 この結果、 動作制御回路の回路規模が '増大して しまう。

また、 メモリセルをアクセスするための動作制御信号は、 多数存在する。 この ため、 遅延回路を用いて動作制御信号を生成する場合でも、 多数の遅延回路が必 要になり、 動作制御回路の回路規模が増大してしまう。

以下に、 本発明に関連する先行技術文献を列記する。 '

(特許文献）

( 1 ) 特開平 1 0— 1 9 9 2 5 1号公報 発明の開示

本発明の目的は、 半導体記憶装置の内部動作を制御する動作制御回路の回路規 模を縮小することにある。

本発明の別の目的は、 半導体素子の製造パラツキや使用条件の変動の影響を最 小限に抑え、 半導体記憶装置の内部動作を制御するための動作制御信号を所望の タイミングで確実に生成することにある。

本発明の別の目的は、 半導体記憶装置の製品の歩留まりを向上させることにあ る。

本発明の半導体記憶装置の一形態では、 メモリコアは、 複数のメモリセルを有 している。 入力回路は、 メモリ コアへのアクセス要求を示す外部制御信号を受信 する。内部クロック生成回路は、入力回路による外部制御信号の受信に応答して、 内部クロックの生成を開始する。 カウンタは、 複数ビッ トで構成され、 内部クロ ックに同期してカウント動作する。 動作制御回路は、 メモリコアの動作を制御す るための動作制御信号の少なくともいずれかを、 カウンタからのビット出力の論 理レベルの組み合わせにより生成する。すなわち、動作制御信号の活性化期間（活 性化タイミングおよび非活性化タイミング） は、 カウンタからのビット出力の論 理レベルを組み合わせることで規定される。

カウンタからのビット出力の論理レベルを組み合わせることで、 複数の動作制 御信号を生成できる。 これに対して、 カウンタと比較器とを用いて、 動作制御信 号を生成する場合、 回路規模の大きい比較器を用いるため、 動作制御回路の回路 規模が増大してしまう。 さらに、 複数の動作制御信号を生成するには、 動作制御 信号毎に、 比較器を設けなければならない。 このため、 本発明では、 動作制御回 路の回路規模を縮小できる。 また、 動作制御信号の活性化期間 （活性化タイミン グおよぴ非活性化タイミング） を規定するために、 インバータ列などの遅延回路 は不要になる。 このため、 半導体素子の製造バラツキや使用条件 （使用温度、 使 用電圧など） の変動の影響を最小限に抑え、 動作制御信号を所望のタイミングで 確実に生成できる。 この結果、 メモリコアの誤動作を防止できる。

本発明の半導体記憶装置の別の一形態では、 メモリコアは、 メモリセルの記憶 ノードとビット線との接続を制御する複数のワード線を有している。 動作制御信 号は、 ワード線の活性化期間を規定するワード線タイミング信号を含む。 このた め、 ワード線タイミング信号を、 簡易な回路を用いて、 所望のタイミングで確実 に生成できる。 すなわち、 ワード線を所望のタイミングで確実に活性化できる。 この結果、 メモリコアの誤動作を防止できる。

本発明の半導体記憶装置の別の一形態では、 ア ドレス入力回路は、 アクセスの 対象となるメモリセルを示すァドレス信号を受信する。 メモリコア内に設けられ たワード線のいずれかは、 アドレス回路が受信したアドレス信号に応じて活性化 する。 このため、 ワード線のいずれかを、 アドレス信号に応じて、 所望のタイミ ングで確実に活性化できる。

本発明の半導体記憶装置の別の一形態では、 メモリコアは、 メモリセルに接続 されるビット線と、 活性化によりビット線を所定電圧にリセットするビット線リ セット回路とを有している。 動作制御信号は、 ビット線リセット回路を活性化す るビット線リセット信号を含む。 このため、 ビット線リセット信号を、 簡易な回 路を用いて、 所望のタイミングで確実に生成できる。 すなわち、 ビット線リセッ ト回路を所望のタイミングで確実に活性化できる。 この結果、 メモリコアの誤動 作を防止できる。

本発明の半導体記憶装置の別の一形態では、 メモリコアは、 メモリセルに接続 されるビット線と、 ビット線にデータを伝達する複数のコラムスィツチとを有し ている。 動作制御信号は、 コラムスィッチのオン期間を規定するコラム選択タイ ミング信号を含む。 このため、 コラム選択タイミング信号を、 簡易な回路を用い て、 所望のタイミングで確実に生成できる。 すなわち、 コラムスィッチを所望の タイミングで確実にオンできる。 この結果、 メモリコアの誤動作を防止できる。 本発明の半導体記憶装置の別の一形態では、 ア ドレス入力回路は、 アクセスの 対象となるメモリセルを示すァドレス信号を受信する。 メモリコア内に設けられ たコラムスィツチのいずれかは、 ァドレス回路が受信したァドレス信号に応じて オンする。 このため、 コラムスィッチのいずれかを、 アドレス信号に応じて、 所 望のタイミングで確実にオンできる。

本発明の半導体記憶装置の別の一形態では、 メモリコアは、 メモリセルに接続 されるビット線と、 ビット線に伝達されたデ一タを増幅するセンスアンプとを有 している。 動作制御信号は、 センスアンプを活性化させるセンスアンプイネーブ ル信号を含む。このため、センスアンプィネーブル信号を、簡易な回路を用いて、 所望のタイミングで確実に生成できる。 すなわち、 センスアンプを所望のタイミ ングで確実に活性化できる。 この結果、 メモリコアの誤動作を防止できる。 本発明の半導体記憶装置の別の一形態では、 メモリコアは、 メモリセルに接続 されるビット線と、 ビット線に接続きれるデータバスと、 活性化によりデータバ スを所定電圧にリセットするデータバスリセット回路とを有している。 動作制御 信号は、 データバスリセット回路を活性化するデータバスリセット信号を含む。 このため、 データバスリセット信号を、 簡易な回路を用いて、 所望のタイミング で確実に生成できる。 すなわち、 データバスリセット回路を所望のタイミングで 確実に活性化できる。 この結果、 メモリコアの誤動作を防止できる。 本発明の半導体記憶装置の別の一形態では、 データ出力回路は、 メモリセルか らの読み出しデータを外部データ端子に出力する。 動作制御信号は、 データ出力 回路を活性化するアウトプットイネ一プル信号を含む。 このため、 アウトプット ィネーブル信号を、簡易な回路を用いて、所望のタイミングで確実に生成できる。 すなわち、データ出力回路を所望のタイミングで確実に活性化できる。この結果、 メモリコアの誤動作を防止できる。

本発明の半導体記憶装置の別の一形態では、 メモリコアは、 外部データ端子を 介して供給される書き込みデータを増幅するライ トアンプを有している。 動作制 御信号は、 ライ トアンプを活性化するライ トアンプィネーブル信号を含む。 この ため、 ライトアンプイネ一プル信号を、 簡易な回路を用いて、 所望のタイミング で確実に生成できる。 すなわち、 ライ トアンプを所望のタイミングで確実に活性 化できる。 この結果、 メモリコアの誤動作を防止できる。

本発明の半導体記憶装置の別の一形態では、 メモリセルは、 残留分極値に応じ てデータを保持する複数の強誘電体キャパシタを有している。 メモリコアは、 強 誘電体キャパシタにそれぞれ接続される複数のプレート線を有している。 動作制 御信号は、プレート線の活性化期間を規定するプレート線タイミング信号を含む。 このため、 プレート線タイミング信号を、 簡易な回路を用いて、 所望のタイミン グで確実に生成できる。 すなわち、 プレート線を所望のタイミングで確実に活性 化できる。 この結果、 メモリコアの誤動作を防止できる。

本発明の半導体記憶装置の別の一形態では、 アドレス入力回路は、 ァグセスの 対象となるメモリセルを示すァドレス信号を受信する。 メモリコア内に設けられ たプレート線のいずれかは、 ァドレス回路が受信したァドレス信号に応じて活性 化する。 このため、 プレート線のいずれかを、 ア ドレス信号に応じて、 所望のタ ィミングで確実に活性化できる。

本発明の半導体記憶装置の別の一形態では、 リセット回路は、 カウンタのカウ ンタ値が所定値になったときにリセット信号を活性化する。 内部ク口ック生成回 路は、 リセット信号の活性化に応答して、 内部クロックの生成を停止する。 カウ ンタは、 リセット信号の活性化に応答して、 リセットされる。 リセット回路を設 けることで、内部ク口ック生成回路およびカウンタの初期化を容易に実施できる。 内部グロック生成回路おょぴカウンタをメモリコアへのアクセス時のみに動作さ せることで、 メモリコアの誤動作を防止できる。

本発明の半導体記憶装置の別の一形態では、 内部クロック生成回路は、 外部信 号端子を介し供給される周波数選択信号に応じて、 内部ク口ックの周波数を設定 する。 半導体記憶装置の性能に応じて周波数選択信号を供給することで、 動作制 御信号を最適なタイミングで生成できる。

本発明の半導体記憶装置の別の一形態では、 プログラム回路は、 内部クロック の周波数選択情報がプログラムされる。 内部クロック生成回路は、 プログラム回 路の周波数選択情報に応じて、 内部クロックの周波数を設定する。 半導体記憶装 置の性能に応じて周波数選択情報をプログラムすることで、 製品の歩留まりを向 上できる。

本発明の半導体記憶装置の別の一形態では、 プログラム回路は、 周波数選択情 報をプログラムするためのヒューズを有している。 内部クロック生成回路は、 ヒ ユーズの溶断に応じて、 内部クロックの周波数を設定する。 半導体記憶装置の性 能に応じてヒューズを溶断することで、 製品の歩留まりを向上できる。

本発明の半導体記憶装置の別の一形態では、 カウンタは、 バイナリカウンタで ある。 バイナリカウンタは、 その他の種類のカウンタに比べて、 ビット出力のパ ルス幅が多様である。 このため、 動作制御信号の生成自由度を向上できる。 本発明の半導体記憶装置の別の一形態では、 入力回路は、 外部クロックに同期 して外部制御信号を受信する。 すなわち、 クロック同期型の半導体記憶装置にも 本発明を適用できる。

本発明の半導体記憶装置の別の一形態では、 強誘電体ラッチ回路は、 ラッチと 強誘電体キャパシタとを有している。 プレート線は、 強誘電体キャパシタに接続 される。 入力回路は、 電源供給の開始を示すパワーオン信号および電源供給の停 止を示すパワーオフ信号を受信する。 内部クロック生成回路は、 入力回路による パワーオン信号およびパワーオフ信号の受信に応答して、 内部ク口ックの生成を 開始する。 カウンタは、 複数ビットで構成され、 内部クロックに同期してカウン ト動作する。 動作制御回路は、 プレート線に供給されるプレート線信号を、 カウ ンタからのビット出力の論理レベルの組み合わせにより生成する。 すなわち、 プ レート線信号の活性化期間 （活性化タイミングおよび非活性化タイミング） は、 カウンタからのビット出力の論理レベルを組み合わせることで規定される。 プレ ート線信号の活性化により、 ラッチに保持されているデータは、 強誘電体キャパ シタに書き込まれる。

カウンタからのビット出力の論理レベルを組み合わせることで、 プレート線信 号を生成できる。 これに対して、 カウンタと比較器とを用いて、 プレート線信号 を生成する場合、 回路規模の大きい比較器を用いるため、 動作制御回路の回路規 模が增大してしまう。 このため、 本発明では、 動作制御回路の回路規模を縮小で きる。 また、 プレート線信号の活性化期間 （活性化タイミングおよび非活性化タ イミング） を規定するために、 インバータ列などの遅延回路は不要になる。

本発明の半導体記憶装置の別の一形態では、 電源スィッチは、 電源線と強誘電 体ラッチ回路のラッチの電源電圧供給線とを接続する。 接地スィッチは、 接地線 と強誘電体ラツチ回路のラッチの接地電圧供給線とを接続する。動作制御回路は、 プレート線信号に加えて、 電源スィツチおよび接地スィツチのオンタイミングぉ よびオフタイミングをそれぞれ規定するスィッチ制御タイミング信号を、 カウン タからのビット出力の論理レベルの組み合わせにより生成する。

このため、 スィッチ制御タイミング信号を、 簡易な回路を用いて、 所望のタイ ミングで確実に生成できる。 すなわち、 電源スィッチおよび接地スィッチを所望 のタイミングで確実にオンまたはオフできる。 特に、 スィッチタ制御タイミング 信号を、 プレート線信号の活性化に対して、 最適な時間差で生成できる。 この結 果、 強誘電体ラッチ回路の誤動作を防止できる。 図面の簡単な説明 '

図 1は、 本発明の半導体記憶装置の第 1の実施形態を示すプロック図である。 図 2は、 第 1の実施形態におけるメモリセルの詳細を示す回路図である。

図 3は、 第 1の実施形態における制御回路の詳細を示すプロック図である。 図 4は、 第 1の実施形態における動作制御回路の動作例を示すタイミング図で める。

図 5は、 第 1の実施形態における制御回路の読み出し時の動作例を示すタイミ ング図である。

図 6は、 第 1の実施形態における制御回路の書き込み時の動作例を示すタイミ ング図である。

図 7は、 本発明の半導体記憶装置の第 2の実施形態を示すブロック図である。 図 8は、 第 2の実施形態におけるメモリセルの詳細を示す回路図である。

図 9は、 第 2の実施形態における制御回路の詳細を示すブロック図である。 図 1 0は、 第 2の実施形態における内部クロック生成回路の詳細を示す回路図 である。

図 1 1は、本発明の半導体記憶装置の第 3の実施形態を示すプロック図である。 図 1 2は、 第 3の実施形態におけるメモリセルの詳細を示す回路図である。 図 1 3は、 第 3の実施形態における制御回路の詳細を示すブロック図である。 図 1 4は、本発明の半導体記憶装置の第 4の実施形態を示すブロック図である。 図 1 5は、 第 4の実施形態における制御回路の詳細を示すブロック図である。 図 1 6は、 第 4の実施形態における制御回路のパワーオン時の動作例を示すタ イミング図である。 '

図 1 7は、 第 4の実施形態における制御回路のパワーオフ時の動作例を示すタ ィミング図である。

図 1 8は、 1 T 1 C型の強誘電体メモリセルを示す回路図である。

図 1 9は、 強誘電体フリ ップフロップを示す回路図である。 発明を実施するための最良の形態

以下、図面を用いて本発明の実施形態を説明する。図中、太線で示す信号線は、 複数ビッ トで構成されている。 太線で示す信号線が接続される回路は、 複数個で 構成されている。 " /" を付した信号は、 負論理の信号である。 信号線と信号線 に供給される信号とには、 同一の符号を付している。

図 1は、 本発明の半導体記憶装置の第 1の実施形態を示している。

半導体記憶装置 1 0は、 強'誘電体メモリ （F e R AM： Ferroelectric RAM) と して構成され、 メモリセルアレイ 1 0 a、 ビット線リセット回路 1 0 b、 複数の コラムスィッチ 1 0 c、 センスアンプ 1 0 d、 データバスリセッ ト回路 1 0 e - データ出力回路 1 0 ί、 ライトアンプ 1 0 g、 データ入力回路 1 0 hおよび制御 回路 1 0 iを有している。

メモリアレイ 1 0 aは、 複数の不揮発性のメモリセル MC1 を有している。 メ モリセル MC1 は、 ヮ一ド線 WL とビッ ト線 BL、 /BL との交差位置にマト リタス 状に配置されている。 メモリセル MC1の詳細については、 図 2で説明する。

ビッ ト線リセッ ト回路 1 0 bは、ビット線リセッ ト信号/ BLRの活性化に応答し て、 ビット線 BL、 /BLを所定電圧にリセットする。 コラムスィツチ 1 0 cは、 複 数ビットで構成されるコラム選択信号 CS のうち対応するビットの活性化に応答 してオンし、 対応するビット線 BL、 /BLを共通バス CB、 /CBに接続する。

センスアンプ 1 0 dは、センスアンプィネーブル信号 SAEの活性化に応答して、 共通バス CB、 /CBに読み出されたデータを増幅し、 データバス RDB、 /RDBに出 力する。 データバスリセッ ト回路 1 0 eは、 データバスリセッ ト信号/ DBR の活 性化に応答して、 データバス RDB、 /RDBを所定電圧にリセッ トする。

データ出力回路 1 0 f は、 読み出しデータをラッチするラッチ回路とラッチ回 路にラッチされた読み出しデータを出力する出力バッファとで構成され、 アウト プットイネーブル信号 OEの活性化に応答して、 読み出しデータを外部データ端 子 DATAに出力する。

データ入力回路 1 0 hは、 外部データ端子 DATAを介して供給される書き込み データを受信する入力バッファと入力バッファが受信した書き込みデータをラッ チするラッチ回路とで構成されている。 ライトアンプ 1 0 gは、 ライトアンプィ ネーブル信号 WAE の活性化に応答して、 データ入力回路 1 0 hからデータバス WDB、 /WDB に出力される書き込みデータを増幅し、 共通バス CB、 /CB に出力 する。 なお、 この実施形態では、 外部データ端子が 1 ビッ トで構成される例を示 している。 実際には、 外部データ端子は、 例えば 8ビットで構成される。

制御回路 1 0 iは、 外部クロック CK、 アドレス信号 ADD、 チップィネーブル 信号/ CE (外部制御信号） およびライ トイネーブル信号/ WE を、 それぞれ外部ク ロック端子 CK、 外部アドレス端子 ADD、 外部信号端子/ CEおよび外部信号端子 /WEを介して受信する。 アドレス信号 ADDは、 アクセスするメモリセル MC1を 選択するために供給される。 チップィネーブル信号/ CE は、 メモリセルアレイ 1 0 aをアクセスするときに、低レベルに活性化される。ライ トイネーブル信号/ WE は、 メモリセルアレイ 1 0 aに書き込み動作を実施させるときに低レベルに活性 化され、 メモリセルアレイ 1 0 aに読み出し動作を実施させるときに高レベルに 非活性化される。

制御回路 1 0 iは、 外部クロック CK、 ァドレス信号 ADD、 チップイネ一プル 信号/ CEおよびライトイネープル信号/ WEに基づいて、 複数ビットで構成される ワード線信号 WL、 複数ビットで構成されるプレート線信号 PL、 ビット線リセッ ト信号/ BLR、 複数ビットで構成されるコラム選択信号 CS、 センスアンプイネ一 プル信号 SAE、 データバスリセット信号/ DBR、 アウトプットィネーブル信号 OE およびライトアンプィネーブル信号 WAE を生成する。 制御回路 1 0 iの詳細に ついては、 図 3で説明する。

ヮ一ド線信号 WLのいずれかは、 チップィネーブル信号/ CEが活性化されたと きに、 アドレス信号 ADDに応じて活性化される。 プレート線信号 PLのいずれか は、チッブイネーブル信号/ CEが活性化されたときに、ァドレス信号 ADDに応じ て活性化される。 ビット線リセット信号/ BLRは、 チッブイネ一プル信号/ CEが活 性化されたときに、 非活性化される。 コラム選択信号 CSのいずれかは、 チップ イネ一ブル信号/ CEが活性化されたときに、アドレス信号 ADDに応じて活 1"生化さ れる。

センスアンプィネーブル信号 SAEは、ライトイネーブル信号八 VEが非活性化状 態で、 チップイネ一プル信号/ CEが活性化されたときに、 活性化される。 データ バスリセット信号/ DBRは、 ライトイネーブル信号/ WEが非活性化状態で、 チッ ブイネーブル信号/ CEが活性化されたときに、 非活性化される。 アウトプットィ ネーブル信号 OEは、 ライ トイネーブル信号/ WEが非活性化状態で、 チップイネ 一ブル信号/ CEが活性化されたときに、 活性化される。 ライトアンプイネ一プル 信号 WAEは、ライトイネープル信号/ WEおよびチップィネーブル信号/ CEが共に 活性化されたときに、 活性化される。

図 2は、 第 1の実施形態におけるメモリセル MC1の詳細を示している。

メモリセル MC1は、一般に 2 T 2 C型と称される強誘電体メモリセルであり、 n MO S トランジスタで構成されるトランスファスィッチ TS1、 TS2と、 残留分 極値に応じてデータを保持する強誘電体キャパシタ C1、C2とで構成されている。 トランスファスィッチ TS1 は、 ビット線 BL と強誘電体キャパシタ C1 の一端と の間に接続されている。 トランスファスィッチ TS2は、 ビット線/ BLと強誘電体 キャパシタ C2の一端との間に接続されている。 トランスファスィッチ TS1、 TS2 のゲードは、 共にワード線 WLに接続されている。 強誘電体キャパシタ Cl、 C2 の他端は、 共にプレート線 PLに接続されている。 メモリセル MC1は、 周知のメ モリセルであるため、 詳細な説明は省略する。

図 3は、 第 1の実施形態における制御回路 1 0 iの詳細を示している。

制御回路 1 0 iは、 ラッチ回路 L1〜L3、 デコーダ DEC1、 内部クロック生成回 路 CG1、 カウンタ CNT、 動作制御回路 CTL1、 ドライバ回路 DC1およびリセッ ト 回路 RCを有している。

ラッチ回路 L1は、 ア ドレス信号 ADDの入力回路 （アドレス入力回路） として 動作し、ァドレス信号 ADDを外部クロック CKの立ち上がりエッジに同期してラ ツチする。 デコーダ DEC1 は、 ラッチ回路 L1 によりラッチされたア ドレス信号 ADDをデコードし、複数ビッ トのアドレスデコード信号 ADECとして出力する。 デコーダ DEC1は、 ァドレスデコード信号 ADECのうちラッチ回路 L1によりラ ツチされたァドレス信号 ADDに対応するビットを高レベルに活性化させる。 ラッチ回路 L2は、チップィネーブル信号/ CEの入力回路として動作し、チップ イネ一ブル信号/ CEを外部クロック CKの立ち上がりエッジに同期してラッチす る。 ラッチ回路 L2によりラッチされたチップィネーブル信号/ CEは、インバータ を介して内部信号 CEI として出力される。 ラッチ回路 L3は、 ライトイネーブル 信号/ WE の入力回路として動作し、 ライ トイネープル信号/ WE を外部クロック CKの立ち上がりエッジに同期してラッチする。 ラツチ回路 L3によりラツチされ たライ トイ'ネーブル信号/ WEは、内部信号/ WEIとして出力されるとともに、イン バータを介して内部信号 WEIとして出力される。

内部ク口ック生成回路 CG1 は、 内部クロック CKIを生成するリングオシレー タとして動作し、 R S型のフリップフロップ FF1、 N A N D回路 NAおよび偶数 段のインバータ列 INV1を有している。 フリップフロップ: FF1の出力 Qは、 N A N D回路 NAの入力の一方に接続されている。 インパータ列 INV1の出力は、 N A N D回路 NAの入力の他方に接続されている。 N A N D回路 NAの出力は、 ィ ンバータ列 INV1 の入力に接続されている。 フリ ップフロップ FF1は、 内部信号 CEIの立ち上がりエッジに同期してセットされ、 出力 Qを高レベルに活性化させ る。 フリップフロップ FF1は、 リセット信号/ RSTの立ち下がりエッジに同期して リセットされ、 出力 Qを低レベルに非活性化させる。

このような構成により、 内部クロック生成回路 CG1は、 ラッチ回路 L2による チップィネーブル信号/ CE の活性化レベルの受信に応答して、 内部クロック CKI の生成を開始する。 内部ク口ック生成回路 CG1は、 リセット信号/ RSTの活性化 (立ち下がり変化） に応答して、 内部クロック CKIの生成を停止する。

カウンタ CNTは、 6ビットのバイナリカウンタとして構成され、内部クロック CKIの立ち上がりエッジに同期して、 ダウンカウントする。 カウンタ CNTは、 力 ゥンタ値に対応する 6ビットのビット出力信号 BO、 /BO をそれぞれ出力する。 カウンタ CNTは、 初期値として 2進数の" 000000" に設定されている。 また、 力 ゥンタ CNTは、 リセット信号/ RSTの立ち下がりエッジに同期して、 2進数の" 000000" にリセッ トされる。

動作制御回路 CTL1は、 ビット出力信号 BO、 /BOの論理レベルを組み合わせる ことで、 ヮード線タイミング信号 WLT、 プレート線タィミング信号 PLT、 コラム 選択タイミング信号 CST、 ビッ ト線リセッ トタイミング信号/ BLRT、 データバス リセッ トタイミング信号/ DBRT、センスアンプイネ一ブルタイミング信号 SAET、 アウトプットイネーブルタイミング信号 OET およびライ トアンプイネ一プルタ イミング信号 WAETを生成する。

ここで、 ワード線タイミング信号 WLTは、 ワード線 WLの活性化期間を規定 するための信号である。 プレート線タイミング信号 PLTは、 プレート線 PLの活 性化期間を規定するための信号である。 コラム選択タイミング信号 CSTは、 コラ ムスイッチ 1 0 cのオン期間を規定するための信号である。 ビット線リセットタ ィミング信号/ BLRTは、 ビット線リセット回路 1 0 bの活性化期間を規定するた めの信号である。 データバスリセットタイミング信号/ DBRTは、 データバスリセ ット回路 1 0 eの活性化期間を規定するための信号である。 センスアンプイネ一 ブルタイミング信号 SAETは、 センスアンプ 1 0 dの活性化期間を規定するため の信号である。 ァゥトプットイネーブルタイミング信号 OETは、データ出力回路 1 0 f の活性化期間を規定するための信号である。 ライ トアンプィネーブル信号 WAETは、 ライ トアンプ 1 0 gの活性化期間を規定するための信号である。

ドライノ 回路 DC1は、 A N D回路 A1〜A8を有している。 A N D回路 A1は、 ワード線ドライバとして動作し、 アドレスデコード信号 ADECのうち対応するビ ットが高レベルであるときに、 ワード線タイミング信号 WLT を、 対応するヮー ド線 WLに供給する。 A N D回路 A2は、 プレート線ドライバとして動作し、 ァ ドレスデコード信号 ADECのうち対応するビットが高レベルであるときに、プレ ート線タイミング信号 PLTを、 対応するプレート線 PLに供給する。 A N D回路 A3 は、 コラム選択信号ドライバとして動作し、 アドレスデコード信号 ADECの うち対応するビットが高レベルであるときに、コラム選択タイミング信号 CSTを、 対応するコラム選択信号 CSとして出力する。

A N D回路 A4は、 ビット線リセット信号ドライバとして動作し、内部信号 CEI が高レベルであるときに、 ビット線リセットタイミング信号/ BLRTを、 ビット線 リセッ トタイミング信号/ BLRとして出力する。 A N D回路 A5は、 データバスリ セット信号ドライバとして動作し、内部信号/ WEIが高レベルであるときに、デー タバスリセットタイミング信号/ DBRT を、 データバスリセット信号/ DBR として 出力する。

A N D回路 A6は、 センスアンプィネーブル信号ドライバとして動作し、 内部 信号/ WEI が高レベルであるときに、 センスアンプィネーブルタイミング信号 SAETを、センスアンプイネ一プル信号 SAEとして出力する。 A N D回路 A7は、 アウトプットィネープル信号ドライバとして動作し、内部信号/ WEIが高レベルで あるときに、アウトプットィネーブルタイミング信号 OETを、アウトプットイネ 一プル信号 OE として出力する。 A N D回路 A8は、 ライトアンプィネーブル信 号ドライバとして動作し、 内部信号 WEIが高レベルであるときに、 ライトアンプ ィネーブルタイミング信号 WAETを、 ライ トアンプィネーブル信号 WAEとして 出力する。 .

リセット回路 RCは、 ビット出力信号 BO[0]〜BO[4]とビット出力信号 BO[5]の 反転とを論理和し、 リセット信号/ RSTとして出力する。 すなわち、 リセット回路 RCは、 カウンタ CNTのカウンタ値が 2進数の" 100000" (所定値） になったと きに、 リセット信号/ RSTを低レベルに活性化させる。

図 4は、 第 1の実施形態における動作制御回路 CTL1の動作例を示している。 内部クロック CKIは、 図 4 ( a ) において内部信号 CEIが高レベルに活性化さ れると、 内部クロック生成回路 CG1から出力される。 ビット出力信号 BO[0]は、 内部クロック CKIの立ち上がりエッジ毎に、 論理レベルが反転される。 ビット出 力信号 ΒΟ[1]は、 ビット出力信号' BO[0]の立ち上がりエッジ毎に、 論理レベルが 反転される。 同様に、 ビット出力信号 BO[2]〜： BO[5]は、 それぞれビット出力信号 ΒΟ[1]〜： BO[4]の立ち上がりエッジ毎に、 論理レベルが反転される。

ビット出力信号 BO[0]〜BO[3]の論理積とビット出力信号 BO[4]との論理和であ るヮード線タイミング信号 WLT、 コラム選択タイミング信号 CSTおよびライ ト アンプィネーブルタイミング信号 WAETは、 図 4 ( a ) において高レベルに活性 化され、 図 4 ( e ) において低レベルに非活性化される。 ビット出力信号 BO[0] ~BO[3]の論理積とビット出力信号 BO[4]との論理和であるビット線リセットタ イミング信号/ BLRT およびデータバスリセットタイミング信号/ DBRT は、 図 4 ( a ) において高レベルに非活性化され、 図 4 ( e ) において低レベルに活性化 される。ビット出力信号 BO[4]と同論理であるプレート線タイミング信号 PLTは、 図 4 ( a ) において高レベルに活性化され、 図 4 ( d ) において低レベルに非活 性化される。 ビット出力信号 BO[4]、 /BO[2]、 /BO[3]の論理積であるセンスアンプ ィネーブルタイミング信号 SAETは、図 4 ( b )において高レベルに活性化され、 図 4 ( d ) において低レベルに非活性化される。 センスアンプィネーブルタイミ ング信号 SAETおよびビット出力信号/ ΒΟ[1]の論理積とビット出力信号 BO[3]、 /BO[4]の論理積との論理和であるァゥトプットイネープルタイミング信号 OET は、 図 4 ( c ) において高レベルに活性化され、 図 4 ( f ) において低レベルに 非活性化される。

リセット信号/ RSTは、 図 4 ( g ) においてカウンタ CNTのカウンタ値が 2進 数の" 100000" になったときに、 低レベルに活性化される。 この結果、 カウンタ CNTのカウンタ は、 2進数の" 000000" にリセットされる。 すなわち、 ビット 出力信号 BO[5]は、 高レベルから低レベルに変化する。 また、 内部クロック CKI は、 内部クロック生成回路 CGIから出力されなくなる。

図 5は、 第 1の実施形態における制御回路 1 0 iの読み出し時の動作例を示し ている。

図 5 ( a ) において、 メモリセルアレイ 1 0 aに読み出し動作を実施させるた めに、 アドレス信号 ADDは、 アクセスの対象となるメモリセル MC1を示す論理 レベルに設定される。 チップイネ一プル信号/ CE は、 低レベル （活性化レベル） に設定される。 ライトイネーブル信号/ WEは、 高レベル （非活性化レベル） に設 定される。

図 5 ( b ) において、 アドレスデコード信号 ADECのうちラッチ回路 L1によ りラッチされたアドレス信号 ADD に対応するビッ トは、 高レベルに活性化され る。 従って、 A N D回路 A1は、 ワード線タイミング信号 WLTを、 アドレスデコ 一ド信号 ADECのうち高レベルのビットに対応するヮード線 WLに供給すること を開始する。 A N D回路 A2は、 プレート線タイミング信号 PLTを、 アドレスデ コード信号 ADECのうち高レベルのビットに対応するプレート線 PLに供給する ことを開始する。 A N D回路 A3は、 コラム選択タイミング信号 CSTを、 ァドレ スデコ一ド信号 ADECのうち高レベルのビットに対応するコラム選択信号 CSと して出力することを開始する。 すなわち、 ラッチ回路 L1 によりラッチされたァ ドレス信号 ADDに対応するコラムスィツチ 1 0 cは、 オンする。

ラツチ回路 L2がラッチしたチップィネーブル信号/ CEは低レベルであるため、 , 内部信号 CEIは、 高レベルに活性化される。 従って、 A N D回路 A4は、 ビット 線リセットタイミング信号/ BLRTを、ビット線リセット信号/ BLRとして出力する ことを開始する。 すなわち、 ビット線リセット回路 1 0 bは、 ビット線 BL、 /BL のリセッ ト動作を停止する。

ラッチ回路 L3がラッチしたライトイネーブル信号/ WEは高レベルであるため、 内部信号 WEIは、 高レベルに活性化されない。 従って、 A N D回路 A5は、 デー タパスリセットタイミング信号/ DBRLを、 データバスリセット信号/ DBRとして 出力する状態を継続する。 すなわち、 データバスリセッ ト回路 1 0 eは、 データ バス RDB、 /RDB のリセッ ト動作を停止する。 A N D回路 A6は、 センスアンプ イネ一プルタイミング信号 SAETを、センスアンプィネーブル信号 SAEとして出 力する状態を継続する。 A N D回路 hHはァゥトプットイネーブルタイミング信 号 OETを、 アウトプットイネ一プル信号 OEとして出力する状態を継続する。 A N D回路 A8は、 ライトアンプィネーブルタイミング信号 WAETを、 ライ トアン ブイネーブル信号 WAEとして出力しない状態を継続する。

図 5 ( c ) において、 センスアンプィネーブル信号 SAEは、 高レベルに活性化 される。 すなわち、 センスアンプ 1· 0 dは、 読み出しデータの増幅動作を開始す る。

図 5 ( d ) において、 アウトプットィネーブル信号 OEは、 高レベルに活性化 される。 すなわち、 データ出力回路 1 0 f は、 外部データ端子 DATAへの読み出 しデータの出力動作を開始する。 この後、 例えば、 半導体記憶装置 1 0にァクセ スするシステムは、 外部クロック CKの立ち下がりエッジに同期して、 読み出し データを取り込む。

図 5 ( e ) において、 アドレスデコード信号 ADECのうち高レベルのビットに 対応するプレート線 PL、 およびセンスアンプイネ一プル信号 SAEは、 共に低レ ベルに非活性化される。 すなわち、 センスアンプ 1 0 d、 読み出しデータの增幅 動作を停止する。

図 5 ( f ) において、 ア ドレスデコード信号 ADECのうち高レベルのビッ トに' 対応するヮード線 WL、 およびアドレスデコード信号 ADECのうち高レベルのビ ットに対応するコラム選択信号 CSは、 共に低レベルに非活性化される。 すなわ ち、 ラッチ回路 L1によりラッチされたァドレス信号 ADDに対応するコラムスィ ツチ 1 0 cは、 オフする。 また、 ビット線リセット信号/ BLRおよびデータバスリ セット信号/ DBR は、 共に低レベルに活性化される。 すなわち、 ビット線リセッ ト回路 1 0 bは、 ビッ ト線 BL、 /BLのリセッ ト動作を開始し、 データバスリセッ ト回路 1 0 eは、 データバス RDB、 /RDBのリセット動作を開始する。

図 5 ( g ) において、 アウトプットィネーブル信号 OEは、 低レベルに非活性 化される。 すなわち、 外部データ端子 DATAへの読み出しデータの出力動作を停 止する。

図 5 ( h ) において、 アドレスデコード信号 ADECのうちラッチ回路 L1によ りラツチされたァドレス信号 ADDに対応するァドレスデコード信号 ADECのビ ットは、 存在しない。 このため、 アドレスデコード信号 ADECのうち高レベルの ビットは、 低レベルに非活性化される。 従って、 A N D回路 A1 は、 ワード線タ ィミング信号 WLTを、 ヮード線 WLに供給することを停止する。 A N D回路 A2 は、 プレート線タイミング信号 PLTを、 プレート線 PLに供給することを停止す る。 A N D回路 A3 は、 コラム選択タイミング信号 CSTを、 コラム選択信号 CS として出力することを停止する。

ラッチ回路 L2がラッチしたチップイネ一ブル信号/ CEは高レベルであるため、 内部信号 CEIは低レベルに非活性化される。 従って、 A N D回路 A4は、 ビット 線リセットタイミング信号/ BLRTを、ビット線リセット信号/ BLRとして出力する ことを停止する。 ラッチ回路 L3がラッチしたライ トイネーブル信号/ WEは高レ ベルのままであるため、内部信号 WEIは、低レベルに非活性化されたままである。 図 6は、 第 1の実施形態における制御回路 1 0 iの書き込み時の動作例を示し ている。

図 6 ( a ) において、 メモリセルアレイ 1 0 aに書き込み動作を実施させるた めに、 アドレス信号 ADDは、 アクセスの対象となるメモリセル MC1 を示す論理 レベルに設定される。チップィネーブル信号/ CEおよびライ トイネーブル信号/ WE は、 共に低レベル （活性化レベル） に設定される。

図 6 ( b ) において、 アドレスデコード信号 ADECのうちラッチ回路 L1によ りラッチされたァドレス信号 ADD に対応するビットは、 高レベルに活性化され る。 従って、 A N D回路 A1は、 ワード線タイミング信号 WLTを、 アドレスデコ ード信号 ADECのうち高レベルのビットに対応するヮード線 WLに供給すること を開始する。 A N D回路 A2は、 プレート線タイミング信号 PLTを、 アドレスデ コード信号 ADECのうち高レベルのビットに対応するプレート線 PLに供給する ことを開始する。 A N D回路 A3は、 コラム選択タイミング信号 CSTを、 ァドレ スデコード信号 ADECのうち高レベルのビッ トに対応するコラム選択信号 CSと して出力することを開始する。 すなわち、 ラッチ回路 L1 によりラッチされたァ ドレス信号 ADDに対応するコラムスィツチ 1 0 cは、 オンする。

ラツチ回路 L2がラッチしたチップイネ一プル信号/ CEは低レベルであるため、 内部信号 CEIは、 高レベルに活性化される。 このため、 A N D回路 A4は、 ビッ ト線リセッ トタイミング信号/ BLRTを、ビッ ト線リセッ ト信号/ BLRとして出力す ることを開始する。すなわち、 ビット線リセット回路 1 0 bは、 ビット,線 BL、 /BL のリセッ ト動作を停止する。

ラツチ回路 L3がラッチしたライトイネーブル信号/ WEは低レベルであるため、 内部信号 WEIは、 高レベルに活性化される。 従って、 A N D回路 A5は、 データ バスリセッ トタイミング信号/ DBRL を、 データバスリセッ ト信号/ DBR と して出 力することを停止する。 A N D回路 A6 は、 センスアンプイネ一プルタイミング 信号 SAETを、センスアンプィネーブル信号 SAEとして出力することを停止する。 A N D回路 A7は、 アウトプットィネーブルタイミング信号 OETを、 アウトプッ トイネーブル信号 OE として出力することを停止する。 A N D回路 A8は、 ライ トアンプィネーブルタイミング信号 WAETを、ライ トアンプイネ一ブル信号 WAE として出力することを開始する。 すなわち、 ライ トアンプ 1 0 gは、 外部データ 端子 DATAを介して供給される書き込みデータの増幅動作を開始する。

図 6 ( c ) において、 アドレスデコード信号 ADECめうち高レベルのビットに 対応するプレート線 PLは、 低レベルに非活性化される。

図 6 ( d ) において、 ア ドレスデコード信号 ADECのうち高レベルのビットに 対応するヮード線信号 WL、 アドレスデコード信号 ADECのうち高レベルのビッ トに対応するコラム選択信号 CS、 およびライ トアンプィネーブル信号 WAEは、 共に低レベルに非活性化される。 すなわち、 ラッチ回路 L1 によりラッチされた アドレス信号 ADD に対応するコラムスィツチ 1 0 cはオフし、 ライ トアンプ 1 0 gは、書き込みデータの増幅動作を停止する。また、ビット線リセット信号/ BLR は、 低レベルに活性化される。 すなわち、 ビッ ト線リセッ ト回路 1 0 bは、 ビッ ト線 BL、 /BLのリセッ ト動作を開始する。

図 6 ( e ) において、 アドレスデコード信号 ADECのうちラッチ回路 L1によ りラツチされたァドレス信号 ADDに対応するァドレスデコード信号 ADECのビ ットは、 存在しない。 このため、 アドレスデコード信号 ADECのうち高レベルの ビットは、 低レベルに非活性化される。 従って、 A N D回路 A1 は、 ワード線タ イミング信号 WLTを、 ワード線 WLに供給することを停止する。 A N D回路 A2 は、 プレート線タイミング信号 PLTを、 プレート線 PLに供給することを停止す る。 A N D回路 A3 は、 コラム選択タイミング信号 CSTを、 コラム選択信号 CS として出力することを停止する。

ラッチ回路 L2がラッチしたチップィネーブル信号/ CEは高レベルであるため、 内部信号 CEIは、 低レベルに非活性化される。 従って、 A N D回路 A4は、 ビッ ト線リセットタイミング信号/ BLRTを、ビット線リセット信号/ BLRとして出力す ることを停止する。

ラッチ回路 L3がラッチしたライトイネーブル信号/ WEは高レベルであるため、 内部信号 WEIは、 低レベルに非活性化される。 従って、 A N D回路 A5は、 デー タバスリセットタイミング信号/ DBRLを、 データバスリセット信号/ DBR として 出力することを開始する。 A N D回路 A6は、 センスアンプィネーブルタイミン グ信号 SAETを、センスアンプィネーブル信号 SAEとして出力することを開始す る。 A N D回路 A7は、 アウトプットイネ一プルタイミング信号 OETを、 アウト プットイネーブル信号 OE として出力することを開始する。 A N D回路 A8は、 ライトアンプィネーブルタイミング信号 WAETを、 ライトアンプイネ一プル信号 WAEとして出力することを停止する。

以上、 第 1の実施形態では、 次の効果が得られる。

カウンタ CNTからのビット出力信号 BO、 /BOの論理レベルの組み合わせによ り、 複数の動作制御信号 （ヮード線タイミング信号 WLT、 プレート線タイミング 信号 PLT、 コラム選択タイミング信号 CST、 ビット線リセットタイミング信号 /BLRT、 データバスリセッ トタイ ミング信号/ DBRT、 センスアンプィネーブ^/タ ィミング信号 SAET、 アウトプットィネープルタィミング信号 OETおよびライト アンプィネーブルタイミング信号 WAET) を生成できる。 動作制御信号の活性化 タイミングおよび非活性化タイミングをそれぞれ規定するための遅延回路は不要 である。 このため、 動作制御回路 CTL1の回路規模を縮小できる。

遅延回路は不要であるため、 半導体素子の製造パラツキや使用条件の変動の影 響を最小限に抑え、 ワード線タイミング信号 WLT、 プレート線タイミング信号 PLT、 コラム選択タイミング信号 CST、 ビット線リセットタイミング信号/ BLRT、 データバスリセットタイミング信号/ DBRT、 センスアンプイネ一プルタイミング 信号 SAET、 アウトプットイネーブルタイミング信号 OETおよびライトアンプィ ネーブルタイミング信号 WAETを、簡易な組み合わせ回路を用いて、 所望のタイ ミングで確実にそれぞれ生成できる。 すなわち、 半導体記憶装置 1 0の各部を所 望のタイミングで確実にそれぞれ活性化できる。 この結果、 半導体 ¾己憶装置 1 0 の誤動作を防止できる。

リセット回路 RCを設けることで、内部ク口ック生成回路 CG1およびカウンタ CNTを容易に初期化できる。 内部ク口ック生成回路 CG1およびカウンタ C Tを メモリセルアレイ 1 0 aへのアクセス時のみに動作させることで、 半導体記憶装 置 1 0の誤動作を防止できる。

カウンタ CNTをバイナリカウンタとして構成することで、その他の種類のカウ ンタとして構成場合に比べて、 ビット出力信号 BO、 /BO のパルス幅を多様にで きる。 多様なパルス幅を有するビット出力信号 BO、 /BO の論理レベルの組み合 わせにより、 ヮード線タィミング信号 WLT などの動作制御信号の活性化タイミ ングおよび非活性化タイミングを最適に規定できる。

図 7は、 本発明の半導体記憶装置の第 2の実施形態を示している。 第 1の実施 形態で説明した要素と同一の要素については、 同一の符号を付し、 詳細な説明は 省略する。

半導体記憶装置 2 0は、 強誘電体メモリ （F e R AM) として構成され、 第 1 の実施形態のメモリアレイ 1 0 aおよび制御回路 1 0 iに代えて、 それぞれメモ リアレイ 2 0 aおよび制御回路 2 0 iを有している。 メモリアレイ 2 0 aは、 第 1の実施形態のメモリセル MC1に代えて、 メモリセル MC2を有している。 制御 回路 2 0 iは、 内部で生成する内部クロック CKIの周波数を設定するために、 外 部信号端子 SEL1、 SEL2を介してそれぞれ供給される周波数選択信号 SEL1、 SEL2 を受信する。 その他の構成は、 第 1の実施形態の半導体記憶装置 1 0とほぼ同一 である。

図 8は、 第 2の実施形態におけるメモリセル MC2の詳細を示している。

メモリセル MC2 は、 強誘電体メモリセル （6 T 2 C型） であり、 トランスフ ァスィツチ TS1、 TS2とラツチを構成するリング状に接続されたインバータ II、 12とを有する S R AMメモリセルに、 強誘電体キャパシタ Cl、 C2を付加して構 成されている。 トランスファスィッチ TS1は、 ビット線 BLと強誘電体キャパシ タ CIの一端との間に接続されている。 トランスファスィッチ TS2は、 ビット線 /BLと強誘電体キャパシタ C2の一端との間に接続されている。 トランスファスィ ツチ TS1、 TS2のゲートは、 共にワード線 WLに接続されている。 インバータ II の入力とインバータ 12の出力とは、 強誘電体キャパシタ C1の一端に接続されて いる。 インバータ IIの出力とインバータ 12の入力とは、 強誘電体キャパシタ C2 の一端に接続されている。 強誘電体キャパシタ Cl、 C2の他端は、 共にプレート 線 PLに接続されている。 メモリセル MC2は、 周知のメモリセルであるため、 詳 細な説明は省略する。

図 9は、 第 2の実施形態における制御回路 2 0 iの詳細を示している。

制御回路 2 0 iは、 第 1の実施形態の制御回路 1 0 iにプレート線制御回路 PLC2を加えて構成され、 第 1の実施形態の内部クロック生成回路 CG1、 動作制 御回路 CTL1およびドライバ回路 DC1に代えて、それぞれ内部クロック生成回路 CG2、 動作制御回路 CTL2およびドライバ回路 DC2を有している。

プレート線制御回路 PLC2は、パワーオン信号 PONおよびパヮーオフ信号 POFF に応じて、 プレート線 PLを活性化させる。 パワーオン信号 PONは、 メモリセル MC2 のラッチへの電源供給が開始される前に活性化される。 パワーオフ信号 POF は、メモリセル MC2のラッチへの電源供給が遮断される前に活性化される。 プレート線制御回路 PLC2は、 パワーオン信号 PONの活性化に応答して、 プレ ート線 PLを活性化させる。 プレート線 PLの活性化により、 メモリセル MC2に おいて、 強誘電体キャパシタ Cl、 C2に格納されているデータが S R AMメモリ セルに復元される。 すなわち、 リコール動作が実施される。 そして、 プレート線 制御回路 PLC2は、 メモリセル MC2のラツチへの電源供給が開始された後に、所 定のタイミングでプレート線 PLを非活性化させる。

また、 プレート線制御回路 PLC2は、 パワーオフ信号 POFFの活性化に応答し て、 プレート線 PLを活性化させる。 プレート線 PLの活性化により、 メモリセル MC2において、 S R AMメモリセルに保持されているデータが強誘電体キャパシ タ Cl、 C2に格納される。 すなわち、 ストア動作が実施される。 そして、 プレー ト線制御回路 PLC2は、メモリセル MC2のラッチへの電源供給が遮断される前に、 所定のタイミングでプレート線 PLを非活性化させる。 内部クロック生成回路 CG2は、周波数選択信号 SEL1、 SEL2に応じて内部クロ ック CKIの周波数を設定することを除いて、第 1の実施形態の内部クロック生成 回路 CG1 と同様に動作する。 動作制御回路 CTL2は、 第 1の実施形態の動作制御 回路 CTL1からプレート線タイミング信号 WLTの出力回路を除いて構成されてい る。 ドライバ回路 DC2は、 第 1の実施形態のドライバ回路 DC1から AN D回路 A2 (プレート線ドライバ） を除いて構成されている。

図 1 0は、第 2の実施形態における内部クロック生成回路 CG2 'の詳細を示して いる。

内部クロック生成回路 CG2は、 第 1の実施形態の内部クロック生成回路 CG1 に、 偶数段のインバータ列 I V2〜！ NV4、 n M O S トランジスタで構成されるス ィツチ S1〜S4およびデコーダ DEC2を加えて構成されている。

デコーダ DEC2は、 周波数選択信号 SEL1、 SEL2をデコードし、 周波数デコー ド信号. FEDC1〜FDEC4のいずれかを、 高レベルに活性化させる。

ィンバータ列 INV1 の出力は、 ィンバータ列 INV2の入力に接続されている。 インバータ列 INV2の出力は、 インバータ列 INV3 の入力に接続されている。 ィ ンバータ列！ NV3 の出力は、 インバータ列 INV4の入力に接続されている。 イン バータ列 INV1〜！ NV4の出力は、 それぞれスィツチ S1〜S4を介して N A N D回 路 NAの入力の他方に接続されている。 スィッチ S1〜S4のゲートは、 周波数デ コード信号 FDEC1〜FDEC4をそれぞれ受ける。 スィッチ S1〜S4は、 周波数デコ 一ド信号 FEDC1〜FDEC4が高レベルであるときにそれぞれオンし、 周波数デコ 一ド信号 FEDC1〜FDEC4が低レベルであるときにそれぞれオフする。

このような構成により、内部クロック生成回路 CG2は、周波数選択信号 SEL1、 SEL2に応じてオンさせるスィッチを選択し、 内部クロック CKIの発振に寄与す るインバータの数を変更する。 すなわち、 内部クロック生成回路 CG2は、 周波数 選択信号 SEL1、 SEL2に応じて、 内部クロック CKIの周波数を 4通りのいずれか に設定する。 内部クロック CKIの周波数を変更することで、 動作制御回路 CTL2 から出力される動作制御信号 （ワード線タイミング信号 WLT など） の活性化タ ィミングおよぴ非活性化タイミングが調整される。

以上、第 2の実施形態でも、第 1の実施形態と同様の効果が得られる。さらに、 半導体記憶装置 2 0の性能に応じて周波数選択信号 SEL1、 SEL2を供給すること で、動作制御回路 CTL2は、 ヮード線タイミング信号 WLTなどの動作制御信号を 最適なタイミングで生成できる。

図 1 1は、 本発明の半導体記憶装置の第 3の実施形態を示している。 第 1およ ぴ第 2の実施形態で説明した要素と同一の要素については、 同一の符号を付し、 詳細な説明は省略する。

半導体記憶装置 3 0は、 強誘電体メモリ （F e R AM) として構成され、 第 1 の実施形態のメモリアレ 1 0 aおよび制御回路 1 0 iに代えて、 それぞれメモ リアレイ 3 0 aおよび制御回路 3 0 iを有している。 メモリアレイ 3 0 aは、 第 1の実施形態のメモリセル MC1に代えて、 メモリセル MC3を有している。 その 他の構成は 第 1の実施形態の半導体装置 1 0とほぼ同一である。

図 1 2は、 第 3の実施形態におけるメモリセル MC3の詳細を示している。 メモリセル MC3 は、 強誘電体メモリセル （6 T 4 C型） であり、 トランスフ ァスィツチ TS1、 TS2とラツチを構成するリング状に接続されたィンバータ II、 12とを有する S R AMのメモリセルに、 強誘電体キャパシタ C1〜C4を付加して 構成されている。 トランスファスィッチ TS1は、 ビット線 BLと強誘電体キャパ シタ Cl、 C3の一端との間に接続されている。 トランスファスィッチ TS2は、 ビ ット線/ BL と強誘電体キャパシタ C2、 C4の一端との間に接続されている。 トラ ンスファスィッチ TS1、 TS2のゲートは、 共にワード線 WLに接続されている。 インバータ II の入力とインパータ 12の出力とは、 強誘電体キャパシタ Cl、 C3 の一端に接続されている。 インバータ II の出力とインバータ 12の入力とは、 強 誘電体キャパシタ C2、 C4の一端に接続されている。 強誘電体キャパシタ Cl、 C2 の他端は、 共にプレート線 PL1 に接続されている。 強誘電体キャパシタ C3、 C4 の他端は、 共にプレート線 PL2に接続されている。 メモリセル MC3は、 周知の メモリセルであるため、 詳細な説明は省略する。

図 1 3は、 第 3の実施形態における制御回路 3 0 iの詳細を示している。

制御回路 3 0 iは、 第 2の実施形態の制御回路 2 0 iにプログラム回路 PGM を加えて構成され、 第 2の実施形態のプレート線制御回路 PLC2に代えて、 プレ ート線制御回路 PLC3を有している。 プログラム回路 PGMは、 内部クロック CKIの周波数選択情報をプログラムす るための 2組のヒューズ回路を有し、 ヒューズ FS の溶断に応じて周波数選択信 号 SEL3、 SEL4を出力する。 内部クロック生成回路 CG2は、 第 2の実施形態の周 波数選択信号 SEL1、 SEL2に代えて、 それぞれ周波数選択信号 SEL3、 SEL4を受 信する。 すなわち、 内部クロック生成回路 CG2は、 プログラム回路 PGMにおけ るヒユーズ FSの溶断に応じて、 内部クロック CKIの周波数を 4通りのいずれか に設定する。 内部クロック CKIの周波数を変更することで、 動作制御回路 CTL² から出力される動作制御信号 （ワード線タイミング信号 WLT など） の活性化タ ィミングおよび非活性化タイミングが調整される。

プレート線制御回路 PLC3は、パワーオン信号 PONおよびパワーオフ信号 POFF に応じて、プレート線 PL1、 PL2を活性化させる。 プレート線制御回路 PLC3.は、 パワーオン信号 PONの活性化に応答して、第 2の実施形態のプレート線制御回路 PLC2と同様のタイミングで、プレート線 PL1、 PL2を共 活性化および非活性化 させる。 プレート線制御回路 PLC3は、 パワーオフ信号 POFFの活性化に応答し て、 第 2の実施形態のプレート線制御回路 PLC2 と同様のタイミングで、 プレー ト線 PL2のみを活性化および非活性化させる。

以上、第 3の実施形態でも、第 1の実施形態と同様の効果が得られる。さらに、 半導体記憶装置 3 0の性能に応じて周波数選択情報をプログラムするためにヒュ ーズ FSを溶断することで、動作制御回路 CTL2は、ワード線タイミング信号 WLT などの動作制御信号を最適なタイミングで生成できる。 この結果、 製品の歩留ま りを向上でき、 製品コストを削減できる。

図 1 4は、 本発明の半導体記憶装置の第 4の実施形態を示している。 第 1の実 施形態で説明した要素と同一の要素については、 同一の符号を付し、 詳細な説明 は省略する。

半導体記憶装置 4 0は、 制御回路 4 0 i、 記憶素子として動作する複数の強誘 電体ラツチ回路 4 0 j、電源スィツチ 4 0 k、接地スィツチ 4 0 1を有している。 制御回路 4 0 iは、 外部信号端子 PON、 POFFを介してそれぞれ供給されるパ ヮーオン信号 PON、 パワーオフ信号 POFF に応じて、 プレート線信号 PL、 スィ ツチ制御信号 SWC、 /SWCを出力する。 パワーオン信号 PONは、 強誘電体ラッ チ回路 4 0 jのラッチへの電源供給が開始される前に高レベルに活性化される。 パワーオフ信号 POFFは、 強誘電体ラツチ回路 4 0 jのラツチへの電源供給が遮 断される前に高レベルに活性化される。 制御回路 4 0 iの詳細については、 図 1 5で説明する。 '

強誘電体ラッチ回路 4 0 j は、 不揮発性のラッチ回路であり、 ラッチを構成す るリング状に接続されたインバータ II、 12、 C MO Sスィッチ CS1、 CS2および 強誘電体キャパシタ Cl、 C2を有している。 C MO 0スィッチ CS1は、 強誘電体 ラツチ回路 4 0 j の入力 DIをィンバータ IIの入力に接続する。 C M O Sスィッ チ CS1は、 ラッチ用のクロック CKLが低レベル （クロック /CKLが高レベル） で あるときにオンし、 クロック CKLが高レベル （クロック/ CKLが低レベル） であ るときにオフする。 C M O Sスィッチ CS2は、 インバータ 12の出力をインバー タ IIの入力に接続する。 C M O Sスィツチ CS2は、クロック CKLが高レベル（ク ロック/ CKLが低レベル） であるときにオンし、 クロック CKLが低レベル （クロ ック /CKLが高レベル） であるときにオフする。 強誘電体キャパシタ C1は、 一端 がインバータ 12の出力に接続され、 他端がプレート線 PLに接続されている。 強 誘電体キャパシタ C2は、 一端がインバータ 12の入力に接続され、 他端がプレー ト線 PLに接続されている。

電源スイッチ 4 0 kは、 ； M O S トランジスタで構成され、 電源線 VDD と強 誘電体ラツチ回路 4 0 jのラツチの電源電圧供給線 VDDVとを接続する。電源ス イッチ 4 0 kのゲートは、 スイツチ制御信号/ SWC を受ける。 電源スイッチ 4 0 kは、 スィッチ制御信号/ SWC が低レベルであるときにオンし、 スィッチ制御信 号/ SWCが高レベルであるときにオフする。

接地スイッチ 4 0 1は、 n MO S トランジスタで構成され、接地線 VSSと強誘 電体ラッチ回路 4 0 jのラッチの接地電圧供給線 VSSVとを接続する。 接地スィ ツチ 4 0 1のゲートは、 スィツチ制御信号 SWC を受ける。 接地スィツチ 4 0 1 は、 スィッチ制御信号 SWC が高レベルであるときにオンし、 スィッチ制御信号 SWCが低レベルであるときにオフする。

図 1 5は、 第 4の実施形態における制御回路 4 0 iの詳細を示している。

• 制御回路 4 0 iは、 遷移検出器 DET1、 DET2、 内部クロック生成回路 CG1、 力 ゥンタ CNT、動作制御回路 CTL4、スイツチ制御回 FF2およびリセット回路 RC を有している。

遷移検出器 DET1は、パワーオン信号 PONの立ち上がりエッジを検出したとき に、 ワンショットパルス信号の内部信号 ST1 を出力する。 遷移検出器 DET2は、 パワーオフ信号 POFFの立ち上がりエッジを検出したときに、 ワンショットパル ス信号の内部信号 ST2を出力する。 内部信号 ST1、 ST2は、 O R回路を介して内 部信号 STとして出力される。

内部クロック CG1は、 内部信号 STの立ち上がりエッジに同期して、 内部クロ ック CKIの生成を開始する。 内部クロック CG1 は、 第 1の実施形態と同様に、 リセット信号/ RSTの立ち下がりエッジに同期して、 内部クロック CKIの生成を 停止する。

動作制御回路 CTL4は、 カウンタ CNTからのビット出力信号 BO、 /BOを組み 合わせることで、 プレート線信号 PLと、 電源スィッチ SWPおよび接地スィッチ SWE のオンタイミングおよびオフタイミングをそれぞれ規定するスィツチ制御 タイミング信号 SWCT1、 SWCT2とを生成する。 伹し、 動作制御回路 CTL4は、 内部信号 ST1の立ち上がりエツジから内部信号 ST2の立ち上がりエツジまでの期 間では、 スィツチ制御タイミング信号 SWCT2を低レベルにマスクし、 それ以外 では、 スィツチ制御タイミング信号 SWCT1を低レベルにマスクする。

スィッチ制御回路 FF2は、 R S型のフリップフロップで構成され、 スィッチ制 御タイミング信号 SECT1、 SWCT2に応じて、 スィツチ制御信号 SWC、 /SWCを 出力する。 スィツチ制御回路 FF2は、 スィツチ制御タイミング信号 SWCT1 (入 力 S) の立ち上がりエッジに同期してセットされ、 スィッチ制御信号 SWC (出力 Q,) を高レベルに活性化させる。 スィツチ制御回路 FF2は、 スィツチ制御タイミ ング信号 SWCT2 (入力 R) の立ち上がりエッジに同期してリセットされ、 スイツ チ制御信号 SWC (出力 Q) を低レベルに非活性化させる。

図 1 6は、 第 4の実施形態における制御回路 4 0 iのリコール時の動作例を示 している。

内部信号 ST1 は、 図 1 6 ( a ) においてパワーオン信号 PONが高レベルに活 性化されると、 高レベルに活性化される。 すなわち、 内部信号 STは、 高レベル に活性化される。 内部クロック CKIは、 内部信号 STが高レベルに活性化される と、 内部クロック生成回路 CG1から出力される。 ビッ ト出力信号 BO[0]は、 内部 クロック CKIの立ち上がりエッジ毎に、 論理レベルが反転される。 ビット出力信 号 ΒΟ[1]は、 ビッ ト出力信号 BO[0]の立ち上がりエッジ毎に、 論理レベルが反転 される。同様に、ビット出力信号 BO[2]〜BO[5]は、それぞれビット出力信号 ΒΟ[1] 〜BO[4]の立ち上がりエッジ毎に、 論理レベルが反転される。

ビット出力信号 BO[4]と同論理であるプレート信号 PLは、 図 1 6 ( a ) におい て高レベルに活性化され、 図 1 6 ( c ) において低レベルに非活性化される。 ビ ット出力信号 B[4]、 /BO[3]の論理積であるスィツチ制御タイミング信号 SWCT1 は、 図 1 6 ( b ) において高レベルに活性化され、 図 1 6 ( c ) において低レべ ルに非活性化される。 ビッ ト出力信号 BO[3]、 /BO[2]、 /BO[4]の論理積であるスィ ツチ制御タイミング信号 SWCT2は、 低レベルにマスクされる。 スィツチ制御信 号 SWCは、スィツチ制御タイミング信号 SWCT1の立ち上がりエッジに同期して、 高レベルに活性化される。 すなわち、 電源スィッチ 4 0 kおよび接地スィッチ 4 0 1はオンし、 強誘電体ラッチ回路 4 0 jのラッチは活性化される。 そして、 強 誘電体キャパシタ Cl、 C2に保持されているデータは、 強誘電体ラッチ回路 4 0 jのラツチにラツチされる。

図 1 7は、 第 4の実施形態における制御回路 4 0 i のストァ時の動作を示して いる。

内部信号 ST2は、 図 1 7 ( a ) においてパワーオフ信号 POFFが高レベルに活 性化されると、 高レベルに活性化される。 すなわち、 内部信号 STは、 高レベル に活性化される。 内部クロック CKIは、 内部信号 STが高レベルに活性化される と、 内部クロック生成回路 CG1から出力される。 ビッ ト出力信号 BO[0]は、 内部 クロック CKIの立ち上がりエッジ毎に、 論理レベルが反転される。 ビッ ト出力信 号 ΒΟ[1]は、 ビッ ト出力信号 BO[0]の立ち上がりエッジ毎に、 論理レベルが反転 される。同様に、ビット出力信号 BO[2]〜BO[5]は、それぞれビット出力信号 ΒΟ[1] 〜： BO[4]の立ち上がりエッジ毎に、 論理レベルが反転される。 · ビット出力信号 BO[4]と同論理であるプレート信号 PLは、 図 1 7 ( a ) におい て高レベルに活性化され、 図 1 7 ( b ) において低レベルに非活性化される。 プ レート線 PL の活性化により、 強誘電体ラツチ回路 4 0 j のラツチに保持されて いるデータは、強誘電体キャパシタ C1、C2に書き込まれる。ビット出力信号 B[4]、 /BO[3]の論理積であるスィッチ制御タイミング信号 SWCT1 は、 低レベルにマス クされる。 ビッ ト出力信号 BO[3]、 /BO[2]、 /BO[4]の論理積であるスィツチ制御タ イミング信号 SWCT2は、 図 1 7 ( c ) において高レベルに活性化され、 図 1 7 ( d ) において低レベルに非活性化される。 スィッチ制御信号 SWC は、 スイツ チ制御タイミング信号 SWCT2の立ち上がりエッジに同期して、 低レベルに非活 性化される。 すなわち、 電源スィッチ 4 0 kおよび接地スィッチ 4 0 1はオフす る。

以上、 第 4の実施形態では、 次の効果が得られる。

カウンタ CNTからのビット出力信号 BO、 /BOの論理レベルの組み合わせによ り、 プレート線信号 PLおよびスィツチ制御タイミング信号 SWCT1、 SWCT2を 生成できる。また、プレート線信号 PLおよびスィツチ制御タイミング信号 SWCT1、 SWCT2 の活性化タイミングおよぴ非活性化タイミングをそれぞれ規定するため の遅延回路は不要である。 このため、 動作制御回路 CTL4 の回路規模を縮小でき る。

遅延回路は不要であるため、 半導体素子の製造バラツキや使用条件の変動の影 響を最小限に抑え、 プレート線信号 PL およびスィツチ制御タイミング信号 SWCT1、 SWCT2 を、 簡易な組み合わせ回路を用いて、 所望のタイミングで確実 にそれぞれ生成できる。 すなわち、 プレート線 PL を所望のタイミングで確実に 活性化でき、 電源スイッチ 4 0 kおよび接地スイッチ 4 0 1を所望のタイミング で確実にオンまたはオフできる。 特に、 スィッチタ制御タイミング信号 SWCT1、 SWCT2を、 プレート線信号 PL の活性化に対して、 最適な時間差で生成できる。 この結果、 強誘電体ラツチ回路 4 0 jの誤動作を防止できる。

なお、 第 1〜第 3の実施形態では、 本発明を強誘電体メモリ （F e R AM) に 適用した例について述べた。 本発明は、 かかる実施形態に限定されるものではな い。 例えば、 本発明を S R AM (Static RAM) 、 D R AM (Dynamic RAM) 、 M R AM (Magnetroresistive RAM) 、 レジスタンス R AM (Resistance RAM) 、 P R O M (Programmable Read Only Memory) 、 E P R OM (Erasable Programmable ROM) 、 E E P R O M (Electrically Erasable Programmable ROM) 、 マスク R O M (Mask ROM)、フラッシュメモリ、 M O N O S (Metal-Oxide-Nitride-Oxide-Silicon) 型メモリ、 O UM (Ovonics Unified Memory) 等のその他の半導体記 装置に適用 してもよい。

第 1〜第 3の実施形態では、 メモリセルが相補型の強誘電体メモリセルとして 構成された例について述べた。 本発明は、 かかる実施形態に限定されるものでは ない。 例えば、 メモリセルは、 図 1 8に示すような、 一般に 1 T 1 C型と称され る強誘電体メモリセルとして構成されてもよい。

第 4の実施形態では、 本発明を強誘電体ラツチ回路に適用した例について述べ た。 本発明は、 かかる実施形態に限定されるものではない。 例えば、 本発明を、 図 1 9に示すような、 強誘電体ラツチ回路と揮発性のラツチ回路とを組み合わせ た強誘電体フリップフ口ップに適用してもよい。

第 1〜第 4の実施形態では、カウンタ CNTがダウンカウント動作する例につい て述べた。 本発明は、 かかる実施形態に限定されるものではない。 例えば、 カウ ンタは、 アップカウント動作してもよい。

第 1〜第 4の実施形態では、 力ゥンタがバイナリカウンタとして構成された例 について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、 カウンタは、 ジョンソンカウンタやグレイコードカウンタ等のその他のカウンタ として構成されてもよい。

第 3の実施形態では、 プログラム回路が周波数選択情報をプログラムするため のヒューズ回路を有する例について述べた。 本発明は、 かかる実施形態に限定さ れるものではない。 例えば、 プログラム回路は、 周波数選択情報をプログラムす るための強誘電体メモリセルを有してもよい。

以上、 本発明について詳細に説明してきたが、 前述の実施形態およびその変形 例は発明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。 産業上の利用の可能性

本発明の半導体記憶装置では、 内部動作を制御する動作制御回路の回路規模を 縮小できる。

本発明の半導体記憶装置では、 半導体素子の製造バラツキや使用条件の変動の 影響を最小限に抑え、 内部動作を制御するための動作制御信号を所望のタイミン グで確実に生成できる。

本発明の半導体記憶装置では、 製品の歩留まりを向上できる。

Claims

請求の範囲

( 1 ) 複数のメモリセルを有するメモリコアと、

前記メモリコアへのアクセス要求を示す外部制御信号を受信する入力回路と、 前記入力回路による前記外部制御信号の受信に応答して、 内部クロックの生成 を開始する内部ク口ック生成回路と、

前記内部クロックに同期してカウント動作する複数ビットのカウンタと、 前記メモリコアの動作を制御するための動作制御信号の少なくともいずれかを、 前記カウンタからのビット出力の論理レベルの組み合わせにより生成する動作制 御回路とを備えていることを特徴とする半導体記憶装置。

( 2 ) 請求の範囲 1記載の半導体記憶装置において、

前記メモリコアは、 前記メモリセルの記憶ノードとビット線との接続を制御す る複数のヮード線を備え、

前記動作制御信号は、 前記ワード線の活性化期間を規定するヮード線タイミン グ信号を含むことを特徴とする半導体記憶装置。

( 3 ) 請求の範囲 2記載の半導体記憶装置において、

アクセスの対象となるメモリセルを示すァドレス信号を受信するアドレス入力 回路を備え、

前記ワード線のいずれかは、 前記ァドレス入力回路が受信した前記ァドレス信 号に応じて活性化することを特徴とする半導体記憶装置。

( 4 ) 請求の範囲 1記載の半導体記憶装置において、

前記メモリコアは、

前記メモリセルに接続されるビット線と、

活性化により前記ビット線を所定電圧にリセットするビット線リセッ ト回路と を備え、

前記動作制御信号は、 前記ビット線リセット回路を活性化するビット線リセッ ト信号を含むことを特徴とする半導体記憶装置。

( 5 ) 請求の範囲 1記載の半導体記憶装置において、

前記メモリコアは、 前記メモリセルに接続されるビット線と、

前記ビット線にデータを伝達する複数のコラムスィツチとを備え、

前記動作制御信号は、 前記コラムスィツチのオン期間を規定するコラム選択タ ィミング信号を含むことを特徴とする半導体記憶装置。

( 6 ) 請求の範囲 5記載の半導体記憶装置において、

アクセスの対象となるメモリセルを示すァドレス信号を受信するアドレス入力 回路を備え、

前記コラムスィツチのいずれかは、 前記ァドレス入力回路が受信した前記ァド レス信号に応じてオンすることを特徴とする半導体記憶装置。

( 7 ) 請求の範囲 1記載の半導体記憶装置において、

前記メモリコアは、

前記メモリセルに接続されるビット線と、

前記ビット線に伝達されたデータを増幅するセンスアンプとを備え、 前記動作制御信号は、 前記センスァンプを活性化するセンスアンプィネーブル 信号を含むことを特徴とする半導体記憶装置。

( 8 ) 請求の範囲 1記載の半導体記憶装置において、

前記メモリコアは、

前記メモリセルに接続されるビット線と、

前記ビット線に接続されるデータパスと、

活性化により前記データバスを所定電圧にリセットするデータバスリセット回 路とを備え、

前記動作制御信号は、 前記データバスリセット回路を活性化するデータバスリ セット信号を含むことを特徴とする半導体記憶装置。

( 9 ) 請求の範囲 1記載の半導体記憶装置において、

外部データ端子と、

前記メモリセルからの読み出しデータを前記外部データ端子に出力するデータ 出力回路とを備え、

前記動作制御信号は、 前記データ出力回路を活性化するァゥトプットイネーブ ル信号を含むことを特徴とする半導体記憶装置。 ( 1 0 ) 請求の範囲 1記載の半導体記憶装置において、

外部データ端子を備え、

前記メモリコアは、 前記外部データ端子を介して供給される前記メモリセルへ の書き込みデータを増幅するライトアンプを備え、

前記動作制御信号は、 前記ライトアンプを活性化するライトアンプイネ一プル 信号を含むことを特徴とする半導体記憶装置。

( 1 1 ) 請求の範囲 1記載の半導体記憶装置において、

前記メモリセルは、 残留分極値に応じてデータを保持する複数の強誘電体キヤ パシタを備え、

前記メモリコアは、 前記強誘電体キャパシタにそれぞれ接続される複数のプレ 一ト線を備え、

前記動作制御信号は、 前記プレート線の活性化期間を規定するプレート線タイ ミング信号を含むことを特徴とする半導体記憶装置。

( 1 2 ) 請求の範囲 1 1記載の半導体記憶装置において、

アクセスの対象となるメモリセルを示すァドレス信号を受信するァドレス入力 回路を備え、

前記プレート線のいずれかは、 前記ァドレス入力回路が受信した前記ァドレス 信号に応じて活性化することを特徴とする半導体記憶装置。

( 1 3 ) 請求の範囲 1記載の半導体記憶装置において、

前記力ゥンタの力ゥンタ値が所定値になったときにリセット信号を活性化する リセット回路を備え、

前記内部クロック生成回路は、 前記リセット信号の活性化に応答して前記内部 ク口ックの生成を停止し、

前記カウンタは、 前記リセット信号の活性化に応答してリセットされることを 特徴とする半導体記憶装置。

( 1 4 ) 請求の範囲 1記載の半導体記憶装置において、

外部信号端子を備え、

前記内部ク口ック生成回路は、 前記外部信号端子を介して供給される周波数選 択信号に応じて、 前記内部クロックの周波数を設定することを特徴とする半導体 ( 1 5 ) 請求の範囲 1記載の半導体記憶装置において、

前記内部ク口ックの周波数選択情報がプログラムされるプログラム回路を備え、 前記内部クロック生成回路は、 前記周波数選択情報に応じて、 前記内部クロッ クの周波数を設定することを特徴とする半導体記憶装置。

( 1 6 ) 請求の範囲 1 5記載の半導体記憶装置において、

前記プログラム回路は、 前記周波数選択情報をプログラムするためのヒューズ を備え、

前記内部クロック生成回路は、 前記ヒューズの溶断に応じて、 前記内部クロッ クの周波数を設定することを特徴とする半導体記憶装置。

( 1 7 ) 請求の範囲 1記載の半導体記憶装置において、

前記カウンタは、 バイナリカウンタであることを特徴とする半導体記憶装置。

( 1 8 ) 請求の範囲 1記載の半導体記憶装置において、

前記入力回路は、 外部クロックに同期して前記外部制御信号を受信することを 特徴とする半導体記憶装置。

( 1 9 ) ラッチおよび強誘電体キャパシタを有する強誘電体ラッチ回路と、 前記強誘電体キャパシタに接続されるプレート線と、

電源供給の開始を示すパワーオン信号および電源供給の停止を示すパワーオフ 信号を受信する入力回路と、

前記入力回路による前記パワーオン信号および前記パワーオフ信号の受信に応 答して、 内部ク口ックの生成を開始する内部ク口ック生成回路と、

前記内部ク口ックに同期してカウント動作する複数ビットのカウンタと、 前記プレート線に供給されるプレート線信号を、 前記カウンタからのビット出 力の論理レベルの組み合わせにより生成する動作制御回路とを備えていることを 特徴とする半導体記憶装置。

( 2 0 ) 請求の範囲 1 9記載の半導体記憶装置において、

電源線と前記ラツチの電源電圧供給線とを接続する電源スィッチと、

接地線と前記ラッチの接地電圧供給線とを接続する接地スィッチとを備え、 前記動作制御回路は、 前記プレート線信号に加えて、 前記電源スィッチおよび 前記接地スィツチのオンタイミングおよびオフタイミングをそれぞれ規定するス ィッチ制御タイミング信号を、 前記カウンタからのビット出力の論理レベルの組 み合わせにより生成することを特徴とする半導体記憶装置。