JP2001256776A - 不揮発性強誘電体メモリ装置の駆動回路並びにその駆動方法 - Google Patents
不揮発性強誘電体メモリ装置の駆動回路並びにその駆動方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 システム電圧変動によるセルデータの破壊を
防止する不揮発性強誘電体メモリ装置の駆動回路並びに
そのメモリ装置の駆動方法を提供する。 【解決手段】 システム電圧の変動を感知する手段を設
け、システム電圧が（すなわち、ｂ区間、ｃ区間）低電
圧の場合には内部チップコントロール信号ＩＣＣをロー
レベルにクランプしメモリセルの動作を停止させるよう
構成した。
防止する不揮発性強誘電体メモリ装置の駆動回路並びに
そのメモリ装置の駆動方法を提供する。 【解決手段】 システム電圧の変動を感知する手段を設
け、システム電圧が（すなわち、ｂ区間、ｃ区間）低電
圧の場合には内部チップコントロール信号ＩＣＣをロー
レベルにクランプしメモリセルの動作を停止させるよう
構成した。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、不揮発性強誘電体メモリ装置の駆動回路並
びにそれによるメモリ装置の駆動方法に関する。
係り、特に、不揮発性強誘電体メモリ装置の駆動回路並
びにそれによるメモリ装置の駆動方法に関する。
【０００２】
【従来の技術】一般に、不揮発性強誘電体メモリ装置、
つまりＦＲＡＭ（Ferroelectric Random Access Memor
y)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ
時にもデータが保存される特性のため次世代記憶素子と
して注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同一
構造を有する記憶素子であって、キャパシタの誘電体材
料として強誘電体を使用して強誘電体の特性である高い
残留分極を利用したものである。このような残留分極の
特性のため電界を除去してもデータは保存される。
つまりＦＲＡＭ（Ferroelectric Random Access Memor
y)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ
時にもデータが保存される特性のため次世代記憶素子と
して注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同一
構造を有する記憶素子であって、キャパシタの誘電体材
料として強誘電体を使用して強誘電体の特性である高い
残留分極を利用したものである。このような残留分極の
特性のため電界を除去してもデータは保存される。
【０００３】図１は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極は、電界を除去しても、残留分極（又
は自発分極）として残って消滅せず、一定量（ｄ状態お
よびａ状態）を維持することが分かる。不揮発性強誘電
体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応
させ記憶素子として応用したものである。
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極は、電界を除去しても、残留分極（又
は自発分極）として残って消滅せず、一定量（ｄ状態お
よびａ状態）を維持することが分かる。不揮発性強誘電
体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応
させ記憶素子として応用したものである。
【０００４】図２は従来の不揮発性強誘電体メモリの単
位セルを示したものである。図２に示すように、一方向
に形成されるビットラインＢ／Ｌと、そのビットライン
と交差する方向に形成されるワードラインＷ／Ｌと、ワ
ードラインに一定の間隔を置いてワードラインと同一の
方向に形成されるプレートラインＰ／Ｌと、ゲートがワ
ードラインに、ドレインがビットラインに連結されるト
ランジスタＴと、二端子のうち第１端子がトランジスタ
Ｔのソースに、第２端子が前記プレートラインＰ／Ｌに
連結される強誘電体キャパシタＦＣ１とで構成されてい
る。
位セルを示したものである。図２に示すように、一方向
に形成されるビットラインＢ／Ｌと、そのビットライン
と交差する方向に形成されるワードラインＷ／Ｌと、ワ
ードラインに一定の間隔を置いてワードラインと同一の
方向に形成されるプレートラインＰ／Ｌと、ゲートがワ
ードラインに、ドレインがビットラインに連結されるト
ランジスタＴと、二端子のうち第１端子がトランジスタ
Ｔのソースに、第２端子が前記プレートラインＰ／Ｌに
連結される強誘電体キャパシタＦＣ１とで構成されてい
る。
【０００５】このように構成された従来の不揮発性強誘
電体メモリ素子のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモ
ードの動作を示すタイミング図であり、図３ｂは読み出
しモードの動作を示すタイミング図である。まず、書込
みモードの場合、外部から印加されるチップイネーブル
信号（ＣＳＢpad ）が「ハイ」から「ロー」に活性化さ
れ、同時に書込みイネーブル信号（ＷＥＢpad ）が「ハ
イ」から「ロー」に遷移して、書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まる
と、ワードラインに印加されるパルスは「ロー」から
「ハイ」に遷移され、セルが選択される。
電体メモリ素子のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモ
ードの動作を示すタイミング図であり、図３ｂは読み出
しモードの動作を示すタイミング図である。まず、書込
みモードの場合、外部から印加されるチップイネーブル
信号（ＣＳＢpad ）が「ハイ」から「ロー」に活性化さ
れ、同時に書込みイネーブル信号（ＷＥＢpad ）が「ハ
イ」から「ロー」に遷移して、書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まる
と、ワードラインに印加されるパルスは「ロー」から
「ハイ」に遷移され、セルが選択される。
【０００６】このように、ワードラインが「ハイ」状態
を維持している間にプレートラインには所定幅の「ハ
イ」信号もしくは所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」
を書くために、ビットラインに書込みイネーブル信号
（ＷＥＢpad ）に同期した「ハイ」又は「ロー」信号を
印加する。すなわち、ワードラインに印加される信号が
「ハイ」状態である期間において、ビットラインに「ハ
イ」信号が印加され且つプレートラインに印加される信
号が「ロー」であれば、強誘電体キャパシタにはロジッ
ク値「１」が記録される。そして、ビットラインに「ロ
ー」信号が印加され且つプレートラインに印加される信
号が「ハイ」信号であれば、強誘電体キャパシタにはロ
ジック値「０」が記録される。
を維持している間にプレートラインには所定幅の「ハ
イ」信号もしくは所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」
を書くために、ビットラインに書込みイネーブル信号
（ＷＥＢpad ）に同期した「ハイ」又は「ロー」信号を
印加する。すなわち、ワードラインに印加される信号が
「ハイ」状態である期間において、ビットラインに「ハ
イ」信号が印加され且つプレートラインに印加される信
号が「ロー」であれば、強誘電体キャパシタにはロジッ
ク値「１」が記録される。そして、ビットラインに「ロ
ー」信号が印加され且つプレートラインに印加される信
号が「ハイ」信号であれば、強誘電体キャパシタにはロ
ジック値「０」が記録される。
【０００７】このような書込みモードの動作によりセル
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
pad ）が「ハイ」から「ロー」に活性化されると、ワー
ドラインが選択される前に全てのビットラインは等化器
信号によって「ロー」電圧に等電位とされる。
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
pad ）が「ハイ」から「ロー」に活性化されると、ワー
ドラインが選択される前に全てのビットラインは等化器
信号によって「ロー」電圧に等電位とされる。
【０００８】そして、各ビットラインを不活性化させた
後アドレスをデコードし、デコードされたアドレスによ
ってワードラインの「ロー」信号が「ハイ」信号に遷移
されセルを選択する。選択されたセルのプレートライン
に「ハイ」信号を印加すると、強誘電体メモリに、ロジ
ック値「１」に対応するデータ（Ｑｓ）があれば、その
データ（Ｑｓ）は破壊されることになる。ここでは、ロ
ジック値「１」が読み出しにより破壊されるデータであ
る。もし、強誘電体メモリにロジック値「０」が格納さ
れているのであれば、そのロジック値「０」に対応する
データ（Ｑｎｓ）は破壊されることはない。
後アドレスをデコードし、デコードされたアドレスによ
ってワードラインの「ロー」信号が「ハイ」信号に遷移
されセルを選択する。選択されたセルのプレートライン
に「ハイ」信号を印加すると、強誘電体メモリに、ロジ
ック値「１」に対応するデータ（Ｑｓ）があれば、その
データ（Ｑｓ）は破壊されることになる。ここでは、ロ
ジック値「１」が読み出しにより破壊されるデータであ
る。もし、強誘電体メモリにロジック値「０」が格納さ
れているのであれば、そのロジック値「０」に対応する
データ（Ｑｎｓ）は破壊されることはない。
【０００９】このように、破壊されるデータと破壊され
ないデータは前述したヒステリシスループの原理によっ
て異なる値を出力し、センスアンプはロジック値「１」
又は「０」をセンシングする。すなわち、データが破壊
される場合は、図１のヒシテリシスループの位置ｄから
位置ｆへと変更される場合であり、他方、データが破壊
されない場合は、位置ａから位置ｆへと変更される場合
である。したがって、一定の時間が経過した後センスア
ンプがイネーブルすると、データが破壊される場合は増
幅されロジック値「１」を出力し、データが破壊されな
い場合はロジック値「０」を出力する。
ないデータは前述したヒステリシスループの原理によっ
て異なる値を出力し、センスアンプはロジック値「１」
又は「０」をセンシングする。すなわち、データが破壊
される場合は、図１のヒシテリシスループの位置ｄから
位置ｆへと変更される場合であり、他方、データが破壊
されない場合は、位置ａから位置ｆへと変更される場合
である。したがって、一定の時間が経過した後センスア
ンプがイネーブルすると、データが破壊される場合は増
幅されロジック値「１」を出力し、データが破壊されな
い場合はロジック値「０」を出力する。
【００１０】センスアンプからデータを増幅した後に
は、特に破壊されたデータは元のデータに戻されなけれ
ばならないので、ワードラインに「ハイ」信号を印加し
た状態でプレートラインを「ハイ」から「ロー」に不活
性化させる。
は、特に破壊されたデータは元のデータに戻されなけれ
ばならないので、ワードラインに「ハイ」信号を印加し
た状態でプレートラインを「ハイ」から「ロー」に不活
性化させる。
【００１１】このような不揮発性強誘電体メモリ装置を
システム内で記憶素子として用いる場合、不揮発性強誘
電体メモリ装置の安定動作電圧領域と、システムコント
ローラの動作電圧領域とが異なることがある。即ち、シ
ステムコントローラの動作電圧領域が、不揮発性強誘電
体メモリ装置の動作電圧領域よりも小さい場合には、シ
ステム電源の不正常な降下が生じてもシステムコントロ
ーラの方は正常にコントロール信号を発生できると言う
状態が生じ得る。
システム内で記憶素子として用いる場合、不揮発性強誘
電体メモリ装置の安定動作電圧領域と、システムコント
ローラの動作電圧領域とが異なることがある。即ち、シ
ステムコントローラの動作電圧領域が、不揮発性強誘電
体メモリ装置の動作電圧領域よりも小さい場合には、シ
ステム電源の不正常な降下が生じてもシステムコントロ
ーラの方は正常にコントロール信号を発生できると言う
状態が生じ得る。
【００１２】このように、電圧降下時において、システ
ムコントローラは正常動作を行えるが、不揮発性強誘電
体メモリ装置の正常な動作は期待できないことがある。
すなわち、読み出しモードにおいては不揮発性強誘電体
メモリ装置はセルに格納したデータを破壊させる方法に
より読み出すため、不正常な電源電圧降下や低電圧状態
では読み出し動作中の破壊されたデータが復旧（再格納
動作）されないまま読み出しサイクルが終了するおそれ
がある。このような不正常状態を回避する方法としては
低電圧感知回路を利用する方法がある。
ムコントローラは正常動作を行えるが、不揮発性強誘電
体メモリ装置の正常な動作は期待できないことがある。
すなわち、読み出しモードにおいては不揮発性強誘電体
メモリ装置はセルに格納したデータを破壊させる方法に
より読み出すため、不正常な電源電圧降下や低電圧状態
では読み出し動作中の破壊されたデータが復旧（再格納
動作）されないまま読み出しサイクルが終了するおそれ
がある。このような不正常状態を回避する方法としては
低電圧感知回路を利用する方法がある。
【００１３】以下、添付の図面に基づき、従来の不揮発
性強誘電体メモリ装置の駆動回路並びにそれによるメモ
リ装置の駆動方法を説明する。図４は従来技術による不
揮発性強誘電体メモリ装置の駆動回路を示すものであ
る。参考に、図４は低電圧感知回路の回路的構成図であ
る。
性強誘電体メモリ装置の駆動回路並びにそれによるメモ
リ装置の駆動方法を説明する。図４は従来技術による不
揮発性強誘電体メモリ装置の駆動回路を示すものであ
る。参考に、図４は低電圧感知回路の回路的構成図であ
る。
【００１４】図４には、電源電圧端（Ｖｃｃ）と接地電
圧端（Ｖｓｓ）との間に直列に連結され、ゲートが互い
に連結された第１、第２トランジスタ（Ｔ１０、Ｔ２
０）と、第１トランジスタ（Ｔ１０）の出力電圧により
制御され、ソースが接地電圧端に連結された第３トラン
ジスタ（Ｔ３０）と、ソースが電源電圧端（Ｖｃｃ）
に、ドレインが第３トランジスタ（Ｔ３０）のドレイン
に、かつゲートが接地電圧端にそれぞれ連結された第４
トランジスタ（Ｔ４０）と示されている。第３トランジ
スタ（Ｔ３０）の出力電圧は、第２インバーター（ＩＮ
Ｖ２０）、第３インバーター（ＩＮＶ３０）及び第４イ
ンバーター（ＩＮＶ４０）でそれぞれ反転されて、第１
出力（ＯＰＴ１）信号を生成する。第３トランジスタ
（Ｔ３０）の出力電圧は、また上記とは別に、第１イン
バーター（ＩＮＶ１０）及び第５インバーター（ＩＮＶ
５０）で反転される。第５トランジスタ（Ｔ５０）が第
５インバーター（ＩＮＶ５０）の出力信号により制御さ
れ、ソースが電源電圧端（Ｖｃｃ）に、ドレインが前記
第１インバーター（ＩＮＶ１０）の出力端に連結されて
いる。第６インバーター（ＩＮＶ６０）は第５インバー
ター（ＩＮＶ５０）の出力信号を反転させて、第２出力
（ＯＰＴ２）信号として出力する。ここで、第１、第４
トランジスタ（Ｔ１０、Ｔ４０）及び第５トランジスタ
（Ｔ５０）はＰＭＯＳトランジスタであり、第２、第３
トランジスタ（Ｔ２０、Ｔ３０）はＮＭＯＳトランジス
タである。
圧端（Ｖｓｓ）との間に直列に連結され、ゲートが互い
に連結された第１、第２トランジスタ（Ｔ１０、Ｔ２
０）と、第１トランジスタ（Ｔ１０）の出力電圧により
制御され、ソースが接地電圧端に連結された第３トラン
ジスタ（Ｔ３０）と、ソースが電源電圧端（Ｖｃｃ）
に、ドレインが第３トランジスタ（Ｔ３０）のドレイン
に、かつゲートが接地電圧端にそれぞれ連結された第４
トランジスタ（Ｔ４０）と示されている。第３トランジ
スタ（Ｔ３０）の出力電圧は、第２インバーター（ＩＮ
Ｖ２０）、第３インバーター（ＩＮＶ３０）及び第４イ
ンバーター（ＩＮＶ４０）でそれぞれ反転されて、第１
出力（ＯＰＴ１）信号を生成する。第３トランジスタ
（Ｔ３０）の出力電圧は、また上記とは別に、第１イン
バーター（ＩＮＶ１０）及び第５インバーター（ＩＮＶ
５０）で反転される。第５トランジスタ（Ｔ５０）が第
５インバーター（ＩＮＶ５０）の出力信号により制御さ
れ、ソースが電源電圧端（Ｖｃｃ）に、ドレインが前記
第１インバーター（ＩＮＶ１０）の出力端に連結されて
いる。第６インバーター（ＩＮＶ６０）は第５インバー
ター（ＩＮＶ５０）の出力信号を反転させて、第２出力
（ＯＰＴ２）信号として出力する。ここで、第１、第４
トランジスタ（Ｔ１０、Ｔ４０）及び第５トランジスタ
（Ｔ５０）はＰＭＯＳトランジスタであり、第２、第３
トランジスタ（Ｔ２０、Ｔ３０）はＮＭＯＳトランジス
タである。
【００１５】このように構成された従来の低電圧感知回
路を利用した不揮発性強誘電体メモリ装置の駆動方法を
図５及び図６を参照してより詳細に説明する。
路を利用した不揮発性強誘電体メモリ装置の駆動方法を
図５及び図６を参照してより詳細に説明する。
【００１６】図５及び図６は図４の構成による動作波形
図であって、図５には、システム電源の電圧（電源電圧
Ｖｃｃに対応する電圧）が正常電圧から低電圧に落ちる
ときの外部印加ＣＳＢpad信号と、内部の不揮発性強誘
電体メモリ装置のコントロール信号（内部チップコント
ロール信号）との関係が示されており、図６にはシステ
ム電源が低電圧から正常電圧に復帰するときの関係が示
されている。
図であって、図５には、システム電源の電圧（電源電圧
Ｖｃｃに対応する電圧）が正常電圧から低電圧に落ちる
ときの外部印加ＣＳＢpad信号と、内部の不揮発性強誘
電体メモリ装置のコントロール信号（内部チップコント
ロール信号）との関係が示されており、図６にはシステ
ム電源が低電圧から正常電圧に復帰するときの関係が示
されている。
【００１７】まず、図５に示すように、第１出力（ＯＰ
Ｔ１）信号は、低電圧となったシステム電源電圧を感知
してローレベルの信号を出力する。一方、第２出力（Ｏ
ＰＴ２）信号は第１出力（ＯＰＴ１）信号に比べてＴｗ
ｂだけ遅延して、ローレベルに遷移する。これはシステ
ムの電源電圧が低電圧に落ちた場合に、データの復旧時
間を十分に確保するためである。
Ｔ１）信号は、低電圧となったシステム電源電圧を感知
してローレベルの信号を出力する。一方、第２出力（Ｏ
ＰＴ２）信号は第１出力（ＯＰＴ１）信号に比べてＴｗ
ｂだけ遅延して、ローレベルに遷移する。これはシステ
ムの電源電圧が低電圧に落ちた場合に、データの復旧時
間を十分に確保するためである。
【００１８】このように、従来は外部から印加されるＣ
ＳＢpad信号とは関係なく、システム電源電圧のレベル
を利用して前記システム電源電圧が低電圧に落ちると、
第１出力（ＯＰＴ１）信号と第２出力（ＯＰＴ２）信号
が発生して内部チップコントロール信号の幅を整え、破
壊したデータが読み出しサイクルで復旧される時間を最
大に確保する。
ＳＢpad信号とは関係なく、システム電源電圧のレベル
を利用して前記システム電源電圧が低電圧に落ちると、
第１出力（ＯＰＴ１）信号と第２出力（ＯＰＴ２）信号
が発生して内部チップコントロール信号の幅を整え、破
壊したデータが読み出しサイクルで復旧される時間を最
大に確保する。
【００１９】前述した通り、不揮発性強誘電体メモリ装
置は読み出しサイクルでデータの復旧が行われるので、
低電圧状態で読み出し動作を行う場合にはデータの復旧
動作も不安定になる。従って、低電圧ではチップ（不揮
発性強誘電体メモリ素子）が動作しないように内部コン
トロール信号をローレベルに遷移させることが必要とな
る。
置は読み出しサイクルでデータの復旧が行われるので、
低電圧状態で読み出し動作を行う場合にはデータの復旧
動作も不安定になる。従って、低電圧ではチップ（不揮
発性強誘電体メモリ素子）が動作しないように内部コン
トロール信号をローレベルに遷移させることが必要とな
る。
【００２０】一方、図６はシステム電圧が低電圧から正
常電圧に上昇するときの低電圧感知回路の動作波形図で
ある。図面に示すように、システム電圧が低電圧から正
常電圧に上昇すると、第１出力（ＯＰＴ１）信号と第２
出力（ＯＰＴ２）信号はローレベルからハイレベルに遷
移する。図６では、図５の場合と異なり、システム電圧
の低電圧から正常電圧への上昇時には第１出力（ＯＰＴ
１）と第２出力（ＯＰＴ２）信号とが同時にローレベル
からハイレベルに遷移することが分かる。
常電圧に上昇するときの低電圧感知回路の動作波形図で
ある。図面に示すように、システム電圧が低電圧から正
常電圧に上昇すると、第１出力（ＯＰＴ１）信号と第２
出力（ＯＰＴ２）信号はローレベルからハイレベルに遷
移する。図６では、図５の場合と異なり、システム電圧
の低電圧から正常電圧への上昇時には第１出力（ＯＰＴ
１）と第２出力（ＯＰＴ２）信号とが同時にローレベル
からハイレベルに遷移することが分かる。
【００２１】しかし、図面に示すように、システム電圧
が正常電圧に復旧する場合には正常な読み出しサイクル
波形有する内部チップコントロール信号が発生していな
いことが分かる。即ち、正常な読み出しサイクルタイム
が十分に確保できた状態でのみ破壊されたデータがその
読み出しサイクルの間に復旧されるので、図６に示すよ
うに、読み出しサイクルが非常に短くなると、データの
復旧は不可能となってしまう。
が正常電圧に復旧する場合には正常な読み出しサイクル
波形有する内部チップコントロール信号が発生していな
いことが分かる。即ち、正常な読み出しサイクルタイム
が十分に確保できた状態でのみ破壊されたデータがその
読み出しサイクルの間に復旧されるので、図６に示すよ
うに、読み出しサイクルが非常に短くなると、データの
復旧は不可能となってしまう。
【００２２】
【発明が解決しようとする課題】この種の従来の不揮発
性強誘電体メモリ装置の駆動回路並びにその駆動方法は
次のような問題点があった。システム電圧が正常電圧か
ら低電圧に落ちる場合はリードサイクルを十分に確保す
ることで破壊されたデータを復旧することはできるが、
低電圧から正常電圧に上昇する場合にはリードサイクル
を確保できないので、破壊データを安定的に復旧するこ
とができなかった。
性強誘電体メモリ装置の駆動回路並びにその駆動方法は
次のような問題点があった。システム電圧が正常電圧か
ら低電圧に落ちる場合はリードサイクルを十分に確保す
ることで破壊されたデータを復旧することはできるが、
低電圧から正常電圧に上昇する場合にはリードサイクル
を確保できないので、破壊データを安定的に復旧するこ
とができなかった。
【００２３】本発明は、上記の従来技術の問題点を解決
するためになされたもので、電圧の不正常な変動による
セルデータの破壊を防止できる不揮発性強誘電体メモリ
装置の駆動回路並びにその駆動方法を提供することを目
的とする。
するためになされたもので、電圧の不正常な変動による
セルデータの破壊を防止できる不揮発性強誘電体メモリ
装置の駆動回路並びにその駆動方法を提供することを目
的とする。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性強誘電体メモリ装置の駆動回路
は、システム電圧の変動を感知するシステム電圧変化感
知手段と、システム電圧が正常電圧から低電圧に変化し
た際に低電圧感知出力を出力し低電圧から正常電圧に変
化した際に正常電圧感知出力を発生するシステム電圧感
知信号発生部と、このシステム電圧感知信号発生部の出
力とチップ活性化（チップイネーブル）信号を同期さ
せ、メモリセルの動作停止又は動作開始時点を制御する
信号同期及びチップコントロール部とを備えることを特
徴とする。
に、本発明の不揮発性強誘電体メモリ装置の駆動回路
は、システム電圧の変動を感知するシステム電圧変化感
知手段と、システム電圧が正常電圧から低電圧に変化し
た際に低電圧感知出力を出力し低電圧から正常電圧に変
化した際に正常電圧感知出力を発生するシステム電圧感
知信号発生部と、このシステム電圧感知信号発生部の出
力とチップ活性化（チップイネーブル）信号を同期さ
せ、メモリセルの動作停止又は動作開始時点を制御する
信号同期及びチップコントロール部とを備えることを特
徴とする。
【００２５】ここで、システム電圧が正常電圧から低電
圧に変化すると、前記チップ活性化信号がハイレベルか
らローレベルに遷移されると同時に、メモリセルの動作
が停止され、逆に、システム電圧が低電圧から正常電圧
に変化すると、チップ活性化信号がローレベルからハイ
レベルに遷移されると同時にメモリセルの動作が開始さ
れる。チップ活性化信号はハイレベルでチップを活性化
させ、ローレベルでチップを不活性化させる。
圧に変化すると、前記チップ活性化信号がハイレベルか
らローレベルに遷移されると同時に、メモリセルの動作
が停止され、逆に、システム電圧が低電圧から正常電圧
に変化すると、チップ活性化信号がローレベルからハイ
レベルに遷移されると同時にメモリセルの動作が開始さ
れる。チップ活性化信号はハイレベルでチップを活性化
させ、ローレベルでチップを不活性化させる。
【００２６】また、本発明の不揮発性強誘電体メモリ装
置の駆動回路の駆動方法は、システム電圧の正常電圧か
ら低電圧への変化に伴って生じるメモリセルの動作停止
時点と、低電圧から正常電圧への変化に伴って生じるメ
モリセルの動作開始時点をチップ活性化信号に同期させ
ることを特徴とする。
置の駆動回路の駆動方法は、システム電圧の正常電圧か
ら低電圧への変化に伴って生じるメモリセルの動作停止
時点と、低電圧から正常電圧への変化に伴って生じるメ
モリセルの動作開始時点をチップ活性化信号に同期させ
ることを特徴とする。
【００２７】メモリセルの動作停止及び動作開始時点を
チップ活性化信号（外部ＣＳＢpad信号の反転信号）に
同期させ、チップの活性化電圧領域と不活性化電圧領域
とを明確に区別することにより、臨界電圧領域における
メモリセルの動作を安定化させるものである。
チップ活性化信号（外部ＣＳＢpad信号の反転信号）に
同期させ、チップの活性化電圧領域と不活性化電圧領域
とを明確に区別することにより、臨界電圧領域における
メモリセルの動作を安定化させるものである。
【００２８】
【発明の実施の形態】以下、本発明の不揮発性強誘電体
メモリ装置の駆動回路並びに駆動方法を添付の図面に基
づいて説明する。
メモリ装置の駆動回路並びに駆動方法を添付の図面に基
づいて説明する。
【００２９】図７は本発明の一実施の形態における不揮
発性強誘電体メモリ装置の駆動回路図である。図７に示
すように、システム電圧の変動に応じた出力を得るため
のシステム電源の電圧分圧器７１と、この電圧分圧器７
１の出力変化をチップ活性化信号（ＣＥ：ＣＳＢpad信
号と逆位相の信号）と同期させる第１信号同期部７２
と、電圧分圧器７１の出力信号（ＯＵＴ１）のレベルに
応動してシステム電源電圧が正常範囲にあるか低電圧で
あるかを感知する低電圧感知部７３と、この低電圧感知
部７３の出力信号（ＯＵＴ２）がハイレベルである場
合、その状態を維持させる第１レベル維持部７４と、こ
の第１レベル維持部７４によって整えられた出力信号
（ＯＵＴ２）がローレベルに落ちないようにする第２レ
ベル維持部７５と、この第２レベル維持部７５をコント
ロールするコントロール部７６と、第２レベル維持部７
５によって整えられた出力信号（ＯＵＴ２）がハイレベ
ルであるときそのハイレベルを維持する第３レベル維持
部７７と、前記低電圧感知部７３の出力信号（ＯＵＴ
２）から、低電圧と正常電圧とを区別する低電圧信号を
生じる低電圧信号出力部７８と、この低電圧信号出力部
７８の出力信号（ＯＵＴ３）と前記チップ活性化信号
（ＣＥ）を同期させ、内部チップコントロール信号（Ｉ
ＣＣ）として出力する第２信号同期部７９とで構成され
ている。
発性強誘電体メモリ装置の駆動回路図である。図７に示
すように、システム電圧の変動に応じた出力を得るため
のシステム電源の電圧分圧器７１と、この電圧分圧器７
１の出力変化をチップ活性化信号（ＣＥ：ＣＳＢpad信
号と逆位相の信号）と同期させる第１信号同期部７２
と、電圧分圧器７１の出力信号（ＯＵＴ１）のレベルに
応動してシステム電源電圧が正常範囲にあるか低電圧で
あるかを感知する低電圧感知部７３と、この低電圧感知
部７３の出力信号（ＯＵＴ２）がハイレベルである場
合、その状態を維持させる第１レベル維持部７４と、こ
の第１レベル維持部７４によって整えられた出力信号
（ＯＵＴ２）がローレベルに落ちないようにする第２レ
ベル維持部７５と、この第２レベル維持部７５をコント
ロールするコントロール部７６と、第２レベル維持部７
５によって整えられた出力信号（ＯＵＴ２）がハイレベ
ルであるときそのハイレベルを維持する第３レベル維持
部７７と、前記低電圧感知部７３の出力信号（ＯＵＴ
２）から、低電圧と正常電圧とを区別する低電圧信号を
生じる低電圧信号出力部７８と、この低電圧信号出力部
７８の出力信号（ＯＵＴ３）と前記チップ活性化信号
（ＣＥ）を同期させ、内部チップコントロール信号（Ｉ
ＣＣ）として出力する第２信号同期部７９とで構成され
ている。
【００３０】ここで、システム電源電圧分圧器７１は、
複数のトランジスタ（Ｔｄ１,Ｔ２ｄ,...,Ｔｎｄ)から
構成され、電源電圧Ｖｃｃに連結された第１の端子と、
第１信号同期部７２に連結された第２の端子とを有す
る。それらのトランジスタはＮＭＯＳトランジスタであ
って相互に直列に連結され、各トランジスタのゲートに
は電源電圧が印加される。この電圧分圧器７１は、第１
および第２の端子間に加えられた電圧を一定の比率で分
圧した出力をＯＵＴ１に生じる。
複数のトランジスタ（Ｔｄ１,Ｔ２ｄ,...,Ｔｎｄ)から
構成され、電源電圧Ｖｃｃに連結された第１の端子と、
第１信号同期部７２に連結された第２の端子とを有す
る。それらのトランジスタはＮＭＯＳトランジスタであ
って相互に直列に連結され、各トランジスタのゲートに
は電源電圧が印加される。この電圧分圧器７１は、第１
および第２の端子間に加えられた電圧を一定の比率で分
圧した出力をＯＵＴ１に生じる。
【００３１】第１信号同期部７２は２つのトランジスタ
（Ｔ１、Ｔ２）から構成され、各トランジスタのドレイ
ンは共通に連結され、電圧分圧器７１の最後のトランジ
スタ（Ｔｎｄ）のソースに連結される。そして、トラン
ジスタＴ１、Ｔ２のソースは接地電圧端（Ｖｓｓ）に連
結される。
（Ｔ１、Ｔ２）から構成され、各トランジスタのドレイ
ンは共通に連結され、電圧分圧器７１の最後のトランジ
スタ（Ｔｎｄ）のソースに連結される。そして、トラン
ジスタＴ１、Ｔ２のソースは接地電圧端（Ｖｓｓ）に連
結される。
【００３２】低電圧感知部７３はトランジスタ（Ｔ３）
から構成され、電圧分圧器７１の出力信号（ＯＵＴ１）
が所定の閾レベル以下になると出力信号（ＯＵＴ２）が
ハイレベルとなる。
から構成され、電圧分圧器７１の出力信号（ＯＵＴ１）
が所定の閾レベル以下になると出力信号（ＯＵＴ２）が
ハイレベルとなる。
【００３３】第１レベル維持部７４は、低電圧感知部７
３の出力信号（ＯＵＴ２）を反転させるインバーター
（ＩＮＶ１）と、そのインバーター（ＩＮＶ１）の出力
信号にしたがって、電源電圧を低電圧感知部７３の出力
端（ＯＵＴ２）に選択的に印加するトランジスタ（Ｔ
４）とで構成される。低電圧感知部７３の出力信号（Ｏ
ＵＴ２）がハイレベルであると、トランジスタ（Ｔ４）
は導通する。
３の出力信号（ＯＵＴ２）を反転させるインバーター
（ＩＮＶ１）と、そのインバーター（ＩＮＶ１）の出力
信号にしたがって、電源電圧を低電圧感知部７３の出力
端（ＯＵＴ２）に選択的に印加するトランジスタ（Ｔ
４）とで構成される。低電圧感知部７３の出力信号（Ｏ
ＵＴ２）がハイレベルであると、トランジスタ（Ｔ４）
は導通する。
【００３４】第２レベル維持部７５はドレインが電源電
圧端に連結され、ソースが低電圧感知部７３の出力端に
連結されるトランジスタ（Ｔ５）からなる。このトラン
ジスタ（Ｔ５）は、コントロール部（７６）の出力信号
（ＯＵＴ４）によって制御される。
圧端に連結され、ソースが低電圧感知部７３の出力端に
連結されるトランジスタ（Ｔ５）からなる。このトラン
ジスタ（Ｔ５）は、コントロール部（７６）の出力信号
（ＯＵＴ４）によって制御される。
【００３５】低電圧信号出力部７８は低電圧感知部７３
の出力信号（ＯＵＴ２）レベルを反転させる第２インバ
ータ（ＩＮＶ２）と、第２インバーター（ＩＮＶ２）の
出力信号を反転させる第３インバーター（ＩＮＶ３）と
で構成される。
の出力信号（ＯＵＴ２）レベルを反転させる第２インバ
ータ（ＩＮＶ２）と、第２インバーター（ＩＮＶ２）の
出力信号を反転させる第３インバーター（ＩＮＶ３）と
で構成される。
【００３６】第３レベル維持部７７は、低電圧感知部７
３の出力信号（ＯＵＴ２）と低電圧信号出力部７８の第
２インバーター（ＩＮＶ２）の出力とを入力とするロジ
ックゲート（一例として、ＮＡＮＤゲート）７７ａと、
そのロジックゲート７７ａの出力端に分岐接続されたＭ
ＯＳキャパシタ７７ｂと、ロジックゲート７７ａの出力
にしたがって電源電圧を低電圧感知部７３の出力端に選
択的に伝達するトランジスタ（Ｔ６）とで構成されてい
る。
３の出力信号（ＯＵＴ２）と低電圧信号出力部７８の第
２インバーター（ＩＮＶ２）の出力とを入力とするロジ
ックゲート（一例として、ＮＡＮＤゲート）７７ａと、
そのロジックゲート７７ａの出力端に分岐接続されたＭ
ＯＳキャパシタ７７ｂと、ロジックゲート７７ａの出力
にしたがって電源電圧を低電圧感知部７３の出力端に選
択的に伝達するトランジスタ（Ｔ６）とで構成されてい
る。
【００３７】コントロール部７６は、低電圧感知部７３
の出力信号（ＯＵＴ２）レベルを反転させるインバータ
ー（ＩＮＶ４）と、インバーター（ＩＮＶ４）の出力信
号およびチップイネーブル信号（ＣＥ）を入力として論
理演算を行うロジックゲート（一例として、ＮＡＮＤゲ
ート）７６ａとで構成され、ロジックゲート７６ａの出
力は、第２レベル維持部７５のトランジスタ（Ｔ５）の
ゲートに印加される。
の出力信号（ＯＵＴ２）レベルを反転させるインバータ
ー（ＩＮＶ４）と、インバーター（ＩＮＶ４）の出力信
号およびチップイネーブル信号（ＣＥ）を入力として論
理演算を行うロジックゲート（一例として、ＮＡＮＤゲ
ート）７６ａとで構成され、ロジックゲート７６ａの出
力は、第２レベル維持部７５のトランジスタ（Ｔ５）の
ゲートに印加される。
【００３８】第２信号同期部７９はラッチ状に配置され
た第１、第２ロジックゲート７９ａ、７９ｂ（一例とし
てＮＡＮＤゲート）と、インバーター（ＩＮＶ５）とで
構成される。即ち、第１ロジックゲート７９ａは、チッ
プ活性化信号（ＣＥ）と第２ロジックゲート７９ｂの出
力を入力とし、その出力を第２ロジックゲート７９ｂの
一方の入力に伝達する。第２ロジックゲート７９ｂは、
低電圧信号出力部７８の出力と第１ロジックゲート７９
ａの出力を入力とし、その出力を第１ロジックゲート７
９ａの一方の入力に伝達する。そして、第１ロジックゲ
ート７９ａの出力は、インバーター（ＩＮＶ５）によっ
て反転されて内部チップコントロール信号（ＩＣＣ）と
して出力される。
た第１、第２ロジックゲート７９ａ、７９ｂ（一例とし
てＮＡＮＤゲート）と、インバーター（ＩＮＶ５）とで
構成される。即ち、第１ロジックゲート７９ａは、チッ
プ活性化信号（ＣＥ）と第２ロジックゲート７９ｂの出
力を入力とし、その出力を第２ロジックゲート７９ｂの
一方の入力に伝達する。第２ロジックゲート７９ｂは、
低電圧信号出力部７８の出力と第１ロジックゲート７９
ａの出力を入力とし、その出力を第１ロジックゲート７
９ａの一方の入力に伝達する。そして、第１ロジックゲ
ート７９ａの出力は、インバーター（ＩＮＶ５）によっ
て反転されて内部チップコントロール信号（ＩＣＣ）と
して出力される。
【００３９】このような本発明の構成に当たって、第
１、第２、第３レベル維持部７４、７５、７７の各トラ
ンジスタはＰＭＯＳトランジスタから構成され、その他
のトランジスタはＮＭＯＳトランジスタから構成され
る。
１、第２、第３レベル維持部７４、７５、７７の各トラ
ンジスタはＰＭＯＳトランジスタから構成され、その他
のトランジスタはＮＭＯＳトランジスタから構成され
る。
【００４０】このような本不揮発性強誘電体メモリ装置
の駆動回路による動作を以下に説明する。
の駆動回路による動作を以下に説明する。
【００４１】まず、本発明による不揮発性強誘電体メモ
リ装置の駆動方法は、メモリセルの動作開始及び動作停
止の時点を、外部ＣＳＢpad信号の反転信号であるチッ
プ活性化信号（ＣＥ）に同期させ、チップの活性化電圧
領域と不活性化電圧領域とを明確に区別することによ
り、システム電圧が低電圧区間では内部チップコントロ
ール信号（ＩＣＣ）をローレベルに落とし、セルを動作
させないようにすることを特徴とする。
リ装置の駆動方法は、メモリセルの動作開始及び動作停
止の時点を、外部ＣＳＢpad信号の反転信号であるチッ
プ活性化信号（ＣＥ）に同期させ、チップの活性化電圧
領域と不活性化電圧領域とを明確に区別することによ
り、システム電圧が低電圧区間では内部チップコントロ
ール信号（ＩＣＣ）をローレベルに落とし、セルを動作
させないようにすることを特徴とする。
【００４２】図８は図７に示す駆動回路の動作波形図で
ある。まず、（Ａ）波形は外部ＣＳＢpad信号の波形で
あり、（Ｂ）波形はシステム電圧の波形であって変動し
ており、ａ区間はメモリセルを動作せる正常電圧区間で
あり、ｂ区間とｃ区間はメモリセルを動作させない低電
圧区間である。このとき、外部ＣＳＢpad信号と逆位相
であるチップ活性化信号（ＣＥ）は、（Ｃ）波形に示す
ように、システム電圧の変動に伴って変化する。（Ｄ）
波形は、電圧分圧器７１の出力（ＯＵＴ１）波形であっ
て、システム電圧の変化によって出力波形も全体的には
変化することが見られる。即ち、電圧分圧器７１の出力
（ＯＵＴ１）は、全体としてはシステム電圧（（Ｂ）波
形）の変化に伴って変動するが、トランジスタＴ１およ
びＴ２の双方が非導通（高抵抗）のときは、そうでない
ときに比べて、高い値をとる。
ある。まず、（Ａ）波形は外部ＣＳＢpad信号の波形で
あり、（Ｂ）波形はシステム電圧の波形であって変動し
ており、ａ区間はメモリセルを動作せる正常電圧区間で
あり、ｂ区間とｃ区間はメモリセルを動作させない低電
圧区間である。このとき、外部ＣＳＢpad信号と逆位相
であるチップ活性化信号（ＣＥ）は、（Ｃ）波形に示す
ように、システム電圧の変動に伴って変化する。（Ｄ）
波形は、電圧分圧器７１の出力（ＯＵＴ１）波形であっ
て、システム電圧の変化によって出力波形も全体的には
変化することが見られる。即ち、電圧分圧器７１の出力
（ＯＵＴ１）は、全体としてはシステム電圧（（Ｂ）波
形）の変化に伴って変動するが、トランジスタＴ１およ
びＴ２の双方が非導通（高抵抗）のときは、そうでない
ときに比べて、高い値をとる。
【００４３】第１信号同期部７２は次のように機能す
る。外部のＣＳＢpad 信号が活性化状態（即ちローレベ
ル）である期間中には出力信号（ＯＵＴ１）が低めの値
（ローレベル）となり、外部のＣＳＢpad 信号が不活性
化状態（即ちハイレベル）である期間中には出力信号
（ＯＵＴ１）が高めの値（ハイレベル）となる、ように
機能する。そして、低電圧信号出力部７８の出力（ＯＵ
Ｔ３）状態に依存して出力信号（ＯＵＴ１）は更に差別
化された波高の波形となる。低電圧信号出力部７８の出
力（ＯＵＴ３）がハイレベルであれば（（Ｅ）波形参
照）、トランジスタＴ２のために出力（ＯＵＴ１）のレ
ベルは更に低くされる。低電圧範囲と正常電圧範囲での
動作に確実な差が生じるようにしてコントロールが行わ
れる。
る。外部のＣＳＢpad 信号が活性化状態（即ちローレベ
ル）である期間中には出力信号（ＯＵＴ１）が低めの値
（ローレベル）となり、外部のＣＳＢpad 信号が不活性
化状態（即ちハイレベル）である期間中には出力信号
（ＯＵＴ１）が高めの値（ハイレベル）となる、ように
機能する。そして、低電圧信号出力部７８の出力（ＯＵ
Ｔ３）状態に依存して出力信号（ＯＵＴ１）は更に差別
化された波高の波形となる。低電圧信号出力部７８の出
力（ＯＵＴ３）がハイレベルであれば（（Ｅ）波形参
照）、トランジスタＴ２のために出力（ＯＵＴ１）のレ
ベルは更に低くされる。低電圧範囲と正常電圧範囲での
動作に確実な差が生じるようにしてコントロールが行わ
れる。
【００４４】低電圧感知部７３は、電圧分圧器７１の出
力信号（ＯＵＴ１）が所定電圧以下のレベルとなると、
システム電圧が低電圧に降下したことを感知してその出
力信号（ＯＵＴ２）にハイレベルの低電圧信号を発生す
る。分圧器７１の出力信号（ＯＵＴ１）が所定の閾レベ
ル（図８の（Ｄ）波形のＬ thを参照）を越えていれば、
低電圧感知部７３の出力信号（ＯＵＴ２）はローレベル
である。従って、ａ区間では出力信号（ＯＵＴ２）はロ
ーレベルを維持する。分圧器７１の出力信号（ＯＵＴ
１）が時点ｔ1 において所定の閾レベルＬth以下へと降
下すると、低電圧感知部７３の出力信号（ＯＵＴ２）は
ハイレベルへ移行する。逆に、出力信号（ＯＵＴ１）が
時点ｔ2 において所定の閾レベルＬthを越えると、出力
信号（ＯＵＴ２）はローレベルへと移行する。
力信号（ＯＵＴ１）が所定電圧以下のレベルとなると、
システム電圧が低電圧に降下したことを感知してその出
力信号（ＯＵＴ２）にハイレベルの低電圧信号を発生す
る。分圧器７１の出力信号（ＯＵＴ１）が所定の閾レベ
ル（図８の（Ｄ）波形のＬ thを参照）を越えていれば、
低電圧感知部７３の出力信号（ＯＵＴ２）はローレベル
である。従って、ａ区間では出力信号（ＯＵＴ２）はロ
ーレベルを維持する。分圧器７１の出力信号（ＯＵＴ
１）が時点ｔ1 において所定の閾レベルＬth以下へと降
下すると、低電圧感知部７３の出力信号（ＯＵＴ２）は
ハイレベルへ移行する。逆に、出力信号（ＯＵＴ１）が
時点ｔ2 において所定の閾レベルＬthを越えると、出力
信号（ＯＵＴ２）はローレベルへと移行する。
【００４５】第１レベル維持部７４は、低電圧感知部７
３の出力信号（ＯＵＴ２）がハイレベルにあるときにそ
のハイレベルの状態を維持させるように機能し、出力信
号（ＯＵＴ２）がローレベルであるときは動作しない。
出力信号（ＯＵＴ２）がハイレベルにあることは、シス
テム電圧が低電圧状態にあることを示す。
３の出力信号（ＯＵＴ２）がハイレベルにあるときにそ
のハイレベルの状態を維持させるように機能し、出力信
号（ＯＵＴ２）がローレベルであるときは動作しない。
出力信号（ＯＵＴ２）がハイレベルにあることは、シス
テム電圧が低電圧状態にあることを示す。
【００４６】第２レベル維持部７５は低電圧感知部７３
の出力信号（ＯＵＴ２）がローレベルに落ちないよう
に、低電圧感知部７３の出力信号（ＯＵＴ２）を続けて
ハイレベルに維持させる。即ち、第１レベル維持部７４
によって出力信号（ＯＵＴ２）がハイレベルを維持して
いてもシステム電源の変動によってその出力信号（ＯＵ
Ｔ２）のレベルが変化し得るので、経時変化によって低
電圧感知部７３の出力信号（ＯＵＴ２）が変化せず、続
けてハイレベルを維持するようにする。
の出力信号（ＯＵＴ２）がローレベルに落ちないよう
に、低電圧感知部７３の出力信号（ＯＵＴ２）を続けて
ハイレベルに維持させる。即ち、第１レベル維持部７４
によって出力信号（ＯＵＴ２）がハイレベルを維持して
いてもシステム電源の変動によってその出力信号（ＯＵ
Ｔ２）のレベルが変化し得るので、経時変化によって低
電圧感知部７３の出力信号（ＯＵＴ２）が変化せず、続
けてハイレベルを維持するようにする。
【００４７】コントロール部７６は第２レベル維持部７
５を制御する。チップ活性化信号（ＣＥ）がハイレベル
となり、かつ低電圧感知部７３の出力信号（ＯＵＴ２）
がローレベルであるとき、コントロール部７６はローレ
ベルの信号を出力する（ＯＵＴ４）。このとき、ハイレ
ベルの信号は第２レベル維持部７５のトランジスタ（Ｔ
５）を動作させ、電流が低電圧感知部７３の出力端に供
給される。システム電圧が正常電圧（時点ｔ2からｔ1ま
で）の範囲にある場合は、前記電流が供給されてもトラ
ンジスタＴ３が導通しているので低電圧感知部７３の出
力信号（ＯＵＴ２）は十分にローレベルを維持できる
が、システム電圧が低電圧範囲にある場合は、出力信号
（ＯＵＴ２）のレベルはハイレベルに上昇するようにな
る。
５を制御する。チップ活性化信号（ＣＥ）がハイレベル
となり、かつ低電圧感知部７３の出力信号（ＯＵＴ２）
がローレベルであるとき、コントロール部７６はローレ
ベルの信号を出力する（ＯＵＴ４）。このとき、ハイレ
ベルの信号は第２レベル維持部７５のトランジスタ（Ｔ
５）を動作させ、電流が低電圧感知部７３の出力端に供
給される。システム電圧が正常電圧（時点ｔ2からｔ1ま
で）の範囲にある場合は、前記電流が供給されてもトラ
ンジスタＴ３が導通しているので低電圧感知部７３の出
力信号（ＯＵＴ２）は十分にローレベルを維持できる
が、システム電圧が低電圧範囲にある場合は、出力信号
（ＯＵＴ２）のレベルはハイレベルに上昇するようにな
る。
【００４８】第３レベル維持部７７は第２レベル維持部
７５と同様に、低電圧感知部７３の出力信号（ＯＵＴ
２）をハイレベルに維持させる。即ち、低電圧感知部７
３の出力信号（ＯＵＴ２）のレベルが、トランジスタが
動作できない領域の電圧である場合、外部ＣＳＢpad 信
号の状態、つまり、活性状態にあるか不活性状態にある
かに関係なく、出力信号（ＯＵＴ２）をハイレベルに維
持させる。
７５と同様に、低電圧感知部７３の出力信号（ＯＵＴ
２）をハイレベルに維持させる。即ち、低電圧感知部７
３の出力信号（ＯＵＴ２）のレベルが、トランジスタが
動作できない領域の電圧である場合、外部ＣＳＢpad 信
号の状態、つまり、活性状態にあるか不活性状態にある
かに関係なく、出力信号（ＯＵＴ２）をハイレベルに維
持させる。
【００４９】低電圧信号出力部７８の出力信号（ＯＵＴ
３）は、低電圧と正常電圧範囲とを判別するためのもの
で、図８の（Ｅ）波形から見られるように、システム電
圧が低電圧にあるときはハイレベルの信号となり、正常
電圧範囲（時点ｔ2からｔ1まで）ではローレベルの信号
となる。
３）は、低電圧と正常電圧範囲とを判別するためのもの
で、図８の（Ｅ）波形から見られるように、システム電
圧が低電圧にあるときはハイレベルの信号となり、正常
電圧範囲（時点ｔ2からｔ1まで）ではローレベルの信号
となる。
【００５０】第２信号同期部７９は低電圧信号出力部７
８の出力信号（ＯＵＴ３）を外部ＣＳＢpad信号の反転
信号であるチップ活性化信号（ＣＥ）と同期させる。即
ち、システム電圧が低電圧区間（ｂ、ｃ区間）にある状
態では、前記低電圧信号出力部７８の出力信号（ＯＵＴ
３）はハイレベルであるので、図８の（Ｇ）波形に示す
ように、内部チップコントロール信号（ＩＣＣ）は、ロ
ーレベルにクランプされ、もってメモリセルを不活性化
させる。
８の出力信号（ＯＵＴ３）を外部ＣＳＢpad信号の反転
信号であるチップ活性化信号（ＣＥ）と同期させる。即
ち、システム電圧が低電圧区間（ｂ、ｃ区間）にある状
態では、前記低電圧信号出力部７８の出力信号（ＯＵＴ
３）はハイレベルであるので、図８の（Ｇ）波形に示す
ように、内部チップコントロール信号（ＩＣＣ）は、ロ
ーレベルにクランプされ、もってメモリセルを不活性化
させる。
【００５１】システム電圧が正常電圧である区間（ａ区
間）では、前記低電圧信号出力部７８の出力信号（ＯＵ
Ｔ３）がローレベルであるので、内部チップコントロー
ル信号（ＩＣＣ）を、チップ活性化信号（ＣＥ）に同期
させてハイレベルに出力することにより、チップを活性
化させる。
間）では、前記低電圧信号出力部７８の出力信号（ＯＵ
Ｔ３）がローレベルであるので、内部チップコントロー
ル信号（ＩＣＣ）を、チップ活性化信号（ＣＥ）に同期
させてハイレベルに出力することにより、チップを活性
化させる。
【００５２】
【発明の効果】本発明によれば、システム電圧が正常電
圧から低電圧に変化する場合だけでなく、システム電圧
が低電圧から正常電圧に変化する場合にも読み出しサイ
クルタイムを十分に確保し、システム電圧の不正常な変
動が生じた場合であってもメモリセルを安定動作させる
ことができる。また本発明によれば、正常電圧から低電
圧に又は低電圧から正常電圧にシステム電圧が変化する
場合、読み出しサイクルタイムの確保のためにチップ活
性化信号に対してチップコントロール信号を正確に同期
させることができ、安定したメモリセル動作を行えるよ
うになる。さらに本発明によれば、チップコントロール
信号を外部ＣＳＢpad信号の反転信号であるチップ活性
化信号（ＣＥ）に同期させることにより、不正常なシス
テム電圧の変動に対しても、読み出しサイクルタイムを
十分に確保してデータ破壊が防止されるので、メモリセ
ルを安定動作させることができる。
圧から低電圧に変化する場合だけでなく、システム電圧
が低電圧から正常電圧に変化する場合にも読み出しサイ
クルタイムを十分に確保し、システム電圧の不正常な変
動が生じた場合であってもメモリセルを安定動作させる
ことができる。また本発明によれば、正常電圧から低電
圧に又は低電圧から正常電圧にシステム電圧が変化する
場合、読み出しサイクルタイムの確保のためにチップ活
性化信号に対してチップコントロール信号を正確に同期
させることができ、安定したメモリセル動作を行えるよ
うになる。さらに本発明によれば、チップコントロール
信号を外部ＣＳＢpad信号の反転信号であるチップ活性
化信号（ＣＥ）に同期させることにより、不正常なシス
テム電圧の変動に対しても、読み出しサイクルタイムを
十分に確保してデータ破壊が防止されるので、メモリセ
ルを安定動作させることができる。
【図１】 一般的な強誘電体のヒステリシスループ特性
図。
図。
【図２】 一般的な不揮発性強誘電体メモリ装置による
単位セルの構成図。
単位セルの構成図。
【図３ａ】 一般的な不揮発性強誘電体メモリ装置の書
込みモードの動作を示すタイミング図。
込みモードの動作を示すタイミング図。
【図３ｂ】 読み出しモードの動作を示すタイミング
図。
図。
【図４】 従来技術による不揮発性強誘電体メモリ装置
の駆動回路図。
の駆動回路図。
【図５】 従来技術による動作波形図。
【図６】 従来技術による動作波形図。
【図７】 本発明の不揮発性強誘電体メモリ装置の駆動
回路図。
回路図。
【図８】 本発明の不揮発性強誘電体メモリ装置の駆動
方法を説明するための動作波形図。
方法を説明するための動作波形図。
７１： システム電源電圧分圧器 ７
２： 第１信号同期部 ７３： 低電圧感知部 ７
４： 第１レベル維持部 ７５： 第２レベル維持部 ７
６： コントロール部 ７７： 第３レベル維持部 ７
８： 低電圧信号出力部 ７９： 第２信号同期部
２： 第１信号同期部 ７３： 低電圧感知部 ７
４： 第１レベル維持部 ７５： 第２レベル維持部 ７
６： コントロール部 ７７： 第３レベル維持部 ７
８： 低電圧信号出力部 ７９： 第２信号同期部
Claims (13)
- 【請求項１】 システム電圧の変動を感知するシステム
電圧変化感知手段と、 システム電圧が正常電圧から低電圧に変化した際に低電
圧感知出力を出力し低電圧から正常電圧に変化した際に
正常電圧感知出力を発生するシステム電圧感知信号発生
部と、 このシステム電圧感知信号発生部の出力とチップ活性化
信号を同期させ、メモリセルの動作停止又は動作開始時
点を制御する信号同期及びチップコントロール部とを備
えることを特徴とする不揮発性強誘電体メモリ装置の駆
動回路。 - 【請求項２】 強誘電体の残留分極特性を用いた不揮発
性強誘電体メモリ装置であって、 システム電圧の変動を自己の出力とするシステム電源電
圧分圧器と、 前記システム電源電圧分圧器の出力変化をチップイネー
ブル信号（ＣＥ）と同期させる第１信号同期部と、 前記システム電源電圧分圧器の出力レベルからシステム
電源電圧が低電圧であるか否かを感知する低電圧感知部
と、 前記低電圧感知部の出力がハイレベルである場合、その
状態が時間的に変化しないように維持させるレベル維持
部と、 低電圧信号出力部の出力と前記チップイネーブル信号を
同期させ、内部チップコントロール信号を出力する第２
信号同期部とを含むことを特徴とする不揮発性強誘電体
メモリ装置の駆動回路。 - 【請求項３】 前記レベル維持部は、 前記低電圧感知部の出力がハイレベルである場合、その
状態を維持させる第１レベル維持部と、 前記第１レベル維持部によって前記低電圧感知部の出力
がローレベルに落ちないようにする第２レベル維持部
と、 前記第２レベル維持部により調節された前記低電圧感知
部の出力をハイレベルに維持させる第３レベル維持部と
を含むことを特徴とする請求項２記載の不揮発性強誘電
体メモリ装置の駆動回路。 - 【請求項４】 前記第２レベル維持部を制御するコント
ロール部が更に備えられることを特徴とする請求項３記
載の不揮発性強誘電体メモリ装置の駆動回路。 - 【請求項５】 複数のトランジスタが直列に連結され、
システム電源の変動を自己の出力とするシステム電源電
圧分圧器と、 ドレインが共通に連結されるとともに前記複数のトラン
ジスタのうちの最後のトランジスタのソースに連結さ
れ、ソースが共通に接地端に連結され、前記システム電
源電圧分圧器の出力変化をチップイネーブル信号と同期
させる第１信号同期部と、 トランジスタから構成され、ゲートに印加される前記シ
ステム電源電圧分圧器の出力に相応して前記システム電
源の低電圧状態を感知する低電圧感知部と、 前記低電圧感知部の出力を反転させるインバーターと、
前記インバーターの出力状態によって電源電圧を前記低
電圧感知部の出力へ伝達するトランジスタから構成さ
れ、システム電圧が低電圧である場合、前記低電圧感知
部の出力をハイレベルに維持させる第１レベル維持部
と、 トランジスタから構成され、前記低電圧感知部の出力が
ローレベルに落ちないように電源電圧を選択的に伝達す
る第２レベル維持部と、 前記低電圧感知部の出力を反転させるインバーターと、
前記チップイネーブル信号と前記インバーターの出力を
論理演算するロジックゲートから構成され、前記第２レ
ベル維持部のトランジスタを制御するコントロール部
と、 前記低電圧感知部の出力を反転させるインバーターと、
このインバーターの出力を反転させる他のインバーター
とから構成され、低電圧と正常電圧とを判別し低電圧で
ある場合、低電圧感知出力を送り出す低電圧信号出力部
と、 前記低電圧感知部の出力を反転させるインバーターの入
／出力を論理演算するロジックゲートと前記ロジックゲ
ートの出力端に分岐接続されたＭＯＳキャパシタと、前
記ロジックゲートの出力により制御されるトランジスタ
から構成され、前記低電圧感知部の出力がハイレベルと
なるように選択的に電源電圧を伝達する第３レベル維持
部と、 第１、第２ロジックゲート及びインバーターから構成さ
れ、前記第１ロジックゲートは前記チップイネーブル信
号と第２ロジックゲートの出力を論理演算し、前記第２
ロジックゲートは前記第１ロジックゲートの出力と前記
低電圧信号出力部の出力を論理演算し、前記インバータ
ーは前記第１ロジックゲートの出力を反転させ、前記シ
ステム電圧が低電圧である場合、内部チップコントロー
ル信号を制御してチップの動作開始及び動作停止時点を
制御する第２信号同期部とを含むことを特徴とする不揮
発性強誘電体メモリ装置の駆動回路。 - 【請求項６】 システム電圧の正常電圧から低電圧への
変化にしたがうメモリセルの動作停止時点と、低電圧か
ら正常電圧への変化にしたがうメモリセルの動作開始時
点をチップ活性化信号に同期させることを特徴とする不
揮発性強誘電体メモリ装置の駆動方法。 - 【請求項７】 前記システム電圧が低電圧から正常電圧
に変化する場合、前記メモリセルは前記チップ活性化信
号がハイレベルに遷移する時点で動作することを特徴と
する請求項６記載の不揮発性強誘電体メモリ装置の駆動
方法。 - 【請求項８】 前記システム電圧が正常電圧から低電圧
に変化する場合、前記メモリセルは前記チップ活性化信
号がローレベルに遷移する時点で動作停止することを特
徴とする請求項６記載の不揮発性強誘電体メモリ装置の
駆動方法。 - 【請求項９】 システム電圧の変化を感知するステップ
と、 システム電圧の変化をチップ活性化信号と同期させるス
テップと、 システム電圧が正常電圧から低電圧に変化すると、低電
圧であることを知らせる低電圧感知出力を作り、システ
ム電圧が低電圧から正常電圧に変化すると、正常電圧で
あることを知らせる正常電圧感知出力を作るステップ
と、 前記低電圧感知出力又は正常電圧感知出力をチップ活性
化信号と同期させ、メモリセルの動作を制御するチップ
コントロール信号をローレベル又はハイレベルに変化さ
せるステップと備えて成ることを特徴とする不揮発性強
誘電体メモリ装置の駆動方法。 - 【請求項１０】 前記システム電圧が正常電圧から低電
圧に変化すると、チップ活性化信号がハイレベルからロ
ーレベルに遷移する時点で前記チップコントロール信号
をローレベルに遷移させることを特徴とする請求項９記
載の不揮発性強誘電体メモリ装置の駆動方法。 - 【請求項１１】 前記システム電圧が低電圧から正常電
圧に変化すると、チップ活性化信号がローレベルからハ
イレベルに遷移する時点で前記チップコントロール信号
をハイレベルに遷移させることを特徴とする請求項９記
載の不揮発性強誘電体メモリ装置の駆動方法。 - 【請求項１２】 前記チップ活性化信号はハイレベルで
チップを活性化させ、ローレベルでチップを不活性化さ
せることを特徴とする請求項９記載の不揮発性強誘電体
メモリ装置の駆動方法。 - 【請求項１３】 電源電圧に結合された第１の端子と、
第２の端子とを有していて、分圧出力(OUT1)を生じる電
圧分圧器(71)を備え、 前記電圧分圧器の前記第２の端子と接地電位との間に設
けられ、前記第２の端子から接地電位までの抵抗がチッ
プイネーブル信号(CE)に応じて変化する第１のトランジ
スタ(T1)を備え、 この第１のトランジスタ(T1)に並列に結合された第２の
トランジスタ(T2)を備え、 前記分圧出力(OUT1)が所定のレベル(Lth)以下になると
ハイレベルの出力を生じる第３のトランジスタ(T3)備
え、このハイレベルの出力は、電源電圧が正常電圧範囲
未満の低電圧にあることを示すものであり、 この第３のトランジスタ(T3)の出力がハイレベルである
ときに、その出力をハイレベルに維持して低電圧信号(O
UT3)として出力するレベル維持回路手段を備え、 前記低電圧信号(OUT3)がハイレベルであるときに、前記
第２のトランジスタ(T2)によって、前記電圧分圧器の前
記第２の端子が接地電位に結合されるよう構成され、 前記低電圧信号(OUT3)がローレベルである期間中のみ前
記チップイネーブル信号(CE)を通過させる論理回路手段
(79)を備えていることを特徴とする、不揮発性強誘電体
メモリ装置の駆動回路。
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