JP5034004B2 - 不揮発性強誘電体メモリ装置の駆動回路並びにその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、不揮発性強誘電体メモリ装置の駆動回路並びにそれによるメモリ装置の駆動方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの誘電体材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極は、電界を除去しても、残留分極（又は自発分極）として残って消滅せず、一定量（ｄ状態およびａ状態）を維持することが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに、ドレインがビットラインに連結されるトランジスタＴと、二端子のうち第１端子がトランジスタＴのソースに、第２端子が前記プレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢpad ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢpad ）が「ハイ」から「ロー」に遷移して、書込みモードが始まる。 次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには所定幅の「ハイ」信号もしくは所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢpad ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」状態である期間において、ビットラインに「ハイ」信号が印加され且つプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号が印加され且つプレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢpad ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位とされる。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに、ロジック値「１」に対応するデータ（Ｑｓ）があれば、そのデータ（Ｑｓ）は破壊されることになる。ここでは、ロジック値「１」が読み出しにより破壊されるデータである。もし、強誘電体メモリにロジック値「０」が格納されているのであれば、そのロジック値「０」に対応するデータ（Ｑｎｓ）は破壊されることはない。
【０００９】
このように、破壊されるデータと破壊されないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊される場合は、図１のヒシテリシスループの位置ｄから位置ｆへと変更される場合であり、他方、データが破壊されない場合は、位置ａから位置ｆへと変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊される場合は増幅されロジック値「１」を出力し、データが破壊されない場合はロジック値「０」を出力する。
【００１０】
センスアンプからデータを増幅した後には、特に破壊されたデータは元のデータに戻されなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
このような不揮発性強誘電体メモリ装置をシステム内で記憶素子として用いる場合、不揮発性強誘電体メモリ装置の安定動作電圧領域と、システムコントローラの動作電圧領域とが異なることがある。即ち、システムコントローラの動作電圧領域が、不揮発性強誘電体メモリ装置の動作電圧領域よりも小さい場合には、システム電源の不正常な降下が生じてもシステムコントローラの方は正常にコントロール信号を発生できると言う状態が生じ得る。
【００１２】
このように、電圧降下時において、システムコントローラは正常動作を行えるが、不揮発性強誘電体メモリ装置の正常な動作は期待できないことがある。すなわち、読み出しモードにおいては不揮発性強誘電体メモリ装置はセルに格納したデータを破壊させる方法により読み出すため、不正常な電源電圧降下や低電圧状態では読み出し動作中の破壊されたデータが復旧（再格納動作）されないまま読み出しサイクルが終了するおそれがある。このような不正常状態を回避する方法としては低電圧感知回路を利用する方法がある。
【００１３】
以下、添付の図面に基づき、従来の不揮発性強誘電体メモリ装置の駆動回路並びにそれによるメモリ装置の駆動方法を説明する。
図４は従来技術による不揮発性強誘電体メモリ装置の駆動回路を示すものである。参考に、図４は低電圧感知回路の回路的構成図である。
【００１４】
図４には、電源電圧端（Ｖｃｃ）と接地電圧端（Ｖｓｓ）との間に直列に連結され、ゲートが互いに連結された第１、第２トランジスタ（Ｔ１０、Ｔ２０）と、第１トランジスタ（Ｔ１０）の出力電圧により制御され、ソースが接地電圧端に連結された第３トランジスタ（Ｔ３０）と、ソースが電源電圧端（Ｖｃｃ）に、ドレインが第３トランジスタ（Ｔ３０）のドレインに、かつゲートが接地電圧端にそれぞれ連結された第４トランジスタ（Ｔ４０）と示されている。
第３トランジスタ（Ｔ３０）の出力電圧は、第２インバーター（ＩＮＶ２０）、第３インバーター（ＩＮＶ３０）及び第４インバーター（ＩＮＶ４０）でそれぞれ反転されて、第１出力（ＯＰＴ１）信号を生成する。
第３トランジスタ（Ｔ３０）の出力電圧は、また上記とは別に、第１インバーター（ＩＮＶ１０）及び第５インバーター（ＩＮＶ５０）で反転される。第５トランジスタ（Ｔ５０）が第５インバーター（ＩＮＶ５０）の出力信号により制御され、ソースが電源電圧端（Ｖｃｃ）に、ドレインが前記第１インバーター（ＩＮＶ１０）の出力端に連結されている。第６インバーター（ＩＮＶ６０）は第５インバーター（ＩＮＶ５０）の出力信号を反転させて、第２出力（ＯＰＴ２）信号として出力する。
ここで、第１、第４トランジスタ（Ｔ１０、Ｔ４０）及び第５トランジスタ（Ｔ５０）はＰＭＯＳトランジスタであり、第２、第３トランジスタ（Ｔ２０、Ｔ３０）はＮＭＯＳトランジスタである。
【００１５】
このように構成された従来の低電圧感知回路を利用した不揮発性強誘電体メモリ装置の駆動方法を図５及び図６を参照してより詳細に説明する。
【００１６】
図５及び図６は図４の構成による動作波形図であって、図５には、システム電源の電圧（電源電圧Ｖｃｃに対応する電圧）が正常電圧から低電圧に落ちるときの外部印加ＣＳＢpad信号と、内部の不揮発性強誘電体メモリ装置のコントロール信号（内部チップコントロール信号）との関係が示されており、図６にはシステム電源が低電圧から正常電圧に復帰するときの関係が示されている。
【００１７】
まず、図５に示すように、第１出力（ＯＰＴ１）信号は、低電圧となったシステム電源電圧を感知してローレベルの信号を出力する。
一方、第２出力（ＯＰＴ２）信号は第１出力（ＯＰＴ１）信号に比べてＴｗｂだけ遅延して、ローレベルに遷移する。これはシステムの電源電圧が低電圧に落ちた場合に、データの復旧時間を十分に確保するためである。
【００１８】
このように、従来は外部から印加されるＣＳＢpad信号とは関係なく、システム電源電圧のレベルを利用して前記システム電源電圧が低電圧に落ちると、第１出力（ＯＰＴ１）信号と第２出力（ＯＰＴ２）信号が発生して内部チップコントロール信号の幅を整え、破壊したデータが読み出しサイクルで復旧される時間を最大に確保する。
【００１９】
前述した通り、不揮発性強誘電体メモリ装置は読み出しサイクルでデータの復旧が行われるので、低電圧状態で読み出し動作を行う場合にはデータの復旧動作も不安定になる。従って、低電圧ではチップ（不揮発性強誘電体メモリ素子）が動作しないように内部コントロール信号をローレベルに遷移させることが必要となる。
【００２０】
一方、図６はシステム電圧が低電圧から正常電圧に上昇するときの低電圧感知回路の動作波形図である。
図面に示すように、システム電圧が低電圧から正常電圧に上昇すると、第１出力（ＯＰＴ１）信号と第２出力（ＯＰＴ２）信号はローレベルからハイレベルに遷移する。図６では、図５の場合と異なり、システム電圧の低電圧から正常電圧への上昇時には第１出力（ＯＰＴ１）と第２出力（ＯＰＴ２）信号とが同時にローレベルからハイレベルに遷移することが分かる。
【００２１】
しかし、図面に示すように、システム電圧が正常電圧に復旧する場合には正常な読み出しサイクル波形有する内部チップコントロール信号が発生していないことが分かる。即ち、正常な読み出しサイクルタイムが十分に確保できた状態でのみ破壊されたデータがその読み出しサイクルの間に復旧されるので、図６に示すように、読み出しサイクルが非常に短くなると、データの復旧は不可能となってしまう。
【００２２】
【発明が解決しようとする課題】
この種の従来の不揮発性強誘電体メモリ装置の駆動回路並びにその駆動方法は次のような問題点があった。
システム電圧が正常電圧から低電圧に落ちる場合はリードサイクルを十分に確保することで破壊されたデータを復旧することはできるが、低電圧から正常電圧に上昇する場合にはリードサイクルを確保できないので、破壊データを安定的に復旧することができなかった。
【００２３】
本発明は、上記の従来技術の問題点を解決するためになされたもので、電圧の不正常な変動によるセルデータの破壊を防止できる不揮発性強誘電体メモリ装置の駆動回路並びにその駆動方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性強誘電体メモリ装置の駆動回路は、システム電圧の変動を感知するシステム電圧変化感知手段と、システム電圧が正常電圧から低電圧に変化した際に低電圧感知出力を出力し低電圧から正常電圧に変化した際に正常電圧感知出力を発生するシステム電圧感知信号発生部と、このシステム電圧感知信号発生部の出力とチップ活性化（チップイネーブル）信号を同期させ、メモリセルの動作停止又は動作開始時点を制御する信号同期及びチップコントロール部とを備えることを特徴とする。
【００２５】
ここで、システム電圧が正常電圧から低電圧に変化すると、前記チップ活性化信号がハイレベルからローレベルに遷移されると同時に、メモリセルの動作が停止され、逆に、システム電圧が低電圧から正常電圧に変化すると、チップ活性化信号がローレベルからハイレベルに遷移されると同時にメモリセルの動作が開始される。
チップ活性化信号はハイレベルでチップを活性化させ、ローレベルでチップを不活性化させる。
【００２６】
また、本発明の不揮発性強誘電体メモリ装置の駆動回路の駆動方法は、システム電圧の正常電圧から低電圧への変化に伴って生じるメモリセルの動作停止時点と、低電圧から正常電圧への変化に伴って生じるメモリセルの動作開始時点をチップ活性化信号に同期させることを特徴とする。
【００２７】
メモリセルの動作停止及び動作開始時点をチップ活性化信号（外部ＣＳＢpad信号の反転信号）に同期させ、チップの活性化電圧領域と不活性化電圧領域とを明確に区別することにより、臨界電圧領域におけるメモリセルの動作を安定化させるものである。
【００２８】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ装置の駆動回路並びに駆動方法を添付の図面に基づいて説明する。
【００２９】
図７は本発明の一実施の形態における不揮発性強誘電体メモリ装置の駆動回路図である。
図７に示すように、システム電圧の変動に応じた出力を得るためのシステム電源の電圧分圧器７１と、この電圧分圧器７１の出力変化をチップ活性化信号（ＣＥ：ＣＳＢpad信号と逆位相の信号）と同期させる第１信号同期部７２と、電圧分圧器７１の出力信号（ＯＵＴ１）のレベルに応動してシステム電源電圧が正常範囲にあるか低電圧であるかを感知する低電圧感知部７３と、この低電圧感知部７３の出力信号（ＯＵＴ２）がハイレベルである場合、その状態を維持させる第１レベル維持部７４と、この第１レベル維持部７４によって整えられた出力信号（ＯＵＴ２）がローレベルに落ちないようにする第２レベル維持部７５と、この第２レベル維持部７５をコントロールするコントロール部７６と、第２レベル維持部７５によって整えられた出力信号（ＯＵＴ２）がハイレベルであるときそのハイレベルを維持する第３レベル維持部７７と、前記低電圧感知部７３の出力信号（ＯＵＴ２）から、低電圧と正常電圧とを区別する低電圧信号を生じる低電圧信号出力部７８と、この低電圧信号出力部７８の出力信号（ＯＵＴ３）と前記チップ活性化信号（ＣＥ）を同期させ、内部チップコントロール信号（ＩＣＣ）として出力する第２信号同期部７９とで構成されている。
【００３０】
ここで、システム電源電圧分圧器７１は、複数のトランジスタ（Ｔｄ１,Ｔ２ｄ,...,Ｔｎｄ)から構成され、電源電圧Ｖｃｃに連結された第１の端子と、第１信号同期部７２に連結された第２の端子とを有する。それらのトランジスタはＮＭＯＳトランジスタであって相互に直列に連結され、各トランジスタのゲートには電源電圧が印加される。この電圧分圧器７１は、第１および第２の端子間に加えられた電圧を一定の比率で分圧した出力をＯＵＴ１に生じる。
【００３１】
第１信号同期部７２は２つのトランジスタ（Ｔ１、Ｔ２）から構成され、各トランジスタのドレインは共通に連結され、電圧分圧器７１の最後のトランジスタ（Ｔｎｄ）のソースに連結される。そして、トランジスタＴ１、Ｔ２のソースは接地電圧端（Ｖｓｓ）に連結される。
【００３２】
低電圧感知部７３はトランジスタ（Ｔ３）から構成され、電圧分圧器７１の出力信号（ＯＵＴ１）が所定の閾レベル以下になると出力信号（ＯＵＴ２）がハイレベルとなる。
【００３３】
第１レベル維持部７４は、低電圧感知部７３の出力信号（ＯＵＴ２）を反転させるインバーター（ＩＮＶ１）と、そのインバーター（ＩＮＶ１）の出力信号にしたがって、電源電圧を低電圧感知部７３の出力端（ＯＵＴ２）に選択的に印加するトランジスタ（Ｔ４）とで構成される。低電圧感知部７３の出力信号（ＯＵＴ２）がハイレベルであると、トランジスタ（Ｔ４）は導通する。
【００３４】
第２レベル維持部７５はドレインが電源電圧端に連結され、ソースが低電圧感知部７３の出力端に連結されるトランジスタ（Ｔ５）からなる。このトランジスタ（Ｔ５）は、コントロール部（７６）の出力信号（ＯＵＴ４）によって制御される。
【００３５】
低電圧信号出力部７８は低電圧感知部７３の出力信号（ＯＵＴ２）レベルを反転させる第２インバータ（ＩＮＶ２）と、第２インバーター（ＩＮＶ２）の出力信号を反転させる第３インバーター（ＩＮＶ３）とで構成される。
【００３６】
第３レベル維持部７７は、低電圧感知部７３の出力信号（ＯＵＴ２）と低電圧信号出力部７８の第２インバーター（ＩＮＶ２）の出力とを入力とするロジックゲート（一例として、ＮＡＮＤゲート）７７ａと、そのロジックゲート７７ａの出力端に分岐接続されたＭＯＳキャパシタ７７ｂと、ロジックゲート７７ａの出力にしたがって電源電圧を低電圧感知部７３の出力端に選択的に伝達するトランジスタ（Ｔ６）とで構成されている。
【００３７】
コントロール部７６は、低電圧感知部７３の出力信号（ＯＵＴ２）レベルを反転させるインバーター（ＩＮＶ４）と、インバーター（ＩＮＶ４）の出力信号およびチップイネーブル信号（ＣＥ）を入力として論理演算を行うロジックゲート（一例として、ＮＡＮＤゲート）７６ａとで構成され、ロジックゲート７６ａの出力は、第２レベル維持部７５のトランジスタ（Ｔ５）のゲートに印加される。
【００３８】
第２信号同期部７９はラッチ状に配置された第１、第２ロジックゲート７９ａ、７９ｂ（一例としてＮＡＮＤゲート）と、インバーター（ＩＮＶ５）とで構成される。即ち、第１ロジックゲート７９ａは、チップ活性化信号（ＣＥ）と第２ロジックゲート７９ｂの出力を入力とし、その出力を第２ロジックゲート７９ｂの一方の入力に伝達する。第２ロジックゲート７９ｂは、低電圧信号出力部７８の出力と第１ロジックゲート７９ａの出力を入力とし、その出力を第１ロジックゲート７９ａの一方の入力に伝達する。そして、第１ロジックゲート７９ａの出力は、インバーター（ＩＮＶ５）によって反転されて内部チップコントロール信号（ＩＣＣ）として出力される。
【００３９】
このような本発明の構成に当たって、第１、第２、第３レベル維持部７４、７５、７７の各トランジスタはＰＭＯＳトランジスタから構成され、その他のトランジスタはＮＭＯＳトランジスタから構成される。
【００４０】
このような本不揮発性強誘電体メモリ装置の駆動回路による動作を以下に説明する。
【００４１】
まず、本発明による不揮発性強誘電体メモリ装置の駆動方法は、メモリセルの動作開始及び動作停止の時点を、外部ＣＳＢpad信号の反転信号であるチップ活性化信号（ＣＥ）に同期させ、チップの活性化電圧領域と不活性化電圧領域とを明確に区別することにより、システム電圧が低電圧区間では内部チップコントロール信号（ＩＣＣ）をローレベルに落とし、セルを動作させないようにすることを特徴とする。
【００４２】
図８は図７に示す駆動回路の動作波形図である。
まず、（Ａ）波形は外部ＣＳＢpad信号の波形であり、（Ｂ）波形はシステム電圧の波形であって変動しており、ａ区間はメモリセルを動作せる正常電圧区間であり、ｂ区間とｃ区間はメモリセルを動作させない低電圧区間である。このとき、外部ＣＳＢpad信号と逆位相であるチップ活性化信号（ＣＥ）は、（Ｃ）波形に示すように、システム電圧の変動に伴って変化する。（Ｄ）波形は、電圧分圧器７１の出力（ＯＵＴ１）波形であって、システム電圧の変化によって出力波形も全体的には変化することが見られる。
即ち、電圧分圧器７１の出力（ＯＵＴ１）は、全体としてはシステム電圧（（Ｂ）波形）の変化に伴って変動するが、トランジスタＴ１およびＴ２の双方が非導通（高抵抗）のときは、そうでないときに比べて、高い値をとる。
【００４３】
第１信号同期部７２は次のように機能する。外部のＣＳＢpad 信号が活性化状態（即ちローレベル）である期間中には出力信号（ＯＵＴ１）が低めの値（ローレベル）となり、外部のＣＳＢpad 信号が不活性化状態（即ちハイレベル）である期間中には出力信号（ＯＵＴ１）が高めの値（ハイレベル）となる、ように機能する。そして、低電圧信号出力部７８の出力（ＯＵＴ３）状態に依存して出力信号（ＯＵＴ１）は更に差別化された波高の波形となる。低電圧信号出力部７８の出力（ＯＵＴ３）がハイレベルであれば（（Ｅ）波形参照）、トランジスタＴ２のために出力（ＯＵＴ１）のレベルは更に低くされる。低電圧範囲と正常電圧範囲での動作に確実な差が生じるようにしてコントロールが行われる。
【００４４】
低電圧感知部７３は、電圧分圧器７１の出力信号（ＯＵＴ１）が所定電圧以下のレベルとなると、システム電圧が低電圧に降下したことを感知してその出力信号（ＯＵＴ２）にハイレベルの低電圧信号を発生する。
分圧器７１の出力信号（ＯＵＴ１）が所定の閾レベル（図８の（Ｄ）波形のＬthを参照）を越えていれば、低電圧感知部７３の出力信号（ＯＵＴ２）はローレベルである。従って、ａ区間では出力信号（ＯＵＴ２）はローレベルを維持する。分圧器７１の出力信号（ＯＵＴ１）が時点ｔ1 において所定の閾レベルＬth以下へと降下すると、低電圧感知部７３の出力信号（ＯＵＴ２）はハイレベルへ移行する。逆に、出力信号（ＯＵＴ１）が時点ｔ2 において所定の閾レベルＬthを越えると、出力信号（ＯＵＴ２）はローレベルへと移行する。
【００４５】
第１レベル維持部７４は、低電圧感知部７３の出力信号（ＯＵＴ２）がハイレベルにあるときにそのハイレベルの状態を維持させるように機能し、出力信号（ＯＵＴ２）がローレベルであるときは動作しない。出力信号（ＯＵＴ２）がハイレベルにあることは、システム電圧が低電圧状態にあることを示す。
【００４６】
第２レベル維持部７５は低電圧感知部７３の出力信号（ＯＵＴ２）がローレベルに落ちないように、低電圧感知部７３の出力信号（ＯＵＴ２）を続けてハイレベルに維持させる。即ち、第１レベル維持部７４によって出力信号（ＯＵＴ２）がハイレベルを維持していてもシステム電源の変動によってその出力信号（ＯＵＴ２）のレベルが変化し得るので、経時変化によって低電圧感知部７３の出力信号（ＯＵＴ２）が変化せず、続けてハイレベルを維持するようにする。
【００４７】
コントロール部７６は第２レベル維持部７５を制御する。チップ活性化信号（ＣＥ）がハイレベルとなり、かつ低電圧感知部７３の出力信号（ＯＵＴ２）がローレベルであるとき、コントロール部７６はローレベルの信号を出力する（ＯＵＴ４）。このとき、ハイレベルの信号は第２レベル維持部７５のトランジスタ（Ｔ５）を動作させ、電流が低電圧感知部７３の出力端に供給される。システム電圧が正常電圧（時点ｔ2からｔ1まで）の範囲にある場合は、前記電流が供給されてもトランジスタＴ３が導通しているので低電圧感知部７３の出力信号（ＯＵＴ２）は十分にローレベルを維持できるが、システム電圧が低電圧範囲にある場合は、出力信号（ＯＵＴ２）のレベルはハイレベルに上昇するようになる。
【００４８】
第３レベル維持部７７は第２レベル維持部７５と同様に、低電圧感知部７３の出力信号（ＯＵＴ２）をハイレベルに維持させる。即ち、低電圧感知部７３の出力信号（ＯＵＴ２）のレベルが、トランジスタが動作できない領域の電圧である場合、外部ＣＳＢpad 信号の状態、つまり、活性状態にあるか不活性状態にあるかに関係なく、出力信号（ＯＵＴ２）をハイレベルに維持させる。
【００４９】
低電圧信号出力部７８の出力信号（ＯＵＴ３）は、低電圧と正常電圧範囲とを判別するためのもので、図８の（Ｅ）波形から見られるように、システム電圧が低電圧にあるときはハイレベルの信号となり、正常電圧範囲（時点ｔ2からｔ1まで）ではローレベルの信号となる。
【００５０】
第２信号同期部７９は低電圧信号出力部７８の出力信号（ＯＵＴ３）を外部ＣＳＢpad信号の反転信号であるチップ活性化信号（ＣＥ）と同期させる。
即ち、システム電圧が低電圧区間（ｂ、ｃ区間）にある状態では、前記低電圧信号出力部７８の出力信号（ＯＵＴ３）はハイレベルであるので、図８の（Ｇ）波形に示すように、内部チップコントロール信号（ＩＣＣ）は、ローレベルにクランプされ、もってメモリセルを不活性化させる。
【００５１】
システム電圧が正常電圧である区間（ａ区間）では、前記低電圧信号出力部７８の出力信号（ＯＵＴ３）がローレベルであるので、内部チップコントロール信号（ＩＣＣ）を、チップ活性化信号（ＣＥ）に同期させてハイレベルに出力することにより、チップを活性化させる。
【００５２】
【発明の効果】
本発明によれば、システム電圧が正常電圧から低電圧に変化する場合だけでなく、システム電圧が低電圧から正常電圧に変化する場合にも読み出しサイクルタイムを十分に確保し、システム電圧の不正常な変動が生じた場合であってもメモリセルを安定動作させることができる。
また本発明によれば、正常電圧から低電圧に又は低電圧から正常電圧にシステム電圧が変化する場合、読み出しサイクルタイムの確保のためにチップ活性化信号に対してチップコントロール信号を正確に同期させることができ、安定したメモリセル動作を行えるようになる。
さらに本発明によれば、チップコントロール信号を外部ＣＳＢpad信号の反転信号であるチップ活性化信号（ＣＥ）に同期させることにより、不正常なシステム電圧の変動に対しても、読み出しサイクルタイムを十分に確保してデータ破壊が防止されるので、メモリセルを安定動作させることができる。
【図面の簡単な説明】
【図１】 一般的な強誘電体のヒステリシスループ特性図。
【図２】 一般的な不揮発性強誘電体メモリ装置による単位セルの構成図。
【図３ａ】 一般的な不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】 読み出しモードの動作を示すタイミング図。
【図４】 従来技術による不揮発性強誘電体メモリ装置の駆動回路図。
【図５】 従来技術による動作波形図。
【図６】 従来技術による動作波形図。
【図７】 本発明の不揮発性強誘電体メモリ装置の駆動回路図。
【図８】 本発明の不揮発性強誘電体メモリ装置の駆動方法を説明するための動作波形図。
【符号の説明】
７１： システム電源電圧分圧器 ７２： 第１信号同期部
７３： 低電圧感知部 ７４： 第１レベル維持部
７５： 第２レベル維持部 ７６： コントロール部
７７： 第３レベル維持部 ７８： 低電圧信号出力部
７９： 第２信号同期部
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、不揮発性強誘電体メモリ装置の駆動回路並びにそれによるメモリ装置の駆動方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの誘電体材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極は、電界を除去しても、残留分極（又は自発分極）として残って消滅せず、一定量（ｄ状態およびａ状態）を維持することが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに、ドレインがビットラインに連結されるトランジスタＴと、二端子のうち第１端子がトランジスタＴのソースに、第２端子が前記プレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢpad ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢpad ）が「ハイ」から「ロー」に遷移して、書込みモードが始まる。 次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには所定幅の「ハイ」信号もしくは所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢpad ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」状態である期間において、ビットラインに「ハイ」信号が印加され且つプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号が印加され且つプレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢpad ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位とされる。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに、ロジック値「１」に対応するデータ（Ｑｓ）があれば、そのデータ（Ｑｓ）は破壊されることになる。ここでは、ロジック値「１」が読み出しにより破壊されるデータである。もし、強誘電体メモリにロジック値「０」が格納されているのであれば、そのロジック値「０」に対応するデータ（Ｑｎｓ）は破壊されることはない。
【０００９】
このように、破壊されるデータと破壊されないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊される場合は、図１のヒシテリシスループの位置ｄから位置ｆへと変更される場合であり、他方、データが破壊されない場合は、位置ａから位置ｆへと変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊される場合は増幅されロジック値「１」を出力し、データが破壊されない場合はロジック値「０」を出力する。
【００１０】
センスアンプからデータを増幅した後には、特に破壊されたデータは元のデータに戻されなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
このような不揮発性強誘電体メモリ装置をシステム内で記憶素子として用いる場合、不揮発性強誘電体メモリ装置の安定動作電圧領域と、システムコントローラの動作電圧領域とが異なることがある。即ち、システムコントローラの動作電圧領域が、不揮発性強誘電体メモリ装置の動作電圧領域よりも小さい場合には、システム電源の不正常な降下が生じてもシステムコントローラの方は正常にコントロール信号を発生できると言う状態が生じ得る。
【００１２】
このように、電圧降下時において、システムコントローラは正常動作を行えるが、不揮発性強誘電体メモリ装置の正常な動作は期待できないことがある。すなわち、読み出しモードにおいては不揮発性強誘電体メモリ装置はセルに格納したデータを破壊させる方法により読み出すため、不正常な電源電圧降下や低電圧状態では読み出し動作中の破壊されたデータが復旧（再格納動作）されないまま読み出しサイクルが終了するおそれがある。このような不正常状態を回避する方法としては低電圧感知回路を利用する方法がある。
【００１３】
以下、添付の図面に基づき、従来の不揮発性強誘電体メモリ装置の駆動回路並びにそれによるメモリ装置の駆動方法を説明する。
図４は従来技術による不揮発性強誘電体メモリ装置の駆動回路を示すものである。参考に、図４は低電圧感知回路の回路的構成図である。
【００１４】
図４には、電源電圧端（Ｖｃｃ）と接地電圧端（Ｖｓｓ）との間に直列に連結され、ゲートが互いに連結された第１、第２トランジスタ（Ｔ１０、Ｔ２０）と、第１トランジスタ（Ｔ１０）の出力電圧により制御され、ソースが接地電圧端に連結された第３トランジスタ（Ｔ３０）と、ソースが電源電圧端（Ｖｃｃ）に、ドレインが第３トランジスタ（Ｔ３０）のドレインに、かつゲートが接地電圧端にそれぞれ連結された第４トランジスタ（Ｔ４０）と示されている。
第３トランジスタ（Ｔ３０）の出力電圧は、第２インバーター（ＩＮＶ２０）、第３インバーター（ＩＮＶ３０）及び第４インバーター（ＩＮＶ４０）でそれぞれ反転されて、第１出力（ＯＰＴ１）信号を生成する。
第３トランジスタ（Ｔ３０）の出力電圧は、また上記とは別に、第１インバーター（ＩＮＶ１０）及び第５インバーター（ＩＮＶ５０）で反転される。第５トランジスタ（Ｔ５０）が第５インバーター（ＩＮＶ５０）の出力信号により制御され、ソースが電源電圧端（Ｖｃｃ）に、ドレインが前記第１インバーター（ＩＮＶ１０）の出力端に連結されている。第６インバーター（ＩＮＶ６０）は第５インバーター（ＩＮＶ５０）の出力信号を反転させて、第２出力（ＯＰＴ２）信号として出力する。
ここで、第１、第４トランジスタ（Ｔ１０、Ｔ４０）及び第５トランジスタ（Ｔ５０）はＰＭＯＳトランジスタであり、第２、第３トランジスタ（Ｔ２０、Ｔ３０）はＮＭＯＳトランジスタである。
【００１５】
このように構成された従来の低電圧感知回路を利用した不揮発性強誘電体メモリ装置の駆動方法を図５及び図６を参照してより詳細に説明する。
【００１６】
図５及び図６は図４の構成による動作波形図であって、図５には、システム電源の電圧（電源電圧Ｖｃｃに対応する電圧）が正常電圧から低電圧に落ちるときの外部印加ＣＳＢpad信号と、内部の不揮発性強誘電体メモリ装置のコントロール信号（内部チップコントロール信号）との関係が示されており、図６にはシステム電源が低電圧から正常電圧に復帰するときの関係が示されている。
【００１７】
まず、図５に示すように、第１出力（ＯＰＴ１）信号は、低電圧となったシステム電源電圧を感知してローレベルの信号を出力する。
一方、第２出力（ＯＰＴ２）信号は第１出力（ＯＰＴ１）信号に比べてＴｗｂだけ遅延して、ローレベルに遷移する。これはシステムの電源電圧が低電圧に落ちた場合に、データの復旧時間を十分に確保するためである。
【００１８】
このように、従来は外部から印加されるＣＳＢpad信号とは関係なく、システム電源電圧のレベルを利用して前記システム電源電圧が低電圧に落ちると、第１出力（ＯＰＴ１）信号と第２出力（ＯＰＴ２）信号が発生して内部チップコントロール信号の幅を整え、破壊したデータが読み出しサイクルで復旧される時間を最大に確保する。
【００１９】
前述した通り、不揮発性強誘電体メモリ装置は読み出しサイクルでデータの復旧が行われるので、低電圧状態で読み出し動作を行う場合にはデータの復旧動作も不安定になる。従って、低電圧ではチップ（不揮発性強誘電体メモリ素子）が動作しないように内部コントロール信号をローレベルに遷移させることが必要となる。
【００２０】
一方、図６はシステム電圧が低電圧から正常電圧に上昇するときの低電圧感知回路の動作波形図である。
図面に示すように、システム電圧が低電圧から正常電圧に上昇すると、第１出力（ＯＰＴ１）信号と第２出力（ＯＰＴ２）信号はローレベルからハイレベルに遷移する。図６では、図５の場合と異なり、システム電圧の低電圧から正常電圧への上昇時には第１出力（ＯＰＴ１）と第２出力（ＯＰＴ２）信号とが同時にローレベルからハイレベルに遷移することが分かる。
【００２１】
しかし、図面に示すように、システム電圧が正常電圧に復旧する場合には正常な読み出しサイクル波形有する内部チップコントロール信号が発生していないことが分かる。即ち、正常な読み出しサイクルタイムが十分に確保できた状態でのみ破壊されたデータがその読み出しサイクルの間に復旧されるので、図６に示すように、読み出しサイクルが非常に短くなると、データの復旧は不可能となってしまう。
【００２２】
【発明が解決しようとする課題】
この種の従来の不揮発性強誘電体メモリ装置の駆動回路並びにその駆動方法は次のような問題点があった。
システム電圧が正常電圧から低電圧に落ちる場合はリードサイクルを十分に確保することで破壊されたデータを復旧することはできるが、低電圧から正常電圧に上昇する場合にはリードサイクルを確保できないので、破壊データを安定的に復旧することができなかった。
【００２３】
本発明は、上記の従来技術の問題点を解決するためになされたもので、電圧の不正常な変動によるセルデータの破壊を防止できる不揮発性強誘電体メモリ装置の駆動回路並びにその駆動方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性強誘電体メモリ装置の駆動回路は、システム電圧の変動を感知するシステム電圧変化感知手段と、システム電圧が正常電圧から低電圧に変化した際に低電圧感知出力を出力し低電圧から正常電圧に変化した際に正常電圧感知出力を発生するシステム電圧感知信号発生部と、このシステム電圧感知信号発生部の出力とチップ活性化（チップイネーブル）信号を同期させ、メモリセルの動作停止又は動作開始時点を制御する信号同期及びチップコントロール部とを備えることを特徴とする。
【００２５】
ここで、システム電圧が正常電圧から低電圧に変化すると、前記チップ活性化信号がハイレベルからローレベルに遷移されると同時に、メモリセルの動作が停止され、逆に、システム電圧が低電圧から正常電圧に変化すると、チップ活性化信号がローレベルからハイレベルに遷移されると同時にメモリセルの動作が開始される。
チップ活性化信号はハイレベルでチップを活性化させ、ローレベルでチップを不活性化させる。
【００２６】
また、本発明の不揮発性強誘電体メモリ装置の駆動回路の駆動方法は、システム電圧の正常電圧から低電圧への変化に伴って生じるメモリセルの動作停止時点と、低電圧から正常電圧への変化に伴って生じるメモリセルの動作開始時点をチップ活性化信号に同期させることを特徴とする。
【００２７】
メモリセルの動作停止及び動作開始時点をチップ活性化信号（外部ＣＳＢpad信号の反転信号）に同期させ、チップの活性化電圧領域と不活性化電圧領域とを明確に区別することにより、臨界電圧領域におけるメモリセルの動作を安定化させるものである。
【００２８】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ装置の駆動回路並びに駆動方法を添付の図面に基づいて説明する。
【００２９】
図７は本発明の一実施の形態における不揮発性強誘電体メモリ装置の駆動回路図である。
図７に示すように、システム電圧の変動に応じた出力を得るためのシステム電源の電圧分圧器７１と、この電圧分圧器７１の出力変化をチップ活性化信号（ＣＥ：ＣＳＢpad信号と逆位相の信号）と同期させる第１信号同期部７２と、電圧分圧器７１の出力信号（ＯＵＴ１）のレベルに応動してシステム電源電圧が正常範囲にあるか低電圧であるかを感知する低電圧感知部７３と、この低電圧感知部７３の出力信号（ＯＵＴ２）がハイレベルである場合、その状態を維持させる第１レベル維持部７４と、この第１レベル維持部７４によって整えられた出力信号（ＯＵＴ２）がローレベルに落ちないようにする第２レベル維持部７５と、この第２レベル維持部７５をコントロールするコントロール部７６と、第２レベル維持部７５によって整えられた出力信号（ＯＵＴ２）がハイレベルであるときそのハイレベルを維持する第３レベル維持部７７と、前記低電圧感知部７３の出力信号（ＯＵＴ２）から、低電圧と正常電圧とを区別する低電圧信号を生じる低電圧信号出力部７８と、この低電圧信号出力部７８の出力信号（ＯＵＴ３）と前記チップ活性化信号（ＣＥ）を同期させ、内部チップコントロール信号（ＩＣＣ）として出力する第２信号同期部７９とで構成されている。
【００３０】
ここで、システム電源電圧分圧器７１は、複数のトランジスタ（Ｔｄ１,Ｔ２ｄ,...,Ｔｎｄ)から構成され、電源電圧Ｖｃｃに連結された第１の端子と、第１信号同期部７２に連結された第２の端子とを有する。それらのトランジスタはＮＭＯＳトランジスタであって相互に直列に連結され、各トランジスタのゲートには電源電圧が印加される。この電圧分圧器７１は、第１および第２の端子間に加えられた電圧を一定の比率で分圧した出力をＯＵＴ１に生じる。
【００３１】
第１信号同期部７２は２つのトランジスタ（Ｔ１、Ｔ２）から構成され、各トランジスタのドレインは共通に連結され、電圧分圧器７１の最後のトランジスタ（Ｔｎｄ）のソースに連結される。そして、トランジスタＴ１、Ｔ２のソースは接地電圧端（Ｖｓｓ）に連結される。
【００３２】
低電圧感知部７３はトランジスタ（Ｔ３）から構成され、電圧分圧器７１の出力信号（ＯＵＴ１）が所定の閾レベル以下になると出力信号（ＯＵＴ２）がハイレベルとなる。
【００３３】
第１レベル維持部７４は、低電圧感知部７３の出力信号（ＯＵＴ２）を反転させるインバーター（ＩＮＶ１）と、そのインバーター（ＩＮＶ１）の出力信号にしたがって、電源電圧を低電圧感知部７３の出力端（ＯＵＴ２）に選択的に印加するトランジスタ（Ｔ４）とで構成される。低電圧感知部７３の出力信号（ＯＵＴ２）がハイレベルであると、トランジスタ（Ｔ４）は導通する。
【００３４】
第２レベル維持部７５はドレインが電源電圧端に連結され、ソースが低電圧感知部７３の出力端に連結されるトランジスタ（Ｔ５）からなる。このトランジスタ（Ｔ５）は、コントロール部（７６）の出力信号（ＯＵＴ４）によって制御される。
【００３５】
低電圧信号出力部７８は低電圧感知部７３の出力信号（ＯＵＴ２）レベルを反転させる第２インバータ（ＩＮＶ２）と、第２インバーター（ＩＮＶ２）の出力信号を反転させる第３インバーター（ＩＮＶ３）とで構成される。
【００３６】
第３レベル維持部７７は、低電圧感知部７３の出力信号（ＯＵＴ２）と低電圧信号出力部７８の第２インバーター（ＩＮＶ２）の出力とを入力とするロジックゲート（一例として、ＮＡＮＤゲート）７７ａと、そのロジックゲート７７ａの出力端に分岐接続されたＭＯＳキャパシタ７７ｂと、ロジックゲート７７ａの出力にしたがって電源電圧を低電圧感知部７３の出力端に選択的に伝達するトランジスタ（Ｔ６）とで構成されている。
【００３７】
コントロール部７６は、低電圧感知部７３の出力信号（ＯＵＴ２）レベルを反転させるインバーター（ＩＮＶ４）と、インバーター（ＩＮＶ４）の出力信号およびチップイネーブル信号（ＣＥ）を入力として論理演算を行うロジックゲート（一例として、ＮＡＮＤゲート）７６ａとで構成され、ロジックゲート７６ａの出力は、第２レベル維持部７５のトランジスタ（Ｔ５）のゲートに印加される。
【００３８】
第２信号同期部７９はラッチ状に配置された第１、第２ロジックゲート７９ａ、７９ｂ（一例としてＮＡＮＤゲート）と、インバーター（ＩＮＶ５）とで構成される。即ち、第１ロジックゲート７９ａは、チップ活性化信号（ＣＥ）と第２ロジックゲート７９ｂの出力を入力とし、その出力を第２ロジックゲート７９ｂの一方の入力に伝達する。第２ロジックゲート７９ｂは、低電圧信号出力部７８の出力と第１ロジックゲート７９ａの出力を入力とし、その出力を第１ロジックゲート７９ａの一方の入力に伝達する。そして、第１ロジックゲート７９ａの出力は、インバーター（ＩＮＶ５）によって反転されて内部チップコントロール信号（ＩＣＣ）として出力される。
【００３９】
このような本発明の構成に当たって、第１、第２、第３レベル維持部７４、７５、７７の各トランジスタはＰＭＯＳトランジスタから構成され、その他のトランジスタはＮＭＯＳトランジスタから構成される。
【００４０】
このような本不揮発性強誘電体メモリ装置の駆動回路による動作を以下に説明する。
【００４１】
まず、本発明による不揮発性強誘電体メモリ装置の駆動方法は、メモリセルの動作開始及び動作停止の時点を、外部ＣＳＢpad信号の反転信号であるチップ活性化信号（ＣＥ）に同期させ、チップの活性化電圧領域と不活性化電圧領域とを明確に区別することにより、システム電圧が低電圧区間では内部チップコントロール信号（ＩＣＣ）をローレベルに落とし、セルを動作させないようにすることを特徴とする。
【００４２】
図８は図７に示す駆動回路の動作波形図である。
まず、（Ａ）波形は外部ＣＳＢpad信号の波形であり、（Ｂ）波形はシステム電圧の波形であって変動しており、ａ区間はメモリセルを動作せる正常電圧区間であり、ｂ区間とｃ区間はメモリセルを動作させない低電圧区間である。このとき、外部ＣＳＢpad信号と逆位相であるチップ活性化信号（ＣＥ）は、（Ｃ）波形に示すように、システム電圧の変動に伴って変化する。（Ｄ）波形は、電圧分圧器７１の出力（ＯＵＴ１）波形であって、システム電圧の変化によって出力波形も全体的には変化することが見られる。
即ち、電圧分圧器７１の出力（ＯＵＴ１）は、全体としてはシステム電圧（（Ｂ）波形）の変化に伴って変動するが、トランジスタＴ１およびＴ２の双方が非導通（高抵抗）のときは、そうでないときに比べて、高い値をとる。
【００４３】
第１信号同期部７２は次のように機能する。外部のＣＳＢpad 信号が活性化状態（即ちローレベル）である期間中には出力信号（ＯＵＴ１）が低めの値（ローレベル）となり、外部のＣＳＢpad 信号が不活性化状態（即ちハイレベル）である期間中には出力信号（ＯＵＴ１）が高めの値（ハイレベル）となる、ように機能する。そして、低電圧信号出力部７８の出力（ＯＵＴ３）状態に依存して出力信号（ＯＵＴ１）は更に差別化された波高の波形となる。低電圧信号出力部７８の出力（ＯＵＴ３）がハイレベルであれば（（Ｅ）波形参照）、トランジスタＴ２のために出力（ＯＵＴ１）のレベルは更に低くされる。低電圧範囲と正常電圧範囲での動作に確実な差が生じるようにしてコントロールが行われる。
【００４４】
低電圧感知部７３は、電圧分圧器７１の出力信号（ＯＵＴ１）が所定電圧以下のレベルとなると、システム電圧が低電圧に降下したことを感知してその出力信号（ＯＵＴ２）にハイレベルの低電圧信号を発生する。
分圧器７１の出力信号（ＯＵＴ１）が所定の閾レベル（図８の（Ｄ）波形のＬthを参照）を越えていれば、低電圧感知部７３の出力信号（ＯＵＴ２）はローレベルである。従って、ａ区間では出力信号（ＯＵＴ２）はローレベルを維持する。分圧器７１の出力信号（ＯＵＴ１）が時点ｔ1 において所定の閾レベルＬth以下へと降下すると、低電圧感知部７３の出力信号（ＯＵＴ２）はハイレベルへ移行する。逆に、出力信号（ＯＵＴ１）が時点ｔ2 において所定の閾レベルＬthを越えると、出力信号（ＯＵＴ２）はローレベルへと移行する。
【００４５】
第１レベル維持部７４は、低電圧感知部７３の出力信号（ＯＵＴ２）がハイレベルにあるときにそのハイレベルの状態を維持させるように機能し、出力信号（ＯＵＴ２）がローレベルであるときは動作しない。出力信号（ＯＵＴ２）がハイレベルにあることは、システム電圧が低電圧状態にあることを示す。
【００４６】
第２レベル維持部７５は低電圧感知部７３の出力信号（ＯＵＴ２）がローレベルに落ちないように、低電圧感知部７３の出力信号（ＯＵＴ２）を続けてハイレベルに維持させる。即ち、第１レベル維持部７４によって出力信号（ＯＵＴ２）がハイレベルを維持していてもシステム電源の変動によってその出力信号（ＯＵＴ２）のレベルが変化し得るので、経時変化によって低電圧感知部７３の出力信号（ＯＵＴ２）が変化せず、続けてハイレベルを維持するようにする。
【００４７】
コントロール部７６は第２レベル維持部７５を制御する。チップ活性化信号（ＣＥ）がハイレベルとなり、かつ低電圧感知部７３の出力信号（ＯＵＴ２）がローレベルであるとき、コントロール部７６はローレベルの信号を出力する（ＯＵＴ４）。このとき、ハイレベルの信号は第２レベル維持部７５のトランジスタ（Ｔ５）を動作させ、電流が低電圧感知部７３の出力端に供給される。システム電圧が正常電圧（時点ｔ2からｔ1まで）の範囲にある場合は、前記電流が供給されてもトランジスタＴ３が導通しているので低電圧感知部７３の出力信号（ＯＵＴ２）は十分にローレベルを維持できるが、システム電圧が低電圧範囲にある場合は、出力信号（ＯＵＴ２）のレベルはハイレベルに上昇するようになる。
【００４８】
第３レベル維持部７７は第２レベル維持部７５と同様に、低電圧感知部７３の出力信号（ＯＵＴ２）をハイレベルに維持させる。即ち、低電圧感知部７３の出力信号（ＯＵＴ２）のレベルが、トランジスタが動作できない領域の電圧である場合、外部ＣＳＢpad 信号の状態、つまり、活性状態にあるか不活性状態にあるかに関係なく、出力信号（ＯＵＴ２）をハイレベルに維持させる。
【００４９】
低電圧信号出力部７８の出力信号（ＯＵＴ３）は、低電圧と正常電圧範囲とを判別するためのもので、図８の（Ｅ）波形から見られるように、システム電圧が低電圧にあるときはハイレベルの信号となり、正常電圧範囲（時点ｔ2からｔ1まで）ではローレベルの信号となる。
【００５０】
第２信号同期部７９は低電圧信号出力部７８の出力信号（ＯＵＴ３）を外部ＣＳＢpad信号の反転信号であるチップ活性化信号（ＣＥ）と同期させる。
即ち、システム電圧が低電圧区間（ｂ、ｃ区間）にある状態では、前記低電圧信号出力部７８の出力信号（ＯＵＴ３）はハイレベルであるので、図８の（Ｇ）波形に示すように、内部チップコントロール信号（ＩＣＣ）は、ローレベルにクランプされ、もってメモリセルを不活性化させる。
【００５１】
システム電圧が正常電圧である区間（ａ区間）では、前記低電圧信号出力部７８の出力信号（ＯＵＴ３）がローレベルであるので、内部チップコントロール信号（ＩＣＣ）を、チップ活性化信号（ＣＥ）に同期させてハイレベルに出力することにより、チップを活性化させる。
【００５２】
【発明の効果】
本発明によれば、システム電圧が正常電圧から低電圧に変化する場合だけでなく、システム電圧が低電圧から正常電圧に変化する場合にも読み出しサイクルタイムを十分に確保し、システム電圧の不正常な変動が生じた場合であってもメモリセルを安定動作させることができる。
また本発明によれば、正常電圧から低電圧に又は低電圧から正常電圧にシステム電圧が変化する場合、読み出しサイクルタイムの確保のためにチップ活性化信号に対してチップコントロール信号を正確に同期させることができ、安定したメモリセル動作を行えるようになる。
さらに本発明によれば、チップコントロール信号を外部ＣＳＢpad信号の反転信号であるチップ活性化信号（ＣＥ）に同期させることにより、不正常なシステム電圧の変動に対しても、読み出しサイクルタイムを十分に確保してデータ破壊が防止されるので、メモリセルを安定動作させることができる。
【図面の簡単な説明】
【図１】 一般的な強誘電体のヒステリシスループ特性図。
【図２】 一般的な不揮発性強誘電体メモリ装置による単位セルの構成図。
【図３ａ】 一般的な不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】 読み出しモードの動作を示すタイミング図。
【図４】 従来技術による不揮発性強誘電体メモリ装置の駆動回路図。
【図５】 従来技術による動作波形図。
【図６】 従来技術による動作波形図。
【図７】 本発明の不揮発性強誘電体メモリ装置の駆動回路図。
【図８】 本発明の不揮発性強誘電体メモリ装置の駆動方法を説明するための動作波形図。
【符号の説明】
７１： システム電源電圧分圧器 ７２： 第１信号同期部
７３： 低電圧感知部 ７４： 第１レベル維持部
７５： 第２レベル維持部 ７６： コントロール部
７７： 第３レベル維持部 ７８： 低電圧信号出力部
７９： 第２信号同期部
Claims (5)
- 強誘電体の残留分極特性を用いた不揮発性強誘電体メモリ装置であって、
あるサイクルでチップ活性化信号が活性状態にある途中でシステム電圧が正常電圧から低電圧に変化した場合には、当該サイクルでのデータの復旧時間を確保するようにメモリセルの活動停止時点を制御する第１制御手段と、
あるサイクルでチップ活性化信号が活性状態にある途中でシステム電圧が低電圧から正常電圧に変化すると、当該サイクルではメモリセルの動作を開始させず、チップ活性化信号の活性化とメモリセルの動作開始が同期するようにメモリセルの動作開始時点を制御する第２制御手段と
を備えることを特徴とする不揮発性強誘電体メモリ装置。 - 強誘電体の残留分極特性を用いた不揮発性強誘電体メモリ装置であって、
あるサイクルでチップ活性化信号が活性状態にある途中でシステム電圧が正常電圧から低電圧に変化した場合には、当該サイクルでのデータの復旧時間を確保するようにメモリセルの動作停止時点を制御する第１制御手段と、
或るサイクルでチップ活性化信号が活性状態にある途中でシステム電圧が低電圧から正常電圧に変化すると、当該サイクルではメモリセルの動作を開始させず、チップ活性化信号の活性化とメモリセルの動作開始が同期するようにメモリセルの動作開始時点を制御する第２制御手段と
を備え、
前記第１および第２制御手段は、
システム電圧の変動を自己の出力とするシステム電源電圧分圧器と、
前記システム電源電圧分圧器の出力変化をチップ活性化信号(CE)と同期させる第１信号同期部と、
前記システム電源電圧分圧器の出力レベルからシステム電圧が低電圧であるか否かを感知する低電圧感知部と、
前記低電圧感知部の出力がハイレベルである場合、その状態が時間的に変化しないように維持させるレベル維持部と、
前記低電圧感知部の出力と前記チップ活性化信号を同期させ、内部チップコントロール信号を出力する第２信号同期部と
を含み、
前記レベル維持部は、
前記低電圧感知部の出力がハイレベルである場合、その状態を維持させる第１レベル維持部と、
前記第１レベル維持部によって前記低電圧感知部の出力がローレベルに落ちないようにする第２レベル維持部と、
前記第２レベル維持部により調節された前記低電圧感知部の出力をハイレベルに維持させる第３レベル維持部と
を含むことを特徴とする不揮発性強誘電体メモリ装置の駆動回路。 - 前記第２レベル維持部を制御するコントロール部が更に備えられることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の駆動回路。
- あるサイクルでチップ活性化信号が活性状態にある途中でシステム電圧が正常電圧から低電圧に変化した場合には、当該サイクルでのデータの復旧時間を確保するようにメモリセルの動作停止時点を制御する第１制御手段と、
あるサイクルでチップ活性化信号が活性状態にある途中でシステム電圧が低電圧から正常電圧に変化すると、当該サイクルではメモリセルの動作を開始させず、チップ活性化信号の活性化とメモリセルの動作開始が同期するようにメモリセルの動作開始時点を制御する第２制御手段と
を備え、
前記第１および第２制御手段は、
複数のトランジスタが直列に連結され、システム電圧の変動を自己の出力とするシステム電圧分圧器と、
ドレインが共通に連結されるとともに前記複数のトランジスタのうちの最後のトランジスタのソースに連結され、ソースが共通に接地端に連結され、前記システム電圧分圧器の出力変化をチップ活性化信号と同期させる第１信号同期部と、
トランジスタから構成され、ゲートに印加される前記システム電圧分圧器の出力に相応して前記システム電圧の低電圧状態を感知する低電圧感知部と、
前記低電圧感知部の出力を反転させるインバーターと、前記インバーターの出力状態によってシステム電圧を前記低電圧感知部の出力へ伝達するトランジスタとから構成され、システム電圧が低電圧である場合、前記低電圧感知部の出力をハイレベルに維持させる第１レベル維持部と、
トランジスタから構成され、前記低電圧感知部の出力がローレベルに落ちないようにシステム電圧を選択的に伝達する第２レベル維持部と、
前記低電圧感知部の出力を反転させるインバーターと、前記チップ活性化信号と前記インバーターの出力を論理演算するロジックゲートとから構成され、前記第２レベル維持部のトランジスタを制御するコントロール部と、
前記低電圧感知部の出力を反転させるインバーターと、このインバーターの出力を反転させる他のインバーターとから構成され、低電圧と正常電圧とを判別し低電圧である場合、低電圧感知出力を送り出す低電圧信号出力部と、
前記低電圧感知部の出力を反転させるインバーターの入／出力を論理演算するロジックゲートと前記ロジックゲートの出力端に分岐接続されたＭＯＳキャパシタと、前記ロジックゲートの出力により制御されるトランジスタとから構成され、前記低電圧感知部の出力がハイレベルとなるように選択的にシステム電圧を伝達する第３レベル維持部と、
第１、第２ロジックゲート及びインバーターから構成され、前記第１ロジックゲートは前記チップ活性化信号と第２ロジックゲートの出力を論理演算し、前記第２ロジックゲートは前記第１ロジックゲートの出力と前記低電圧信号出力部の出力を論理演算し、前記インバーターは前記第１ロジックゲートの出力を反転させ、前記システム電圧が低電圧である場合、内部チップコントロール信号を制御してチップの動作開始及び動作停止時点を制御する第２信号同期部と
を含むことを特徴とする不揮発性強誘電体メモリ装置の駆動回路。 - あるサイクルでチップ活性化信号が活性状態にある途中でシステム電圧が正常電圧から低電圧に変化した場合には、当該サイクルでのデータの復旧時間を確保するようにメモリセルの動作停止時点を制御する第１制御手段と、
或るサイクルでチップ活性化信号が活性状態にある途中でシステム電圧が低電圧から正常電圧に変化すると、当該サイクルではメモリセルの動作を開始させず、チップ活性化信号の活性化とメモリセルの動作開始が同期するようにメモリセルの動作開始時点を制御する第２制御手段と
を備え、
前記第１および第２制御手段は、
システム電圧に結合された第１の端子と、第２の端子とを有していて、分圧出力(OUT1)を生じる電圧分圧器(71)を備え、
前記電圧分圧器の前記第２の端子と接地電位との間に設けられ、前記第２の端子から接地電位までの抵抗がチップ活性化信号(CE)に応じて変化する第１のトランジスタ(T1)を備え、
この第１のトランジスタ(T1)に並列に結合された第２のトランジスタ(T2)を備え、
前記分圧出力(OUT1)が所定のレベル(Lth)以下になるとハイレベルの出力を生じる第３のトランジスタ(T3)備え、このハイレベルの出力は、システム電圧が正常電圧範囲未満の低電圧にあることを示すものであり、
この第３のトランジスタ(T3)の出力がハイレベルであるときに、このハイレベルの状態を維持するレベル維持回路手段を備え、
前記低電圧信号(OUT3)がハイレベルであるときに、前記第２のトランジスタ(T2)によって、前記電圧分圧器の前記第２の端子が接地電位に結合されるよう構成され、
前記低電圧信号(OUT3)がローレベルである期間中のみ前記チップ活性化信号(CE)を通過させる論理回路手段(79)を備えている
ことを特徴とする不揮発性強誘電体メモリ装置の駆動回路。
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