JP3847975B2 - Ｓｗｌ強誘電体メモリ装置及びその駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリに関し、特にプレートラインを使用しないでその代わりにワードラインを使用し、２本のワードラインで１アドレスを共有させるスプリットワードライン（(Split Word Line：ＳＷＬ）強誘電体メモリ装置及びその駆動回路に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置として用いられるＤＲＡＭ程度のデータ処理速度を有する共に電源のオフ時にもデータを保存する強誘電体メモリ（Ferroelectric Random Access Memory：ＲＡＭ）が次代の記憶装置として注目されている。ＦＲＡＭは、ＤＲＡＭと同様に、キャパシタを記憶装置として用いるが、キャパシタの誘電体物質として強誘電体を用いて（つまり、強誘電体特性である高い残留分極を利用して）電界を除去してもデータを消失しないようにした記憶装置である。
【０００３】
図１ａは一般的な強誘電体のヒステリシスループを示す特性図であり、図１ｂは一般的な強誘電体メモリの単位キャパシタ構成図である。
図１ａのヒステリシスループに示すように、電界によって誘起された分極が、電界を除去しても自発分極の存在に因って消滅されずに一定量（ｄ、ａ状態）に維持される。このｄ、ａ状態をそれぞれ１、０に対応させて記憶装置として応用したのである。
【０００４】
図１ｂにおいて、ノード１に正（＋）の電圧を加えた状態が図１ａのｃ状態であり、この後電圧を加えない状態がｄ状態となる。逆に、ノード１に（−）の電圧を加えると、ｄ状態からｆ状態へ移動するようになる。そして、ノード１に電圧を加えないとａ状態になり、再びノード１に正の電圧を加えるとｂ状態を経てｃ状態となる。結局、キャパシタの両端に電圧を加えていなくても、ａとｄの安定状態でデータが記憶される。ヒステリシスループ上において、ｃ、ｄ状態が論理値「１」の状態、ａ、ｆ状態が論理値「０」の状態となる。
【０００５】
キャパシタに格納されたデータを読み出す方法には、ｄ状態を破壊させる方法を用いる。従来の技術は、メインセルアレイから読み出した電圧を参照電圧発生器で生成した電圧と比較するセンスアンプを用いていた。強誘電体参照セルを用いた場合には、１極性、０極性の２つのモード状態を利用して参照ビットラインに参照電圧を生成する。メインセルのビットライン電圧と参照セルの参照ビットライン電圧とをセンスアンプが比較することにより、メインセルの情報を読み出すことができる。読み出したデータは、同サイクルで再書込して破壊されたデータを回復させなければならない。
複数の強誘電体の参照セルの個数は偶数であるが、半分は１極性状態、半分は０極性状態とする。
【０００６】
以下、添付図面を参照して従来の技術の強誘電体メモリを説明する。
このようなＦＲＡＭには、単位セルが１つのトランジスタと１つのキャパシタとから構成される１Ｔ／１ＣのＦＲＡＭと、２つのトランジスタと２つのキャパシタとから構成される２Ｔ／２ＣのＦＲＡＭとがある。
図２は従来の１Ｔ／１Ｃの強誘電体メモリのセルアレイ構成図である。
従来の１Ｔ／１ＣのＦＲＡＭの単位セル構造は、ＤＲＡＭと類似した、１つのトランジスタと一つのキャパシタとから構成される１Ｔ／１Ｃである。すなわち、一定の間隔で一方向に複数のワードラインＷ／Ｌが形成され、各ワードラインＷ／Ｌに沿って複数のプレートライン（ＰＬ）が形成されていた。各ワードラインＷ／Ｌ及びプレートラインＰ／Ｌに垂直な方向に一定の間隔で複数のビットラインＢ１、・・・Ｂ＿ｎが形成されている。
単位メモリセルを構成するトランジスタのゲート電極はワードラインＷ／Ｌ共通に接続されている。トランジスタのソース電極は隣接するビットラインＢ／Ｌに連結され、トランジスタのドレイン電極はキャパシタの第１電極に連結され、そのキャパシタの第２電極はワードラインに対応するプレートラインＰ／Ｌに連結される。
【０００７】
次に、かかる従来の１Ｔ／１Ｃ構造の強誘電体メモリ装置の駆動回路及び動作について説明する。
図３、図４は従来の１Ｔ／１Ｃの強誘電体メモリ装置の駆動回路の構成図であり、図５は従来の１Ｔ／１Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図であり、図６は従来の１Ｔ／１Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図である。
従来の１Ｔ／１Ｃ構造の強誘電体メモリ装置の駆動回路は、参照電圧を発生する参照電圧発生部１と、複数のトランジスタＱ１〜Ｑ４、キャパシタＣ１等からなり、参照電圧発生部１から出力される参照電圧を直接にセンスアンプに供給することができないため隣接する２本のビットラインＢ１、Ｂ２の参照電圧を安定化させるための参照電圧安定化部２と、複数のトランジスタＱ６〜Ｑ７、キャパシタＣ２〜Ｃ３等からなり、隣接するビットラインにそれぞれロジック値「１」とロジック値「０」の参照電圧を格納している第１参照電圧格納部３と、トランジスタＱ５からなり、隣接する２本のビットラインを等電位化させるための第１等化器４と、複数のトランジスタＱ８、Ｑ９・・、強誘電体キャパシタＣ５、Ｃ６・・等から構成され、ワードラインＷ／Ｌ及びプレートラインＰ／Ｌに連結されてデータを格納する第１メインセルアレイ部５と、複数のトランジスタＱ１０〜Ｑ１５、Ｐ−センスアンプＰＳＡ等からなり、メインセルアレイ部５のセルのうちワードラインによって選択されたセルのデータをセンシングする第１センスアンプ部６と、複数のトランジスタＱ２６、Ｑ２７・・、キャパシタＣ７、Ｃ８・・などからなり、互いに異なるワードライン及びプレートラインに連結されてデータを格納する第２メインセルアレイ部７と、複数のトランジスタＱ２８〜Ｑ２９、キャパシタＣ９〜Ｃ１０等からなり、隣接するビットラインにそれぞれロジック値「１」とロジック値「０」の参照電圧を格納している第２参照電圧格納部８と、複数のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプＮＳＡ等からなり、前記第２メインセルアレイ部７のデータをセンシングして出力する第２センスアンプ部９とを備える。
【０００８】
このように構成された従来の１Ｔ／１Ｃ構造の強誘電体メモリセルの動作は以下の通りである。
まず、書込モードと読取りモードとを区分して説明する。
書込モード時には、図５に示すように、外部からのチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」にイネーブルし、書込モードイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移すると、書込モードが開始される。そして、アドレスのデコードが始まると、選択されたセルのワードラインには「ハイ」が印加されてセルが選択される。そして、ワードラインが「ハイ」に維持される期間で対応するプレートラインＰ／Ｌには順に一定の期間の「ハイ」信号と一定の期間の「ロー」信号が印加される。
選択されたセルにロジック値「１」又は「０」を書き込むために、該当ビットラインに書込イネーブル信号に同期して「ハイ」又は「ロー」信号を印加する。すなわち、ロジック値「１」を書き込むために、ビットラインに「ハイ」信号を印加すると、ワードラインが「ハイ」間においてプレートラインの信号が「ロー」となったときに、強誘電体キャパシタにロジック値「１」が書き込まれる。一方、ロジック値「０」を書き込むためにビットラインに「ロー」信号を印加した場合は、プレートラインの信号が「ハイ」のときに強誘電体キャパシタにロジック値「０」が書き込まれる。このように、ロジック値「１」又は「０」が書き込まれる。
【０００９】
セルに格納されたデータを読み出すための動作について以下に説明する。
まず、図６に示すように、外部からのチップイネーブル信号（ＣＳＢｐａｄ）が入力され「ハイ」から「ロー」にイネーブルすると、ワードラインが選択される前に全てのビットラインは等化信号によりローに等電位化される。すなわち、図３において、等化器４に「ハイ」信号を印加し、トランジスタＱ１９、Ｑ２０に「ハイ」信号を印加すると、ビットラインはトランジスタＱ１９、Ｑ２０を通じて接地されるため、低電圧に等電位となる。そして、トランジスタＱ５、Ｑ１９、Ｑ２０をオフさせて各ビットラインを不活性化した後、アドレスをデコードする。デコードされたアドレスにより選択されたワードラインに「ロー」から「ハイ」に信号が加えられてワードラインが選択される。さらにビットラインも選択されて該当セルが選択される。そして、選択されたセルのプレートラインに「ハイ」信号を印加すると強誘電体メモリに格納されたロジック値「１」に相当する電荷がビットラインを介して放電して、データを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されている場合にはそれに相当するデータは破壊されない。
【００１０】
このように、破壊されたデータ、破壊されないデータは、上述したようなヒステリシスループの原理により互いに異なる値を出力する。ビットラインを介して出力されるデータをセンスアンプでセンシングすると、ロジック値「１」又は「０」をセンシングできる。データが破壊された場合は図１のヒステリシスループにおいてｄからｆへ変更される場合であり、データが破壊されない場合はａからｆへ変更される場合である。一定の時間の後、センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されない場合には増幅されてロジック値「０」を出力する。このように、センスアンプが増幅して出力した後には、元のデータに回復させなければならない。その際、該当ワードラインに「ハイ」を印加したまま、プレートラインを「ハイ」から「ロー」にすると、ビットラインに増幅されたデータが再びキャパシタに格納される。すなわち、読取り直後に破壊されたデータが回復させられる。
【００１１】
しかし、１Ｔ／１Ｃの従来の強誘電体メモリセルにおいては、読取りの度に参照セルアクセスされ、同様の動作を行うので、参照セルはメインメモリセルよりも多く動作しなければならない。そのため、参照セルの特性が急激に悪くなって参照電圧が安定でなくなる。又、参照セルを用いず、電圧調整回路による参照電圧発生方法では、外部電源特性により参照電圧が影響を受けるため、不安であり、外部のノイズ特性に影響を受けることになる。
【００１２】
上記のような問題点を有する１Ｔ／１ＣのＦＲＡＭに代えて、様々な要素（代替電極物質の開発の程度、集積度、強誘電体薄膜の安定性、動作信頼性等の）を顧慮して提案されたものが２Ｔ／２Ｃ強誘電体メモリセルである。
図７は従来の２Ｔ／２Ｃの強誘電体メモリのセルアレイ構成図であり、図８は従来の２Ｔ／２Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図であり、図９は従来の２Ｔ／２Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図である。
従来の２Ｔ／２Ｃの強誘電体メモリセルの構成は、単位セルの構成が２つのトランジスタと２つのキャパシタとから構成される。すなわち、ワードラインＷ／ＬとプレートラインＰ／Ｌとが対とされて形成され、ビットラインＢ＿ｎとビットバーラインＢＢ＿ｎとが対とされて形成されたそれらのラインの中に２個のトランジスタと２個のキャパシタとが配置されて単位メモリセルを構成している。２個のトランジスタのゲートはともにワードラインに接続され、それらのトランジスタに接続されたキャパシタの他方の電極が共通にプレートラインＰ／Ｌに接続されている。その単位メモリセルが図示のように多数マトリックス状に並んでいる。
【００１３】
次に、かかる従来の２Ｔ／２Ｃの強誘電体メモリセルの駆動回路及び動作について説明する。
従来の２Ｔ／２Ｃの強誘電体メモリセルは、１Ｔ／１Ｃの強誘電体メモリセルとは異なる方法でロジック値「1」又は「０」を書込み、かつ読取る。２個のキャパシタの格納状態が「１」、「０」または「０」、「１」に応じてデータの「１」または「０」が決められる。
図８に示すように、書込モード時には、外部からのチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に遷移してイネーブルされ、書込イネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されるとともに、書き込もうとするロジック値に基づいてビットライン及びビットバーラインにそれぞれ「ハイ」及び「ロー」又は「ロー」及び「ハイ」信号が印加される。アドレスがデコードされると、選択されたセルのワードラインには「ハイ」が印加されて各トランジスタがオンとなる。そして、ワードラインが「ハイ」に維持される間に対応するプレートラインＰ／Ｌには順に一定の期間の「ハイ」信号と一定の期間の「ロー」信号が印加される。すなわち、ロジック値「１」を書き込むためにはビットライン（Ｂ＿ｎ）に「ハイ」信号をビットバーライン（ＢＢ＿ｎ）に「ロー」信号を印加し、ロジック値「０」を書き込むためにはビットライン（Ｂ＿ｎ）に「ロー」信号をビットバーライン（ＢＢ＿ｎ）に「ハイ」信号を印加すればよい。かかる方法によりロジック値「１」或いは「０」が書き込まれる。
【００１４】
セルに格納されたデータを読み出すための動作について以下に説明する。
図９に示すように、外部からのＣＳＢｐａｄが「ハイ」から「ロー」にイネーブルされて読取りモードがイネーブルされる。すなわち、書込モードイネーブル信号（ＷＥＢｐａｄ）が「ロー」から「ハイ」に遷移されることにより、書込モードが終わり、読取りモードが始まる。そして、ワードラインが選択される前に全てのビットラインは等化信号によりロー（Ｖｓｓ）に等電位化される。これは、図３の１Ｔ／１Ｃの強誘電体メモリの動作と同一である。低電圧に等電位完了した後、アドレスをデコードする。この後、デコードされたアドレスにより該当ワードラインに印加される信号が「ロー」から「ハイ」に遷移されて該当セルが選択される。選択されたセルのプレートラインへ「ハイ」信号を印加してビットライン又はビットバーラインのデータを破壊させる。すなわち、ロジック値「１」が記録されている場合はビットラインに連結されたキャパシタのデータが破壊され、ロジック値「０」が記録されている場合にはビットバーラインに連結されたキャパシタのデータが破壊される。
【００１５】
このように、ビットライン及びビットバーラインのうち何れのデータが破壊されるかにより、上述したようなヒステリシスループの原理により互いに異なる値を出力する。したがって、ビットライン及びビットバーラインを介して出力されるデータをセンスアンプがセンシングして、ロジック値「１」又は「０」を検出する。
この後、センスアンプが増幅して出力した後には、破壊されたデータを元へ戻さなければならないのは前の例と同様であり、又、その動作も同様で、プレートラインの電圧が「ロー」になったときにビットライン又はビットバーラインから電荷が充電される。
【００１６】
【発明が解決しようとする課題】
かかる従来の強誘電体メモリ装置及び駆動回路においては以下のような問題点があった。
１）電源のオフ時にもデータが保存される利点があるが、従来のＦＲＡＭではセルプレートラインを別に構成しなければならないため、レイアウトが複雑で、製造工程が複雑である。このため、量産側面で不利である。
２）別途のプレートラインを利用しなければならないので、データの読取りや書込動作時にプレートラインに制御信号を供給しなければならない。このため、記憶装置としての効率性が落ちる。
３）従来の強誘電体メモリセルのままでは、新たな電極物質及びバリヤ材料が提示されなければ集積度が解決されない。
４）シリコン表面に直接に強誘電体を形成する技術が未だ充分でないから、キャパシタをシリコン基板又はポリシリコン上に直接に形成することができない。このため、同容量のＤＲＡＭよりも面積が大きくなる。
【００１７】
本発明は、上記の従来の技術のＦＲＡＭの問題点を解決するためになされたものであり、その目的とするところは、別のセルプレートラインを構成せずに不揮発性強誘電体メモリ装置及びその駆動回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するための本発明の強誘電体メモリ装置は、スプリットワードライン（ＳＷＬ）を駆動するＳＷＬドライバと、データを格納するためのセルアレイ部と、データをセンシングするためのセンスアンプブロックと、ビットラインを制御するビットライン制御ブロックとを備えるコア部とを備え、セルアレイ部は適宜の数を一つのブロックとして一つのＳＷＬドライバを中心として左右側にそのブロックが配列され、コア部は各セルアレイ部の上下方向にセルアレイ部の間に配置されることを特徴とする。
【００１９】
又、上記目的を達成するための本発明の強誘電体メモリ装置の駆動回路は、入力されるＸ、Ｚアドレスをデコードして該当セルアレイブロックが動作するように制御するＸポストデコーダ部と、外部から入力されるＣＳＢｐａｄ信号に基づいてデータの書込及び読取りに必要な制御パルスを出力するグローバル制御パルス発生部と、グローバル制御パルス発生部の制御パルスを入力してデータの書込及び読取りに必要な制御信号を出力するローカル制御パルス発生部と、データを格納するＳＷＬセルアレイブロックと、Ｘポストデコーダ部及びローカル制御パルス発生部の制御信号に基づいてＳＷＬセルアレイブロックを駆動するＳＷＬドライバと、外部から入力されるＹアドレス信号をデコードして出力するＹアドレスデコーダ部と、ローカル制御パルス発生部の制御信号及びＹアドレスデコーダ部のデコード信号に基づいて列を制御する列制御部と、ローカル制御パルス発生部の制御信号及び列制御部の制御に基づいてセルアレイのデータをセンシングし、セルアレイにデータを書き込むためのセンシング及びデータ入出力制御部とを備えることを特徴とする。
【００２０】
【発明の実施の形態】
以下本発明実施形態の強誘電体メモリ装置及び駆動回路を添付図面に基づき説明する。
本実施形態の強誘電体メモリ装置は次の通りである。
図１０は本実施形態の強誘電体メモリ装置の全体構成を簡単に示す構成ブロック図である。
本強誘電体メモリ装置のチップは、大きくスプリットワードラインを駆動するＳＷＬドライバと、データを格納するための多数のメモりセルを一つのブロックとしたセルアレイ部と、データをセンシングするためのセンスアンプとビットラインを制御するビットライン制御部とをブロックとしてまとめたコア部とから構成される。
ここで、セルアレイ部はＳＷＬドライバを中心として左右側にそれぞれ配列され、コア部は各セルアレイ部の上下方向にセルアレイ部の間に配置される。
【００２１】
このように構成される本発明実施形態のセルアレイ部を更に詳細に説明する。
図１１は本発明の第１実施形態のＳＷＬ強誘電体メモリセルのサブブロックアレイ構成図である。
本発明の第１実施形態のＳＷＬ強誘電体メモリセルアレイの構成は、一つのアドレスでアクセスされる２本のワードライン、すなわち第１スプリットワードライン（ＳＷＬ１＿ｎ、ＳＷＬ１＿ｎ＋１、・・・）と第２スプリットワードライン（ＳＷＬ２＿ｎ、ＳＷＬ２＿ｎ＋１、・・・）の対が一定の間隔で多数配列されており、これと直交する方向にビットライン（Ｂｉｔ＿ｎ、Ｂｉｔ＿ｎ＋１、・・・）が配置され、それらの交差する箇所にトランジスタとキャパシタからなるメモりセルが配置された構成である。これは、データを記憶するメインメモリ領域およびデータを読み出すときの参照電圧を得るための参照セル領域とも同じ構成で配置されており、多数の列を備えたメインセル領域の一つのブロックに対して２列に配置された参照セルがブロックとして隣接されている。そのメインセル領域と参照セル領域とのかたまりが多数配置された構造が本強誘電体メモリ装置である。
【００２２】
対とされたスプリットワードラインＳＷＬと隣接する２本のビットラインＢｉｔとの交差する箇所に配置された２個のトランジスタと２個のキャパシタとで一つの単位セルを構成している。ただし、この図の例ではこの単位セルにはそれぞれのトランジスタとキャパシタとで独立にデータを格納できる。すなわち、いわゆる１Ｔ／１Ｃ構成とされており、単位セルというのは単に製造上一つにまとめて作るという意味でしかない。すなわち、詳細な説明は避けるが、製造にあたってはこの単位セルを多数マトリックス状に配置するようにして製造する。
本発明の第１実施形態のＳＷＬセルアレイは、メインセル領域には４列からなるメインセルサブブロックを配置し、参照セル領域には２列からなる参照セルサブブロックを配置した構成とされている。もちろんその数に限定されるわけではない。
【００２３】
この単位セルは、一対のＳＷＬ中の第１ＳＷＬにゲート電極が連結され、ソース電極は一対のビットライン中の第１ビットラインに連結される第１トランジスタと、一対のＳＷＬ中の第２ＳＷＬにゲート電極が連結され、ソース電極は一対のビットライン中の第２ビットラインに連結される第２トランジスタと、第１トランジスタのドレイン電極に第１電極が連結され、第２電極は第２ＳＷＬに連結される第１キャパシタと、第２トランジスタのドレイン電極に第１電極が連結され、第２電極は第１ＳＷＬに連結される第２キャパシタとから構成される。
【００２４】
図１２は本発明の第２実施形態のＳＷＬ強誘電体メモリのセルサブブロックアレイの構成図である。
本発明の第２実施形態のＳＷＬ強誘電体メモリセルアレイの構成は本発明の第１実施形態のＳＷＬセルアレイと同様であるが、メインセルサブブロックが８列単位からなり、参照セルサブブロックが２列単位からなる。必要に応じてメインセルサブブロックは２ｎ列単位（ｎ＝２以上の自然数）で構成され、参照セルブロックは２列単位で構成されてもよい。
【００２５】
図１３は本発明の第３実施形態のＳＷＬ強誘電体メモリセルアレイ部の構成図である。
本発明の第３実施形態のＳＷＬ強誘電体メモリセルアレイの構成は、ビットラインがビットライン（Ｂ＿ｎ、Ｂ＿ｎ＋１、・・・）とビットバーライン（ＢＢ＿ｎ、ＢＢ＿ｎ＋１、・・・）とで構成させたいわゆる２Ｔ／２Ｃ構成にしたもので、参照セル領域がない。ビットラインの１本がビットバーラインとなっただけで単位セルの構成は先の例と格別異なるところはない。従って、この第３実施形態は単位セルが記憶させる単位ともなっている。
【００２６】
このように構成される本発明の強誘電体メモリ装置の駆動回路は以下の通りである。
図１４は本発明の強誘電体メモリ装置の駆動回路のブロック構成図である。
本発明の強誘電体メモリ装置の駆動回路は第１、第２、第３実施形態のセルアレイ構成で全部使用可能なように構成したものである。
【００２７】
外部から入力されるＸ、Ｙ、ＺアドレスのＸアドレス信号をバッファリングするＸアドレスバッファ１１と、Ｘアドレスバッファ部１１から出力される信号を事前にデコードするＸプレデコーダ部１２と、外部から入力されるＸ、Ｙ、ＺアドレスのうちＺアドレスをバッファリングするＺアドレスバッファ部１３と、Ｚアドレスバッファ部１３から出力される信号を事前にデコードするＺプレデコーダ部１４と、Ｘアドレスバッファ部１１及びＺアドレスバッファ部１３から出力されるＸアドレスとＺアドレス信号のアドレス遷移点を検出して出力するＸ、Ｚ＿ＡＴＤ発生部１５と、Ｘ、Ｚ＿ＡＴＤ発生部１５の出力信号と外部から入力されるＣＳＢ ｐａｄ信号を入力し、パワーアップ時にそのパワーアップ感知信号を生成して、Ｘ、Ｚ＿ＡＴＤ信号、ＣＳＢｐａｄ信号及びパワーアップ感知信号に基づいてメモり制御に関する基本パルスを出力するグローバル制御パルス発生部１６とを備えている。
また、外部から入力されるＸ、Ｙ、ＺアドレスのＹアドレスをバッファリングするＹアドレスバッファ部１７と、Ｙアドレスバッファ部１７から出力される信号を事前にデコードするＹプレデコーダ部１８と、Ｙアドレスバッファ部１７から出力されるＹアドレス信号のアドレス遷移点を検出して出力するＹ＿ＡＴＤ発生部１９とを備えている。
さらに、グローバル制御パルス発生部１６から出力される出力信号とＺプレデコーダ部１４から出力されるＺプレデコード信号とＹ＿ＡＴＤ１９の出力信号を合成して、各メモリブロックに必要なパルスを発生するローカル制御パルス発生部２０も備えている。
このローカル制御パルス発生部２０からは、ＳＷＬドライバへそれを駆動する信号を加える。ＳＷＬドライバは、Ｘプレデコーダ部１２からのＸプレデコード信号とＺプレデコーダ部１４から出力されるＺプレデコード信号を合成して該当メモリセルブロックを選択するＸポストデコーダ部２１からアドレスが与えられて、ローカル制御パルス発生部２０からの信号に基づいて動作するようになっている。
ローカル制御パルス発生部２０は、さらにＹプレデコーダ部１８及びローカル制御パルス発生部２０の出力信号を合成してビットライン（又はビットバーライン）を選択する列制御部２４へ制御信号を送るとともに、列制御部２４で選択されたビットライン（又はビットバーライン）へも信号を送って動作させるようになっている。
さらに、本実施形態は、ローカル制御パルス発生部２０の出力信号と列制御部２４の出力信号を合成してセンスアンプの動作及び入出力（Ｉ／Ｏ）を制御するセンスアンプ及び入出力制御部２５と、外部のデータバスとセンスアンプ及び入出力制御部２５とをインタフェースさせるための入出力バス制御部２６とを備える。
【００２８】
ここで、グローバル制御パルス発生部１６を更に具体的に説明する。
図１５は本発明のグローバル制御パルス発生部１６の第１実施形態のブロック構成図である。
本発明の第１実施形態のグローバル制御パルス発生部１６は、外部から入力されるＣＳＢｐａｄ信号、Ｘ、Ｚ＿ＡＴＤ発生部１５のＸ、Ｚ＿ＡＴＤ信号、及びパワーアップ検出信号のうち少なくともＣＳＢｐａｄ信号を含む信号を入力されて第１、第２同期信号を発生する入力バッファ部３１と、入力バッファ部３１の第１同期信号、フィードバック信号（第２コントローラの第４内部信号）を受けて、低電圧時には動作しないようにする低電圧検出信号及び第１同期信号のノイズをフィルタリングするノイズ除去信号、ビットライン等のプリチャージのためのプリアクティブパルスをそれぞれ出力する低電圧動作及びノイズ防止部３２とを備えている。さらに、様々な制御信号を出力する第１〜第４コントローラ３３〜３６が用意されている。
第１コントローラ３３は低電圧動作及びノイズ防止部３２から正常電源電圧が供給された時にノイズ除去された信号を入力され、センスアンプのイネーブル時点を調節する際の信号を生成するのに使用される第１内部信号と、列選択イネーブル時点を調節し参照セルのビットラインのプルアップを調整する際の信号を生成するのに使用される第２内部信号と、ＳＷＬ駆動部の入力信号及びその他の制御信号を生成する際の信号を生成するのに使用される第３内部信号とをそれぞれ出力する。
第２コントローラは、第１コントローラ３３の第３内部信号が入力されて、ＳＷＬ駆動信号を生成するＳＷＬ１の駆動信号を生成するための信号Ｓ１とＳＷＬ２の駆動信号を生成するための信号Ｓ２、その信号（Ｓ１、Ｓ２）の正常動作が妨げられないように補償して駆動能力を向上させるインタロック信号としてのパルス信号Ｐ２をローカル制御パルス発生部２０に出力するとともに、上記信号（Ｓ１，Ｓ２）の活性化期間を調節する基本パルス信号である第４内部信号を第３コントローラ３５へ出力するとともに、低電圧動作及びノイズ防止部３２のフィードバック信号として出力する。
第３コントローラ３５は、入力バッファ部３１の第１、第２同期信号と第２コントローラ３４の第４内部信号を入力されて、ＣＳＢｐａｄ信号がディスエーブルされるとき、前記信号Ｓ１とＳＷＬ２用の信号Ｓ２とを除いた全信号をディスエーブルする第５内部信号と、信号Ｓ１と信号Ｓ２がイネーブルされた状態でもしもＣＳＢｐａｄ信号がディスエーブルされると、ディスエーブルを遮断してＳＷＬ１の基本波形発生信号Ｓ１とＳＷＬ２の基本波形発生信号Ｓ２が正常に動作完了するまでイネーブル状態を延長させる第６内部信号とを出力する。
第４コントローラ３６は、第３コントローラ３５の第５、第６内部信号、第１コントローラ３３の第１、第２、第３内部信号、低電圧動作及びノイズ防止部３２のプリアクティブパルスが入力されて、センスアンプのｎＭＯＳ素子のイネーブル信号ＳＡＮ、ｐＭＯＳ素子のイネーブル信号ＳＡＰ、メインセルブロックのビットラインとセンスアンプの第１入出力ノードとを互いに連結するための第１制御信号Ｃ１、参照セルブロックのビットラインとセンスアンプの第２入出力ノードとを互いに連結する第２制御信号Ｃ２、メインセルのビットライン及び参照セルのビットライン及びセンスアンプのノードの低電圧プリチャージを調整するための第３制御信号Ｃ３、そして列選択イネーブル時点及び参照セルのビットラインのプルアップを調節する第４制御信号Ｃ４を出力する。
【００２９】
グローバル制御パルス発生部１６の第１実施形態は、低電圧動作及びノイズ防止部３２が設けられているが、外部の入力信号（ＣＳＢｐａｄ信号， Ｘ，Ｚ＿ＡＴＤ信号、及びパワーアップ検出信号）が安定的に入力されれば必要なものではない。それを省略したグローバル制御パルス発生部１６の第２実施形態を図１６を基に説明する。
【００３０】
すなわち、グローバル制御パルス発生部１６の第２実施形態は、第１実施形態から基本的には低電圧動作及びノイズ防止部３２を外したもので、それにともなってフィードバック信号が不要となり、またプリアクティブパルスがないので、その代わりに第４コントローラへは入力バッファ３１から第１同期信号を与えるようになっている。その他は特に第１実施形態と頃なるところはない。
【００３１】
又、図示してはないが、グローバル制御パルス発生部１６の第１実施形態における低電圧動作及びノイズ発生部を、低電圧には動作しないようにする低電圧動作防止部或いはノイズ除去機能のみを有するノイズ除去部に構成してもよい。
【００３２】
以下、このように構成される本発明のグローバル制御パルス発生部１６の各部を更に詳細に説明する。
図１７はグローバル制御パルス発生部１６の入力バッファ部３１の第１実施形態の回路構成図であり、図１８は入力バッファ部３１の第２実施形態の回路構成図であり、図１９は入力バッファ部３１の第３実施形態の回路構成図であり、図２０は入力バッファ部３１の第４実施形態の回路構成図である。
入力バッファ部の第１実施形態の構成は、図１７に示すように、外部から入力されるＣＳＢｐａｄ信号のみを利用するものであり、３つのインバーター４１、４２、４３が直列連結されている。ＣＳＢｐａｄ信号を反転してインバーター４３の出力を第１同期信号として出力し、インバーター４２の出力を第２同期信号として出力する。
【００３３】
入力バッファ部の第２実施形態の構成は、図１８に示すように、外部から入力されるＣＳＢｐａｄ信号とパワーアップ検出信号を利用するものである。すなわち、回路動作を安定的な状態で動作させるべく電源が安定化されるまで「ハイ」信号を出し、電源が安定化されると「ロー」信号に遷移するパワーアップ検出部４４と、外部から入力されるＣＳＢｐａｄ信号とパワーアップ検出部４４から出力される信号とを論理和演算して反転して出力するＮＯＲゲート４５と、ＮＯＲゲート４５の出力を反転して第２同期信号を出力するインバーター４６と、インバーター４６の出力を反転して第１同期信号として出力するインバーター４７とから構成される。第２同期信号はインバーター４７の入力信号を取り出す。
【００３４】
入力バッファ部の第３実施形態の構成は、図１９に示すように、外部から入力されるＣＳＢｐａｄ信号と図１４のＸ、Ｚ＿ＡＴＤ発生部１５から出力されるＸ、Ｚ＿ＡＴＤ信号を利用するものである。その構成は、図１８と同様であるが、ＮＯＲゲート４５の一入力端にＸ、Ｚ＿ＡＴＤ信号を入力するようにした。
【００３５】
入力バッファ部の第４実施形態の構成は、図２０に示すように、外部から入力されるＣＳＢｐａｄ信号、図１４のＸ、Ｚ＿ＡＴＤ発生部１５から出力されるＸ、Ｚ＿ＡＴＤ信号、パワーアップ検出信号を利用するものである。その構成は図１８と同様であるが、ＮＯＲゲート４５として３入力ＮＯＲゲートを用いてＸ、Ｚ＿ＡＴＤ信号、ＣＳＢｐａｄ信号、及びパワーアップ検出信号を演算して出力するようにした。
【００３６】
ここで、パワーアップ検出部の詳細回路の例を図２１によって説明する。
パワーアップ検出部は、図２１に示すように、ＰＭＯＳトランジスタ２１１〜２１４、ＮＭＯＳトランジスタ２１５〜２１８等からなり、電源の電圧上昇を感知して出力する電源電圧上昇感知部２３３と、ＰＭＯＳトランジスタ２１９〜２２０、ＮＭＯＳトランジスタ２２１〜２２４等からなり、電源電圧上昇感知部の出力信号と電源電圧とを比較して増幅して出力する増幅部２３４と、ＰＭＯＳトランジスタ２２５、２２９、ＮＭＯＳトランジスタ２３０、インバーター２２６〜２２８等からなり、増幅部２３４の出力をフィードバックして電源電圧の安定状態及び不安定状態を示し得る信号を出力するフィードバック部２３５と、インバーター２３１、２３２などから構成され、フィードバック部２３５の出力をグローバル制御パルス発生部１６で使用可能なように駆動能力を向上させて出力するパワーアップ出力部２３６とを備える。
【００３７】
本発明の低電圧動作及びノイズ防止部３２の例を図に基づいて説明する。
図２２は低電圧動作及びノイズ防止部３２の第１実施形態の回路構成図であり、図２３は第２実施形態の回路構成図である。
本発明の低電圧動作及びノイズ防止部は３つの機能に大別される。▲１▼低電圧を感知して低電圧では制御パルスを不動作状態、すなわちディスエーブルさせてメモりセルデータを保護する。▲２▼遅延動作役割を果たしてセンスアンプの低電圧プレチャージを調整するための第３制御信号（Ｃ３）のパルス幅を調整する。▲３▼外部から入力される信号（ＣＳＢｐａｄ信号）のノイズを除去する。
低電圧動作及びノイズ防止部の第１実施形態は、図２２に示すように、低電圧感知及び第３制御信号（Ｃ３）のパルス幅を遅延させるための低電圧感知及び遅延部６８と、ノイズを除去するためのノイズ除去部６９とから構成される。
【００３８】
低電圧感知及び遅延部６８は、インバーター７９、８０から構成され、入力バッファ部３１の第１同期信号を一定の時間遅延させる第１遅延部６１と、ＰＭＯＳの電流駆動能力を小さくするためのインバーター７６、７８とＰＭＯＳ及びＮＭＯＳの駆動能力を大きくするためのインバーター７５、７７とから構成され、入力バッファ部３１の第１同期信号の「ハイ」パルス幅を減少させるように第１同期信号の上昇エッジを遅延させる第２遅延部６２と、第１、第２遅延部６１、６２の出力をそれぞれ反転させるインバーター６３、６４と、ゲート電極とソース電極が電源端（Ｖｃｃ）に共通連結され、ドレイン電極がインバーター６３の出力端に連結されるＮＭＯＳトランジスタ６５と、ゲート電極がインバーター６３の出力端に連結され、ソース電極がインバーター６４に連結され、ドレイン電極へ信号を出力するＮＭＯＳトランジスタ６７と、ゲート電極が接地され、ソース電極及びドレイン電極がそれぞれ電源端及びＮＭＯＳトランジスタ６７のドレイン電極に連結されるＰＭＯＳトランジスタ６６とから構成される。
【００３９】
そして、ノイズ除去部６９は、第２コントローラ３４からフィードバックされる第４内部信号を反転させるインバーター７０と、低電圧検出及び遅延部６８の出力とインバーター７０の出力とを論理積演算して反転出力するＮＡＮＤゲート７１と、ＮＡＮＤゲート７１の出力を反転させるインバーター７２と、入力バッファ部３１の第１同期信号とインバーター７２の出力とを論理積演算して反転してセンスアンプのプリチャージ調整用のプリアクティブパルスを出力するＮＡＮＤゲート７４と、インバーター７２の出力を反転して低電圧検出及びノイズ除去信号を出力するインバーター７３とから構成される。
【００４０】
一方、低電圧動作及びノイズ防止部の第２実施形態は、図２３に示すように、第１実施形態の図２２における低電圧感知及び遅延部６８のインバーター６４とＮＭＯＳトランジスタ６７との間にノイズ除去部６９を設けたものである。
すなわち、ノイズ除去部６９は、インバーター６４とＮＭＯＳトランジスタ６７との間に連結されるＮＭＯＳトランジスタ８５と、第２コントローラ３４のフィードバック信号（第４内部信号）を反転させてＮＭＯＳトランジスタ８５へ出力するインバーター８６と、フィードバック信号に基づいてＮＭＯＳトランジスタ６７の出力を接地させるＮＭＯＳトランジスタ８７とから構成される。
そして、ＮＭＯＳトランジスタ６７の出力を反転させるインバーター８１と、インバーター８１の出力を反転させるインバーター８２と、インバーター８２の出力と入力バッファ部３１の第１同期信号とを論理積演算して反転してプリアクティブパルスとして出力するＮＡＮＤゲート８４と、インバーター８２の出力を反転して低電圧検出及びノイズ除去信号を出力するインバーター８３とを追加構成して、低電圧動作及びノイズ除去部を構成してもよい。又、前記した図２２、図２３に示す低電圧動作及びノイズ防止部３２において、低電圧感知及び遅延部６８を省略して構成してもよく、逆にノイズ除去部６９を省略して構成してもよい。すなわち、図２４は図２２で低電圧感知及び遅延部を除いてノイズ除去部６９のみを設けた場合を示している。図２５は図２３でノイズ除去部を除いて低電圧感知及び遅延部６８のみを設けた場合を示している。
【００４１】
本発明のグローバル制御パルス発生部１６の第１コントローラ３３の構成は図２６に示す通りである。
本第１コントローラ３３は、インバーター９１〜１００から構成され、低電圧動作及びノイズ防止部３２の低電圧検出及びノイズ除去信号又は入力バッファ３１の第１同期信号を一定の時間遅延させて第１内部信号を出力する第３遅延部１０４と、第３遅延部１０４から出力される信号を反転させるインバーター１０１と、低電圧動作及びノイズ防止部３２の低電圧検出及びノイズ除去信号又は入力バッファ部３１の第１同期信号とインバーター１０１の出力信号とを論理積演算して反転して第２内部信号を出力するＮＡＮＤゲート１０２と、ＮＡＮＤゲート１０２の出力を反転して第３内部信号を出力するインバーター１０３とから構成される。第１〜第３内部信号はそれぞれ図示の位置から取り出している。
【００４２】
本発明の第２コントローラの構成は以下の通りである。
図２７は本発明の第２コントローラの実施形態の回路構成図である。
第２コントローラは、センスアンプ部のＰＭＯＳの電流駆動能力を小さくしＮＭＯＳの電流駆動能力を大きくするための複数個のインバーター１１１、１１３、１１５、１１７、１１９とＰＭＯＳ及びＮＭＯＳの電流駆動能力を大きくするためのインバーター１１２、１１４、１１６、１１８、１２０とから構成され、前記第１コントローラ３３から出力される第３内部信号の下降エッジを所定時間遅延させる第４遅延部１４８と、第４遅延部１４８の出力と第３内部信号とを論理和演算して反転出力するＮＯＲゲート１２１と、センスアンプ部のＰＭＯＳの電流駆動能力を小さくしＮＭＯＳの電流駆動能力を大きくするための複数個のインバーター１２３、１２５、１２７、１２９、１３１とＰＭＯＳ及びＮＭＯＳの電流駆動能力を大きくするためのインバーター１２２、１２４、１２６、１２８、１３０とから構成され、ＮＯＲゲート１２１の出力信号の上昇エッジを所定時間遅延させる第５遅延部１４９と、第３内部信号を反転させるインバーター１３２と、インバーター１３２の出力とＮＯＲゲート１２１の出力と第５遅延部１４９の出力とを論理積し反転して第４内部信号を出力するＮＡＮＤゲート１３３と、インバーター１３２の出力と第４遅延部１４８の出力とＮＡＮＤゲート１３３の出力とを論理積し反転して出力するＮＡＮＤゲート１３４と、インバーター１３５〜１３８から構成され、ＮＡＮＤゲート１３３の出力の上昇エッジを所定時間遅延させる第６遅延部１５０と、インバーター１１３の出力とＮＡＮＤゲート１３４の出力とＮＡＮＤゲート１３３の出力とを論理積演算して反転出力するＮＡＮＤゲート１４１と、インバーター１４２、１４３から構成され、ＮＡＮＤゲート１４１の出力の上昇エッジを所定時間遅延させる第７遅延部１５１と、ＮＡＮＤゲート１３９とインバーター１４０とから構成され、第５遅延部１５０の出力とＮＡＮＤゲート１３３の出力とを論理積演算して前記ＳＷＬ１用の信号（Ｓ１）を出力するＳ１信号出力部２３７と、ＮＡＮＤゲート１４４とインバーター１４５とから構成され、ＮＡＮＤゲート１３３の出力と第７遅延部１５１の出力とを論理演算してＳＷＬ２用の信号（Ｓ２）を出力するＳ２信号出力部２３８と、インバーター１４６、１４７から構成され、ＮＡＮＤゲート１３３の信号の駆動能力を大きくしてインターロック信号（Ｐ２）を出力するパルス信号出力部１５２とから構成される。ＮＡＮＤゲート１３３の出力信号がそのまま第４内部信号となる。
【００４３】
本発明の第３コントローラの実施形態を図２８〜図３０によって説明する。
図２８は第３コントローラの第１実施形態、図２９は第２実施形態、図３０は第３実施形態のそれぞれの回路構成図である。
第３コントローラの第１実施形態は、図２８に示すように、インバーター１６１、ＮＡＮＤゲート１６２、１６３、１６４等から構成され、入力バッファ部３１の第１同期信号と第２コントローラ３４の第４内部信号を入力して、第２コントローラ３４から出力されるインタロック信号（Ｐ２）のハイパルスを、ＣＳＢｐａｄ信号が「ロー」にイネーブルされている間まで拡張する信号拡張部１７２と、インバーター１６５〜１６８等から構成され、信号拡張部１７２の出力信号の上昇エッジを所定時間遅延させる第８遅延部１７３と、第４内部信号の反転信号と入力バッファ３１の第２同期信号とを論理積演算し反転して第６内部信号を出力するＮＡＮＤゲート１７１と、ＮＡＮＤゲート１６９、インバーター１７０から構成され、第８遅延部１７３の出力とＮＡＮＤゲート１７１の出力とを論理積演算して第５内部信号を出力する内部信号出力部１７４とから構成される。
【００４４】
第３コントローラの第２実施形態は、図２９に示すように、図２８から信号拡張部１７２を省略したものである。すなわち、第４内部信号を直接第８遅延部１７３へ入力するようにしたものである。
第３コントローラの第３実施形態は図３０に示す通りである。 図２８では第８遅延部１７３で信号拡張部１７１の出力信号の上昇エッジを遅延させたが、図３０では第９遅延部１７９で信号拡張部１７１の出力信号を全部（上昇エッジと下降エッジとを含む）遅延させる。
【００４５】
図３１は図１５のグローバル制御パルス発生部による第４コントローラの実施形態の構成回路図であり、図３２は図１６のグローバル制御パルス発生部による第４コントローラの実施形態の構成回路図である。
まず、図３１に示す第４コントローラは、図３１に示すように、インバーター１８１、１８３、１８４、１８５、ＮＡＮＤゲート１８２等から構成され、第１コントローラ３３の第１内部信号と第３コントローラ３５の第５内部信号とを論理演算してセンスアンプのＮＭＯＳ素子のイネーブル信号（ＳＡＮ）及びセンスアンプのＰＭＯＳ素子のイネーブル信号（ＳＡＰ）を出力するセンスアンプ制御信号出力部１９９と、ＮＡＮＤゲート１８６、インバーター１８７〜１９１等から構成され、第１コントローラ３３の第３内部信号と第３コントローラ３５の第５内部信号とを論理演算してメインセルブロックのビットラインとセンスアンプの第１入出力ノードとを連結するための第１制御信号（Ｃ１）、参照セルブロックのビットラインとセンスアンプの第２入出力ノードとを連結するための第２制御信号（Ｃ２）を出力するビットラインスイッチング信号出力部２００と、ＮＡＮＤゲート１９２、インバーター１９３、１９４、１９５等から構成され、第１コントローラ３３の第２内部信号と第３コントローラ３５の第５内部信号とを論理演算して列制御信号となる第４制御信号（Ｃ４）を出力する列制御信号出力部２０１と、ＮＡＮＤゲート１９６、インバーター１９７、１９８等から構成され、低電圧動作及びノイズ防止部３２のプリアクティブパルスと第３コントローラ３５の第６内部信号とを論理演算してプリチャージするための第３制御信号（Ｃ３)を出力するプリチャージ制御信号出力部２０２とから構成される。
【００４６】
又、図３２に示す第４コントローラの構成は、図に示すように、インバーター１８１、１８３、１８４、１８５、ＮＡＮＤゲート１８２等から構成され、第１コントローラ３３の第１内部信号と第３コントローラ３５の第５内部信号とを論理演算してセンスアンプのＮＭＯＳ素子のイネーブル信号（ＳＡＮ）及びセンスアンプのＰＭＯＳ素子のイネーブル信号（ＳＡＰ）を出力するセンスアンプ制御信号出力部１９９と、ＮＡＮＤゲート１８６、インバーター１８７〜１９１等から構成され、第１コントローラ３３の第３内部信号と第３コントローラ３５の第５内部信号とを論理演算してメインセルブロックのビットラインとセンスアンプの第１入出力ノードとを連結するための第１制御信号（Ｃ１）、参照セルブロックのビットラインとセンスアンプの第２入出力ノードとを連結するための第２制御信号（Ｃ２）を出力するビットラインスイッチング信号出力部２００と、ＮＡＮＤゲート１９２、インバーター１９３、１９４、１９５等から構成され、第１コントローラ３３の第２内部信号と第３コントローラ３５の第５内部信号とを論理演算して列制御信号を出力する第４制御信号（Ｃ４）を出力する列制御信号出力部２０１と、インバーター１９７、１９８、２０３等から構成され、入力バッファ部３１の第１同期信号又は第３コントローラ３５の第６内部信号を論理演算してプリチャージ第３制御信号（Ｃ３）を出力するプリチャージ制御信号出力部２０２とを含む。
【００４７】
次に、このように構成される本発明のＳＷＬ強誘電体メモリ装置の駆動方法を説明する。
図３３は本発明のパワーアップ検出部の各部の出力波形図である。回路は図２１に示されている。
まず、チップイネーブル信号（ＣＳＢｐａｄ）は接地電圧に固定され、パワーアップ時に全期間でチップイネーブル状態であると仮定する。
まず、ｔ１以前は未だパワーを入れてない状態であり、各ノード（Ｎ１〜Ｎ６）の信号は接地状態にある。
［ｔ１〜ｔ２期間］
ｔ１〜ｔ２期間では、電源がＶｃｃ状態にパワーアップされる。ノードＮ１の信号はＰＭＯＳトランジスタ２１９のプルアップで上昇するが、傾きは緩慢である。ノードＮ２の信号は遅延されて徐々に上昇する。ノードＮ１の電圧が上昇してトランジスタ２２３がオンとなると、コンデンサとして動作するトランジスタ２２９を介してトランジスタＮ５がオンとなるので、ノードＮ４はトランジスタ２２２、２２３、２２４、を介して接地される。ノードＮ５の信号はＮＭＯＳトランジスタ２３０がオフ状態なのでフローティング状態であり、ノードＮ６の信号はノードＮ４信号の影響に因り上昇する。
【００４８】
［ｔ２〜ｔ３期間］
ノードＮ２の信号電圧がしきい電圧Ｖtn以上に上昇してＮＭＯＳトランジスタ２２１をオンさせると、増幅部が動作してノードＮ１の信号が徐々に下降し、ノードＮ４の信号はインバーター２２６の出力を反転させる電圧まで上昇せず、ノード（Ｎ５，Ｎ６）の信号はＶｃｃを維持する。
［ｔ３以上の期間］
ノードＮ４の信号が上昇し続けてインバーター２２６のしきい値Ｖｔより上昇すると、ノード（Ｎ５，Ｎ６）の信号はハイからローに反転してＮＭＯＳトランジスタ２２４をオフさせて増幅部２３４をディスエーブルさせる。ノードＮ４はＰＭＯＳトランジスタ２２５の電流によりＶｃｃに上昇し、パワーアップ信号はロー状態となる。これにより、ＣＳＢｐａｄ信号はローと固定されるが、入力信号中の一つであるパワーアップ信号は入力バッファ部３１でディスエーブル状態のハイからイネーブル状態のローに変わる。
【００４９】
上記のようなパワーアップ検出部を用いた本発明のグローバル制御パルス発生部の動作出力波形を説明する。
図３４、図３５はセルアレイが図１１、１２の構成の時のグローバル制御パルス発生部の動作タイミング図であり、図３６、図３７はセルアレイが図１３の構成の時のグローバル制御パルス発生部の動作タイミング図である。図３４、図３６がＹアドレスが変化したときのタイミングで、図３５、図３７がＸ，Ｚアドレスが変化したときのタイミング図である。
本発明のグローバル制御パルス発生部の動作は、セルアレイの構成、Ｘ、Ｚアドレス変化とＹアドレス変化とにより図のように若干異なって動作する。すなわち、セルアレイ構成が図１１又は図１２のように構成され、Ｙアドレスが変化する場合におけるグローバル制御パルス発生部の第１実施形態の動作は図３４の通りである。
チップイネーブル信号（ＣＳＢｐａｄ）はチップイネーブルピンを介して外部から印加される。チップイネーブル信号は、ロー状態をイネーブル状態とするので、ＣＳＢｐａｄ信号がハイからローに遷移される時にイネーブル状態となる。新たな読取り動作又は書込動作を行うためには決まってハイ状態への不活性化期間が要求される。
【００５０】
まず、図３４をｔ１〜ｔ１５期間に分割して各期間別に信号の変化状態を説明する。
ＣＳＢｐａｄ信号が、ｔ１期間の開始点からｔ１４期間の終了点まではローに活性化され、ｔ１５期間の開始点からハイ状態に不活性化されると仮定する。又、ＣＳＢ信号が活性化されている間には、Ｘ、Ｚアドレスは変わらないが、Ｙアドレスはｔ７期間の開始時点、ｔ１１の開始点でそれぞれ変化すると仮定する。
Ｙ＿ＡＴＤ信号はＹアドレスの変化を感知してｔ７〜ｔ８期間、そしてｔ１１〜ｔ１２期間の間でハイパルスを発生する。ここで、Ｓ１、Ｓ２は、ＳＷＬセルのワードライン（ＳＷＬ１，ＳＷＬ２）を駆動する駆動信号を生成するために使用するパルスである。本発明と直接的な関係はないので、これらの信号Ｓ１、Ｓ２を使用してワードラインを駆動するまでの動作については省略する。
【００５１】
まず、ｔ１期間では、ＣＳＢｐａｄ信号をハイからローにイネーブルさせる。この際、Ｘ、Ｙ、Ｚアドレスはｔ１の以前状態を維持する。ｔ７の開始時点でＹアドレスが遷移される際、Ｙ＿ＡＴＤ信号はｔ７からｔ８期間までハイ状態となる。そして、Ｙアドレスがｔ１１の開始時点で遷移される際、Ｙ＿ＡＴＤ信号はｔ１１からｔ１２期間までハイ状態となる。
【００５２】
Ｓ１信号は、ｔ１期間までロー状態に維持され、ｔ２〜ｔ３期間でハイ状態に維持され、ｔ４期間ではロー状態、ｔ５期間ではハイ状態、ｔ６からｔ１５までロー状態となる。この際、Ｓ２信号はｔ３〜ｔ４期間でハイ状態に維持され、その以外ではローとなる。
そして、メインセルビットラインとセンスアンプの一方の入出力端との信号流れを調整する信号である第１制御信号Ｃ１は、ｔ３期間のみでロー状態となり、その以外の期間ではハイ状態となる。ゆえに、ｔ３期間のみでメインセルビットラインとセンスアンプの一方の入出力端との信号流れが遮断される。そして、参照セルビットラインとセンスアンプの他方の入出端との信号流れを調整する信号である第２制御Ｃ２は、ｔ３期間〜ｔ１４期間の間でロー状態となるパルスを発生する。ゆえに、ｔ３期間〜ｔ１４期間でメインセルビットラインとセンスアンプの他方の入出力端との信号流れが遮断される。
【００５３】
そして、メインセルのビットラインと外部データバスとの信号伝達を調整し、参照セルビットラインのプルアップを調整する信号である第４制御信号Ｃ４は、ｔ４からｔ１４までハイ状態となり、ＣＳＢｐａｄ信号がディスエーブルされる時点（ｔ１４期間の終点）で再びロー状態に遷移される。ゆえに、ｔ４期間〜ｔ１４期間のみでメインセルビットラインと外部データバスとの信号伝達を調整可能であり、参照セルビットラインのプルアップを調整可能である。
【００５４】
Ｓ１、Ｓ２が正常パルスを発生する期間で他のパルスによる妨害を防止する信号であるインタロック信号Ｐ２は、Ｓ１、Ｓ２信号がハイ状態であるｔ２期間からｔ５期間までハイ状態となり、ｔ６の開始時点で再びロー状態になる。
そして、Ｓ１、Ｓ２が活性化される前にメインセル及び参照セルビットラインをロー電圧にプリチャージする第３制御信号Ｃ３は、ｔ１期間までは以前状態のハイ状態に維持され、ｔ２期間の開始時点でロー状態に遷移されてｔ１４期間までロー状態に維持されてプリチャージが不活性化となり、この期間以外の領域（ＣＳＢｐａｄ信号がディスエーブルされる時点）で再びハイ状態に遷移される。
【００５５】
そして、ＳＡＮ信号（センスアンプ／入出力制御部２５のセンスアンプを動作させるために、ＮＭＯＳから構成されるトランジスタを制御する信号であるＳＡＮ Ｃ信号を作るための予備信号）は、ｔ２期間までは以前状態のロー状態に維持され、ｔ３の開始時点でハイ状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点でロー状態に遷移される。ＳＡＰ信号（センスアンプ／入出力制御部２５のセンスアンプを動作させるためにＰＭＯＳから構成されるトランジスタを制御する信号であるＳＡＰ Ｃ信号の予備信号）はＳＡＮ信号とは逆に変化する。すなわち、ｔ２期間までは以前の状態のハイ状態に維持され、ｔ３の開始時点でロー状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点でハイ状態に遷移される。
【００５６】
このように、ＣＳＢｐａｄ信号が活性化されている状態でＹアドレスが変わってＹ＿ＡＴＤが発生すると、書込モードの場合には、Ｓ１、Ｓ２信号によって双方のスプリットワードラインともが「ハイ」に駆動されている期間、つまりｔ２〜ｔ３期間でビットラインに「ロー」が加えられているセルにロジック「０」が書き込まれる。そして、Ｓ１、Ｓ２信号によって「ハイ」が載せられているビットラインに一方の電極が接続されているトランジスタのゲートが接続されているスプリットワードラインに「ハイ」、他方のキャパシタが接続されているスプリットワードラインに「ロー」が加えられたときに「１」が書き込まれる。
【００５７】
一方、セルアレイ構成が図１１又は図１２のように構成され、Ｘ、Ｚアドレスが変化する場合のグローバル制御パルス発生部の動作は図３５の通りである。
全体のタイミング期間をｔ１期間〜ｔ２１期間に分けて説明する。Ｘ、Ｚアドレスがｔ７期間、ｔ１４期間の開始点でそれぞれ変わると仮定する。すなわち、Ｘ、Ｚアドレス変化時のグローバル制御パルス発生部の動作もＹアドレス変化時の動作と類似する。このため、互いに異なる動作を行う部分のみを以下に説明する。
図３４では、Ｙアドレスが変化する時点でＹ＿ＡＴＤ信号がハイ状態となるのに対して、Ｘ、Ｚアドレスがｔ７期間、ｔ１４期間の開始点で変化すると仮定するとき、Ｘ、Ｚ＿ＡＴＤ信号はｔ７期間、ｔ１４期間でハイ状態となり、他の期間ではロー状態となる。グローバル制御パルス発生部では、Ｘ、Ｚアドレスが変化すると、Ｘ、Ｚ＿ＡＴＤ信号とＣＳＢｐａｄ信号とを合成して使用する。ゆえに、Ｘ、Ｚ＿ＡＴＤ信号のハイ状態の期間（ｔ７，ｔ１４）が存すると、グローバルコントロールパルス発生部は、その期間でＣＳＢｐａｄ信号がイネーブルされたと認識する。よって、グローバル制御パルス発生部からは全ての出力信号が再び発生するようになり、該当Ｘ、Ｚアドレスが正常にアクセスする。
【００５８】
Ｓ１、Ｓ２信号は、ＣＳＢｐａｄ信号が「ロー」状態にイネーブルされてから一定の期間ｔ１後にハイに遷移され、又、Ｘ、Ｚ＿ＡＴＤ信号が「ロー」に遷移される時点で一定の期間（ｔ８，ｔ１５）後にハイに遷移される。すなわち、Ｓ１は、ｔ２〜ｔ３期間、ｔ５期間、ｔ９〜ｔ１０期間、ｔ１２期間、ｔ１６〜ｔ１７期間、及びｔ１９期間でハイ状態を維持し、その以外の期間では「ロー」状態を維持する。そして、Ｓ２信号はｔ２〜ｔ４期間、ｔ９〜ｔ１１期間、及びｔ１６〜ｔ１８期間で「ハイ」状態を維持し、その以外の期間では「ロー」状態を維持する。
【００５９】
第１制御信号Ｃ１は、Ｓ１、Ｓ２信号ともがハイ状態である期間（ｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７）のうちのある期間（ｔ３、ｔ１０、ｔ１７）の間にローに遷移される。そして、第２制御信号Ｃ２は、Ｃ１信号がローに遷移される時点でハイ状態からローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でロー状態からハイ状態に遷移される。第４制御信号Ｃ４は、Ｃ２信号がハイに遷移される時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でハイ状態からロー状態に遷移される。Ｐ２信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でローからハイに遷移され、Ｓ１、Ｓ２信号共がローに遷移される時点でハイからローに遷移される。第３制御信号Ｃ３は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でローからハイに遷移される。ＳＡＮ信号、ＳＡＰ信号はＣ２信号が変化する時点でそれぞれ反対状態に遷移される。
【００６０】
よって、Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７等の期間でセルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか一つのみが「ハイ」状態である期間、つまりｔ４〜ｔ５、ｔ１１〜ｔ１２、ｔ１８〜ｔ１９等の期間でセルにロジック「１」が書き込まれる。
【００６１】
一方、本発明のセルアレイの構成が図１３で、Ｙアドレスが変化する場合におけるグローバル制御パルス発生部の動作を図３６に示す。
すなわち、図３６の波形をｔ１期間〜ｔ２１期間に分割して各期間別に信号の変化状態を説明する。
図１３はビットラインとビットバーラインとから構成され、参照セルが構成されてないため、第１、第２制御信号Ｃ１、Ｃ２は要らない。
ＣＳＢｐａｄ信号が、ｔ１期間の開始点からｔ１４期間の終了点まではローに活性化され、ｔ１５期間の開始点でハイ状態に不活性化される。ＣＳＢ信号が活性化されている間に、Ｘ、Ｚアドレスは変わらないが、Ｙアドレスはｔ７期間の開始時点、ｔ１１の開始点でそれぞれ遷移されるとする。
すると、Ｙ＿ＡＴＤ信号は、Ｙアドレスの変化を感知してｔ７〜ｔ８期間、そしてｔ１１〜ｔ１２期間の間でそれぞれハイ状態となる。Ｓ１、Ｓ２信号は、ＳＷＬメモリセルのスプリットワードライン（ＳＷＬ１， ＳＷＬ２）の基本波形を形成するのに使用する信号なので、Ｓ１信号はｔ２〜ｔ３期間、ｔ５期間でハイ状態のパルスに発生され、Ｓ２信号はｔ２〜ｔ４期間でハイ状態のパルスに発生される。
【００６２】
Ｃ４信号はメインセルのビットラインと外部データバスの信号伝達を調整し、メインセルのビットライン及びビットバーラインのプルアップを調整するためのものであり、ｔ４の開始点でロー状態からハイ状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点（ｔ１４期間の終点）で再びロー状態に遷移される。ゆえに、ｔ４期間〜ｔ１４期間のみでメインセルのビットラインと外部データバスとの間の信号伝達を可能にする。
【００６３】
Ｐ２信号は、Ｓ１、Ｓ２が正常パルス（ハイ状態）を発生する期間であるｔ２〜ｔ５期間でハイ状態を維持する信号であり、この期間では他の信号がＳ１、Ｓ２信号の正常パルスを妨害しないようにインタロック機能を果たす。すなわち、Ｓ１、Ｓ２信号が正常な信号を発生する期間（ｔ２〜ｔ５）でハイ状態を維持する信号であり、この期間で他の信号がＳ１、Ｓ２の正常的な信号を妨害しないようにする信号である。
【００６４】
第３制御Ｃ３は、ｔ２〜ｔ４期間でプリチャージが不活性化され、この以外の期間ではプリチャージが活性化されるようにするためのものであり、ｔ１期間まではハイ状態に維持され、ｔ２期間の開始時点でロー状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びハイ状態に遷移される。
【００６５】
そして、ＳＡＮ信号は、センスアンプ及び入出力制御部のセンスアンプを動作させるためにＮＭＯＳから構成されるトランジスタを制御する信号であるＳＡＮ＿Ｃ信号を作るための予備信号であり、ｔ２期間まではロー状態に維持され、ｔ３の開始時点でハイ状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点でロー状態に遷移される。ＳＡＰ信号は、センスアンプ及び入出力制御部のセンスアンプを動作させるためにＰＭＯＳから構成されるトランジスタを制御する信号であるＳＡＰ＿Ｃ信号の予備信号であり、ＳＡＮ信号とは逆に変化する。すなわち、ｔ２期間まではハイ状態に維持され、ｔ３の開始時点でロー状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点でハイ状態に遷移される。
【００６６】
よって、Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３期間でセルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか一つのみ「ハイ」状態である期間、つまりｔ４〜ｔ５期間でセルにロジック「１」が書き込まれる。
【００６７】
一方、セルアレイの構成が図１３で、Ｘ、Ｚアドレスが変化される場合のグローバル制御パルス発生部の動作を図３７に示す。
すなわち、Ｘ、Ｚアドレストグル時のグローバル制御パルス発生部の動作も、Ｙアドレスのトグル時の動作と類似する。このため、互いに異なる動作を行う部分のみを以下に説明する。
図３６ではＹアドレスが変化する時点でＹ＿ＡＴＤ信号がハイ状態となるのに対して、図３７ではＸ、Ｚアドレスが変化する時点でＸ、Ｚ＿ＡＴＤ信号がハイ状態となる。グローバルコントロール発生部では、Ｘ、Ｚアドレスが変化すると、Ｘ、Ｚ＿ＡＴＤ信号とＣＳＢ信号とを合成して使用する。ゆえに、Ｘ、Ｚ＿ＡＴＤ信号のハイ状態の期間（ｔ７，ｔ１４）が存すると、グローバル制御パルス発生部は、その期間にＣＳＢｐａｄ信号がハイ状態になったと認識する。よって、グローバル制御パルス発生部からは全ての出力信号が再び発生し、該当Ｘ、Ｚアドレスが正常にアクセスする。
【００６８】
すなわち、Ｓ１、Ｓ２信号は、ＣＳＢｐａｄ信号が「ロー」状態にイネーブルされてから一定の期間（ｔ１）後にハイに遷移され、又、Ｘ、Ｚ＿ＡＴＤ信号が「ロー」に遷移される時点で一定の期間（ｔ８，ｔ１５）後にハイに遷移される。
Ｃ４信号は、Ｓ１信号がローに遷移され、Ｓ２信号がハイである時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でハイ状態からロー状態に遷移される。Ｐ２信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でローからハイに遷移され、Ｓ１、Ｓ２信号共がローに遷移される時点でハイからローに遷移される。Ｃ３信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でローからハイに遷移される。ＳＡＮ信号、ＳＡＰ信号は、Ｓ１、Ｓ２信号が全て「ハイ」である時点で所定時間遅延された後に変化され、Ｘ、Ｚ＿ＡＴＤ信号が「ハイ」に遷移される時点でそれぞれ反対状態に遷移される。
【００６９】
よって、Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７等の期間で該当セルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか一つのみが「ハイ」状態である期間、つまりｔ４〜ｔ５、ｔ１１〜ｔ１２、ｔ１８〜ｔ１９等の期間で該当セルにロジック「１」が書き込まれる。
【００７０】
【発明の効果】
上記説明したように、本発明のＳＷＬ強誘電体メモリ装置及びその駆動回路においては以下のような効果がある。
プレートラインをトランジスタのゲートとして形成されるワードラインと別に構成する必要がなくなり、スプリットワードラインを用いてセルプレート機能を果たすように強誘電体メモリ装置を構成するため、集積度を向上させることができる。さらに、データの読取り、書込動作で別のプレートラインを制御するための別の信号を必要としないため、記憶装置としての効率性が向上する。
また、従来には、一つの参照セルが約数百倍以上の多くのメインメモリの読取り動作に用いられるように構成されていたが、本発明においては一定の数のメインメモリに対して分散させて参照セルを配置したの参照セルの特性の劣化を押さえることができる。
さらに、通常、強誘電体メモリをイネーブルさせるための信号としてＣＳＢｐａｄ信号のみを用いたが、本発明ではＣＳＢ信号と共にＸ、Ｙ、Ｚ＿ＡＴＤ信号を用いる。これにより、列先行アクセスモードで動作させてチップアクセス速度及び性能を向上させる等、メモリ動作を効率よく運用できる。すなわち、アドレスの変化を大きくＸ、Ｚアドレスのみ変化する場合とＹアドレスのみ変化する場合とに分類して動作させ、ＣＳＢｐａｄ信号によりイネーブルされて動作未完状態ではＸ、Ｙ、Ｚアドレスが入力されても動作を妨害しないようにしている。
さらに、Ｘ、Ｚアドレスが変化する場合、センスアンプにラッチされた有効データが無いため、ＣＳＢ信号のイネーブル時と同じ動作をＸ、Ｚ＿ＡＴＤ信号を用いて具現できる。Ｙアドレスのみが変化する場合、ローアドレスに該当するスプリットワードラインが変わらないため、センスアンプに既ラッチされたデータを読み出すことができ、書込モードではＹ＿ＡＴＤ信号を用いて正常に書込動作を行うことができる。
【図面の簡単な説明】
【図１】 ａは一般的な強誘電体のヒステリシスループを示す特性図、ｂは一般的な強誘電体メモリの単位キャパシタ構成図。
【図２】 従来の１Ｔ／１Ｃの強誘電体メモリのセルアレイ構成図。
【図３】 従来の１Ｔ／１Ｃの強誘電体メモリセルの駆動回路構成図。
【図４】 従来の１Ｔ／１Ｃの強誘電体メモリセルの駆動回路構成図。
【図５】 従来の１Ｔ／１Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図
【図６】 従来の１Ｔ／１Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図。
【図７】 従来の２Ｔ／２Ｃの強誘電体メモリのセルアレイ構成図。
【図８】 従来の２Ｔ／２Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図
【図９】 従来の２Ｔ／２Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図。
【図１０】 本発明実施形態のＳＷＬ強誘電体メモリのセルアレイ構成ブロック図。
【図１１】 本発明の第１実施形態のＳＷＬ強誘電体メモリのセルアレイ回路構成図。
【図１２】 本発明の第２実施形態のＳＷＬ強誘電体メモリのセルアレイ回路構成図。
【図１３】 本発明の第３実施形態のＳＷＬ強誘電体メモリのセルアレイ回路構成図。
【図１４】 本発明のＳＷＬ強誘電体メモリ装置の駆動回路の実施形態のブロック構成図。
【図１５】 本発明のグローバル制御パルス発生部の第１実施形態のブロック構成図。
【図１６】 本発明のグローバル制御パルス発生部の第２実施形態のブロック構成図。
【図１７】 本発明の入力バッファ部の第１実施形態の回路構成図。
【図１８】 本発明の入力バッファ部の第２実施形態の回路構成図。
【図１９】 本発明の入力バッファ部の第３実施形態の回路構成図。
【図２０】 本発明の入力バッファ部の第４実施形態の回路構成図。
【図２１】 本発明のパワーアップ検出部の第１実施形態の回路構成図。
【図２２】 本発明の低電圧動作及びノイズ防止部の第１実施形態の回路構成図。
【図２３】 本発明の低電圧動作及びノイズ防止部の第２実施形態の回路構成図。
【図２４】 本発明の低電圧動作及びノイズ防止部の第３実施形態の回路構成図。
【図２５】 本発明の低電圧動作及びノイズ防止部の第４実施形態の回路構成図。
【図２６】 本発明の第１コントローラの第１実施形態の回路構成図。
【図２７】 本発明の第２コントローラの第２実施形態の回路構成図。
【図２８】 本発明の第３コントローラの第１実施形態の回路構成図。
【図２９】 本発明の第３コントローラの第２実施形態の回路構成図。
【図３０】 本発明の第３コントローラの第３実施形態の回路構成図。
【図３１】 本発明の第４コントローラの第１実施形態の回路構成図。
【図３２】 本発明の第４コントローラの第２実施形態の回路構成図。
【図３３】 本発明のパワーアップ検出部の動作タイミング図。
【図３４】 本発明のグローバル制御パルス発生部の動作タイミング図。
【図３５】 本発明のグローバル制御パルス発生部の動作タイミング図。
【図３６】 本発明のグローバル制御パルス発生部の動作タイミング図。
【図３７】 本発明のグローバル制御パルス発生部の動作タイミング図。
【符号の説明】
１１ Ｘアドレスバッファ部
１２ Ｘプレデコーダ部
１３ Ｚアドレスバッファ部
１４ Ｚプレデコーダ部
１５ Ｘ、Ｚ＿ＡＴＤ発生部
１６ グローバル制御パルス発生部
１７ Ｙアドレスバッファ部
１８ Ｙプレデコーダ部
１９ Ｙ＿ＡＴＤ発生部
２０ ローカル制御パルス発生部
２１ 最終Ｘデコーダ部
２２ ＳＷＬドライバ
２３ ＳＷＬセルアレイ部
２４ 列制御部
２５ センスアンプ及び入出力制御部
２６ 入出力バス制御部
３１ 入力バッファ部
３２ 低電圧動作及びノイズ防止部
３３ 第１コントローラ
３４ 第２コントローラ
３５ 第３コントローラ
３６ 第４コントローラ
４４ パワーアップ検出部
６８ 低電圧感知及び遅延部
６１、６２、１０４、１４８、１４９、１５０、１５１、１７３、１７９ 遅延部
６９ ノイズ除去部
１５２ Ｐ２パルス信号出力部
１７２ 信号拡張部
１７４ 第５内部信号出力部
１９９ センスアンプ制御信号出力部
２００ ビットライン制御信号出力部
２０１ 列制御信号出力部
２０２ プリチャージ制御信号出力部
２３３ 電源電圧上昇感知部
２３４ 増幅部
２３５ フィードバック部
２３６ パワーアップ信号出力部
２３７ Ｓ１信号出力部
２３８ Ｓ２信号出力部
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリに関し、特にプレートラインを使用しないでその代わりにワードラインを使用し、２本のワードラインで１アドレスを共有させるスプリットワードライン（(Split Word Line：ＳＷＬ）強誘電体メモリ装置及びその駆動回路に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置として用いられるＤＲＡＭ程度のデータ処理速度を有する共に電源のオフ時にもデータを保存する強誘電体メモリ（Ferroelectric Random Access Memory：ＲＡＭ）が次代の記憶装置として注目されている。ＦＲＡＭは、ＤＲＡＭと同様に、キャパシタを記憶装置として用いるが、キャパシタの誘電体物質として強誘電体を用いて（つまり、強誘電体特性である高い残留分極を利用して）電界を除去してもデータを消失しないようにした記憶装置である。
【０００３】
図１ａは一般的な強誘電体のヒステリシスループを示す特性図であり、図１ｂは一般的な強誘電体メモリの単位キャパシタ構成図である。
図１ａのヒステリシスループに示すように、電界によって誘起された分極が、電界を除去しても自発分極の存在に因って消滅されずに一定量（ｄ、ａ状態）に維持される。このｄ、ａ状態をそれぞれ１、０に対応させて記憶装置として応用したのである。
【０００４】
図１ｂにおいて、ノード１に正（＋）の電圧を加えた状態が図１ａのｃ状態であり、この後電圧を加えない状態がｄ状態となる。逆に、ノード１に（−）の電圧を加えると、ｄ状態からｆ状態へ移動するようになる。そして、ノード１に電圧を加えないとａ状態になり、再びノード１に正の電圧を加えるとｂ状態を経てｃ状態となる。結局、キャパシタの両端に電圧を加えていなくても、ａとｄの安定状態でデータが記憶される。ヒステリシスループ上において、ｃ、ｄ状態が論理値「１」の状態、ａ、ｆ状態が論理値「０」の状態となる。
【０００５】
キャパシタに格納されたデータを読み出す方法には、ｄ状態を破壊させる方法を用いる。従来の技術は、メインセルアレイから読み出した電圧を参照電圧発生器で生成した電圧と比較するセンスアンプを用いていた。強誘電体参照セルを用いた場合には、１極性、０極性の２つのモード状態を利用して参照ビットラインに参照電圧を生成する。メインセルのビットライン電圧と参照セルの参照ビットライン電圧とをセンスアンプが比較することにより、メインセルの情報を読み出すことができる。読み出したデータは、同サイクルで再書込して破壊されたデータを回復させなければならない。
複数の強誘電体の参照セルの個数は偶数であるが、半分は１極性状態、半分は０極性状態とする。
【０００６】
以下、添付図面を参照して従来の技術の強誘電体メモリを説明する。
このようなＦＲＡＭには、単位セルが１つのトランジスタと１つのキャパシタとから構成される１Ｔ／１ＣのＦＲＡＭと、２つのトランジスタと２つのキャパシタとから構成される２Ｔ／２ＣのＦＲＡＭとがある。
図２は従来の１Ｔ／１Ｃの強誘電体メモリのセルアレイ構成図である。
従来の１Ｔ／１ＣのＦＲＡＭの単位セル構造は、ＤＲＡＭと類似した、１つのトランジスタと一つのキャパシタとから構成される１Ｔ／１Ｃである。すなわち、一定の間隔で一方向に複数のワードラインＷ／Ｌが形成され、各ワードラインＷ／Ｌに沿って複数のプレートライン（ＰＬ）が形成されていた。各ワードラインＷ／Ｌ及びプレートラインＰ／Ｌに垂直な方向に一定の間隔で複数のビットラインＢ１、・・・Ｂ＿ｎが形成されている。
単位メモリセルを構成するトランジスタのゲート電極はワードラインＷ／Ｌ共通に接続されている。トランジスタのソース電極は隣接するビットラインＢ／Ｌに連結され、トランジスタのドレイン電極はキャパシタの第１電極に連結され、そのキャパシタの第２電極はワードラインに対応するプレートラインＰ／Ｌに連結される。
【０００７】
次に、かかる従来の１Ｔ／１Ｃ構造の強誘電体メモリ装置の駆動回路及び動作について説明する。
図３、図４は従来の１Ｔ／１Ｃの強誘電体メモリ装置の駆動回路の構成図であり、図５は従来の１Ｔ／１Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図であり、図６は従来の１Ｔ／１Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図である。
従来の１Ｔ／１Ｃ構造の強誘電体メモリ装置の駆動回路は、参照電圧を発生する参照電圧発生部１と、複数のトランジスタＱ１〜Ｑ４、キャパシタＣ１等からなり、参照電圧発生部１から出力される参照電圧を直接にセンスアンプに供給することができないため隣接する２本のビットラインＢ１、Ｂ２の参照電圧を安定化させるための参照電圧安定化部２と、複数のトランジスタＱ６〜Ｑ７、キャパシタＣ２〜Ｃ３等からなり、隣接するビットラインにそれぞれロジック値「１」とロジック値「０」の参照電圧を格納している第１参照電圧格納部３と、トランジスタＱ５からなり、隣接する２本のビットラインを等電位化させるための第１等化器４と、複数のトランジスタＱ８、Ｑ９・・、強誘電体キャパシタＣ５、Ｃ６・・等から構成され、ワードラインＷ／Ｌ及びプレートラインＰ／Ｌに連結されてデータを格納する第１メインセルアレイ部５と、複数のトランジスタＱ１０〜Ｑ１５、Ｐ−センスアンプＰＳＡ等からなり、メインセルアレイ部５のセルのうちワードラインによって選択されたセルのデータをセンシングする第１センスアンプ部６と、複数のトランジスタＱ２６、Ｑ２７・・、キャパシタＣ７、Ｃ８・・などからなり、互いに異なるワードライン及びプレートラインに連結されてデータを格納する第２メインセルアレイ部７と、複数のトランジスタＱ２８〜Ｑ２９、キャパシタＣ９〜Ｃ１０等からなり、隣接するビットラインにそれぞれロジック値「１」とロジック値「０」の参照電圧を格納している第２参照電圧格納部８と、複数のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプＮＳＡ等からなり、前記第２メインセルアレイ部７のデータをセンシングして出力する第２センスアンプ部９とを備える。
【０００８】
このように構成された従来の１Ｔ／１Ｃ構造の強誘電体メモリセルの動作は以下の通りである。
まず、書込モードと読取りモードとを区分して説明する。
書込モード時には、図５に示すように、外部からのチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」にイネーブルし、書込モードイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移すると、書込モードが開始される。そして、アドレスのデコードが始まると、選択されたセルのワードラインには「ハイ」が印加されてセルが選択される。そして、ワードラインが「ハイ」に維持される期間で対応するプレートラインＰ／Ｌには順に一定の期間の「ハイ」信号と一定の期間の「ロー」信号が印加される。
選択されたセルにロジック値「１」又は「０」を書き込むために、該当ビットラインに書込イネーブル信号に同期して「ハイ」又は「ロー」信号を印加する。すなわち、ロジック値「１」を書き込むために、ビットラインに「ハイ」信号を印加すると、ワードラインが「ハイ」間においてプレートラインの信号が「ロー」となったときに、強誘電体キャパシタにロジック値「１」が書き込まれる。一方、ロジック値「０」を書き込むためにビットラインに「ロー」信号を印加した場合は、プレートラインの信号が「ハイ」のときに強誘電体キャパシタにロジック値「０」が書き込まれる。このように、ロジック値「１」又は「０」が書き込まれる。
【０００９】
セルに格納されたデータを読み出すための動作について以下に説明する。
まず、図６に示すように、外部からのチップイネーブル信号（ＣＳＢｐａｄ）が入力され「ハイ」から「ロー」にイネーブルすると、ワードラインが選択される前に全てのビットラインは等化信号によりローに等電位化される。すなわち、図３において、等化器４に「ハイ」信号を印加し、トランジスタＱ１９、Ｑ２０に「ハイ」信号を印加すると、ビットラインはトランジスタＱ１９、Ｑ２０を通じて接地されるため、低電圧に等電位となる。そして、トランジスタＱ５、Ｑ１９、Ｑ２０をオフさせて各ビットラインを不活性化した後、アドレスをデコードする。デコードされたアドレスにより選択されたワードラインに「ロー」から「ハイ」に信号が加えられてワードラインが選択される。さらにビットラインも選択されて該当セルが選択される。そして、選択されたセルのプレートラインに「ハイ」信号を印加すると強誘電体メモリに格納されたロジック値「１」に相当する電荷がビットラインを介して放電して、データを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されている場合にはそれに相当するデータは破壊されない。
【００１０】
このように、破壊されたデータ、破壊されないデータは、上述したようなヒステリシスループの原理により互いに異なる値を出力する。ビットラインを介して出力されるデータをセンスアンプでセンシングすると、ロジック値「１」又は「０」をセンシングできる。データが破壊された場合は図１のヒステリシスループにおいてｄからｆへ変更される場合であり、データが破壊されない場合はａからｆへ変更される場合である。一定の時間の後、センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されない場合には増幅されてロジック値「０」を出力する。このように、センスアンプが増幅して出力した後には、元のデータに回復させなければならない。その際、該当ワードラインに「ハイ」を印加したまま、プレートラインを「ハイ」から「ロー」にすると、ビットラインに増幅されたデータが再びキャパシタに格納される。すなわち、読取り直後に破壊されたデータが回復させられる。
【００１１】
しかし、１Ｔ／１Ｃの従来の強誘電体メモリセルにおいては、読取りの度に参照セルアクセスされ、同様の動作を行うので、参照セルはメインメモリセルよりも多く動作しなければならない。そのため、参照セルの特性が急激に悪くなって参照電圧が安定でなくなる。又、参照セルを用いず、電圧調整回路による参照電圧発生方法では、外部電源特性により参照電圧が影響を受けるため、不安であり、外部のノイズ特性に影響を受けることになる。
【００１２】
上記のような問題点を有する１Ｔ／１ＣのＦＲＡＭに代えて、様々な要素（代替電極物質の開発の程度、集積度、強誘電体薄膜の安定性、動作信頼性等の）を顧慮して提案されたものが２Ｔ／２Ｃ強誘電体メモリセルである。
図７は従来の２Ｔ／２Ｃの強誘電体メモリのセルアレイ構成図であり、図８は従来の２Ｔ／２Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図であり、図９は従来の２Ｔ／２Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図である。
従来の２Ｔ／２Ｃの強誘電体メモリセルの構成は、単位セルの構成が２つのトランジスタと２つのキャパシタとから構成される。すなわち、ワードラインＷ／ＬとプレートラインＰ／Ｌとが対とされて形成され、ビットラインＢ＿ｎとビットバーラインＢＢ＿ｎとが対とされて形成されたそれらのラインの中に２個のトランジスタと２個のキャパシタとが配置されて単位メモリセルを構成している。２個のトランジスタのゲートはともにワードラインに接続され、それらのトランジスタに接続されたキャパシタの他方の電極が共通にプレートラインＰ／Ｌに接続されている。その単位メモリセルが図示のように多数マトリックス状に並んでいる。
【００１３】
次に、かかる従来の２Ｔ／２Ｃの強誘電体メモリセルの駆動回路及び動作について説明する。
従来の２Ｔ／２Ｃの強誘電体メモリセルは、１Ｔ／１Ｃの強誘電体メモリセルとは異なる方法でロジック値「1」又は「０」を書込み、かつ読取る。２個のキャパシタの格納状態が「１」、「０」または「０」、「１」に応じてデータの「１」または「０」が決められる。
図８に示すように、書込モード時には、外部からのチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に遷移してイネーブルされ、書込イネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されるとともに、書き込もうとするロジック値に基づいてビットライン及びビットバーラインにそれぞれ「ハイ」及び「ロー」又は「ロー」及び「ハイ」信号が印加される。アドレスがデコードされると、選択されたセルのワードラインには「ハイ」が印加されて各トランジスタがオンとなる。そして、ワードラインが「ハイ」に維持される間に対応するプレートラインＰ／Ｌには順に一定の期間の「ハイ」信号と一定の期間の「ロー」信号が印加される。すなわち、ロジック値「１」を書き込むためにはビットライン（Ｂ＿ｎ）に「ハイ」信号をビットバーライン（ＢＢ＿ｎ）に「ロー」信号を印加し、ロジック値「０」を書き込むためにはビットライン（Ｂ＿ｎ）に「ロー」信号をビットバーライン（ＢＢ＿ｎ）に「ハイ」信号を印加すればよい。かかる方法によりロジック値「１」或いは「０」が書き込まれる。
【００１４】
セルに格納されたデータを読み出すための動作について以下に説明する。
図９に示すように、外部からのＣＳＢｐａｄが「ハイ」から「ロー」にイネーブルされて読取りモードがイネーブルされる。すなわち、書込モードイネーブル信号（ＷＥＢｐａｄ）が「ロー」から「ハイ」に遷移されることにより、書込モードが終わり、読取りモードが始まる。そして、ワードラインが選択される前に全てのビットラインは等化信号によりロー（Ｖｓｓ）に等電位化される。これは、図３の１Ｔ／１Ｃの強誘電体メモリの動作と同一である。低電圧に等電位完了した後、アドレスをデコードする。この後、デコードされたアドレスにより該当ワードラインに印加される信号が「ロー」から「ハイ」に遷移されて該当セルが選択される。選択されたセルのプレートラインへ「ハイ」信号を印加してビットライン又はビットバーラインのデータを破壊させる。すなわち、ロジック値「１」が記録されている場合はビットラインに連結されたキャパシタのデータが破壊され、ロジック値「０」が記録されている場合にはビットバーラインに連結されたキャパシタのデータが破壊される。
【００１５】
このように、ビットライン及びビットバーラインのうち何れのデータが破壊されるかにより、上述したようなヒステリシスループの原理により互いに異なる値を出力する。したがって、ビットライン及びビットバーラインを介して出力されるデータをセンスアンプがセンシングして、ロジック値「１」又は「０」を検出する。
この後、センスアンプが増幅して出力した後には、破壊されたデータを元へ戻さなければならないのは前の例と同様であり、又、その動作も同様で、プレートラインの電圧が「ロー」になったときにビットライン又はビットバーラインから電荷が充電される。
【００１６】
【発明が解決しようとする課題】
かかる従来の強誘電体メモリ装置及び駆動回路においては以下のような問題点があった。
１）電源のオフ時にもデータが保存される利点があるが、従来のＦＲＡＭではセルプレートラインを別に構成しなければならないため、レイアウトが複雑で、製造工程が複雑である。このため、量産側面で不利である。
２）別途のプレートラインを利用しなければならないので、データの読取りや書込動作時にプレートラインに制御信号を供給しなければならない。このため、記憶装置としての効率性が落ちる。
３）従来の強誘電体メモリセルのままでは、新たな電極物質及びバリヤ材料が提示されなければ集積度が解決されない。
４）シリコン表面に直接に強誘電体を形成する技術が未だ充分でないから、キャパシタをシリコン基板又はポリシリコン上に直接に形成することができない。このため、同容量のＤＲＡＭよりも面積が大きくなる。
【００１７】
本発明は、上記の従来の技術のＦＲＡＭの問題点を解決するためになされたものであり、その目的とするところは、別のセルプレートラインを構成せずに不揮発性強誘電体メモリ装置及びその駆動回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するための本発明の強誘電体メモリ装置は、スプリットワードライン（ＳＷＬ）を駆動するＳＷＬドライバと、データを格納するためのセルアレイ部と、データをセンシングするためのセンスアンプブロックと、ビットラインを制御するビットライン制御ブロックとを備えるコア部とを備え、セルアレイ部は適宜の数を一つのブロックとして一つのＳＷＬドライバを中心として左右側にそのブロックが配列され、コア部は各セルアレイ部の上下方向にセルアレイ部の間に配置されることを特徴とする。
【００１９】
又、上記目的を達成するための本発明の強誘電体メモリ装置の駆動回路は、入力されるＸ、Ｚアドレスをデコードして該当セルアレイブロックが動作するように制御するＸポストデコーダ部と、外部から入力されるＣＳＢｐａｄ信号に基づいてデータの書込及び読取りに必要な制御パルスを出力するグローバル制御パルス発生部と、グローバル制御パルス発生部の制御パルスを入力してデータの書込及び読取りに必要な制御信号を出力するローカル制御パルス発生部と、データを格納するＳＷＬセルアレイブロックと、Ｘポストデコーダ部及びローカル制御パルス発生部の制御信号に基づいてＳＷＬセルアレイブロックを駆動するＳＷＬドライバと、外部から入力されるＹアドレス信号をデコードして出力するＹアドレスデコーダ部と、ローカル制御パルス発生部の制御信号及びＹアドレスデコーダ部のデコード信号に基づいて列を制御する列制御部と、ローカル制御パルス発生部の制御信号及び列制御部の制御に基づいてセルアレイのデータをセンシングし、セルアレイにデータを書き込むためのセンシング及びデータ入出力制御部とを備えることを特徴とする。
【００２０】
【発明の実施の形態】
以下本発明実施形態の強誘電体メモリ装置及び駆動回路を添付図面に基づき説明する。
本実施形態の強誘電体メモリ装置は次の通りである。
図１０は本実施形態の強誘電体メモリ装置の全体構成を簡単に示す構成ブロック図である。
本強誘電体メモリ装置のチップは、大きくスプリットワードラインを駆動するＳＷＬドライバと、データを格納するための多数のメモりセルを一つのブロックとしたセルアレイ部と、データをセンシングするためのセンスアンプとビットラインを制御するビットライン制御部とをブロックとしてまとめたコア部とから構成される。
ここで、セルアレイ部はＳＷＬドライバを中心として左右側にそれぞれ配列され、コア部は各セルアレイ部の上下方向にセルアレイ部の間に配置される。
【００２１】
このように構成される本発明実施形態のセルアレイ部を更に詳細に説明する。
図１１は本発明の第１実施形態のＳＷＬ強誘電体メモリセルのサブブロックアレイ構成図である。
本発明の第１実施形態のＳＷＬ強誘電体メモリセルアレイの構成は、一つのアドレスでアクセスされる２本のワードライン、すなわち第１スプリットワードライン（ＳＷＬ１＿ｎ、ＳＷＬ１＿ｎ＋１、・・・）と第２スプリットワードライン（ＳＷＬ２＿ｎ、ＳＷＬ２＿ｎ＋１、・・・）の対が一定の間隔で多数配列されており、これと直交する方向にビットライン（Ｂｉｔ＿ｎ、Ｂｉｔ＿ｎ＋１、・・・）が配置され、それらの交差する箇所にトランジスタとキャパシタからなるメモりセルが配置された構成である。これは、データを記憶するメインメモリ領域およびデータを読み出すときの参照電圧を得るための参照セル領域とも同じ構成で配置されており、多数の列を備えたメインセル領域の一つのブロックに対して２列に配置された参照セルがブロックとして隣接されている。そのメインセル領域と参照セル領域とのかたまりが多数配置された構造が本強誘電体メモリ装置である。
【００２２】
対とされたスプリットワードラインＳＷＬと隣接する２本のビットラインＢｉｔとの交差する箇所に配置された２個のトランジスタと２個のキャパシタとで一つの単位セルを構成している。ただし、この図の例ではこの単位セルにはそれぞれのトランジスタとキャパシタとで独立にデータを格納できる。すなわち、いわゆる１Ｔ／１Ｃ構成とされており、単位セルというのは単に製造上一つにまとめて作るという意味でしかない。すなわち、詳細な説明は避けるが、製造にあたってはこの単位セルを多数マトリックス状に配置するようにして製造する。
本発明の第１実施形態のＳＷＬセルアレイは、メインセル領域には４列からなるメインセルサブブロックを配置し、参照セル領域には２列からなる参照セルサブブロックを配置した構成とされている。もちろんその数に限定されるわけではない。
【００２３】
この単位セルは、一対のＳＷＬ中の第１ＳＷＬにゲート電極が連結され、ソース電極は一対のビットライン中の第１ビットラインに連結される第１トランジスタと、一対のＳＷＬ中の第２ＳＷＬにゲート電極が連結され、ソース電極は一対のビットライン中の第２ビットラインに連結される第２トランジスタと、第１トランジスタのドレイン電極に第１電極が連結され、第２電極は第２ＳＷＬに連結される第１キャパシタと、第２トランジスタのドレイン電極に第１電極が連結され、第２電極は第１ＳＷＬに連結される第２キャパシタとから構成される。
【００２４】
図１２は本発明の第２実施形態のＳＷＬ強誘電体メモリのセルサブブロックアレイの構成図である。
本発明の第２実施形態のＳＷＬ強誘電体メモリセルアレイの構成は本発明の第１実施形態のＳＷＬセルアレイと同様であるが、メインセルサブブロックが８列単位からなり、参照セルサブブロックが２列単位からなる。必要に応じてメインセルサブブロックは２ｎ列単位（ｎ＝２以上の自然数）で構成され、参照セルブロックは２列単位で構成されてもよい。
【００２５】
図１３は本発明の第３実施形態のＳＷＬ強誘電体メモリセルアレイ部の構成図である。
本発明の第３実施形態のＳＷＬ強誘電体メモリセルアレイの構成は、ビットラインがビットライン（Ｂ＿ｎ、Ｂ＿ｎ＋１、・・・）とビットバーライン（ＢＢ＿ｎ、ＢＢ＿ｎ＋１、・・・）とで構成させたいわゆる２Ｔ／２Ｃ構成にしたもので、参照セル領域がない。ビットラインの１本がビットバーラインとなっただけで単位セルの構成は先の例と格別異なるところはない。従って、この第３実施形態は単位セルが記憶させる単位ともなっている。
【００２６】
このように構成される本発明の強誘電体メモリ装置の駆動回路は以下の通りである。
図１４は本発明の強誘電体メモリ装置の駆動回路のブロック構成図である。
本発明の強誘電体メモリ装置の駆動回路は第１、第２、第３実施形態のセルアレイ構成で全部使用可能なように構成したものである。
【００２７】
外部から入力されるＸ、Ｙ、ＺアドレスのＸアドレス信号をバッファリングするＸアドレスバッファ１１と、Ｘアドレスバッファ部１１から出力される信号を事前にデコードするＸプレデコーダ部１２と、外部から入力されるＸ、Ｙ、ＺアドレスのうちＺアドレスをバッファリングするＺアドレスバッファ部１３と、Ｚアドレスバッファ部１３から出力される信号を事前にデコードするＺプレデコーダ部１４と、Ｘアドレスバッファ部１１及びＺアドレスバッファ部１３から出力されるＸアドレスとＺアドレス信号のアドレス遷移点を検出して出力するＸ、Ｚ＿ＡＴＤ発生部１５と、Ｘ、Ｚ＿ＡＴＤ発生部１５の出力信号と外部から入力されるＣＳＢ ｐａｄ信号を入力し、パワーアップ時にそのパワーアップ感知信号を生成して、Ｘ、Ｚ＿ＡＴＤ信号、ＣＳＢｐａｄ信号及びパワーアップ感知信号に基づいてメモり制御に関する基本パルスを出力するグローバル制御パルス発生部１６とを備えている。
また、外部から入力されるＸ、Ｙ、ＺアドレスのＹアドレスをバッファリングするＹアドレスバッファ部１７と、Ｙアドレスバッファ部１７から出力される信号を事前にデコードするＹプレデコーダ部１８と、Ｙアドレスバッファ部１７から出力されるＹアドレス信号のアドレス遷移点を検出して出力するＹ＿ＡＴＤ発生部１９とを備えている。
さらに、グローバル制御パルス発生部１６から出力される出力信号とＺプレデコーダ部１４から出力されるＺプレデコード信号とＹ＿ＡＴＤ１９の出力信号を合成して、各メモリブロックに必要なパルスを発生するローカル制御パルス発生部２０も備えている。
このローカル制御パルス発生部２０からは、ＳＷＬドライバへそれを駆動する信号を加える。ＳＷＬドライバは、Ｘプレデコーダ部１２からのＸプレデコード信号とＺプレデコーダ部１４から出力されるＺプレデコード信号を合成して該当メモリセルブロックを選択するＸポストデコーダ部２１からアドレスが与えられて、ローカル制御パルス発生部２０からの信号に基づいて動作するようになっている。
ローカル制御パルス発生部２０は、さらにＹプレデコーダ部１８及びローカル制御パルス発生部２０の出力信号を合成してビットライン（又はビットバーライン）を選択する列制御部２４へ制御信号を送るとともに、列制御部２４で選択されたビットライン（又はビットバーライン）へも信号を送って動作させるようになっている。
さらに、本実施形態は、ローカル制御パルス発生部２０の出力信号と列制御部２４の出力信号を合成してセンスアンプの動作及び入出力（Ｉ／Ｏ）を制御するセンスアンプ及び入出力制御部２５と、外部のデータバスとセンスアンプ及び入出力制御部２５とをインタフェースさせるための入出力バス制御部２６とを備える。
【００２８】
ここで、グローバル制御パルス発生部１６を更に具体的に説明する。
図１５は本発明のグローバル制御パルス発生部１６の第１実施形態のブロック構成図である。
本発明の第１実施形態のグローバル制御パルス発生部１６は、外部から入力されるＣＳＢｐａｄ信号、Ｘ、Ｚ＿ＡＴＤ発生部１５のＸ、Ｚ＿ＡＴＤ信号、及びパワーアップ検出信号のうち少なくともＣＳＢｐａｄ信号を含む信号を入力されて第１、第２同期信号を発生する入力バッファ部３１と、入力バッファ部３１の第１同期信号、フィードバック信号（第２コントローラの第４内部信号）を受けて、低電圧時には動作しないようにする低電圧検出信号及び第１同期信号のノイズをフィルタリングするノイズ除去信号、ビットライン等のプリチャージのためのプリアクティブパルスをそれぞれ出力する低電圧動作及びノイズ防止部３２とを備えている。さらに、様々な制御信号を出力する第１〜第４コントローラ３３〜３６が用意されている。
第１コントローラ３３は低電圧動作及びノイズ防止部３２から正常電源電圧が供給された時にノイズ除去された信号を入力され、センスアンプのイネーブル時点を調節する際の信号を生成するのに使用される第１内部信号と、列選択イネーブル時点を調節し参照セルのビットラインのプルアップを調整する際の信号を生成するのに使用される第２内部信号と、ＳＷＬ駆動部の入力信号及びその他の制御信号を生成する際の信号を生成するのに使用される第３内部信号とをそれぞれ出力する。
第２コントローラは、第１コントローラ３３の第３内部信号が入力されて、ＳＷＬ駆動信号を生成するＳＷＬ１の駆動信号を生成するための信号Ｓ１とＳＷＬ２の駆動信号を生成するための信号Ｓ２、その信号（Ｓ１、Ｓ２）の正常動作が妨げられないように補償して駆動能力を向上させるインタロック信号としてのパルス信号Ｐ２をローカル制御パルス発生部２０に出力するとともに、上記信号（Ｓ１，Ｓ２）の活性化期間を調節する基本パルス信号である第４内部信号を第３コントローラ３５へ出力するとともに、低電圧動作及びノイズ防止部３２のフィードバック信号として出力する。
第３コントローラ３５は、入力バッファ部３１の第１、第２同期信号と第２コントローラ３４の第４内部信号を入力されて、ＣＳＢｐａｄ信号がディスエーブルされるとき、前記信号Ｓ１とＳＷＬ２用の信号Ｓ２とを除いた全信号をディスエーブルする第５内部信号と、信号Ｓ１と信号Ｓ２がイネーブルされた状態でもしもＣＳＢｐａｄ信号がディスエーブルされると、ディスエーブルを遮断してＳＷＬ１の基本波形発生信号Ｓ１とＳＷＬ２の基本波形発生信号Ｓ２が正常に動作完了するまでイネーブル状態を延長させる第６内部信号とを出力する。
第４コントローラ３６は、第３コントローラ３５の第５、第６内部信号、第１コントローラ３３の第１、第２、第３内部信号、低電圧動作及びノイズ防止部３２のプリアクティブパルスが入力されて、センスアンプのｎＭＯＳ素子のイネーブル信号ＳＡＮ、ｐＭＯＳ素子のイネーブル信号ＳＡＰ、メインセルブロックのビットラインとセンスアンプの第１入出力ノードとを互いに連結するための第１制御信号Ｃ１、参照セルブロックのビットラインとセンスアンプの第２入出力ノードとを互いに連結する第２制御信号Ｃ２、メインセルのビットライン及び参照セルのビットライン及びセンスアンプのノードの低電圧プリチャージを調整するための第３制御信号Ｃ３、そして列選択イネーブル時点及び参照セルのビットラインのプルアップを調節する第４制御信号Ｃ４を出力する。
【００２９】
グローバル制御パルス発生部１６の第１実施形態は、低電圧動作及びノイズ防止部３２が設けられているが、外部の入力信号（ＣＳＢｐａｄ信号， Ｘ，Ｚ＿ＡＴＤ信号、及びパワーアップ検出信号）が安定的に入力されれば必要なものではない。それを省略したグローバル制御パルス発生部１６の第２実施形態を図１６を基に説明する。
【００３０】
すなわち、グローバル制御パルス発生部１６の第２実施形態は、第１実施形態から基本的には低電圧動作及びノイズ防止部３２を外したもので、それにともなってフィードバック信号が不要となり、またプリアクティブパルスがないので、その代わりに第４コントローラへは入力バッファ３１から第１同期信号を与えるようになっている。その他は特に第１実施形態と頃なるところはない。
【００３１】
又、図示してはないが、グローバル制御パルス発生部１６の第１実施形態における低電圧動作及びノイズ発生部を、低電圧には動作しないようにする低電圧動作防止部或いはノイズ除去機能のみを有するノイズ除去部に構成してもよい。
【００３２】
以下、このように構成される本発明のグローバル制御パルス発生部１６の各部を更に詳細に説明する。
図１７はグローバル制御パルス発生部１６の入力バッファ部３１の第１実施形態の回路構成図であり、図１８は入力バッファ部３１の第２実施形態の回路構成図であり、図１９は入力バッファ部３１の第３実施形態の回路構成図であり、図２０は入力バッファ部３１の第４実施形態の回路構成図である。
入力バッファ部の第１実施形態の構成は、図１７に示すように、外部から入力されるＣＳＢｐａｄ信号のみを利用するものであり、３つのインバーター４１、４２、４３が直列連結されている。ＣＳＢｐａｄ信号を反転してインバーター４３の出力を第１同期信号として出力し、インバーター４２の出力を第２同期信号として出力する。
【００３３】
入力バッファ部の第２実施形態の構成は、図１８に示すように、外部から入力されるＣＳＢｐａｄ信号とパワーアップ検出信号を利用するものである。すなわち、回路動作を安定的な状態で動作させるべく電源が安定化されるまで「ハイ」信号を出し、電源が安定化されると「ロー」信号に遷移するパワーアップ検出部４４と、外部から入力されるＣＳＢｐａｄ信号とパワーアップ検出部４４から出力される信号とを論理和演算して反転して出力するＮＯＲゲート４５と、ＮＯＲゲート４５の出力を反転して第２同期信号を出力するインバーター４６と、インバーター４６の出力を反転して第１同期信号として出力するインバーター４７とから構成される。第２同期信号はインバーター４７の入力信号を取り出す。
【００３４】
入力バッファ部の第３実施形態の構成は、図１９に示すように、外部から入力されるＣＳＢｐａｄ信号と図１４のＸ、Ｚ＿ＡＴＤ発生部１５から出力されるＸ、Ｚ＿ＡＴＤ信号を利用するものである。その構成は、図１８と同様であるが、ＮＯＲゲート４５の一入力端にＸ、Ｚ＿ＡＴＤ信号を入力するようにした。
【００３５】
入力バッファ部の第４実施形態の構成は、図２０に示すように、外部から入力されるＣＳＢｐａｄ信号、図１４のＸ、Ｚ＿ＡＴＤ発生部１５から出力されるＸ、Ｚ＿ＡＴＤ信号、パワーアップ検出信号を利用するものである。その構成は図１８と同様であるが、ＮＯＲゲート４５として３入力ＮＯＲゲートを用いてＸ、Ｚ＿ＡＴＤ信号、ＣＳＢｐａｄ信号、及びパワーアップ検出信号を演算して出力するようにした。
【００３６】
ここで、パワーアップ検出部の詳細回路の例を図２１によって説明する。
パワーアップ検出部は、図２１に示すように、ＰＭＯＳトランジスタ２１１〜２１４、ＮＭＯＳトランジスタ２１５〜２１８等からなり、電源の電圧上昇を感知して出力する電源電圧上昇感知部２３３と、ＰＭＯＳトランジスタ２１９〜２２０、ＮＭＯＳトランジスタ２２１〜２２４等からなり、電源電圧上昇感知部の出力信号と電源電圧とを比較して増幅して出力する増幅部２３４と、ＰＭＯＳトランジスタ２２５、２２９、ＮＭＯＳトランジスタ２３０、インバーター２２６〜２２８等からなり、増幅部２３４の出力をフィードバックして電源電圧の安定状態及び不安定状態を示し得る信号を出力するフィードバック部２３５と、インバーター２３１、２３２などから構成され、フィードバック部２３５の出力をグローバル制御パルス発生部１６で使用可能なように駆動能力を向上させて出力するパワーアップ出力部２３６とを備える。
【００３７】
本発明の低電圧動作及びノイズ防止部３２の例を図に基づいて説明する。
図２２は低電圧動作及びノイズ防止部３２の第１実施形態の回路構成図であり、図２３は第２実施形態の回路構成図である。
本発明の低電圧動作及びノイズ防止部は３つの機能に大別される。▲１▼低電圧を感知して低電圧では制御パルスを不動作状態、すなわちディスエーブルさせてメモりセルデータを保護する。▲２▼遅延動作役割を果たしてセンスアンプの低電圧プレチャージを調整するための第３制御信号（Ｃ３）のパルス幅を調整する。▲３▼外部から入力される信号（ＣＳＢｐａｄ信号）のノイズを除去する。
低電圧動作及びノイズ防止部の第１実施形態は、図２２に示すように、低電圧感知及び第３制御信号（Ｃ３）のパルス幅を遅延させるための低電圧感知及び遅延部６８と、ノイズを除去するためのノイズ除去部６９とから構成される。
【００３８】
低電圧感知及び遅延部６８は、インバーター７９、８０から構成され、入力バッファ部３１の第１同期信号を一定の時間遅延させる第１遅延部６１と、ＰＭＯＳの電流駆動能力を小さくするためのインバーター７６、７８とＰＭＯＳ及びＮＭＯＳの駆動能力を大きくするためのインバーター７５、７７とから構成され、入力バッファ部３１の第１同期信号の「ハイ」パルス幅を減少させるように第１同期信号の上昇エッジを遅延させる第２遅延部６２と、第１、第２遅延部６１、６２の出力をそれぞれ反転させるインバーター６３、６４と、ゲート電極とソース電極が電源端（Ｖｃｃ）に共通連結され、ドレイン電極がインバーター６３の出力端に連結されるＮＭＯＳトランジスタ６５と、ゲート電極がインバーター６３の出力端に連結され、ソース電極がインバーター６４に連結され、ドレイン電極へ信号を出力するＮＭＯＳトランジスタ６７と、ゲート電極が接地され、ソース電極及びドレイン電極がそれぞれ電源端及びＮＭＯＳトランジスタ６７のドレイン電極に連結されるＰＭＯＳトランジスタ６６とから構成される。
【００３９】
そして、ノイズ除去部６９は、第２コントローラ３４からフィードバックされる第４内部信号を反転させるインバーター７０と、低電圧検出及び遅延部６８の出力とインバーター７０の出力とを論理積演算して反転出力するＮＡＮＤゲート７１と、ＮＡＮＤゲート７１の出力を反転させるインバーター７２と、入力バッファ部３１の第１同期信号とインバーター７２の出力とを論理積演算して反転してセンスアンプのプリチャージ調整用のプリアクティブパルスを出力するＮＡＮＤゲート７４と、インバーター７２の出力を反転して低電圧検出及びノイズ除去信号を出力するインバーター７３とから構成される。
【００４０】
一方、低電圧動作及びノイズ防止部の第２実施形態は、図２３に示すように、第１実施形態の図２２における低電圧感知及び遅延部６８のインバーター６４とＮＭＯＳトランジスタ６７との間にノイズ除去部６９を設けたものである。
すなわち、ノイズ除去部６９は、インバーター６４とＮＭＯＳトランジスタ６７との間に連結されるＮＭＯＳトランジスタ８５と、第２コントローラ３４のフィードバック信号（第４内部信号）を反転させてＮＭＯＳトランジスタ８５へ出力するインバーター８６と、フィードバック信号に基づいてＮＭＯＳトランジスタ６７の出力を接地させるＮＭＯＳトランジスタ８７とから構成される。
そして、ＮＭＯＳトランジスタ６７の出力を反転させるインバーター８１と、インバーター８１の出力を反転させるインバーター８２と、インバーター８２の出力と入力バッファ部３１の第１同期信号とを論理積演算して反転してプリアクティブパルスとして出力するＮＡＮＤゲート８４と、インバーター８２の出力を反転して低電圧検出及びノイズ除去信号を出力するインバーター８３とを追加構成して、低電圧動作及びノイズ除去部を構成してもよい。又、前記した図２２、図２３に示す低電圧動作及びノイズ防止部３２において、低電圧感知及び遅延部６８を省略して構成してもよく、逆にノイズ除去部６９を省略して構成してもよい。すなわち、図２４は図２２で低電圧感知及び遅延部を除いてノイズ除去部６９のみを設けた場合を示している。図２５は図２３でノイズ除去部を除いて低電圧感知及び遅延部６８のみを設けた場合を示している。
【００４１】
本発明のグローバル制御パルス発生部１６の第１コントローラ３３の構成は図２６に示す通りである。
本第１コントローラ３３は、インバーター９１〜１００から構成され、低電圧動作及びノイズ防止部３２の低電圧検出及びノイズ除去信号又は入力バッファ３１の第１同期信号を一定の時間遅延させて第１内部信号を出力する第３遅延部１０４と、第３遅延部１０４から出力される信号を反転させるインバーター１０１と、低電圧動作及びノイズ防止部３２の低電圧検出及びノイズ除去信号又は入力バッファ部３１の第１同期信号とインバーター１０１の出力信号とを論理積演算して反転して第２内部信号を出力するＮＡＮＤゲート１０２と、ＮＡＮＤゲート１０２の出力を反転して第３内部信号を出力するインバーター１０３とから構成される。第１〜第３内部信号はそれぞれ図示の位置から取り出している。
【００４２】
本発明の第２コントローラの構成は以下の通りである。
図２７は本発明の第２コントローラの実施形態の回路構成図である。
第２コントローラは、センスアンプ部のＰＭＯＳの電流駆動能力を小さくしＮＭＯＳの電流駆動能力を大きくするための複数個のインバーター１１１、１１３、１１５、１１７、１１９とＰＭＯＳ及びＮＭＯＳの電流駆動能力を大きくするためのインバーター１１２、１１４、１１６、１１８、１２０とから構成され、前記第１コントローラ３３から出力される第３内部信号の下降エッジを所定時間遅延させる第４遅延部１４８と、第４遅延部１４８の出力と第３内部信号とを論理和演算して反転出力するＮＯＲゲート１２１と、センスアンプ部のＰＭＯＳの電流駆動能力を小さくしＮＭＯＳの電流駆動能力を大きくするための複数個のインバーター１２３、１２５、１２７、１２９、１３１とＰＭＯＳ及びＮＭＯＳの電流駆動能力を大きくするためのインバーター１２２、１２４、１２６、１２８、１３０とから構成され、ＮＯＲゲート１２１の出力信号の上昇エッジを所定時間遅延させる第５遅延部１４９と、第３内部信号を反転させるインバーター１３２と、インバーター１３２の出力とＮＯＲゲート１２１の出力と第５遅延部１４９の出力とを論理積し反転して第４内部信号を出力するＮＡＮＤゲート１３３と、インバーター１３２の出力と第４遅延部１４８の出力とＮＡＮＤゲート１３３の出力とを論理積し反転して出力するＮＡＮＤゲート１３４と、インバーター１３５〜１３８から構成され、ＮＡＮＤゲート１３３の出力の上昇エッジを所定時間遅延させる第６遅延部１５０と、インバーター１１３の出力とＮＡＮＤゲート１３４の出力とＮＡＮＤゲート１３３の出力とを論理積演算して反転出力するＮＡＮＤゲート１４１と、インバーター１４２、１４３から構成され、ＮＡＮＤゲート１４１の出力の上昇エッジを所定時間遅延させる第７遅延部１５１と、ＮＡＮＤゲート１３９とインバーター１４０とから構成され、第５遅延部１５０の出力とＮＡＮＤゲート１３３の出力とを論理積演算して前記ＳＷＬ１用の信号（Ｓ１）を出力するＳ１信号出力部２３７と、ＮＡＮＤゲート１４４とインバーター１４５とから構成され、ＮＡＮＤゲート１３３の出力と第７遅延部１５１の出力とを論理演算してＳＷＬ２用の信号（Ｓ２）を出力するＳ２信号出力部２３８と、インバーター１４６、１４７から構成され、ＮＡＮＤゲート１３３の信号の駆動能力を大きくしてインターロック信号（Ｐ２）を出力するパルス信号出力部１５２とから構成される。ＮＡＮＤゲート１３３の出力信号がそのまま第４内部信号となる。
【００４３】
本発明の第３コントローラの実施形態を図２８〜図３０によって説明する。
図２８は第３コントローラの第１実施形態、図２９は第２実施形態、図３０は第３実施形態のそれぞれの回路構成図である。
第３コントローラの第１実施形態は、図２８に示すように、インバーター１６１、ＮＡＮＤゲート１６２、１６３、１６４等から構成され、入力バッファ部３１の第１同期信号と第２コントローラ３４の第４内部信号を入力して、第２コントローラ３４から出力されるインタロック信号（Ｐ２）のハイパルスを、ＣＳＢｐａｄ信号が「ロー」にイネーブルされている間まで拡張する信号拡張部１７２と、インバーター１６５〜１６８等から構成され、信号拡張部１７２の出力信号の上昇エッジを所定時間遅延させる第８遅延部１７３と、第４内部信号の反転信号と入力バッファ３１の第２同期信号とを論理積演算し反転して第６内部信号を出力するＮＡＮＤゲート１７１と、ＮＡＮＤゲート１６９、インバーター１７０から構成され、第８遅延部１７３の出力とＮＡＮＤゲート１７１の出力とを論理積演算して第５内部信号を出力する内部信号出力部１７４とから構成される。
【００４４】
第３コントローラの第２実施形態は、図２９に示すように、図２８から信号拡張部１７２を省略したものである。すなわち、第４内部信号を直接第８遅延部１７３へ入力するようにしたものである。
第３コントローラの第３実施形態は図３０に示す通りである。 図２８では第８遅延部１７３で信号拡張部１７１の出力信号の上昇エッジを遅延させたが、図３０では第９遅延部１７９で信号拡張部１７１の出力信号を全部（上昇エッジと下降エッジとを含む）遅延させる。
【００４５】
図３１は図１５のグローバル制御パルス発生部による第４コントローラの実施形態の構成回路図であり、図３２は図１６のグローバル制御パルス発生部による第４コントローラの実施形態の構成回路図である。
まず、図３１に示す第４コントローラは、図３１に示すように、インバーター１８１、１８３、１８４、１８５、ＮＡＮＤゲート１８２等から構成され、第１コントローラ３３の第１内部信号と第３コントローラ３５の第５内部信号とを論理演算してセンスアンプのＮＭＯＳ素子のイネーブル信号（ＳＡＮ）及びセンスアンプのＰＭＯＳ素子のイネーブル信号（ＳＡＰ）を出力するセンスアンプ制御信号出力部１９９と、ＮＡＮＤゲート１８６、インバーター１８７〜１９１等から構成され、第１コントローラ３３の第３内部信号と第３コントローラ３５の第５内部信号とを論理演算してメインセルブロックのビットラインとセンスアンプの第１入出力ノードとを連結するための第１制御信号（Ｃ１）、参照セルブロックのビットラインとセンスアンプの第２入出力ノードとを連結するための第２制御信号（Ｃ２）を出力するビットラインスイッチング信号出力部２００と、ＮＡＮＤゲート１９２、インバーター１９３、１９４、１９５等から構成され、第１コントローラ３３の第２内部信号と第３コントローラ３５の第５内部信号とを論理演算して列制御信号となる第４制御信号（Ｃ４）を出力する列制御信号出力部２０１と、ＮＡＮＤゲート１９６、インバーター１９７、１９８等から構成され、低電圧動作及びノイズ防止部３２のプリアクティブパルスと第３コントローラ３５の第６内部信号とを論理演算してプリチャージするための第３制御信号（Ｃ３)を出力するプリチャージ制御信号出力部２０２とから構成される。
【００４６】
又、図３２に示す第４コントローラの構成は、図に示すように、インバーター１８１、１８３、１８４、１８５、ＮＡＮＤゲート１８２等から構成され、第１コントローラ３３の第１内部信号と第３コントローラ３５の第５内部信号とを論理演算してセンスアンプのＮＭＯＳ素子のイネーブル信号（ＳＡＮ）及びセンスアンプのＰＭＯＳ素子のイネーブル信号（ＳＡＰ）を出力するセンスアンプ制御信号出力部１９９と、ＮＡＮＤゲート１８６、インバーター１８７〜１９１等から構成され、第１コントローラ３３の第３内部信号と第３コントローラ３５の第５内部信号とを論理演算してメインセルブロックのビットラインとセンスアンプの第１入出力ノードとを連結するための第１制御信号（Ｃ１）、参照セルブロックのビットラインとセンスアンプの第２入出力ノードとを連結するための第２制御信号（Ｃ２）を出力するビットラインスイッチング信号出力部２００と、ＮＡＮＤゲート１９２、インバーター１９３、１９４、１９５等から構成され、第１コントローラ３３の第２内部信号と第３コントローラ３５の第５内部信号とを論理演算して列制御信号を出力する第４制御信号（Ｃ４）を出力する列制御信号出力部２０１と、インバーター１９７、１９８、２０３等から構成され、入力バッファ部３１の第１同期信号又は第３コントローラ３５の第６内部信号を論理演算してプリチャージ第３制御信号（Ｃ３）を出力するプリチャージ制御信号出力部２０２とを含む。
【００４７】
次に、このように構成される本発明のＳＷＬ強誘電体メモリ装置の駆動方法を説明する。
図３３は本発明のパワーアップ検出部の各部の出力波形図である。回路は図２１に示されている。
まず、チップイネーブル信号（ＣＳＢｐａｄ）は接地電圧に固定され、パワーアップ時に全期間でチップイネーブル状態であると仮定する。
まず、ｔ１以前は未だパワーを入れてない状態であり、各ノード（Ｎ１〜Ｎ６）の信号は接地状態にある。
［ｔ１〜ｔ２期間］
ｔ１〜ｔ２期間では、電源がＶｃｃ状態にパワーアップされる。ノードＮ１の信号はＰＭＯＳトランジスタ２１９のプルアップで上昇するが、傾きは緩慢である。ノードＮ２の信号は遅延されて徐々に上昇する。ノードＮ１の電圧が上昇してトランジスタ２２３がオンとなると、コンデンサとして動作するトランジスタ２２９を介してトランジスタＮ５がオンとなるので、ノードＮ４はトランジスタ２２２、２２３、２２４、を介して接地される。ノードＮ５の信号はＮＭＯＳトランジスタ２３０がオフ状態なのでフローティング状態であり、ノードＮ６の信号はノードＮ４信号の影響に因り上昇する。
【００４８】
［ｔ２〜ｔ３期間］
ノードＮ２の信号電圧がしきい電圧Ｖtn以上に上昇してＮＭＯＳトランジスタ２２１をオンさせると、増幅部が動作してノードＮ１の信号が徐々に下降し、ノードＮ４の信号はインバーター２２６の出力を反転させる電圧まで上昇せず、ノード（Ｎ５，Ｎ６）の信号はＶｃｃを維持する。
［ｔ３以上の期間］
ノードＮ４の信号が上昇し続けてインバーター２２６のしきい値Ｖｔより上昇すると、ノード（Ｎ５，Ｎ６）の信号はハイからローに反転してＮＭＯＳトランジスタ２２４をオフさせて増幅部２３４をディスエーブルさせる。ノードＮ４はＰＭＯＳトランジスタ２２５の電流によりＶｃｃに上昇し、パワーアップ信号はロー状態となる。これにより、ＣＳＢｐａｄ信号はローと固定されるが、入力信号中の一つであるパワーアップ信号は入力バッファ部３１でディスエーブル状態のハイからイネーブル状態のローに変わる。
【００４９】
上記のようなパワーアップ検出部を用いた本発明のグローバル制御パルス発生部の動作出力波形を説明する。
図３４、図３５はセルアレイが図１１、１２の構成の時のグローバル制御パルス発生部の動作タイミング図であり、図３６、図３７はセルアレイが図１３の構成の時のグローバル制御パルス発生部の動作タイミング図である。図３４、図３６がＹアドレスが変化したときのタイミングで、図３５、図３７がＸ，Ｚアドレスが変化したときのタイミング図である。
本発明のグローバル制御パルス発生部の動作は、セルアレイの構成、Ｘ、Ｚアドレス変化とＹアドレス変化とにより図のように若干異なって動作する。すなわち、セルアレイ構成が図１１又は図１２のように構成され、Ｙアドレスが変化する場合におけるグローバル制御パルス発生部の第１実施形態の動作は図３４の通りである。
チップイネーブル信号（ＣＳＢｐａｄ）はチップイネーブルピンを介して外部から印加される。チップイネーブル信号は、ロー状態をイネーブル状態とするので、ＣＳＢｐａｄ信号がハイからローに遷移される時にイネーブル状態となる。新たな読取り動作又は書込動作を行うためには決まってハイ状態への不活性化期間が要求される。
【００５０】
まず、図３４をｔ１〜ｔ１５期間に分割して各期間別に信号の変化状態を説明する。
ＣＳＢｐａｄ信号が、ｔ１期間の開始点からｔ１４期間の終了点まではローに活性化され、ｔ１５期間の開始点からハイ状態に不活性化されると仮定する。又、ＣＳＢ信号が活性化されている間には、Ｘ、Ｚアドレスは変わらないが、Ｙアドレスはｔ７期間の開始時点、ｔ１１の開始点でそれぞれ変化すると仮定する。
Ｙ＿ＡＴＤ信号はＹアドレスの変化を感知してｔ７〜ｔ８期間、そしてｔ１１〜ｔ１２期間の間でハイパルスを発生する。ここで、Ｓ１、Ｓ２は、ＳＷＬセルのワードライン（ＳＷＬ１，ＳＷＬ２）を駆動する駆動信号を生成するために使用するパルスである。本発明と直接的な関係はないので、これらの信号Ｓ１、Ｓ２を使用してワードラインを駆動するまでの動作については省略する。
【００５１】
まず、ｔ１期間では、ＣＳＢｐａｄ信号をハイからローにイネーブルさせる。この際、Ｘ、Ｙ、Ｚアドレスはｔ１の以前状態を維持する。ｔ７の開始時点でＹアドレスが遷移される際、Ｙ＿ＡＴＤ信号はｔ７からｔ８期間までハイ状態となる。そして、Ｙアドレスがｔ１１の開始時点で遷移される際、Ｙ＿ＡＴＤ信号はｔ１１からｔ１２期間までハイ状態となる。
【００５２】
Ｓ１信号は、ｔ１期間までロー状態に維持され、ｔ２〜ｔ３期間でハイ状態に維持され、ｔ４期間ではロー状態、ｔ５期間ではハイ状態、ｔ６からｔ１５までロー状態となる。この際、Ｓ２信号はｔ３〜ｔ４期間でハイ状態に維持され、その以外ではローとなる。
そして、メインセルビットラインとセンスアンプの一方の入出力端との信号流れを調整する信号である第１制御信号Ｃ１は、ｔ３期間のみでロー状態となり、その以外の期間ではハイ状態となる。ゆえに、ｔ３期間のみでメインセルビットラインとセンスアンプの一方の入出力端との信号流れが遮断される。そして、参照セルビットラインとセンスアンプの他方の入出端との信号流れを調整する信号である第２制御Ｃ２は、ｔ３期間〜ｔ１４期間の間でロー状態となるパルスを発生する。ゆえに、ｔ３期間〜ｔ１４期間でメインセルビットラインとセンスアンプの他方の入出力端との信号流れが遮断される。
【００５３】
そして、メインセルのビットラインと外部データバスとの信号伝達を調整し、参照セルビットラインのプルアップを調整する信号である第４制御信号Ｃ４は、ｔ４からｔ１４までハイ状態となり、ＣＳＢｐａｄ信号がディスエーブルされる時点（ｔ１４期間の終点）で再びロー状態に遷移される。ゆえに、ｔ４期間〜ｔ１４期間のみでメインセルビットラインと外部データバスとの信号伝達を調整可能であり、参照セルビットラインのプルアップを調整可能である。
【００５４】
Ｓ１、Ｓ２が正常パルスを発生する期間で他のパルスによる妨害を防止する信号であるインタロック信号Ｐ２は、Ｓ１、Ｓ２信号がハイ状態であるｔ２期間からｔ５期間までハイ状態となり、ｔ６の開始時点で再びロー状態になる。
そして、Ｓ１、Ｓ２が活性化される前にメインセル及び参照セルビットラインをロー電圧にプリチャージする第３制御信号Ｃ３は、ｔ１期間までは以前状態のハイ状態に維持され、ｔ２期間の開始時点でロー状態に遷移されてｔ１４期間までロー状態に維持されてプリチャージが不活性化となり、この期間以外の領域（ＣＳＢｐａｄ信号がディスエーブルされる時点）で再びハイ状態に遷移される。
【００５５】
そして、ＳＡＮ信号（センスアンプ／入出力制御部２５のセンスアンプを動作させるために、ＮＭＯＳから構成されるトランジスタを制御する信号であるＳＡＮ Ｃ信号を作るための予備信号）は、ｔ２期間までは以前状態のロー状態に維持され、ｔ３の開始時点でハイ状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点でロー状態に遷移される。ＳＡＰ信号（センスアンプ／入出力制御部２５のセンスアンプを動作させるためにＰＭＯＳから構成されるトランジスタを制御する信号であるＳＡＰ Ｃ信号の予備信号）はＳＡＮ信号とは逆に変化する。すなわち、ｔ２期間までは以前の状態のハイ状態に維持され、ｔ３の開始時点でロー状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点でハイ状態に遷移される。
【００５６】
このように、ＣＳＢｐａｄ信号が活性化されている状態でＹアドレスが変わってＹ＿ＡＴＤが発生すると、書込モードの場合には、Ｓ１、Ｓ２信号によって双方のスプリットワードラインともが「ハイ」に駆動されている期間、つまりｔ２〜ｔ３期間でビットラインに「ロー」が加えられているセルにロジック「０」が書き込まれる。そして、Ｓ１、Ｓ２信号によって「ハイ」が載せられているビットラインに一方の電極が接続されているトランジスタのゲートが接続されているスプリットワードラインに「ハイ」、他方のキャパシタが接続されているスプリットワードラインに「ロー」が加えられたときに「１」が書き込まれる。
【００５７】
一方、セルアレイ構成が図１１又は図１２のように構成され、Ｘ、Ｚアドレスが変化する場合のグローバル制御パルス発生部の動作は図３５の通りである。
全体のタイミング期間をｔ１期間〜ｔ２１期間に分けて説明する。Ｘ、Ｚアドレスがｔ７期間、ｔ１４期間の開始点でそれぞれ変わると仮定する。すなわち、Ｘ、Ｚアドレス変化時のグローバル制御パルス発生部の動作もＹアドレス変化時の動作と類似する。このため、互いに異なる動作を行う部分のみを以下に説明する。
図３４では、Ｙアドレスが変化する時点でＹ＿ＡＴＤ信号がハイ状態となるのに対して、Ｘ、Ｚアドレスがｔ７期間、ｔ１４期間の開始点で変化すると仮定するとき、Ｘ、Ｚ＿ＡＴＤ信号はｔ７期間、ｔ１４期間でハイ状態となり、他の期間ではロー状態となる。グローバル制御パルス発生部では、Ｘ、Ｚアドレスが変化すると、Ｘ、Ｚ＿ＡＴＤ信号とＣＳＢｐａｄ信号とを合成して使用する。ゆえに、Ｘ、Ｚ＿ＡＴＤ信号のハイ状態の期間（ｔ７，ｔ１４）が存すると、グローバルコントロールパルス発生部は、その期間でＣＳＢｐａｄ信号がイネーブルされたと認識する。よって、グローバル制御パルス発生部からは全ての出力信号が再び発生するようになり、該当Ｘ、Ｚアドレスが正常にアクセスする。
【００５８】
Ｓ１、Ｓ２信号は、ＣＳＢｐａｄ信号が「ロー」状態にイネーブルされてから一定の期間ｔ１後にハイに遷移され、又、Ｘ、Ｚ＿ＡＴＤ信号が「ロー」に遷移される時点で一定の期間（ｔ８，ｔ１５）後にハイに遷移される。すなわち、Ｓ１は、ｔ２〜ｔ３期間、ｔ５期間、ｔ９〜ｔ１０期間、ｔ１２期間、ｔ１６〜ｔ１７期間、及びｔ１９期間でハイ状態を維持し、その以外の期間では「ロー」状態を維持する。そして、Ｓ２信号はｔ２〜ｔ４期間、ｔ９〜ｔ１１期間、及びｔ１６〜ｔ１８期間で「ハイ」状態を維持し、その以外の期間では「ロー」状態を維持する。
【００５９】
第１制御信号Ｃ１は、Ｓ１、Ｓ２信号ともがハイ状態である期間（ｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７）のうちのある期間（ｔ３、ｔ１０、ｔ１７）の間にローに遷移される。そして、第２制御信号Ｃ２は、Ｃ１信号がローに遷移される時点でハイ状態からローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でロー状態からハイ状態に遷移される。第４制御信号Ｃ４は、Ｃ２信号がハイに遷移される時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でハイ状態からロー状態に遷移される。Ｐ２信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でローからハイに遷移され、Ｓ１、Ｓ２信号共がローに遷移される時点でハイからローに遷移される。第３制御信号Ｃ３は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でローからハイに遷移される。ＳＡＮ信号、ＳＡＰ信号はＣ２信号が変化する時点でそれぞれ反対状態に遷移される。
【００６０】
よって、Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７等の期間でセルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか一つのみが「ハイ」状態である期間、つまりｔ４〜ｔ５、ｔ１１〜ｔ１２、ｔ１８〜ｔ１９等の期間でセルにロジック「１」が書き込まれる。
【００６１】
一方、本発明のセルアレイの構成が図１３で、Ｙアドレスが変化する場合におけるグローバル制御パルス発生部の動作を図３６に示す。
すなわち、図３６の波形をｔ１期間〜ｔ２１期間に分割して各期間別に信号の変化状態を説明する。
図１３はビットラインとビットバーラインとから構成され、参照セルが構成されてないため、第１、第２制御信号Ｃ１、Ｃ２は要らない。
ＣＳＢｐａｄ信号が、ｔ１期間の開始点からｔ１４期間の終了点まではローに活性化され、ｔ１５期間の開始点でハイ状態に不活性化される。ＣＳＢ信号が活性化されている間に、Ｘ、Ｚアドレスは変わらないが、Ｙアドレスはｔ７期間の開始時点、ｔ１１の開始点でそれぞれ遷移されるとする。
すると、Ｙ＿ＡＴＤ信号は、Ｙアドレスの変化を感知してｔ７〜ｔ８期間、そしてｔ１１〜ｔ１２期間の間でそれぞれハイ状態となる。Ｓ１、Ｓ２信号は、ＳＷＬメモリセルのスプリットワードライン（ＳＷＬ１， ＳＷＬ２）の基本波形を形成するのに使用する信号なので、Ｓ１信号はｔ２〜ｔ３期間、ｔ５期間でハイ状態のパルスに発生され、Ｓ２信号はｔ２〜ｔ４期間でハイ状態のパルスに発生される。
【００６２】
Ｃ４信号はメインセルのビットラインと外部データバスの信号伝達を調整し、メインセルのビットライン及びビットバーラインのプルアップを調整するためのものであり、ｔ４の開始点でロー状態からハイ状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点（ｔ１４期間の終点）で再びロー状態に遷移される。ゆえに、ｔ４期間〜ｔ１４期間のみでメインセルのビットラインと外部データバスとの間の信号伝達を可能にする。
【００６３】
Ｐ２信号は、Ｓ１、Ｓ２が正常パルス（ハイ状態）を発生する期間であるｔ２〜ｔ５期間でハイ状態を維持する信号であり、この期間では他の信号がＳ１、Ｓ２信号の正常パルスを妨害しないようにインタロック機能を果たす。すなわち、Ｓ１、Ｓ２信号が正常な信号を発生する期間（ｔ２〜ｔ５）でハイ状態を維持する信号であり、この期間で他の信号がＳ１、Ｓ２の正常的な信号を妨害しないようにする信号である。
【００６４】
第３制御Ｃ３は、ｔ２〜ｔ４期間でプリチャージが不活性化され、この以外の期間ではプリチャージが活性化されるようにするためのものであり、ｔ１期間まではハイ状態に維持され、ｔ２期間の開始時点でロー状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びハイ状態に遷移される。
【００６５】
そして、ＳＡＮ信号は、センスアンプ及び入出力制御部のセンスアンプを動作させるためにＮＭＯＳから構成されるトランジスタを制御する信号であるＳＡＮ＿Ｃ信号を作るための予備信号であり、ｔ２期間まではロー状態に維持され、ｔ３の開始時点でハイ状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点でロー状態に遷移される。ＳＡＰ信号は、センスアンプ及び入出力制御部のセンスアンプを動作させるためにＰＭＯＳから構成されるトランジスタを制御する信号であるＳＡＰ＿Ｃ信号の予備信号であり、ＳＡＮ信号とは逆に変化する。すなわち、ｔ２期間まではハイ状態に維持され、ｔ３の開始時点でロー状態に遷移され、ＣＳＢｐａｄ信号がディスエーブルされる時点でハイ状態に遷移される。
【００６６】
よって、Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３期間でセルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか一つのみ「ハイ」状態である期間、つまりｔ４〜ｔ５期間でセルにロジック「１」が書き込まれる。
【００６７】
一方、セルアレイの構成が図１３で、Ｘ、Ｚアドレスが変化される場合のグローバル制御パルス発生部の動作を図３７に示す。
すなわち、Ｘ、Ｚアドレストグル時のグローバル制御パルス発生部の動作も、Ｙアドレスのトグル時の動作と類似する。このため、互いに異なる動作を行う部分のみを以下に説明する。
図３６ではＹアドレスが変化する時点でＹ＿ＡＴＤ信号がハイ状態となるのに対して、図３７ではＸ、Ｚアドレスが変化する時点でＸ、Ｚ＿ＡＴＤ信号がハイ状態となる。グローバルコントロール発生部では、Ｘ、Ｚアドレスが変化すると、Ｘ、Ｚ＿ＡＴＤ信号とＣＳＢ信号とを合成して使用する。ゆえに、Ｘ、Ｚ＿ＡＴＤ信号のハイ状態の期間（ｔ７，ｔ１４）が存すると、グローバル制御パルス発生部は、その期間にＣＳＢｐａｄ信号がハイ状態になったと認識する。よって、グローバル制御パルス発生部からは全ての出力信号が再び発生し、該当Ｘ、Ｚアドレスが正常にアクセスする。
【００６８】
すなわち、Ｓ１、Ｓ２信号は、ＣＳＢｐａｄ信号が「ロー」状態にイネーブルされてから一定の期間（ｔ１）後にハイに遷移され、又、Ｘ、Ｚ＿ＡＴＤ信号が「ロー」に遷移される時点で一定の期間（ｔ８，ｔ１５）後にハイに遷移される。
Ｃ４信号は、Ｓ１信号がローに遷移され、Ｓ２信号がハイである時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でハイ状態からロー状態に遷移される。Ｐ２信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でローからハイに遷移され、Ｓ１、Ｓ２信号共がローに遷移される時点でハイからローに遷移される。Ｃ３信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でローからハイに遷移される。ＳＡＮ信号、ＳＡＰ信号は、Ｓ１、Ｓ２信号が全て「ハイ」である時点で所定時間遅延された後に変化され、Ｘ、Ｚ＿ＡＴＤ信号が「ハイ」に遷移される時点でそれぞれ反対状態に遷移される。
【００６９】
よって、Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７等の期間で該当セルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか一つのみが「ハイ」状態である期間、つまりｔ４〜ｔ５、ｔ１１〜ｔ１２、ｔ１８〜ｔ１９等の期間で該当セルにロジック「１」が書き込まれる。
【００７０】
【発明の効果】
上記説明したように、本発明のＳＷＬ強誘電体メモリ装置及びその駆動回路においては以下のような効果がある。
プレートラインをトランジスタのゲートとして形成されるワードラインと別に構成する必要がなくなり、スプリットワードラインを用いてセルプレート機能を果たすように強誘電体メモリ装置を構成するため、集積度を向上させることができる。さらに、データの読取り、書込動作で別のプレートラインを制御するための別の信号を必要としないため、記憶装置としての効率性が向上する。
また、従来には、一つの参照セルが約数百倍以上の多くのメインメモリの読取り動作に用いられるように構成されていたが、本発明においては一定の数のメインメモリに対して分散させて参照セルを配置したの参照セルの特性の劣化を押さえることができる。
さらに、通常、強誘電体メモリをイネーブルさせるための信号としてＣＳＢｐａｄ信号のみを用いたが、本発明ではＣＳＢ信号と共にＸ、Ｙ、Ｚ＿ＡＴＤ信号を用いる。これにより、列先行アクセスモードで動作させてチップアクセス速度及び性能を向上させる等、メモリ動作を効率よく運用できる。すなわち、アドレスの変化を大きくＸ、Ｚアドレスのみ変化する場合とＹアドレスのみ変化する場合とに分類して動作させ、ＣＳＢｐａｄ信号によりイネーブルされて動作未完状態ではＸ、Ｙ、Ｚアドレスが入力されても動作を妨害しないようにしている。
さらに、Ｘ、Ｚアドレスが変化する場合、センスアンプにラッチされた有効データが無いため、ＣＳＢ信号のイネーブル時と同じ動作をＸ、Ｚ＿ＡＴＤ信号を用いて具現できる。Ｙアドレスのみが変化する場合、ローアドレスに該当するスプリットワードラインが変わらないため、センスアンプに既ラッチされたデータを読み出すことができ、書込モードではＹ＿ＡＴＤ信号を用いて正常に書込動作を行うことができる。
【図面の簡単な説明】
【図１】 ａは一般的な強誘電体のヒステリシスループを示す特性図、ｂは一般的な強誘電体メモリの単位キャパシタ構成図。
【図２】 従来の１Ｔ／１Ｃの強誘電体メモリのセルアレイ構成図。
【図３】 従来の１Ｔ／１Ｃの強誘電体メモリセルの駆動回路構成図。
【図４】 従来の１Ｔ／１Ｃの強誘電体メモリセルの駆動回路構成図。
【図５】 従来の１Ｔ／１Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図
【図６】 従来の１Ｔ／１Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図。
【図７】 従来の２Ｔ／２Ｃの強誘電体メモリのセルアレイ構成図。
【図８】 従来の２Ｔ／２Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図
【図９】 従来の２Ｔ／２Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図。
【図１０】 本発明実施形態のＳＷＬ強誘電体メモリのセルアレイ構成ブロック図。
【図１１】 本発明の第１実施形態のＳＷＬ強誘電体メモリのセルアレイ回路構成図。
【図１２】 本発明の第２実施形態のＳＷＬ強誘電体メモリのセルアレイ回路構成図。
【図１３】 本発明の第３実施形態のＳＷＬ強誘電体メモリのセルアレイ回路構成図。
【図１４】 本発明のＳＷＬ強誘電体メモリ装置の駆動回路の実施形態のブロック構成図。
【図１５】 本発明のグローバル制御パルス発生部の第１実施形態のブロック構成図。
【図１６】 本発明のグローバル制御パルス発生部の第２実施形態のブロック構成図。
【図１７】 本発明の入力バッファ部の第１実施形態の回路構成図。
【図１８】 本発明の入力バッファ部の第２実施形態の回路構成図。
【図１９】 本発明の入力バッファ部の第３実施形態の回路構成図。
【図２０】 本発明の入力バッファ部の第４実施形態の回路構成図。
【図２１】 本発明のパワーアップ検出部の第１実施形態の回路構成図。
【図２２】 本発明の低電圧動作及びノイズ防止部の第１実施形態の回路構成図。
【図２３】 本発明の低電圧動作及びノイズ防止部の第２実施形態の回路構成図。
【図２４】 本発明の低電圧動作及びノイズ防止部の第３実施形態の回路構成図。
【図２５】 本発明の低電圧動作及びノイズ防止部の第４実施形態の回路構成図。
【図２６】 本発明の第１コントローラの第１実施形態の回路構成図。
【図２７】 本発明の第２コントローラの第２実施形態の回路構成図。
【図２８】 本発明の第３コントローラの第１実施形態の回路構成図。
【図２９】 本発明の第３コントローラの第２実施形態の回路構成図。
【図３０】 本発明の第３コントローラの第３実施形態の回路構成図。
【図３１】 本発明の第４コントローラの第１実施形態の回路構成図。
【図３２】 本発明の第４コントローラの第２実施形態の回路構成図。
【図３３】 本発明のパワーアップ検出部の動作タイミング図。
【図３４】 本発明のグローバル制御パルス発生部の動作タイミング図。
【図３５】 本発明のグローバル制御パルス発生部の動作タイミング図。
【図３６】 本発明のグローバル制御パルス発生部の動作タイミング図。
【図３７】 本発明のグローバル制御パルス発生部の動作タイミング図。
【符号の説明】
１１ Ｘアドレスバッファ部
１２ Ｘプレデコーダ部
１３ Ｚアドレスバッファ部
１４ Ｚプレデコーダ部
１５ Ｘ、Ｚ＿ＡＴＤ発生部
１６ グローバル制御パルス発生部
１７ Ｙアドレスバッファ部
１８ Ｙプレデコーダ部
１９ Ｙ＿ＡＴＤ発生部
２０ ローカル制御パルス発生部
２１ 最終Ｘデコーダ部
２２ ＳＷＬドライバ
２３ ＳＷＬセルアレイ部
２４ 列制御部
２５ センスアンプ及び入出力制御部
２６ 入出力バス制御部
３１ 入力バッファ部
３２ 低電圧動作及びノイズ防止部
３３ 第１コントローラ
３４ 第２コントローラ
３５ 第３コントローラ
３６ 第４コントローラ
４４ パワーアップ検出部
６８ 低電圧感知及び遅延部
６１、６２、１０４、１４８、１４９、１５０、１５１、１７３、１７９ 遅延部
６９ ノイズ除去部
１５２ Ｐ２パルス信号出力部
１７２ 信号拡張部
１７４ 第５内部信号出力部
１９９ センスアンプ制御信号出力部
２００ ビットライン制御信号出力部
２０１ 列制御信号出力部
２０２ プリチャージ制御信号出力部
２３３ 電源電圧上昇感知部
２３４ 増幅部
２３５ フィードバック部
２３６ パワーアップ信号出力部
２３７ Ｓ１信号出力部
２３８ Ｓ２信号出力部
Claims (6)
- １つのアドレスでアクセスされる２本の平行に配置された第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）とを有し、かつこれらのワードラインに直交する方向にビットラインを有し、第１スプリットワードラインに一方のトランジスタのゲートが接続され、第２のスプリットワードラインに他のトランジスタのゲートが接続され、それぞれのトランジスタの一方の電極をそれぞれのビットラインに、他方の電極を誘電体キャパシタの一方の電極に接続し、誘電体キャパシタの他方の電極をそのキャパシタが接続されていないスプリットワードラインに接続したＳＷＬ強誘電体メモリ装置において、それぞれのスプリットワードライン（ＳＷＬ）を駆動するＳＷＬドライバと、トランジスタと誘電体キャパシタとからなるデータを格納するセルを複数まとめてブロックとして構成したセルアレイ部と、セルアレイ部のデータをセンシングするとともにデータを書き込むセンスアンプを備えたセンスアンプブロックと、ビットラインを制御するビットライン制御部を含むビットライン制御ブロックとを備えるコア部とを備え、前記セルアレイ部のブロックが一つのＳＷＬドライバを中心として左右側に配列され、前記コア部が各セルアレイ部のブロックの上下方向にブロックの間に配置されることを特徴とするＳＷＬ強誘電体メモリ装置。
- 前記セルアレイ部は、一定の間隔を有して一方向に配列される複数のスプリットワードライン（ＳＷＬ）と、前記各ＳＷＬに垂直な方向に一定の間隔を有して配列される複数のビットラインと、前記隣接する２本のＳＷＬと隣接する２本のビットラインとを一対として各対に形成される強誘電体単位メモリセルとを備えることを特徴とする請求項１記載のＳＷＬ強誘電体メモリ装置。
- 前記強誘電体単位メモリセルは、前記一対のＳＷＬ中の第１ＳＷＬにゲート電極が連結され、ソース電極は一対のビットライン中の第１ビットラインに連結される第１トランジスタと、前記一対のＳＷＬ中の第２ＳＷＬにゲート電極が連結され、ソース電極は一対のビットライン中の第２ビットラインに連結される第２トランジスタと、前記第１トランジスタのドレイン電極に第１電極が連結され、第２電極は前記第２ＳＷＬに連結される第１キャパシタと、前記第２トランジスタのドレイン電極に第１電極が連結され、第２電極は前記第１ＳＷＬに連結される第２キャパシタとから構成されることを特徴とする請求項２記載のＳＷＬ強誘電体メモリ装置。
- 前記セルアレイの構成は、一定の間隔で一方向に配列される複数のスプリットワードラインと、前記各スプリットワードラインに垂直な方向に一定の間隔で互いに交互に配列される複数のビットラインとビットバーラインと、そして隣接する２本の一対とされたスプリットワードラインと一対のビットラインとビットバーラインとが交差する箇所で形成される単位セルとを備えることを特徴とする請求項１記載のＳＷＬ強誘電体メモリ装置。
- 前記単位セルは、前記一対のスプリットワードライン中の第１スプリットワードラインにゲート電極が連結され、ソース電極がビットラインに連結される第１トランジスタと、前記一対のスプリットワードライン中の第２スプリットワードラインにゲート電極が連結され、ソース電極はビットバーラインに連結される第２トランジスタと、前記第１トランジスタのドレイン電極に第１電極が連結され、第２電極は前記第２スプリットワードラインに連結される第１キャパシタと、前記第２トランジスタのドレイン電極に第１電極が連結され、第２電極は前記第１ＳＷＬに連結される第２キャパシタとから構成されることを特徴とする請求項４記載のＳＷＬ強誘電体メモリ装置。
- 入力されるＸ、Ｚアドレスをデコードして該当セルアレイブロックが動作するように制御するＸポストデコーダ部と、外部から入力されるＣＳＢｐａｄ信号に基づいてデータの書込及び読取りに必要な制御パルスを出力するグローバル制御パルス発生部と、前記グローバル制御パルス発生部の制御パルスを入力してデータの書込及び読取りに必要な制御信号を出力するローカル制御パルス発生部と、データを格納するＳＷＬセルアレイブロックと、前記Ｘポストデコーダ部及び前記ローカル制御パルス発生部の制御信号に基づいてＳＷＬセルアレイブロックを駆動するＳＷＬドライバと、外部から入力されるＹアドレス信号をデコードして出力するＹアドレスデコーダ部と、前記ローカル制御パルス発生部の制御信号及び前記Ｙアドレスデコーダ部のデコード信号に基づいて列を制御する列制御部と、前記ローカル制御パルス発生部の制御信号及び列制御部の制御に基づいて前記セルアレイのデータをセンシングし、セルアレイにデータを書き込むためのセンシング及びデータ入出力制御部とを備えることを特徴とする請求項１〜５に記載のいずれかのＳＷＬ強誘電体メモリ装置を駆動する駆動回路。
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