JP2004095134A - 不揮発性強誘電体メモリ制御装置 - Google Patents
不揮発性強誘電体メモリ制御装置 Download PDFInfo
- Publication number
- JP2004095134A JP2004095134A JP2002381335A JP2002381335A JP2004095134A JP 2004095134 A JP2004095134 A JP 2004095134A JP 2002381335 A JP2002381335 A JP 2002381335A JP 2002381335 A JP2002381335 A JP 2002381335A JP 2004095134 A JP2004095134 A JP 2004095134A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- transition detection
- transition
- detection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【課題】本発明は不揮発性強誘電体メモリ制御装置に関し、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）構造でＦＲＡＭがプログラムメモリに用いられる場合電力の消耗を減少させ、セルに加えられる電圧ストレスを減少させてＦＲＡＭの寿命を延長させるようにすることに目的がある。
【解決手段】本発明に係る不揮発性強誘電体メモリ制御装置は、内蔵（ｅｍｂｅｄｄｅｄ）メモリとして適した不揮発性強誘電体メモリ制御装置に関する。このため本発明は、カラムアドレス領域を最下位ビットに配置し、ローアドレスが一定の場合カラムアドレスのアクセス時にアドレス遷移検出信号が発生しないようにし、内部データレジスタアレイを配置して繰り返されるアクセスアドレスは直ちにレジスタに貯蔵されたデータが出力されるように制御する。
【選択図】 図６
【解決手段】本発明に係る不揮発性強誘電体メモリ制御装置は、内蔵（ｅｍｂｅｄｄｅｄ）メモリとして適した不揮発性強誘電体メモリ制御装置に関する。このため本発明は、カラムアドレス領域を最下位ビットに配置し、ローアドレスが一定の場合カラムアドレスのアクセス時にアドレス遷移検出信号が発生しないようにし、内部データレジスタアレイを配置して繰り返されるアクセスアドレスは直ちにレジスタに貯蔵されたデータが出力されるように制御する。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ制御装置に関し、特に、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ；ＳＯＣ）構造でプログラムメモリとしてＦＲＡＭを用いる場合、ＦＲＡＭを内蔵（ｅｍｂｅｄｄｅｄ）メモリに適するように用いることができるよう制御する技術に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、すなわち、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はディラム（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
このようなＦＲＡＭは、ディラムと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。ＦＲＡＭは、このような残留分極特性により素子に形成された電界を除去してもデータが消失しない。
【０００３】
図１は、一般的な強誘電体の特性であるヒステリシスループ（Ｈｙｓｔｅｒｅｓｉｓ ｌｏｏｐ）を示す図である。
ヒステリシスループは、電界を除去しても電界により誘起された分極が残留分極（又は自発分極）の存在により消滅せず、一定量（ｄ、ａ状態）を保持していることが分かる。不揮発性強誘電体メモリセルは、前記ｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００４】
図２は、従来の不揮発性強誘電体メモリの単位セル素子の構成を示す図である。
不揮発性強誘電体メモリの単位セルは、一方向にビットラインＢＬが形成され、ビットラインＢＬと交差する方向にワードラインＷＬが形成される。そして、ワードラインＷＬに一定の間隔を置いてワードラインＷＬと同一の方向にプレートラインＰＬが形成される。
さらに、トランジスタＴ１はゲートがワードラインＷＬに連結され、ソースはビットラインＢＬに連結され、ドレーンは強誘電体キャパシタＦＣ１の一端と連結される。さらに、強誘電体キャパシタＦＣ１の他の一端はプレートラインＰＬに連結される（例えば、特許文献１参照）。
【０００５】
このような構成を有する従来の不揮発性強誘電体メモリのデータ入出力動作を、図３（ａ）及び図３（ｂ）を参照して説明すると次の通りである。
図３（ａ）は、従来の不揮発性強誘電体メモリのライトモード（ｗｒｉｔｅ ｍｏｄｅ）時の動作タイミング図である。
先ず、ライトモード時にアクティブ区間に進入すると、外部から印加されるチップイネーブル信号ＣＥＢがハイからローに活性化され、これと同時にライトイネーブル信号がハイからローに遷移するとライトモードが開始される。次いで、ライトモードでアドレスディコーディングが開始されると、該当ワードラインＷＬに印加されるパルスがローからハイに遷移してセルが選択される。
このように、ワードラインＷＬがハイ状態を保持している区間で、該当プレートラインＰＬには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値１又は０を書き込むため、該当ビットラインＢＬにライトイネーブル信号に同期されるハイ又はロー信号を印加する。このとき、センスアンプイネーブル信号ＳＥＮはハイ状態を保持する。
すなわち、ビットラインＢＬにハイレベル信号が印加されてプレートラインＰＬに印加される信号がローレベル信号であれば、強誘電体キャパシタＦＣ１には入力データＤＩＮの値がロジック「１」で書き込まれる。そして、ビットラインＢＬにローレベル信号が印加されてプレートラインＰＬに印加される信号がハイレベル信号であれば、強誘電体キャパシタＦＣ１には入力データＤＩＮの値がロジック「０」で書き込まれる。
【０００６】
さらに、図３（ｂ）は、リードモード（ｒｅａｄ ｍｏｄｅ）時の動作タイミング図である。
リードモード時にアクティブ区間に進入すると外部でチップイネーブル信号ＣＥＢをハイからローに活性化させ、該当ワードラインＷＬが選択される前に全てのビットラインＢＬはイコライズ（ｅｑｕａｌｉｚｅ）信号によりロー電圧に等電位化される。
そして、各ビットラインＢＬを活性化させた後アドレスをディコーティングすると、ディコーディングされたアドレスにより該当ワードラインＷＬはロー信号がハイ信号に遷移されて該当セルを選択する。選択されたセルのプレートラインＰＬにハイ信号を印加し、強誘電体メモリに貯蔵されたロジック値１に相応するデータＱｓを破壊させる。
若し、強誘電体メモリにロジック値０が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。このように破壊されたデータと破壊されていないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになり、センスアンプはロジック値１又は０をセンシングすることになる。
すなわち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変更される場合であり、データが破壊されない場合はａからｆに変更される場合である。したがって、一定時間が経過した後センスアンプイネーブル信号ＳＥＮによりセンスアンプがイネーブルされると、データが破壊された場合は増幅されて出力データＤＯＵＴの値にロジック「１」を出力する。そして、データが破壊されない場合は増幅されて出力データＤＯＵＴの値にロジック「０」を出力する。
このように、センスアンプでデータを増幅した後は元のデータに復元しなければならないので、該当ワードラインＷＬにハイ信号を印加した状態でプレートラインＰＬをハイからローに非活性化させる。
【０００７】
【特許文献１】
特開平１１−１２１７０５号公報
【０００８】
【発明が解決しようとする課題】
ところが、このような従来の不揮発性強誘電体メモリは、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）構造又はスタンドアロン（ｓｔａｎｄ ａｌｏｎｅ）に用いられる場合に信頼性を向上させるための方法が求められている。特に、ＦＲＡＭセルに電圧が頻繁に印加される場合電力の消耗が増加して信頼性の側面で不利になるので、セルオペレーション（ｏｐｅｒａｔｉｏｎ）の回数を減少させる必要性がある。
従来の不揮発性強誘電体メモリでは、セル等のアドレスをアサイン（ａｓｓｉｇｎ）する場合ロー／カラムアドレスをランダムに割り当てたため、ＦＲＡＭのセルオペレーション時に電力の消耗が増加し、不要なオペレーションによりセルにストレスを印加することになるのでセルの寿命が短縮するという問題点がある。
【０００９】
本発明は、前述のような問題点を解決するためになされたもので、駆動確率の高いカラムアドレスを最下位ビット領域で用い、ローアドレスが一定の場合カラムアドレスアクセス時にアドレス遷移検出信号が発生しないようにすることに目的がある。
さらに、以前のアドレスに該当するデータが貯蔵されたデータレジスタアレイを備え、反復されるアドレスのアクセス時にチップを駆動させずレジスタに貯蔵されたデータが直ちに出力されるようにすることに目的がある。
【００１０】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る不揮発性強誘電体メモリ制御装置は、チップイネーブル信号に応じてカラムアドレスをラッチするカラムアドレスラッチと、ラッチされたカラムアドレスをディコーディングするカラムディコーダと、チップイネーブル信号に応じてローアドレスをラッチするローアドレスラッチと、ラッチされたローアドレスの遷移時に発生するアドレス遷移検出信号に応じてチップ動作を制御する制御信号を出力するチップ制御信号発生部とを備えることを特徴とする。
【００１１】
また、本発明は、チップイネーブル信号に応じてカラムアドレスをラッチするカラムアドレスラッチと、ラッチされたカラムアドレスをディコーディングするカラムディコーダと、チップイネーブル信号の遷移の可否を検出してチップイネーブル遷移検出信号を出力するチップイネーブル信号遷移検出部と、チップイネーブル信号に応じてローアドレスをラッチするローアドレスラッチと、ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部と、パワーオンリセット信号の入力時にチップイネーブル遷移検出信号の入力に従い遷移合成信号を出力し、以後はアドレス遷移検出信号に応じて遷移合成信号を出力する合成部、及び遷移合成信号に応じてチップ動作を制御する制御信号を出力するチップ制御信号発生部を備えることを特徴とする。
【００１２】
前記ローアドレスは最上位ビット領域に配置され、カラムアドレスは最下位ビット領域に配置されることを特徴とする。
【００１３】
また、前記ローアドレスラッチは、チップイネーブル信号のローエッジでローアドレスをラッチして出力するフリップフロップ、及びフリップフロップの出力信号を遅延してラッチされたローアドレスを出力する遅延手段を備えることを特徴とする。
【００１４】
また、前記アドレス遷移検出部は、入力されるローアドレスが既に貯蔵されたローアドレスと同一であればアドレス遷移検出信号を発生させず、相違すればアドレス遷移検出信号を発生させることを特徴とする。
【００１５】
また、前記合成部は、プールアップ制御信号の印加時にパワーオンリセット信号、チップイネーブル遷移検出信号、アドレス遷移検出信号及びライトイネーブル遷移検出信号を合成して遷移合成信号を出力する。そして、合成部は、パワーオンリセット信号の活性化以後に最初に発生するチップイネーブル遷移検出信号により遷移合成信号が発生し、以後はアドレス遷移検出信号により遷移合成信号が発生することを特徴とする。
【００１６】
また、前記合成部は、メモリセルアレイのライト／プログラム動作時にライト制御信号の遷移の可否を検出するライトイネーブル遷移検出信号のイネーブルの可否に従い、チップイネーブル遷移検出信号及びアドレス遷移検出信号と係わりなく遷移合成信号を活性化させる。そして、合成部は、電源電圧端と遷移合成信号の出力端との間に連結されてゲートを介しプールアップ制御信号が印加されるプールアップ駆動素子と、遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介しライトイネーブル遷移検出信号が印加される第１の駆動素子と、遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号が印加される第２の駆動素子と、パワーオンリセット信号をラッチして出力するラッチと、ラッチと接地電圧端との間に連結されてゲートを介し前記パワーオンリセット信号が印加される第３の駆動素子、ラッチと接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号が印加される第４の駆動素子、及び遷移合成信号の出力端と接地電圧端との間に連結され、それぞれのゲートを介してチップイネーブル遷移検出信号及びラッチの出力信号が印加される第５及び第６の駆動素子を備えることを特徴とする。
若し、前記ローアドレスが同一の場合、カラムアドレスのアクセス時にセンスアンプに貯蔵されたデータが出力される。
【００１７】
また、前記センスアンプは、チップイネーブル遷移検出信号とローアドレスの遷移検出によるアドレス遷移検出信号が発生しない場合、活性化状態を保持して以前のデータを出力することを特徴とする。
【００１８】
また、本発明はチップイネーブル信号に応じてカラムアドレスをラッチするカラムアドレスラッチと、ラッチされたカラムアドレスをディコーディングするカラムディコーダと、チップイネーブル信号の遷移の可否を検出してチップイネーブル遷移検出信号を出力するチップイネーブル信号遷移検出部と、チップイネーブル信号に応じてブロック選択アドレスをラッチするブロック選択アドレスラッチと、ラッチされたブロック選択アドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部と、パワーオンリセット信号の入力時にチップイネーブル遷移検出信号の入力に従い遷移合成信号を出力し、以後は前記アドレス遷移検出信号に応じて遷移合成信号を出力する合成部、及び遷移合成信号に応じてチップ動作を制御する制御信号を出力するチップ制御信号発生部を備えることを特徴とする。
前記ブロック選択アドレスは最上位ビット領域に配置され、カラムアドレスは最下位ビット領域に配置される。
【００１９】
また、前記ブロック選択アドレスラッチは、チップイネーブル信号のローエッジでブロック選択アドレスをラッチして出力するフリップフロップ、及びフリップフロップの出力信号を遅延してラッチされたブロック選択アドレスを出力する遅延手段を備えることを特徴とする。
【００２０】
前記アドレス遷移検出部は、入力されるブロック選択アドレスが既に貯蔵されたブロック選択アドレスと同一であればアドレス遷移検出信号を発生させず、相違すればアドレス遷移検出信号を発生させることを特徴とする。
【００２１】
前記合成部は、プールアップ制御信号の印加時にパワーオンリセット信号、チップイネーブル遷移検出信号、アドレス遷移検出信号及びライトイネーブル遷移検出信号を合成して遷移合成信号を出力する。さらに、合成部は、パワーオンリセット信号の活性化以後に最初に発生するチップイネーブル遷移検出信号により遷移合成信号が発生し、以後はアドレス遷移検出信号により遷移合成信号が発生することを特徴とする。
【００２２】
また、前記合成部は、メモリセルアレイのライト／プログラムの動作時にライト制御信号の遷移の可否を検出するライトイネーブル遷移検出信号のイネーブルの可否に従い、チップイネーブル遷移検出信号及びアドレス遷移検出信号と係わりなく遷移合成信号を活性化させることを特徴とする。
【００２３】
前記合成部は、電源電圧端と遷移合成信号の出力端との間に連結されてゲートを介しプールアップ制御信号が印加されるプールアップ駆動素子と、遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介しライトイネーブル遷移検出信号が印加される第１の駆動素子と、遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号が印加される第２の駆動素子と、パワーオンリセット信号をラッチして出力するラッチと、ラッチと接地電圧端との間に連結されてゲートを介しパワーオンリセット信号が印加される第３の駆動素子と、ラッチと接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号が印加される第４の駆動素子、及び遷移合成信号の出力端と接地電圧端との間に連結され、それぞれのゲートを介してチップイネーブル遷移検出信号及びラッチの出力信号が印加される第５及び第６の駆動素子を備えることを特徴とする。
【００２４】
前記ブロック選択アドレスが同一の場合、カラムアドレスのアクセス時にセンスアンプに貯蔵されたデータが出力されることを特徴とする。
【００２５】
また、前記センスアンプは、チップイネーブル遷移検出信号とブロック選択アドレスの遷移検出によるアドレス遷移検出信号が発生しない場合、活性化状態を保持して以前のデータを出力することを特徴とする。
【００２６】
また、本発明はラッチイネーブル信号に応じて入力されるローアドレスをラッチするプリラッチ部と、チップイネーブル信号に応じてプリラッチ部の出力をラッチしアドレス遷移検出信号を出力するアドレスラッチ部と、アドレスラッチ部から印加されるアドレス遷移検出信号に応じて駆動の可否が制御されるＦＲＡＭメモリアレイと、ＦＲＡＭメモリアレイから印加されるローアドレス及びローアドレスデータを貯蔵するデータレジスタアレイ、及びデータレジスタアレイに貯蔵されたローアドレスと入力される前記ローアドレスとを比べ、その結果に基づきラッチイネーブル信号又はレジスタイネーブル信号を出力する比較部と、ＦＲＡＭメモリアレイとのデータの入出力を制御し、レジスタイネーブル信号に応じてデータレジスタアレイに貯蔵されたローアドレスデータをデータバスに出力する入出力制御部を備えることを特徴とする。
前記比較部は、貯蔵されたローアドレスと入力されるローアドレスとを比べ、２つのアドレスが同一の場合レジスタイネーブル信号を出力し、相違する場合ラッチイネーブル信号を出力する。
【００２７】
また、本発明は入力アドレスの遷移に従いメモリセルの動作を制御する不揮発性強誘電体メモリ制御装置において、メモリセルの未動作時にも正常のデータ入出力を行うため、チップイネーブル信号と係わりなくセンスアンプ及び該当アドレスデータが貯蔵されたデータレジスタを活性化させ、データの入出力時にセンスアンプ又はデータレジスタに貯蔵されたデータが直ちに入出力されることを特徴とする。
【００２８】
前記入力アドレスは、ローアドレス及びブロック選択アドレスのうち少なくとも何れか１つであることを特徴とする。
【００２９】
また、前記センスアンプは、次のアドレスの遷移検出信号及びチップイネーブル遷移検出信号が発生する以前まで、メモリセルの動作サイクルの変化に係わりなく活性化状態を保持することを特徴とする。
【００３０】
【発明の実施の形態】
図４は、本発明に係る不揮発性強誘電体メモリ制御装置のセルアレイブロック図である。
セルアレイブロックは複数のセルアレイを備え、それぞれのセルアレイはワードラインを選択するためのローディコーダと、ビットラインを選択するためのカラムディコーダを備える。そして、ブロック選択アドレスにより複数のセルアレイのうち少なくとも何れか１つのセルアレイが選択される。
【００３１】
図５は、本発明に係る不揮発性強誘電体メモリ制御装置においてアドレス領域の割り当てを示す図である。
カラムアドレス領域（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｒｅｇｉｏｎ）は最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ ＢＩＴ；ＬＳＢ）領域に位置するように割り当て、このカラムアドレス領域ではアドレス遷移検出信号ＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）が発生しないようにする。したがって、ローアドレスが一定の場合カラムアドレスがアクセスされると、ＦＲＡＭセルを駆動させずセンスアンプから貯蔵されたデータを直ちに出力することになる。
一方、ブロック選択アドレス（ｂｌｏｃｋ ｓｅｌｅｃｔｉｏｎ ａｄｄｒｅｓｓ）又はローアドレス領域（ｒｏｗ ａｄｄｒｅｓｓ ｒｅｇｉｏｎ）は最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）領域に位置するように割り当て、ブロック選択アドレス又はローアドレスが変化する度にアドレス遷移検出信号ＡＴＤが発生するようにして正常にＦＲＡＭセルを駆動させるようにする。
【００３２】
図６は、本発明に係る不揮発性強誘電体メモリ制御装置の構成図である。
本発明はカラムアドレスの経路として、チップイネーブル信号バッファ１、カラムアドレスバッファ２、カラムアドレスラッチ３及びカラムディコーダ４を備える。
ここで、チップイネーブル信号バッファ１は外部から印加されるチップイネーブル信号ＣＥＢをバッファリングし、カラムアドレスラッチ３はチップイネーブル信号バッファ１から印加されるチップイネーブル信号ＣＥＢに応じてカラムアドレスバッファ２から印加されるカラムアドレスをラッチする。そして、カラムディコーダ４はカラムアドレスラッチ３から印加されるカラムアドレスをディコーディングする。
本発明では、カラムアドレスラッチ３から印加されるカラムアドレスの遷移の可否は検出しないため、メモリセルの正常動作時にのみカラムアドレスが動作できるようにする。
【００３３】
一方、本発明はローアドレスの経路として、チップイネーブル信号バッファ１、ローアドレスバッファ５、ローアドレスラッチ６、ローディコーダ７、チップイネーブル信号遷移検出部１１、アドレス遷移検出部１２、合成部１３及びチップ制御信号発生部１４を備える。
ここで、チップイネーブル信号バッファ１は外部から印加されるチップイネーブル信号ＣＥＢをバッファリングし、ローアドレスラッチ６はチップイネーブル信号バッファ１から印加されるチップイネーブル信号ＣＥＢに応じてローアドレスバッファ５から印加されるローアドレスＡＤＤ＿ＩＮをラッチし、ラッチされたローアドレスＲＡＤＤとラッチ信号ＡＤＤ＿Ｌａｔ、ＡＤＤＢ＿Ｌａｔを出力する。
そして、チップイネーブル信号遷移検出部１１はチップイネーブル信号バッファ１から印加されるチップイネーブル信号ＣＥＢの遷移の可否を検出し、チップイネーブル信号ＣＥＢのローエッジからチップイネーブル遷移検出信号ＣＴＤを出力する。
【００３４】
アドレス遷移検出部１２は、ローアドレスラッチ６から印加されるラッチされたローアドレスＲＡＤＤでローアドレスの遷移の可否を検出してアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を出力する。
すなわち、アドレス遷移検出部１２は新たに入力されるローアドレスＲＡＤＤと既に貯蔵されたローアドレスとを比べ、新たに入力されるローアドレスＲＡＤＤが貯蔵されたローアドレスと同一であればアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を発生させず、相違すればアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を発生させることになる。
さらに、ローディコーダ７はローアドレスラッチ６から印加されるラッチ信号ＡＤＤ＿Ｌａｔ、ＡＤＤＢ＿Ｌａｔに応じてローアドレスをディコーディングする。
【００３５】
合成部１３は、パワーオンリセット信号ＲＥＳＥＴ、プールアップ制御信号ＰＵＰＣ及びライトイネーブル遷移検出信号ＷＴＤに応じ、チップイネーブル信号遷移検出部１１から印加されるチップイネーブル遷移検出信号ＣＴＤと、アドレス遷移検出部８から印加されるアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を合成して遷移合成信号ＡＴＤ＿Ｓを出力する。
このとき、合成部１３はパワーオンリセット信号ＲＥＳＥＴ以後に最初に発生するチップイネーブル遷移検出信号ＣＴＤのみ遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼすようにし、その後に発生するチップイネーブル遷移検出信号ＣＴＤは遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼさないように制御する。
【００３６】
チップ制御信号発生部１４は、合成部１３から印加される遷移合成信号ＡＴＤ＿Ｓに応じてチップを駆動するためのチップ制御信号を選択的に出力する。
一方、本発明はローアドレス又はブロック選択アドレスの遷移の可否を検出して遷移合成信号ＡＴＤ＿Ｓを発生することになる。
【００３７】
このような本発明は、ブロック選択アドレスの経路として、チップイネーブル信号バッファ１、ブロック選択アドレスバッファ８、ブロック選択アドレスラッチ９、ブロック選択アドレスディコーダ１０、チップイネーブル信号遷移検出部１１、アドレス遷移検出部１２、合成部１３及びチップ制御信号発生部１４を備える。
ここで、チップイネーブル信号バッファ１は外部から印加されるチップイネーブル信号ＣＥＢをバッファリングする。ブロック選択アドレスラッチ９は、チップイネーブル信号バッファ１から印加されるチップイネーブル信号ＣＥＢに応じてブロック選択アドレスバッファ８から印加されるカラムアドレスをラッチする。そして、ブロック選択アドレスディコーダ１０はブロック選択アドレスラッチ９から印加されるブロック選択アドレスをディコーディングする。
残りの構成等に対する動作は、ローアドレスの経路と同一であるのでその説明を省略する。
【００３８】
図７は、前述の図６のローアドレスラッチ６に対する詳細な構成を示す図である。
ローアドレスラッチ６は、チップイネーブル信号ＣＥＢのローエッジでトリガーしてローアドレスバッファ５から入力されるローアドレスＡＤＤ＿ＩＮをラッチし、出力信号ＡＤＤ＿ＯＵＴを出力するフリップフロップＦＦ（Ｌｏｗ−Ｅｄｇｅ Ｔｒｉｇｇｅｒｅｄ Ｆｌｉｐ−Ｆｌｏｐ）を備える。
【００３９】
インバータＩＶ１は、フリップフロップＦＦの出力信号ＡＤＤ＿ＯＵＴを反転してラッチされたローアドレスＲＡＤＤを出力する。インバータＩＶ１、ＩＶ２は、フリップフロップＦＦの出力信号ＡＤＤ＿ＯＵＴを非反転・遅延してラッチ信号ＡＤＤ＿Ｌａｔを出力する。そして、インバータＩＶ３、ＩＶ４はインバータＩＶ１の出力信号であるローアドレスＲＡＤＤを非反転・遅延してラッチ信号ＡＤＤＢ＿Ｌａｔを出力する。
【００４０】
図８は、前述の図６の合成部１３に対する詳細回路図である。
ＰＭＯＳトランジスタＰ１は、電源電圧ＶＣＣ印加端と遷移合成信号ＡＴＤ＿Ｓの出力端との間に連結され、ゲートを介してプールアップ制御信号ＰＵＰＣが印加される。
そして、ＮＭＯＳトランジスタＮ１は遷移合成信号ＡＴＤ＿Ｓの出力端と接地電圧端との間に連結されてゲートを介しライトイネーブル遷移検出信号ＷＴＤが印加される。ＮＭＯＳトランジスタＮ２は、遷移合成信号ＡＴＤ＿Ｓの出力端と接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号ＡＴＤ＜ｍ：０＞が印加される。
【００４１】
ＮＭＯＳトランジスタＮ３は、遷移合成信号ＡＴＤ＿Ｓの出力端とＮＭＯＳトランジスタＮ４のドレーン端子との間に連結されてゲートを介しチップイネーブル遷移検出信号ＣＴＤが印加される。
ＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタＮ３と接地電圧端との間に連結されてゲートを介しインバータＩＶ６の出力信号が印加される。
【００４２】
さらに、ＮＭＯＳトランジスタＮ５は、ＮＭＯＳトランジスタＮ４のゲートと接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号ＡＴＤ＜ｍ：０＞が印加される。そして、ラッチＲは相互の出力信号をその入力にするインバータＩＶ５、ＩＶ６を備え、ＮＭＯＳトランジスタＮ６を介して入力されるパワーオンリセット信号ＲＥＳＥＴをラッチする。
ＮＭＯＳトランジスタＮ６は、ラッチＲと接地電圧端との間に連結されてゲートを介しパワーオンリセット信号ＲＥＳＥＴが印加される。
【００４３】
このような構成を有する合成部１３の動作過程を説明する。
先ず、パワーオンリセット信号ＲＥＳＥＴがハイにイネーブルされると、ＮＭＯＳトランジスタＮ６がターンオンされてラッチＲのインバータＩＶ６にローの信号が出力される。ＮＭＯＳトランジスタＮ６のターンオンによりラッチＲに印加された信号は、ラッチＲにより一定時間ラッチされたあと出力される。その後、ＮＭＯＳトランジスタＮ３と直列に連結されたＮＭＯＳトランジスタＮ４のゲートにハイの信号が印加されてＮＭＯＳトランジスタＮ４がターンオンされる。
【００４４】
そして、チップイネーブル信号ＣＥＢに応じてチップイネーブル遷移検出信号ＣＴＤが発生し、チップイネーブル遷移検出信号ＣＴＤに応じて遷移合成信号ＡＴＤ＿Ｓが発生する。
さらに、アドレス遷移検出信号ＡＴＤのイネーブル時にＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ５がターンオンされる。これに従い、ＮＭＯＳトランジスタＮ３と直列に連結されたＮＭＯＳトランジスタＮ４のゲートに接地電圧が印加されてＮＭＯＳトランジスタＮ４がターンオフされる。
したがって、ＮＭＯＳトランジスタＮ４のターンオフによりチップイネーブル遷移検出信号ＣＴＤは遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼすことができなくなる。ただ、アドレス遷移検出信号ＡＴＤにより遷移合成信号ＡＴＤ＿Ｓが発生する。このとき、プールアップ制御信号ＰＵＰＳにより遷移合成信号ＡＴＤ＿Ｓのプールアップを制御する。
【００４５】
一方、ＦＲＡＭメモリセルアレイにデータをライトするか、又はプログラムを行う場合は、ライト制御信号と共にライトイネーブル遷移検出信号ＷＴＤが活性化される。ライトイネーブル遷移検出信号ＷＴＤがイネーブルされると、ＮＭＯＳトランジスタＮ１がターンオンされる。これに従い、チップイネーブル遷移検出信号ＣＴＤ及びアドレス遷移検出信号ＡＴＤとは、独立的にライトイネーブル遷移検出信号ＷＴＤにより遷移合成信号ＡＴＤ＿Ｓを発生することになる。
したがって、ライト動作時にはメモリセルが正常に動作しなければならないので、アドレスの変化に係わりなく、すなわち、アドレス遷移検出信号ＡＴＤとは係わりなく全てのライトサイクルでライトイネーブル遷移検出信号ＷＴＤにより、独立的にライト動作を行うことができるようにする。
【００４６】
図９は、本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
本発明では、ブロック選択アドレス又はローアドレスが遷移するときにのみアドレス遷移検出信号が発生してメモリセル動作が行われる。以下では、ローアドレスが遷移する場合アドレス遷移検出信号が発生することを例に挙げて説明する。
図９に示されているように、それぞれのオペレーションサイクルでは必ずチップイネーブル信号ＣＥＢがハイからローに遷移するとき動作が開始する。
先ず、パワーオンリセット信号ＲＥＳＥＴがハイからローに遷移し、第１のアドレス０のアクセス時にはチップイネーブル信号ＣＥＢがハイからローに遷移する。
このとき、パワーオンリセット以後第１のアドレス０のアクセス時には、最初にリセットされたローアドレスＡＤＤ＿ＩＮ（０００．．０）が用いられるためアドレス遷移は発生しない。これに従い、ラッチされたローアドレスＲＡＤＤも第２のローアドレス１の区間の以前までアドレス遷移を発生しない。
【００４７】
そして、チップイネーブル信号ＣＥＢのローエッジによりチップイネーブル遷移検出信号ＣＴＤが発生する。チップイネーブル遷移検出信号ＣＴＤに応じて生成される遷移合成信号ＡＴＤ＿Ｓによりメモリセル動作信号ＯＵＴが発生することになる。
すなわち、第１のアドレス０のアクセス時にはローアドレスが変化しないため、アドレス遷移検出信号ＡＴＤが発生しない。そして、チップイネーブル信号ＣＥＢにより発生した第１のチップイネーブル遷移検出信号ＣＴＤを利用してチップ動作のためのメモリセル動作信号ＯＵＴを発生する。
このとき、プリチャージ信号ＰＣＧがイネーブルされてセンスアンプイネーブル信号ＳＥＮは、プリチャージ信号ＰＣＧがディスエーブルされる時点までローの状態を保持しながら再びイネーブルされる。
【００４８】
そして、第２のアドレス１のアクセス時には新たに入力されたローアドレスＡＤＤ＿ＩＮ（１００．．００）が以前のローアドレスＡＤＤ＿ＩＮ（０００．．０）とアドレスが相違する。これに従い、第２のアドレス１のアクセス時にはラッチされたローアドレスＲＡＤＤが遷移してアドレス遷移検出信号ＡＴＤが発生する。
【００４９】
このアドレス遷移検出信号ＡＴＤにより、合成部は遷移合成信号ＡＴＤ＿Ｓを発生する。そして、チップ制御信号発生部１１は、この遷移合成信号ＡＴＤ＿Ｓに応じてチップ駆動を制御するためのメモリセル動作信号ＯＵＴを出力する。
すなわち、第２のアドレス１のアクセス以後はチップイネーブル遷移検出信号ＣＴＤが発生しても、遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼすことができない。ただ、アドレス遷移検出信号ＡＴＤによってのみ遷移合成信号ＡＴＤ＿Ｓが発生するようにする。
このとき、センスアンプの駆動及びＦＲＡＭメモリデータの出力は、遷移合成信号ＡＴＤ＿Ｓによってのみ発生することになる。そして、遷移合成信号ＡＴＤ＿Ｓの発生時にプリチャージ信号ＰＣＧがイネーブルされ、センスアンプイネーブル信号ＳＥＮはプリチャージ信号ＰＣＧがディスエーブルされる時点までローの状態を保持しながら再びイネーブルされる。
【００５０】
図１０は、本発明に係るパワーオンリセット以後第１のアドレスのアクセス時のＦＲＡＭメモリ制御信号の動作タイミング図である。
先ず、パワーオンリセット信号ＲＥＳＥＴの入力以後第１のアドレスのアクセス時にアクティブ区間に進入すると、チップイネーブル信号ＣＥＢがローに遷移しながら動作が開始される。このとき、第１のアドレスのアクセス時にはローアドレスＡＤＤ＿ＩＮ及びラッチされたローアドレスＲＡＤＤが変化しないため、アドレス遷移検出信号ＡＴＤが発生しない。
【００５１】
チップイネーブル信号ＣＥＢがローに遷移すると、チップイネーブル遷移検出信号ＣＴＤがハイにイネーブルされる。これに従い、最初に入力されるチップイネーブル遷移検出信号ＣＴＤと対応する遷移合成信号ＡＴＤ＿Ｓが発生し、この遷移合成信号ＡＴＤ＿Ｓに応じてメモリセルを駆動するためのワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬが活性化される。
そして、ビットラインＢＬの電荷分配以後センスアンプイネーブル信号ＳＥＮがイネーブルされると、出力データＤＯＵＴが出力される。ここで、出力データＤＯＵＴはチップイネーブル信号ＣＥＢがローレベルに活性化された区間で出力され、ハイレベルの区間ではプリチャージされることを示す。このとき、センスアンプイネーブル信号ＳＥＮは次のアドレス遷移検出信号ＡＴＤが発生する前まで活性化状態を保持する。
【００５２】
図１１は、本発明に係る第２以後のアドレスのアクセスの際、チップイネーブル遷移検出信号ＣＴＤ及びアドレス遷移検出信号ＡＴＤが発生する場合のＦＲＡＭメモリ制御信号の動作タイミング図である。
先ず、第２のアドレスのアクセス時にアクティブ区間に進入すると、チップイネーブル信号ＣＥＢがローに遷移しながら動作が開始する。
チップイネーブル信号ＣＥＢがローに遷移すると、チップイネーブル遷移検出信号ＣＴＤがハイにイネーブルされる。しかし、このチップイネーブル遷移検出信号は第２のアドレスのアクセス時には遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼすことができない。
【００５３】
そして、チップイネーブル信号ＣＥＢがローに遷移し、ローアドレスＡＤＤ＿ＩＮの遷移によりラッチされたローアドレスＲＡＤＤの遷移が発生した場合は、アドレス遷移検出部１２によりアドレス遷移検出信号ＡＴＤが発生する。
これに従い、遷移合成信号ＡＴＤ＿Ｓが発生し、この遷移合成信号ＡＴＤ＿Ｓに応じてメモリセルを駆動するためのワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬが活性化される。
【００５４】
そして、ビットラインの電荷分配以後センスアンプイネーブル信号ＳＥＮがイネーブルされると、出力データＤＯＵＴが出力される。出力データＤＯＵＴは、チップイネーブル信号ＣＥＢがローレベルに活性化された区間で出力され、ハイレベルの区間ではプリチャージされることを示す。
さらに、センスアンプイネーブル信号ＳＥＮにより次のアドレス遷移検出信号ＡＴＤ及びチップイネーブル遷移検出信号ＣＴＤが発生する前まで、サイクルの変化に係わりなくセンスアンプがイネーブルされる。
すなわち、センスアンプは常に以前のアドレス動作でのデータを引続き貯蔵するため、次のアドレス遷移検出信号ＡＴＤ及びチップイネーブル遷移検出信号ＣＴＤが発生し、セル動作が開始される前まで活性化状態を保持する。
【００５５】
一方、図１２は本発明に係る第２以後のアドレスのアクセスの際、アドレス遷移検出信号ＡＴＤが発生しない場合のＦＲＡＭメモリ制御信号の動作タイミング図である。
先ず、第１のアドレスのアクセス区間では、チップイネーブル信号ＣＥＢによりチップイネーブル遷移検出信号ＣＴＤが発生する。
【００５６】
このチップイネーブル遷移検出信号ＣＴＤにより遷移合成信号ＡＴＤ＿Ｓが発生し、センスアンプイネーブル信号ＳＥＮがディスエーブルされる。ここで、チップイネーブル信号ＣＥＢの遷移に伴いチップイネーブル遷移検出信号ＣＴＤが発生し、遷移合成信号ＡＴＤ＿Ｓが発生する。しかし、ローアドレスＡＤＤ＿ＩＮの遷移は発生しないので、アドレス遷移検出信号ＡＴＤは発生しない。
このとき、プリチャージ信号ＰＣＧの発生時にセンスアンプイネーブル信号ＳＥＮはローの状態を保持し、チップイネーブル信号ＣＥＢのイネーブル時に再び活性化状態を保持する。
【００５７】
しかし、第２のアドレスのアクセス区間ではチップイネーブル信号ＣＥＢがローに遷移しながら、チップイネーブル遷移検出信号ＣＴＤがハイにイネーブルされる。しかし、アドレス遷移検出信号ＡＴＤはこのチップイネーブル遷移検出信号ＣＴＤに影響を受けない。
したがって、入力されるローアドレスＡＤＤ＿ＩＮの変化がない場合、アドレス遷移検出信号ＡＴＤ及び遷移合成信号ＡＴＤ＿Ｓが発生しなくなる。しかし、センスアンプイネーブル信号ＳＥＮは次のアドレス遷移検出信号ＡＴＤが発生する前まで、依然と活性化状態を保持する。
【００５８】
図１３は、本発明の他の実施の形態に係る不揮発性強誘電体メモリ制御装置の構成図である。
本発明は、プリラッチ部２０、アドレスラッチ部２１、ＦＲＡＭメモリアレイ２２、データバス２３、入出力制御部２４、データレジスタアレイ２５及び比較部２６を備える。
ここで、プリラッチ部２０は、比較部２６の出力信号であるラッチイネーブル信号Ｌａｔｃｈ＿Ｅｎに応じて入力されるローアドレスＡＤＤ＜ｍ：０＞をラッチする。
【００５９】
アドレスラッチ部２１は、チップイネーブル信号ＣＥＢに応じてプリラッチ部２０の出力をラッチしてアドレス遷移検出信号ＡＴＤを出力する。
ＦＲＡＭメモリアレイ２２は、アドレスラッチ部２１から印加されるアドレス遷移検出信号ＡＴＤに応じてオペレーションが制御される。
【００６０】
入出力制御部２４は、データ＜ｍ：０＞の入出力を制御する。データレジスタアレイ２５は、ＦＲＡＭメモリアレイ２２から印加される一部ローアドレス及びローアドレスデータを貯蔵する。
比較部２６は、データレジスタアレイ２５に既に貯蔵されたレジスタアドレスＲＥＧ＿ＡＤＤと入力されるローアドレスＡＤＤ＜ｍ：０＞を比べ、その結果に基づきラッチイネーブル信号Ｌａｔｃｈ＿Ｅｎ又はレジスタイネーブル信号Ｒｅｇ＿Ｅｎを出力する。
【００６１】
このような構成を有する本発明に係る動作過程を説明すると次の通りである。
先ず、入出力制御部２４によりＦＲＡＭメモリアレイ２２の一部のローアドレス及びローアドレスデータがデータレジスタアレイ２５に貯蔵される。
比較部２６は、入出力制御部２４によりデータレジスタアレイ２５から印加されるレジスタアドレスＲＥＧ＿ＡＤＤと入力されるローアドレスＡＤＤ＜ｍ：０＞を比べる。
比較部２６は、その比較結果レジスタアドレスＲＥＧ＿ＡＤＤと入力されるローアドレスＡＤＤ＜ｍ：０＞が同一の場合、入出力制御部２４を介して現在アクセスしようとするデータが貯蔵されたデータレジスタアレイ２５にレジスタイネーブル信号Ｒｅｇ＿Ｅｎを出力する。したがって、データレジスタアレイ２５は、入出力制御部２４を介してデータレジスタに貯蔵されたデータを直ちにデータバス２３に出力する。
【００６２】
一方、比較部２６は、その比較結果レジスタアドレスＲＥＧ＿ＡＤＤと入力されるローアドレスＡＤＤ＜ｍ：０＞が相違する場合、データレジスタアレイ２５に現在アクセスしようとするデータが貯蔵されていないと判断する。
したがって、ラッチイネーブル信号Ｌａｔｃｈ＿Ｅｎをプリラッチ部２０に出力し、プリラッチ部２０により新たなアドレスを出力することになる。プリラッチ部２０から出力されたアドレスは新たに入力されたローアドレスが変更された場合であるので、アドレスラッチ部２１でアドレス遷移検出信号ＡＴＤを発生してＦＲＡＭメモリアレイ２２のオペレーションを制御する。
【００６３】
以上のように、図１３の実施の形態はＦＲＡＭメモリアレイ２２の外部にデータレジスタアレイ２５を備える。その他に、詳細な構成及び動作過程は前述の本発明と同一であるので、その説明を省略することにする。
【００６４】
【発明の効果】
前述のように、本発明はカラムアドレスと一定数のブロック／ローアドレスに対し局部的なセル動作を行って全体のチップ動作による電力の消耗を減少させ、ＦＲＡＭセルに加えられる電圧ストレスを減少させてＦＲＡＭの寿命を向上させることができるようにするという効果がある。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシス特性図である。
【図２】従来の不揮発性強誘電体メモリのセル素子の構成図である。
【図３】（ａ）は、従来の不揮発性強誘電体メモリのライトモードの動作タイミング図、（ｂ）は、従来の不揮発性強誘電体メモリのリードモードの動作タイミング図である。
【図４】本発明に係る不揮発性強誘電体メモリ制御装置のセルアレイブロック図である。
【図５】本発明に係る不揮発性強誘電体メモリ制御装置のアドレス領域の割当て設定を示す図である。
【図６】本発明に係る不揮発性強誘電体メモリ制御装置の構成図である。
【図７】図６のローアドレスラッチの詳細構成図である。
【図８】図６の合成部に関する詳細回路図である。
【図９】本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
【図１０】本発明のアクセス時の動作タイミング図である。
【図１１】本発明のアクセス時の動作タイミング図である。
【図１２】本発明のアクセス時の動作タイミング図である。
【図１３】本発明に係る他の実施の形態を示す構成図である。
【符号の説明】
１ チップイネーブル信号バッファ
２ カラムアドレスバッファ
３ カラムアドレスラッチ
４ カラムディコーダ
５ ローアドレスバッファ
６ ローアドレスラッチ
７ ローディコーダ
８ アドレス遷移検出部
９ ブロック選択アドレスラッチ
１０ ブロック選択アドレスディコーダ
１１ チップイネーブル信号遷移検出部
１２ アドレス遷移検出部
１３ 合成部
１４ チップ制御信号発生部
２０ プリラッチ部
２１ アドレスラッチ部
２２ ＦＲＡＭメモリアレイ
２３ データバス
２４ 入出力制御部
２５ データレジスタアレイ
２６ 比較部
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ制御装置に関し、特に、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ；ＳＯＣ）構造でプログラムメモリとしてＦＲＡＭを用いる場合、ＦＲＡＭを内蔵（ｅｍｂｅｄｄｅｄ）メモリに適するように用いることができるよう制御する技術に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、すなわち、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はディラム（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
このようなＦＲＡＭは、ディラムと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。ＦＲＡＭは、このような残留分極特性により素子に形成された電界を除去してもデータが消失しない。
【０００３】
図１は、一般的な強誘電体の特性であるヒステリシスループ（Ｈｙｓｔｅｒｅｓｉｓ ｌｏｏｐ）を示す図である。
ヒステリシスループは、電界を除去しても電界により誘起された分極が残留分極（又は自発分極）の存在により消滅せず、一定量（ｄ、ａ状態）を保持していることが分かる。不揮発性強誘電体メモリセルは、前記ｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００４】
図２は、従来の不揮発性強誘電体メモリの単位セル素子の構成を示す図である。
不揮発性強誘電体メモリの単位セルは、一方向にビットラインＢＬが形成され、ビットラインＢＬと交差する方向にワードラインＷＬが形成される。そして、ワードラインＷＬに一定の間隔を置いてワードラインＷＬと同一の方向にプレートラインＰＬが形成される。
さらに、トランジスタＴ１はゲートがワードラインＷＬに連結され、ソースはビットラインＢＬに連結され、ドレーンは強誘電体キャパシタＦＣ１の一端と連結される。さらに、強誘電体キャパシタＦＣ１の他の一端はプレートラインＰＬに連結される（例えば、特許文献１参照）。
【０００５】
このような構成を有する従来の不揮発性強誘電体メモリのデータ入出力動作を、図３（ａ）及び図３（ｂ）を参照して説明すると次の通りである。
図３（ａ）は、従来の不揮発性強誘電体メモリのライトモード（ｗｒｉｔｅ ｍｏｄｅ）時の動作タイミング図である。
先ず、ライトモード時にアクティブ区間に進入すると、外部から印加されるチップイネーブル信号ＣＥＢがハイからローに活性化され、これと同時にライトイネーブル信号がハイからローに遷移するとライトモードが開始される。次いで、ライトモードでアドレスディコーディングが開始されると、該当ワードラインＷＬに印加されるパルスがローからハイに遷移してセルが選択される。
このように、ワードラインＷＬがハイ状態を保持している区間で、該当プレートラインＰＬには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値１又は０を書き込むため、該当ビットラインＢＬにライトイネーブル信号に同期されるハイ又はロー信号を印加する。このとき、センスアンプイネーブル信号ＳＥＮはハイ状態を保持する。
すなわち、ビットラインＢＬにハイレベル信号が印加されてプレートラインＰＬに印加される信号がローレベル信号であれば、強誘電体キャパシタＦＣ１には入力データＤＩＮの値がロジック「１」で書き込まれる。そして、ビットラインＢＬにローレベル信号が印加されてプレートラインＰＬに印加される信号がハイレベル信号であれば、強誘電体キャパシタＦＣ１には入力データＤＩＮの値がロジック「０」で書き込まれる。
【０００６】
さらに、図３（ｂ）は、リードモード（ｒｅａｄ ｍｏｄｅ）時の動作タイミング図である。
リードモード時にアクティブ区間に進入すると外部でチップイネーブル信号ＣＥＢをハイからローに活性化させ、該当ワードラインＷＬが選択される前に全てのビットラインＢＬはイコライズ（ｅｑｕａｌｉｚｅ）信号によりロー電圧に等電位化される。
そして、各ビットラインＢＬを活性化させた後アドレスをディコーティングすると、ディコーディングされたアドレスにより該当ワードラインＷＬはロー信号がハイ信号に遷移されて該当セルを選択する。選択されたセルのプレートラインＰＬにハイ信号を印加し、強誘電体メモリに貯蔵されたロジック値１に相応するデータＱｓを破壊させる。
若し、強誘電体メモリにロジック値０が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。このように破壊されたデータと破壊されていないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになり、センスアンプはロジック値１又は０をセンシングすることになる。
すなわち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変更される場合であり、データが破壊されない場合はａからｆに変更される場合である。したがって、一定時間が経過した後センスアンプイネーブル信号ＳＥＮによりセンスアンプがイネーブルされると、データが破壊された場合は増幅されて出力データＤＯＵＴの値にロジック「１」を出力する。そして、データが破壊されない場合は増幅されて出力データＤＯＵＴの値にロジック「０」を出力する。
このように、センスアンプでデータを増幅した後は元のデータに復元しなければならないので、該当ワードラインＷＬにハイ信号を印加した状態でプレートラインＰＬをハイからローに非活性化させる。
【０００７】
【特許文献１】
特開平１１−１２１７０５号公報
【０００８】
【発明が解決しようとする課題】
ところが、このような従来の不揮発性強誘電体メモリは、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）構造又はスタンドアロン（ｓｔａｎｄ ａｌｏｎｅ）に用いられる場合に信頼性を向上させるための方法が求められている。特に、ＦＲＡＭセルに電圧が頻繁に印加される場合電力の消耗が増加して信頼性の側面で不利になるので、セルオペレーション（ｏｐｅｒａｔｉｏｎ）の回数を減少させる必要性がある。
従来の不揮発性強誘電体メモリでは、セル等のアドレスをアサイン（ａｓｓｉｇｎ）する場合ロー／カラムアドレスをランダムに割り当てたため、ＦＲＡＭのセルオペレーション時に電力の消耗が増加し、不要なオペレーションによりセルにストレスを印加することになるのでセルの寿命が短縮するという問題点がある。
【０００９】
本発明は、前述のような問題点を解決するためになされたもので、駆動確率の高いカラムアドレスを最下位ビット領域で用い、ローアドレスが一定の場合カラムアドレスアクセス時にアドレス遷移検出信号が発生しないようにすることに目的がある。
さらに、以前のアドレスに該当するデータが貯蔵されたデータレジスタアレイを備え、反復されるアドレスのアクセス時にチップを駆動させずレジスタに貯蔵されたデータが直ちに出力されるようにすることに目的がある。
【００１０】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る不揮発性強誘電体メモリ制御装置は、チップイネーブル信号に応じてカラムアドレスをラッチするカラムアドレスラッチと、ラッチされたカラムアドレスをディコーディングするカラムディコーダと、チップイネーブル信号に応じてローアドレスをラッチするローアドレスラッチと、ラッチされたローアドレスの遷移時に発生するアドレス遷移検出信号に応じてチップ動作を制御する制御信号を出力するチップ制御信号発生部とを備えることを特徴とする。
【００１１】
また、本発明は、チップイネーブル信号に応じてカラムアドレスをラッチするカラムアドレスラッチと、ラッチされたカラムアドレスをディコーディングするカラムディコーダと、チップイネーブル信号の遷移の可否を検出してチップイネーブル遷移検出信号を出力するチップイネーブル信号遷移検出部と、チップイネーブル信号に応じてローアドレスをラッチするローアドレスラッチと、ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部と、パワーオンリセット信号の入力時にチップイネーブル遷移検出信号の入力に従い遷移合成信号を出力し、以後はアドレス遷移検出信号に応じて遷移合成信号を出力する合成部、及び遷移合成信号に応じてチップ動作を制御する制御信号を出力するチップ制御信号発生部を備えることを特徴とする。
【００１２】
前記ローアドレスは最上位ビット領域に配置され、カラムアドレスは最下位ビット領域に配置されることを特徴とする。
【００１３】
また、前記ローアドレスラッチは、チップイネーブル信号のローエッジでローアドレスをラッチして出力するフリップフロップ、及びフリップフロップの出力信号を遅延してラッチされたローアドレスを出力する遅延手段を備えることを特徴とする。
【００１４】
また、前記アドレス遷移検出部は、入力されるローアドレスが既に貯蔵されたローアドレスと同一であればアドレス遷移検出信号を発生させず、相違すればアドレス遷移検出信号を発生させることを特徴とする。
【００１５】
また、前記合成部は、プールアップ制御信号の印加時にパワーオンリセット信号、チップイネーブル遷移検出信号、アドレス遷移検出信号及びライトイネーブル遷移検出信号を合成して遷移合成信号を出力する。そして、合成部は、パワーオンリセット信号の活性化以後に最初に発生するチップイネーブル遷移検出信号により遷移合成信号が発生し、以後はアドレス遷移検出信号により遷移合成信号が発生することを特徴とする。
【００１６】
また、前記合成部は、メモリセルアレイのライト／プログラム動作時にライト制御信号の遷移の可否を検出するライトイネーブル遷移検出信号のイネーブルの可否に従い、チップイネーブル遷移検出信号及びアドレス遷移検出信号と係わりなく遷移合成信号を活性化させる。そして、合成部は、電源電圧端と遷移合成信号の出力端との間に連結されてゲートを介しプールアップ制御信号が印加されるプールアップ駆動素子と、遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介しライトイネーブル遷移検出信号が印加される第１の駆動素子と、遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号が印加される第２の駆動素子と、パワーオンリセット信号をラッチして出力するラッチと、ラッチと接地電圧端との間に連結されてゲートを介し前記パワーオンリセット信号が印加される第３の駆動素子、ラッチと接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号が印加される第４の駆動素子、及び遷移合成信号の出力端と接地電圧端との間に連結され、それぞれのゲートを介してチップイネーブル遷移検出信号及びラッチの出力信号が印加される第５及び第６の駆動素子を備えることを特徴とする。
若し、前記ローアドレスが同一の場合、カラムアドレスのアクセス時にセンスアンプに貯蔵されたデータが出力される。
【００１７】
また、前記センスアンプは、チップイネーブル遷移検出信号とローアドレスの遷移検出によるアドレス遷移検出信号が発生しない場合、活性化状態を保持して以前のデータを出力することを特徴とする。
【００１８】
また、本発明はチップイネーブル信号に応じてカラムアドレスをラッチするカラムアドレスラッチと、ラッチされたカラムアドレスをディコーディングするカラムディコーダと、チップイネーブル信号の遷移の可否を検出してチップイネーブル遷移検出信号を出力するチップイネーブル信号遷移検出部と、チップイネーブル信号に応じてブロック選択アドレスをラッチするブロック選択アドレスラッチと、ラッチされたブロック選択アドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部と、パワーオンリセット信号の入力時にチップイネーブル遷移検出信号の入力に従い遷移合成信号を出力し、以後は前記アドレス遷移検出信号に応じて遷移合成信号を出力する合成部、及び遷移合成信号に応じてチップ動作を制御する制御信号を出力するチップ制御信号発生部を備えることを特徴とする。
前記ブロック選択アドレスは最上位ビット領域に配置され、カラムアドレスは最下位ビット領域に配置される。
【００１９】
また、前記ブロック選択アドレスラッチは、チップイネーブル信号のローエッジでブロック選択アドレスをラッチして出力するフリップフロップ、及びフリップフロップの出力信号を遅延してラッチされたブロック選択アドレスを出力する遅延手段を備えることを特徴とする。
【００２０】
前記アドレス遷移検出部は、入力されるブロック選択アドレスが既に貯蔵されたブロック選択アドレスと同一であればアドレス遷移検出信号を発生させず、相違すればアドレス遷移検出信号を発生させることを特徴とする。
【００２１】
前記合成部は、プールアップ制御信号の印加時にパワーオンリセット信号、チップイネーブル遷移検出信号、アドレス遷移検出信号及びライトイネーブル遷移検出信号を合成して遷移合成信号を出力する。さらに、合成部は、パワーオンリセット信号の活性化以後に最初に発生するチップイネーブル遷移検出信号により遷移合成信号が発生し、以後はアドレス遷移検出信号により遷移合成信号が発生することを特徴とする。
【００２２】
また、前記合成部は、メモリセルアレイのライト／プログラムの動作時にライト制御信号の遷移の可否を検出するライトイネーブル遷移検出信号のイネーブルの可否に従い、チップイネーブル遷移検出信号及びアドレス遷移検出信号と係わりなく遷移合成信号を活性化させることを特徴とする。
【００２３】
前記合成部は、電源電圧端と遷移合成信号の出力端との間に連結されてゲートを介しプールアップ制御信号が印加されるプールアップ駆動素子と、遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介しライトイネーブル遷移検出信号が印加される第１の駆動素子と、遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号が印加される第２の駆動素子と、パワーオンリセット信号をラッチして出力するラッチと、ラッチと接地電圧端との間に連結されてゲートを介しパワーオンリセット信号が印加される第３の駆動素子と、ラッチと接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号が印加される第４の駆動素子、及び遷移合成信号の出力端と接地電圧端との間に連結され、それぞれのゲートを介してチップイネーブル遷移検出信号及びラッチの出力信号が印加される第５及び第６の駆動素子を備えることを特徴とする。
【００２４】
前記ブロック選択アドレスが同一の場合、カラムアドレスのアクセス時にセンスアンプに貯蔵されたデータが出力されることを特徴とする。
【００２５】
また、前記センスアンプは、チップイネーブル遷移検出信号とブロック選択アドレスの遷移検出によるアドレス遷移検出信号が発生しない場合、活性化状態を保持して以前のデータを出力することを特徴とする。
【００２６】
また、本発明はラッチイネーブル信号に応じて入力されるローアドレスをラッチするプリラッチ部と、チップイネーブル信号に応じてプリラッチ部の出力をラッチしアドレス遷移検出信号を出力するアドレスラッチ部と、アドレスラッチ部から印加されるアドレス遷移検出信号に応じて駆動の可否が制御されるＦＲＡＭメモリアレイと、ＦＲＡＭメモリアレイから印加されるローアドレス及びローアドレスデータを貯蔵するデータレジスタアレイ、及びデータレジスタアレイに貯蔵されたローアドレスと入力される前記ローアドレスとを比べ、その結果に基づきラッチイネーブル信号又はレジスタイネーブル信号を出力する比較部と、ＦＲＡＭメモリアレイとのデータの入出力を制御し、レジスタイネーブル信号に応じてデータレジスタアレイに貯蔵されたローアドレスデータをデータバスに出力する入出力制御部を備えることを特徴とする。
前記比較部は、貯蔵されたローアドレスと入力されるローアドレスとを比べ、２つのアドレスが同一の場合レジスタイネーブル信号を出力し、相違する場合ラッチイネーブル信号を出力する。
【００２７】
また、本発明は入力アドレスの遷移に従いメモリセルの動作を制御する不揮発性強誘電体メモリ制御装置において、メモリセルの未動作時にも正常のデータ入出力を行うため、チップイネーブル信号と係わりなくセンスアンプ及び該当アドレスデータが貯蔵されたデータレジスタを活性化させ、データの入出力時にセンスアンプ又はデータレジスタに貯蔵されたデータが直ちに入出力されることを特徴とする。
【００２８】
前記入力アドレスは、ローアドレス及びブロック選択アドレスのうち少なくとも何れか１つであることを特徴とする。
【００２９】
また、前記センスアンプは、次のアドレスの遷移検出信号及びチップイネーブル遷移検出信号が発生する以前まで、メモリセルの動作サイクルの変化に係わりなく活性化状態を保持することを特徴とする。
【００３０】
【発明の実施の形態】
図４は、本発明に係る不揮発性強誘電体メモリ制御装置のセルアレイブロック図である。
セルアレイブロックは複数のセルアレイを備え、それぞれのセルアレイはワードラインを選択するためのローディコーダと、ビットラインを選択するためのカラムディコーダを備える。そして、ブロック選択アドレスにより複数のセルアレイのうち少なくとも何れか１つのセルアレイが選択される。
【００３１】
図５は、本発明に係る不揮発性強誘電体メモリ制御装置においてアドレス領域の割り当てを示す図である。
カラムアドレス領域（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｒｅｇｉｏｎ）は最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ ＢＩＴ；ＬＳＢ）領域に位置するように割り当て、このカラムアドレス領域ではアドレス遷移検出信号ＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）が発生しないようにする。したがって、ローアドレスが一定の場合カラムアドレスがアクセスされると、ＦＲＡＭセルを駆動させずセンスアンプから貯蔵されたデータを直ちに出力することになる。
一方、ブロック選択アドレス（ｂｌｏｃｋ ｓｅｌｅｃｔｉｏｎ ａｄｄｒｅｓｓ）又はローアドレス領域（ｒｏｗ ａｄｄｒｅｓｓ ｒｅｇｉｏｎ）は最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）領域に位置するように割り当て、ブロック選択アドレス又はローアドレスが変化する度にアドレス遷移検出信号ＡＴＤが発生するようにして正常にＦＲＡＭセルを駆動させるようにする。
【００３２】
図６は、本発明に係る不揮発性強誘電体メモリ制御装置の構成図である。
本発明はカラムアドレスの経路として、チップイネーブル信号バッファ１、カラムアドレスバッファ２、カラムアドレスラッチ３及びカラムディコーダ４を備える。
ここで、チップイネーブル信号バッファ１は外部から印加されるチップイネーブル信号ＣＥＢをバッファリングし、カラムアドレスラッチ３はチップイネーブル信号バッファ１から印加されるチップイネーブル信号ＣＥＢに応じてカラムアドレスバッファ２から印加されるカラムアドレスをラッチする。そして、カラムディコーダ４はカラムアドレスラッチ３から印加されるカラムアドレスをディコーディングする。
本発明では、カラムアドレスラッチ３から印加されるカラムアドレスの遷移の可否は検出しないため、メモリセルの正常動作時にのみカラムアドレスが動作できるようにする。
【００３３】
一方、本発明はローアドレスの経路として、チップイネーブル信号バッファ１、ローアドレスバッファ５、ローアドレスラッチ６、ローディコーダ７、チップイネーブル信号遷移検出部１１、アドレス遷移検出部１２、合成部１３及びチップ制御信号発生部１４を備える。
ここで、チップイネーブル信号バッファ１は外部から印加されるチップイネーブル信号ＣＥＢをバッファリングし、ローアドレスラッチ６はチップイネーブル信号バッファ１から印加されるチップイネーブル信号ＣＥＢに応じてローアドレスバッファ５から印加されるローアドレスＡＤＤ＿ＩＮをラッチし、ラッチされたローアドレスＲＡＤＤとラッチ信号ＡＤＤ＿Ｌａｔ、ＡＤＤＢ＿Ｌａｔを出力する。
そして、チップイネーブル信号遷移検出部１１はチップイネーブル信号バッファ１から印加されるチップイネーブル信号ＣＥＢの遷移の可否を検出し、チップイネーブル信号ＣＥＢのローエッジからチップイネーブル遷移検出信号ＣＴＤを出力する。
【００３４】
アドレス遷移検出部１２は、ローアドレスラッチ６から印加されるラッチされたローアドレスＲＡＤＤでローアドレスの遷移の可否を検出してアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を出力する。
すなわち、アドレス遷移検出部１２は新たに入力されるローアドレスＲＡＤＤと既に貯蔵されたローアドレスとを比べ、新たに入力されるローアドレスＲＡＤＤが貯蔵されたローアドレスと同一であればアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を発生させず、相違すればアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を発生させることになる。
さらに、ローディコーダ７はローアドレスラッチ６から印加されるラッチ信号ＡＤＤ＿Ｌａｔ、ＡＤＤＢ＿Ｌａｔに応じてローアドレスをディコーディングする。
【００３５】
合成部１３は、パワーオンリセット信号ＲＥＳＥＴ、プールアップ制御信号ＰＵＰＣ及びライトイネーブル遷移検出信号ＷＴＤに応じ、チップイネーブル信号遷移検出部１１から印加されるチップイネーブル遷移検出信号ＣＴＤと、アドレス遷移検出部８から印加されるアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を合成して遷移合成信号ＡＴＤ＿Ｓを出力する。
このとき、合成部１３はパワーオンリセット信号ＲＥＳＥＴ以後に最初に発生するチップイネーブル遷移検出信号ＣＴＤのみ遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼすようにし、その後に発生するチップイネーブル遷移検出信号ＣＴＤは遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼさないように制御する。
【００３６】
チップ制御信号発生部１４は、合成部１３から印加される遷移合成信号ＡＴＤ＿Ｓに応じてチップを駆動するためのチップ制御信号を選択的に出力する。
一方、本発明はローアドレス又はブロック選択アドレスの遷移の可否を検出して遷移合成信号ＡＴＤ＿Ｓを発生することになる。
【００３７】
このような本発明は、ブロック選択アドレスの経路として、チップイネーブル信号バッファ１、ブロック選択アドレスバッファ８、ブロック選択アドレスラッチ９、ブロック選択アドレスディコーダ１０、チップイネーブル信号遷移検出部１１、アドレス遷移検出部１２、合成部１３及びチップ制御信号発生部１４を備える。
ここで、チップイネーブル信号バッファ１は外部から印加されるチップイネーブル信号ＣＥＢをバッファリングする。ブロック選択アドレスラッチ９は、チップイネーブル信号バッファ１から印加されるチップイネーブル信号ＣＥＢに応じてブロック選択アドレスバッファ８から印加されるカラムアドレスをラッチする。そして、ブロック選択アドレスディコーダ１０はブロック選択アドレスラッチ９から印加されるブロック選択アドレスをディコーディングする。
残りの構成等に対する動作は、ローアドレスの経路と同一であるのでその説明を省略する。
【００３８】
図７は、前述の図６のローアドレスラッチ６に対する詳細な構成を示す図である。
ローアドレスラッチ６は、チップイネーブル信号ＣＥＢのローエッジでトリガーしてローアドレスバッファ５から入力されるローアドレスＡＤＤ＿ＩＮをラッチし、出力信号ＡＤＤ＿ＯＵＴを出力するフリップフロップＦＦ（Ｌｏｗ−Ｅｄｇｅ Ｔｒｉｇｇｅｒｅｄ Ｆｌｉｐ−Ｆｌｏｐ）を備える。
【００３９】
インバータＩＶ１は、フリップフロップＦＦの出力信号ＡＤＤ＿ＯＵＴを反転してラッチされたローアドレスＲＡＤＤを出力する。インバータＩＶ１、ＩＶ２は、フリップフロップＦＦの出力信号ＡＤＤ＿ＯＵＴを非反転・遅延してラッチ信号ＡＤＤ＿Ｌａｔを出力する。そして、インバータＩＶ３、ＩＶ４はインバータＩＶ１の出力信号であるローアドレスＲＡＤＤを非反転・遅延してラッチ信号ＡＤＤＢ＿Ｌａｔを出力する。
【００４０】
図８は、前述の図６の合成部１３に対する詳細回路図である。
ＰＭＯＳトランジスタＰ１は、電源電圧ＶＣＣ印加端と遷移合成信号ＡＴＤ＿Ｓの出力端との間に連結され、ゲートを介してプールアップ制御信号ＰＵＰＣが印加される。
そして、ＮＭＯＳトランジスタＮ１は遷移合成信号ＡＴＤ＿Ｓの出力端と接地電圧端との間に連結されてゲートを介しライトイネーブル遷移検出信号ＷＴＤが印加される。ＮＭＯＳトランジスタＮ２は、遷移合成信号ＡＴＤ＿Ｓの出力端と接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号ＡＴＤ＜ｍ：０＞が印加される。
【００４１】
ＮＭＯＳトランジスタＮ３は、遷移合成信号ＡＴＤ＿Ｓの出力端とＮＭＯＳトランジスタＮ４のドレーン端子との間に連結されてゲートを介しチップイネーブル遷移検出信号ＣＴＤが印加される。
ＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタＮ３と接地電圧端との間に連結されてゲートを介しインバータＩＶ６の出力信号が印加される。
【００４２】
さらに、ＮＭＯＳトランジスタＮ５は、ＮＭＯＳトランジスタＮ４のゲートと接地電圧端との間に連結されてゲートを介しアドレス遷移検出信号ＡＴＤ＜ｍ：０＞が印加される。そして、ラッチＲは相互の出力信号をその入力にするインバータＩＶ５、ＩＶ６を備え、ＮＭＯＳトランジスタＮ６を介して入力されるパワーオンリセット信号ＲＥＳＥＴをラッチする。
ＮＭＯＳトランジスタＮ６は、ラッチＲと接地電圧端との間に連結されてゲートを介しパワーオンリセット信号ＲＥＳＥＴが印加される。
【００４３】
このような構成を有する合成部１３の動作過程を説明する。
先ず、パワーオンリセット信号ＲＥＳＥＴがハイにイネーブルされると、ＮＭＯＳトランジスタＮ６がターンオンされてラッチＲのインバータＩＶ６にローの信号が出力される。ＮＭＯＳトランジスタＮ６のターンオンによりラッチＲに印加された信号は、ラッチＲにより一定時間ラッチされたあと出力される。その後、ＮＭＯＳトランジスタＮ３と直列に連結されたＮＭＯＳトランジスタＮ４のゲートにハイの信号が印加されてＮＭＯＳトランジスタＮ４がターンオンされる。
【００４４】
そして、チップイネーブル信号ＣＥＢに応じてチップイネーブル遷移検出信号ＣＴＤが発生し、チップイネーブル遷移検出信号ＣＴＤに応じて遷移合成信号ＡＴＤ＿Ｓが発生する。
さらに、アドレス遷移検出信号ＡＴＤのイネーブル時にＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ５がターンオンされる。これに従い、ＮＭＯＳトランジスタＮ３と直列に連結されたＮＭＯＳトランジスタＮ４のゲートに接地電圧が印加されてＮＭＯＳトランジスタＮ４がターンオフされる。
したがって、ＮＭＯＳトランジスタＮ４のターンオフによりチップイネーブル遷移検出信号ＣＴＤは遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼすことができなくなる。ただ、アドレス遷移検出信号ＡＴＤにより遷移合成信号ＡＴＤ＿Ｓが発生する。このとき、プールアップ制御信号ＰＵＰＳにより遷移合成信号ＡＴＤ＿Ｓのプールアップを制御する。
【００４５】
一方、ＦＲＡＭメモリセルアレイにデータをライトするか、又はプログラムを行う場合は、ライト制御信号と共にライトイネーブル遷移検出信号ＷＴＤが活性化される。ライトイネーブル遷移検出信号ＷＴＤがイネーブルされると、ＮＭＯＳトランジスタＮ１がターンオンされる。これに従い、チップイネーブル遷移検出信号ＣＴＤ及びアドレス遷移検出信号ＡＴＤとは、独立的にライトイネーブル遷移検出信号ＷＴＤにより遷移合成信号ＡＴＤ＿Ｓを発生することになる。
したがって、ライト動作時にはメモリセルが正常に動作しなければならないので、アドレスの変化に係わりなく、すなわち、アドレス遷移検出信号ＡＴＤとは係わりなく全てのライトサイクルでライトイネーブル遷移検出信号ＷＴＤにより、独立的にライト動作を行うことができるようにする。
【００４６】
図９は、本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
本発明では、ブロック選択アドレス又はローアドレスが遷移するときにのみアドレス遷移検出信号が発生してメモリセル動作が行われる。以下では、ローアドレスが遷移する場合アドレス遷移検出信号が発生することを例に挙げて説明する。
図９に示されているように、それぞれのオペレーションサイクルでは必ずチップイネーブル信号ＣＥＢがハイからローに遷移するとき動作が開始する。
先ず、パワーオンリセット信号ＲＥＳＥＴがハイからローに遷移し、第１のアドレス０のアクセス時にはチップイネーブル信号ＣＥＢがハイからローに遷移する。
このとき、パワーオンリセット以後第１のアドレス０のアクセス時には、最初にリセットされたローアドレスＡＤＤ＿ＩＮ（０００．．０）が用いられるためアドレス遷移は発生しない。これに従い、ラッチされたローアドレスＲＡＤＤも第２のローアドレス１の区間の以前までアドレス遷移を発生しない。
【００４７】
そして、チップイネーブル信号ＣＥＢのローエッジによりチップイネーブル遷移検出信号ＣＴＤが発生する。チップイネーブル遷移検出信号ＣＴＤに応じて生成される遷移合成信号ＡＴＤ＿Ｓによりメモリセル動作信号ＯＵＴが発生することになる。
すなわち、第１のアドレス０のアクセス時にはローアドレスが変化しないため、アドレス遷移検出信号ＡＴＤが発生しない。そして、チップイネーブル信号ＣＥＢにより発生した第１のチップイネーブル遷移検出信号ＣＴＤを利用してチップ動作のためのメモリセル動作信号ＯＵＴを発生する。
このとき、プリチャージ信号ＰＣＧがイネーブルされてセンスアンプイネーブル信号ＳＥＮは、プリチャージ信号ＰＣＧがディスエーブルされる時点までローの状態を保持しながら再びイネーブルされる。
【００４８】
そして、第２のアドレス１のアクセス時には新たに入力されたローアドレスＡＤＤ＿ＩＮ（１００．．００）が以前のローアドレスＡＤＤ＿ＩＮ（０００．．０）とアドレスが相違する。これに従い、第２のアドレス１のアクセス時にはラッチされたローアドレスＲＡＤＤが遷移してアドレス遷移検出信号ＡＴＤが発生する。
【００４９】
このアドレス遷移検出信号ＡＴＤにより、合成部は遷移合成信号ＡＴＤ＿Ｓを発生する。そして、チップ制御信号発生部１１は、この遷移合成信号ＡＴＤ＿Ｓに応じてチップ駆動を制御するためのメモリセル動作信号ＯＵＴを出力する。
すなわち、第２のアドレス１のアクセス以後はチップイネーブル遷移検出信号ＣＴＤが発生しても、遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼすことができない。ただ、アドレス遷移検出信号ＡＴＤによってのみ遷移合成信号ＡＴＤ＿Ｓが発生するようにする。
このとき、センスアンプの駆動及びＦＲＡＭメモリデータの出力は、遷移合成信号ＡＴＤ＿Ｓによってのみ発生することになる。そして、遷移合成信号ＡＴＤ＿Ｓの発生時にプリチャージ信号ＰＣＧがイネーブルされ、センスアンプイネーブル信号ＳＥＮはプリチャージ信号ＰＣＧがディスエーブルされる時点までローの状態を保持しながら再びイネーブルされる。
【００５０】
図１０は、本発明に係るパワーオンリセット以後第１のアドレスのアクセス時のＦＲＡＭメモリ制御信号の動作タイミング図である。
先ず、パワーオンリセット信号ＲＥＳＥＴの入力以後第１のアドレスのアクセス時にアクティブ区間に進入すると、チップイネーブル信号ＣＥＢがローに遷移しながら動作が開始される。このとき、第１のアドレスのアクセス時にはローアドレスＡＤＤ＿ＩＮ及びラッチされたローアドレスＲＡＤＤが変化しないため、アドレス遷移検出信号ＡＴＤが発生しない。
【００５１】
チップイネーブル信号ＣＥＢがローに遷移すると、チップイネーブル遷移検出信号ＣＴＤがハイにイネーブルされる。これに従い、最初に入力されるチップイネーブル遷移検出信号ＣＴＤと対応する遷移合成信号ＡＴＤ＿Ｓが発生し、この遷移合成信号ＡＴＤ＿Ｓに応じてメモリセルを駆動するためのワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬが活性化される。
そして、ビットラインＢＬの電荷分配以後センスアンプイネーブル信号ＳＥＮがイネーブルされると、出力データＤＯＵＴが出力される。ここで、出力データＤＯＵＴはチップイネーブル信号ＣＥＢがローレベルに活性化された区間で出力され、ハイレベルの区間ではプリチャージされることを示す。このとき、センスアンプイネーブル信号ＳＥＮは次のアドレス遷移検出信号ＡＴＤが発生する前まで活性化状態を保持する。
【００５２】
図１１は、本発明に係る第２以後のアドレスのアクセスの際、チップイネーブル遷移検出信号ＣＴＤ及びアドレス遷移検出信号ＡＴＤが発生する場合のＦＲＡＭメモリ制御信号の動作タイミング図である。
先ず、第２のアドレスのアクセス時にアクティブ区間に進入すると、チップイネーブル信号ＣＥＢがローに遷移しながら動作が開始する。
チップイネーブル信号ＣＥＢがローに遷移すると、チップイネーブル遷移検出信号ＣＴＤがハイにイネーブルされる。しかし、このチップイネーブル遷移検出信号は第２のアドレスのアクセス時には遷移合成信号ＡＴＤ＿Ｓの発生に影響を及ぼすことができない。
【００５３】
そして、チップイネーブル信号ＣＥＢがローに遷移し、ローアドレスＡＤＤ＿ＩＮの遷移によりラッチされたローアドレスＲＡＤＤの遷移が発生した場合は、アドレス遷移検出部１２によりアドレス遷移検出信号ＡＴＤが発生する。
これに従い、遷移合成信号ＡＴＤ＿Ｓが発生し、この遷移合成信号ＡＴＤ＿Ｓに応じてメモリセルを駆動するためのワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬが活性化される。
【００５４】
そして、ビットラインの電荷分配以後センスアンプイネーブル信号ＳＥＮがイネーブルされると、出力データＤＯＵＴが出力される。出力データＤＯＵＴは、チップイネーブル信号ＣＥＢがローレベルに活性化された区間で出力され、ハイレベルの区間ではプリチャージされることを示す。
さらに、センスアンプイネーブル信号ＳＥＮにより次のアドレス遷移検出信号ＡＴＤ及びチップイネーブル遷移検出信号ＣＴＤが発生する前まで、サイクルの変化に係わりなくセンスアンプがイネーブルされる。
すなわち、センスアンプは常に以前のアドレス動作でのデータを引続き貯蔵するため、次のアドレス遷移検出信号ＡＴＤ及びチップイネーブル遷移検出信号ＣＴＤが発生し、セル動作が開始される前まで活性化状態を保持する。
【００５５】
一方、図１２は本発明に係る第２以後のアドレスのアクセスの際、アドレス遷移検出信号ＡＴＤが発生しない場合のＦＲＡＭメモリ制御信号の動作タイミング図である。
先ず、第１のアドレスのアクセス区間では、チップイネーブル信号ＣＥＢによりチップイネーブル遷移検出信号ＣＴＤが発生する。
【００５６】
このチップイネーブル遷移検出信号ＣＴＤにより遷移合成信号ＡＴＤ＿Ｓが発生し、センスアンプイネーブル信号ＳＥＮがディスエーブルされる。ここで、チップイネーブル信号ＣＥＢの遷移に伴いチップイネーブル遷移検出信号ＣＴＤが発生し、遷移合成信号ＡＴＤ＿Ｓが発生する。しかし、ローアドレスＡＤＤ＿ＩＮの遷移は発生しないので、アドレス遷移検出信号ＡＴＤは発生しない。
このとき、プリチャージ信号ＰＣＧの発生時にセンスアンプイネーブル信号ＳＥＮはローの状態を保持し、チップイネーブル信号ＣＥＢのイネーブル時に再び活性化状態を保持する。
【００５７】
しかし、第２のアドレスのアクセス区間ではチップイネーブル信号ＣＥＢがローに遷移しながら、チップイネーブル遷移検出信号ＣＴＤがハイにイネーブルされる。しかし、アドレス遷移検出信号ＡＴＤはこのチップイネーブル遷移検出信号ＣＴＤに影響を受けない。
したがって、入力されるローアドレスＡＤＤ＿ＩＮの変化がない場合、アドレス遷移検出信号ＡＴＤ及び遷移合成信号ＡＴＤ＿Ｓが発生しなくなる。しかし、センスアンプイネーブル信号ＳＥＮは次のアドレス遷移検出信号ＡＴＤが発生する前まで、依然と活性化状態を保持する。
【００５８】
図１３は、本発明の他の実施の形態に係る不揮発性強誘電体メモリ制御装置の構成図である。
本発明は、プリラッチ部２０、アドレスラッチ部２１、ＦＲＡＭメモリアレイ２２、データバス２３、入出力制御部２４、データレジスタアレイ２５及び比較部２６を備える。
ここで、プリラッチ部２０は、比較部２６の出力信号であるラッチイネーブル信号Ｌａｔｃｈ＿Ｅｎに応じて入力されるローアドレスＡＤＤ＜ｍ：０＞をラッチする。
【００５９】
アドレスラッチ部２１は、チップイネーブル信号ＣＥＢに応じてプリラッチ部２０の出力をラッチしてアドレス遷移検出信号ＡＴＤを出力する。
ＦＲＡＭメモリアレイ２２は、アドレスラッチ部２１から印加されるアドレス遷移検出信号ＡＴＤに応じてオペレーションが制御される。
【００６０】
入出力制御部２４は、データ＜ｍ：０＞の入出力を制御する。データレジスタアレイ２５は、ＦＲＡＭメモリアレイ２２から印加される一部ローアドレス及びローアドレスデータを貯蔵する。
比較部２６は、データレジスタアレイ２５に既に貯蔵されたレジスタアドレスＲＥＧ＿ＡＤＤと入力されるローアドレスＡＤＤ＜ｍ：０＞を比べ、その結果に基づきラッチイネーブル信号Ｌａｔｃｈ＿Ｅｎ又はレジスタイネーブル信号Ｒｅｇ＿Ｅｎを出力する。
【００６１】
このような構成を有する本発明に係る動作過程を説明すると次の通りである。
先ず、入出力制御部２４によりＦＲＡＭメモリアレイ２２の一部のローアドレス及びローアドレスデータがデータレジスタアレイ２５に貯蔵される。
比較部２６は、入出力制御部２４によりデータレジスタアレイ２５から印加されるレジスタアドレスＲＥＧ＿ＡＤＤと入力されるローアドレスＡＤＤ＜ｍ：０＞を比べる。
比較部２６は、その比較結果レジスタアドレスＲＥＧ＿ＡＤＤと入力されるローアドレスＡＤＤ＜ｍ：０＞が同一の場合、入出力制御部２４を介して現在アクセスしようとするデータが貯蔵されたデータレジスタアレイ２５にレジスタイネーブル信号Ｒｅｇ＿Ｅｎを出力する。したがって、データレジスタアレイ２５は、入出力制御部２４を介してデータレジスタに貯蔵されたデータを直ちにデータバス２３に出力する。
【００６２】
一方、比較部２６は、その比較結果レジスタアドレスＲＥＧ＿ＡＤＤと入力されるローアドレスＡＤＤ＜ｍ：０＞が相違する場合、データレジスタアレイ２５に現在アクセスしようとするデータが貯蔵されていないと判断する。
したがって、ラッチイネーブル信号Ｌａｔｃｈ＿Ｅｎをプリラッチ部２０に出力し、プリラッチ部２０により新たなアドレスを出力することになる。プリラッチ部２０から出力されたアドレスは新たに入力されたローアドレスが変更された場合であるので、アドレスラッチ部２１でアドレス遷移検出信号ＡＴＤを発生してＦＲＡＭメモリアレイ２２のオペレーションを制御する。
【００６３】
以上のように、図１３の実施の形態はＦＲＡＭメモリアレイ２２の外部にデータレジスタアレイ２５を備える。その他に、詳細な構成及び動作過程は前述の本発明と同一であるので、その説明を省略することにする。
【００６４】
【発明の効果】
前述のように、本発明はカラムアドレスと一定数のブロック／ローアドレスに対し局部的なセル動作を行って全体のチップ動作による電力の消耗を減少させ、ＦＲＡＭセルに加えられる電圧ストレスを減少させてＦＲＡＭの寿命を向上させることができるようにするという効果がある。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシス特性図である。
【図２】従来の不揮発性強誘電体メモリのセル素子の構成図である。
【図３】（ａ）は、従来の不揮発性強誘電体メモリのライトモードの動作タイミング図、（ｂ）は、従来の不揮発性強誘電体メモリのリードモードの動作タイミング図である。
【図４】本発明に係る不揮発性強誘電体メモリ制御装置のセルアレイブロック図である。
【図５】本発明に係る不揮発性強誘電体メモリ制御装置のアドレス領域の割当て設定を示す図である。
【図６】本発明に係る不揮発性強誘電体メモリ制御装置の構成図である。
【図７】図６のローアドレスラッチの詳細構成図である。
【図８】図６の合成部に関する詳細回路図である。
【図９】本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
【図１０】本発明のアクセス時の動作タイミング図である。
【図１１】本発明のアクセス時の動作タイミング図である。
【図１２】本発明のアクセス時の動作タイミング図である。
【図１３】本発明に係る他の実施の形態を示す構成図である。
【符号の説明】
１ チップイネーブル信号バッファ
２ カラムアドレスバッファ
３ カラムアドレスラッチ
４ カラムディコーダ
５ ローアドレスバッファ
６ ローアドレスラッチ
７ ローディコーダ
８ アドレス遷移検出部
９ ブロック選択アドレスラッチ
１０ ブロック選択アドレスディコーダ
１１ チップイネーブル信号遷移検出部
１２ アドレス遷移検出部
１３ 合成部
１４ チップ制御信号発生部
２０ プリラッチ部
２１ アドレスラッチ部
２２ ＦＲＡＭメモリアレイ
２３ データバス
２４ 入出力制御部
２５ データレジスタアレイ
２６ 比較部
Claims (19)
- チップイネーブル信号に応じてカラムアドレスをラッチするカラムアドレスラッチ、
ラッチされた前記カラムアドレスをディコーディングするカラムディコーダ、前記チップイネーブル信号の遷移の可否を検出してチップイネーブル遷移検出信号を出力するチップイネーブル信号遷移検出部、
前記チップイネーブル信号に応じてローアドレスをラッチするローアドレスラッチ、
ラッチされた前記ローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、
パワーオンリセット信号の入力時に前記チップイネーブル遷移検出信号の入力に従い前記遷移合成信号を出力し、以後は前記アドレス遷移検出信号に応じて前記遷移合成信号を出力する合成部、及び
前記遷移合成信号に応じてチップ動作を制御する制御信号を出力するチップ制御信号発生部を備えることを特徴とする不揮発性強誘電体メモリ制御装置。 - 前記ローアドレスは最上位ビット領域に配置され、前記カラムアドレスは最下位ビット領域に配置されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ制御装置。
- 前記ローアドレスラッチは、
前記チップイネーブル信号のローエッジで前記ローアドレスをラッチして出力するフリップフロップ、及び
前記フリップフロップの出力信号を遅延して前記ラッチされたローアドレスを出力する遅延手段を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリ制御装置。 - 前記アドレス遷移検出部は、
入力されるローアドレスが既に貯蔵されたローアドレスと同一であれば前記アドレス遷移検出信号を発生させず、相違すれば前記アドレス遷移検出信号を発生させることを特徴とする請求項１に記載の不揮発性強誘電体メモリ制御装置。 - 前記合成部は、
プールアップ制御信号の印加時に前記パワーオンリセット信号、前記チップイネーブル遷移検出信号、前記アドレス遷移検出信号及びライトイネーブル遷移検出信号を合成して前記遷移合成信号を出力することを特徴とする請求項１に記載の不揮発性強誘電体メモリ制御装置。 - 前記合成部は、
前記パワーオンリセット信号の活性化以後に最初に発生する前記チップイネーブル遷移検出信号により前記遷移合成信号が発生し、以後は前記アドレス遷移検出信号により前記遷移合成信号が発生することを特徴とする請求項５に記載の不揮発性強誘電体メモリ制御装置。 - 前記合成部は、
メモリセルアレイのライト／プログラム動作時にライト制御信号の遷移の可否を検出するライトイネーブル遷移検出信号のイネーブルの可否に従い、前記チップイネーブル遷移検出信号及び前記アドレス遷移検出信号と係わりなく、前記遷移合成信号を活性化させることを特徴とする請求項５に記載の不揮発性強誘電体メモリ制御装置。 - 前記合成部は、
電源電圧端と前記遷移合成信号の出力端との間に連結されてゲートを介し前記プールアップ制御信号が印加されるプールアップ駆動素子、
前記遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介し前記ライトイネーブル遷移検出信号が印加される第１の駆動素子、
前記遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介し前記アドレス遷移検出信号が印加される第２の駆動素子、
前記パワーオンリセット信号をラッチして出力するラッチ、
前記ラッチと接地電圧端との間に連結されてゲートを介し前記パワーオンリセット信号が印加される第３の駆動素子、
前記ラッチと接地電圧端との間に連結されてゲートを介し前記アドレス遷移検出信号が印加される第４の駆動素子、及び
前記遷移合成信号の出力端と接地電圧端との間に連結され、それぞれのゲートを介してチップイネーブル遷移検出信号及び前記ラッチの出力信号が印加される第５及び第６の駆動素子を備えることを特徴とする請求項７に記載の不揮発性強誘電体メモリ制御装置。 - 前記ローアドレスが同一の場合、前記カラムアドレスのアクセス時にセンスアンプに貯蔵されたデータが出力されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ制御装置。
- 前記センスアンプは、
前記チップイネーブル遷移検出信号と前記ローアドレスの遷移検出によるアドレス遷移検出信号が発生しない場合、活性化状態を保持して以前のデータを出力することを特徴とする請求項９に記載の不揮発性強誘電体メモリ制御装置。 - チップイネーブル信号に応じてカラムアドレスをラッチするカラムアドレスラッチ、
ラッチされた前記カラムアドレスをディコーディングするカラムディコーダ、前記チップイネーブル信号の遷移の可否を検出してチップイネーブル遷移検出信号を出力するチップイネーブル信号遷移検出部、
前記チップイネーブル信号に応じてブロック選択アドレスをラッチするブロック選択アドレスラッチ、
ラッチされた前記ブロック選択アドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、
パワーオンリセット信号の入力時に前記チップイネーブル遷移検出信号の入力に従い前記遷移合成信号を出力し、以後は前記アドレス遷移検出信号に応じて前記遷移合成信号を出力する合成部、及び
前記遷移合成信号に応じてチップ動作を制御する制御信号を出力するチップ制御信号発生部を備えることを特徴とする不揮発性強誘電体メモリ制御装置。 - 前記ブロック選択アドレスは最上位ビット領域に配置され、前記カラムアドレスは最下位ビット領域に配置されることを特徴とする請求項１１に記載の不揮発性強誘電体メモリ制御装置。
- 前記ブロック選択アドレスラッチは、
前記チップイネーブル信号のローエッジで前記ブロック選択アドレスをラッチして出力するフリップフロップ、及び
前記フリップフロップの出力信号を遅延して前記ラッチされたブロック選択アドレスを出力する遅延手段を備えることを特徴とする請求項１１に記載の不揮発性強誘電体メモリ制御装置。 - 前記合成部は、
プールアップ制御信号の印加時に前記パワーオンリセット信号、前記チップイネーブル遷移検出信号、前記アドレス遷移検出信号及びライトイネーブル遷移検出信号を合成して前記遷移合成信号を出力することを特徴とする請求項１１に記載の不揮発性強誘電体メモリ制御装置。 - 前記合成部は、
前記パワーオンリセット信号の活性化以後に最初に発生する前記チップイネーブル遷移検出信号により前記遷移合成信号が発生し、以後は前記アドレス遷移検出信号により前記遷移合成信号が発生することを特徴とする請求項１４に記載の不揮発性強誘電体メモリ制御装置。 - 前記合成部は、メモリセルアレイのライト／プログラムの動作時、ライト制御信号の遷移の可否を検出するライトイネーブル遷移検出信号のイネーブルの可否に従い、前記チップイネーブル遷移検出信号及び前記アドレス遷移検出信号と係わりなく、前記遷移合成信号を活性化させることを特徴とする請求項１４に記載の不揮発性強誘電体メモリ制御装置。
- 前記合成部は、
電源電圧端と前記遷移合成信号の出力端との間に連結されてゲートを介し前記プールアップ制御信号が印加されるプールアップ駆動素子、
前記遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介し前記ライトイネーブル遷移検出信号が印加される第１の駆動素子、
前記遷移合成信号の出力端と接地電圧端との間に連結されてゲートを介し前記アドレス遷移検出信号が印加される第２の駆動素子、
前記パワーオンリセット信号をラッチして出力するラッチ、
前記ラッチと接地電圧端との間に連結されてゲートを介し前記パワーオンリセット信号が印加される第３の駆動素子、
前記ラッチと接地電圧端との間に連結されてゲートを介し前記アドレス遷移検出信号が印加される第４の駆動素子、及び
前記遷移合成信号の出力端と接地電圧端との間に連結され、それぞれのゲートを介してチップイネーブル遷移検出信号及び前記ラッチの出力信号が印加される第５及び第６の駆動素子を備えることを特徴とする請求項１６に記載の不揮発性強誘電体メモリ制御装置。 - ラッチイネーブル信号に応じて入力されるローアドレスをラッチするプリラッチ部、
チップイネーブル信号に応じて前記プリラッチ部の出力をラッチし、アドレス遷移検出信号を出力するアドレスラッチ部、
前記アドレスラッチ部から印加される前記アドレス遷移検出信号に応じて駆動の可否が制御されるＦＲＡＭメモリアレイ、
前記ＦＲＡＭメモリアレイから印加される前記ローアドレス及びローアドレスデータを貯蔵するデータレジスタアレイ、
前記データレジスタアレイに貯蔵されたローアドレスと入力される前記ローアドレスとを比べ、その結果に基づき前記ラッチイネーブル信号又はレジスタイネーブル信号を出力する比較部、及び
前記ＦＲＡＭメモリアレイとのデータの入出力を制御し、前記レジスタイネーブル信号に応じて前記データレジスタアレイに貯蔵された前記ローアドレスデータをデータバスに出力する入出力制御部を備えることを特徴とする不揮発性強誘電体メモリ制御装置。 - 前記比較部は、前記貯蔵されたローアドレスと入力される前記ローアドレスとを比べ、２つのアドレスが同一の場合前記レジスタイネーブル信号を出力し、相違する場合前記ラッチイネーブル信号を出力することを特徴とする請求項１８に記載の不揮発性強誘電体メモリ制御装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0051936A KR100487919B1 (ko) | 2002-08-30 | 2002-08-30 | 불휘발성 강유전체 메모리 제어 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004095134A true JP2004095134A (ja) | 2004-03-25 |
| JP4568475B2 JP4568475B2 (ja) | 2010-10-27 |
Family
ID=29707774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002381335A Expired - Fee Related JP4568475B2 (ja) | 2002-08-30 | 2002-12-27 | 不揮発性強誘電体メモリ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6661698B1 (ja) |
| JP (1) | JP4568475B2 (ja) |
| KR (1) | KR100487919B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482995B1 (ko) * | 2002-09-06 | 2005-04-15 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| KR100506059B1 (ko) * | 2002-12-09 | 2005-08-05 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| KR100516692B1 (ko) * | 2003-03-21 | 2005-09-22 | 주식회사 하이닉스반도체 | 타이밍 레퍼런스 제어 기능을 갖는 불휘발성 강유전체메모리 장치 및 그 제어 방법 |
| US7152138B2 (en) * | 2004-01-30 | 2006-12-19 | Hewlett-Packard Development Company, L.P. | System on a chip having a non-volatile imperfect memory |
| CN100383760C (zh) * | 2004-02-24 | 2008-04-23 | 鸿富锦精密工业（深圳）有限公司 | 延长铁电存储器使用寿命的数据结构设计系统及方法 |
| JP5262246B2 (ja) * | 2008-03-31 | 2013-08-14 | 富士通セミコンダクター株式会社 | 半導体記憶装置およびメモリシステム |
| KR101979392B1 (ko) | 2012-05-17 | 2019-05-16 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930011351B1 (ko) * | 1990-11-13 | 1993-11-30 | 금성일렉트론 주식회사 | 칩 인에이블 검출회로 |
| KR100351935B1 (ko) * | 2000-05-10 | 2002-09-12 | 삼성전자 주식회사 | 강유전체 랜덤 액세스 메모리 장치 및 그것의 읽기/쓰기동작을 제어하는 방법 |
| JP2002150768A (ja) * | 2000-11-06 | 2002-05-24 | Fujitsu Ltd | 半導体記憶装置 |
| KR100463606B1 (ko) * | 2002-01-29 | 2004-12-29 | 주식회사 하이닉스반도체 | 강유전체 메모리의 구동 장치 및 방법 |
-
2002
- 2002-08-30 KR KR10-2002-0051936A patent/KR100487919B1/ko not_active IP Right Cessation
- 2002-12-27 JP JP2002381335A patent/JP4568475B2/ja not_active Expired - Fee Related
- 2002-12-30 US US10/330,062 patent/US6661698B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP4568475B2 (ja) | 2010-10-27 |
| US6661698B1 (en) | 2003-12-09 |
| KR100487919B1 (ko) | 2005-05-09 |
| KR20040020342A (ko) | 2004-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| US7778107B2 (en) | Decoding control with address transition detection in page erase function | |
| US7692947B2 (en) | Nonvolatile ferroelectric memory and control device using the same | |
| US6901026B2 (en) | Semiconductor integrated circuit equipment with asynchronous operation | |
| JP4582757B2 (ja) | 不揮発性強誘電体メモリを利用したインタリーブ制御装置 | |
| US7307894B2 (en) | Semiconductor device and control method of the same | |
| JP4568475B2 (ja) | 不揮発性強誘電体メモリ制御装置 | |
| JPH1196760A (ja) | 半導体記憶装置 | |
| KR100482998B1 (ko) | 불휘발성 강유전체 메모리 제어 장치 | |
| KR100609540B1 (ko) | 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 | |
| US7203121B2 (en) | Semiconductor integrated circuit device and data write method thereof | |
| KR100327591B1 (ko) | 프로그래머블 셀프리프레쉬 기능을 갖는 동기식 디램 | |
| JP4216582B2 (ja) | 不揮発性強誘電体メモリ装置 | |
| JP2004348936A (ja) | タイミングレファレンスセンシング機能を有するレジスタアレイ、該アレイを用いる不揮発性強誘電体メモリ装置及びタイミングレファレンスを利用したデータセンシング方法 | |
| JPH11306764A (ja) | Ｓｗｌ強誘電体メモリ装置及びその駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040428 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070214 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070605 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071003 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071025 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100625 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100809 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4568475 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |