KR20040020342A - 불휘발성 강유전체 메모리 제어 장치 - Google Patents

불휘발성 강유전체 메모리 제어 장치 Download PDF

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Abstract

본 발명은 불휘발성 강유전체 메모리 제어 장치에 관한 것으로, 특히, 내장(Embedded) 메모리로써 적합한 불휘발성 강유전체 메모리 제어 장치에 관한 것이다. 이를 위해 본 발명은, 컬럼 어드레스 영역을 최하위 비트에 배치하고, 로오 어드레스가 일정한 경우 컬럼 어드레스의 엑세스시 어드레스 천이 검출 신호가 발생하지 않도록 하며, 내부 데이타 레지스터 어레이를 배치하여 반복되는 엑세스 어드레스는 바로 레지스터에 저장된 데이타가 출력되도록 제어한다. 따라서, 본 발명은 SOC(System On Chip) 구조에서 FRAM이 프로그램 메모리로 사용될 경우 전력 소모를 줄이고, 셀에 가해지는 전압 스트레스를 줄여 FRAM의 수명을 확장시키도록 하는 효과를 제공한다.

Description

불휘발성 강유전체 메모리 제어 장치{Device for controlling non-volatile ferroelectric memory}
본 발명은 불휘발성 강유전체 메모리 제어 장치에 관한 것으로, 특히, 시스템 온 칩(SOC;System On a Chip) 구조에서 FRAM이 프로그램 메모리로 사용될 경우 내장(Embedded) 메모리로 적합하게 사용할 수 있도록 제어하는 불휘발성 강유전체 메모리 제어 장치에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프(Hysteresis loop)를 나타낸다.
히스테리시스 루프는 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류 분극(또는 자활 분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다. 불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
도 2는 종래의 불휘발성 강유전체 메모리의 단위 셀 소자 구성을 나타낸다.
불휘발성 강유전체 메모리의 단위 셀은, 일방향으로 비트라인 BL이 형성되고, 비트라인 BL과 교차하는 방향으로 워드라인 WL이 형성되고, 워드라인 WL에 일정한 간격을 두고 워드라인 WL과 동일한 방향으로 플레이트 라인 PL이 형성된다.
그리고, 트랜지스터 T1는 게이트가 워드라인 WL에 연결되고, 소스는 비트라인 BL에 연결되며, 드레인은 강유전체 캐패시터 FC1의 일단과 연결된다. 또한, 강유전체 캐패시터 FC1의 다른 일단은 플레이트 라인 PL에 연결된다.
이러한 구성을 갖는 종래의 불휘발성 강유전체 메모리의 데이터 입/출력 동작을 도 3a 및 도 3b를 참조하여 설명하면 다음과 같다.
도 3a는 종래의 불휘발성 강유전체 메모리의 쓰기 모드(Write mode)시 동작타이밍도이다.
먼저, 쓰기 모드시 엑티브 구간에 진입하면 외부에서 인가되는 칩 인에이블 신호 CEB가 하이에서 로우로 활성화되고, 이와 동시에 쓰기 인에이블 신호가 하이에서 로우로 천이하면 쓰기 모드가 시작된다. 이어서, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인 WL에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이, 워드라인 WL이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인 PL에는 차례로 일정 구간의 하이 신호와 일정 구간의 로우 신호가 인가된다. 그리고, 선택된 셀에 로직값 1 또는 0을 쓰기 위해 해당 비트라인 BL에 쓰기인에이블 신호에 동기되는 하이 또는 로우 신호를 인가한다. 이때, 센스앰프 인에이블 신호 SEN은 하이 상태를 유지한다.
즉, 비트라인 BL에 하이 신호가 인가되고 플레이트 라인 PL에 인가되는 신호가 로우이면 강유전체 캐패시터 FC1에는 입력 데이타 DIN의 값이 로직 "1"로 기록된다. 그리고, 비트라인 BL에 로우 신호가 인가되고 플레이트 라인 PL에 인가되는 신호가 하이 신호이면 강유전체 캐패시터 FC1에는 입력 데이타 DIN의 값이 로직 "0"로 기록된다.
또한, 도 3b는 읽기 모드(Read mode)시 동작 타이밍도를 나타낸다.
읽기 모드시 엑티브 구간에 진입하게 되면 외부에서 칩 인에이블 신호 CEB를 하이에서 로우로 활성화시키고, 해당 워드라인 WL이 선택되기 이전에 모든 비트라인 BL은 이퀄라이즈(Equalize) 신호에 의해 로우 전압으로 등전위 된다.
그리고, 각 비트라인 BL을 비활성화 시킨 다음 어드레스를 디코딩하면 디코딩된 어드레스에 의해 해당 워드라인 WL은 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인 PL에 하이 신호를 인가하여 강유전체 메모리에 저장된 로직값 1에 상응하는 데이터 Qs를 파괴시킨다.
만약, 강유전체 메모리에 로직값 0이 저장되어 있다면 그에 상응하는 데이터 Qns는 파괴되지 않는다. 이와 같이, 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다.따라서, 일정시간이 경과한 후에 센스앰프 인에이블 신호 SEN에 의해 센스앰프가 인에이블 되면 데이터가 파괴된 경우는 증폭되어 출력 데이타 DOUT의 값으로 로직 "1"을 출력하고, 데이타가 파괴되지 않은 경우는 증폭되어 출력 데이타 DOUT의 값으로 로직 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이타로 복원하여야 하므로 해당 워드라인 WL에 하이 신호를 인가한 상태에서 플레이트 라인 PL을 하이에서 로우로 비활성화시킨다.
그런데, 이러한 종래의 불휘발성 강유전체 메모리는 SOC(System On a Chip)구조에서나 스탠드 얼론(Stand Alone)에 사용될 경우 신뢰성을 높여주기 위한 방법이 요구되고 있다. 특히, FRAM 셀에 전압이 자주 인가될 경우 전력 소모가 증가하고 신뢰성 측면에서 불리하게 되므로, 셀 오퍼레이션(operation)의 횟수를 줄여줄 필요성이 있다.
즉, 종래의 불휘발성 강유전체 메모리는 어드레스 어사인(Assign)의 경우에 로오/컬럼 어드레스를 무작위로 배치함으로써 FRAM의 셀 오퍼레이션시 전력 소모가 증가되고, 불필요한 오퍼레이션으로 인해 셀에 스트레스를 인가하게 되므로 셀의 수명이 단축되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 구동 확률이 높은 컬럼 어드레스를 최하위 비트 영역에서 사용하고, 로오 어드레스가 일정한 경우 컬럼 어드레스 엑세스시 어드레스 천이 검출 신호가 발생하지 않도록 하는데그 목적이 있다.
또한, 이전 어드레스에 해당하는 데이타가 저장된 데이타 레지스터 어레이를 구비하여 반복되는 어드레스의 엑세스시 칩을 구동시키지 않고 레지스터에 저장된 데이타가 바로 출력되도록 하는데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 특성도.
도 2는 종래의 불휘발성 강유전체 메모리의 셀 소자 구성도.
도 3a는 종래의 불휘발성 강유전체 메모리의 쓰기 모드 동작 타이밍도.
도 3b는 종래의 불휘발성 강유전체 메모리의 읽기 모드 동작 타이밍도.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 셀 어레이 블럭도.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 어드레스 영역 할당 설정을 나타내는 도면.
도 6은 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 구성도.
도 7은 도 6의 로오 어드레스 래치의 상세 구성도.
도 8은 도 6의 합성부에 관한 상세 회로도.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 동작 타이밍도.
도 10 내지 도 12는 본 발명의 엑세스시 동작 타이밍도.
도 13은 본 발명의 다른 실시예를 나타내는 구성도.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 제어 장치는, 칩 인에이블 신호에 따라 컬럼 어드레스를 래치하여 래치된 컬럼 어드레스를 출력하는 컬럼 어드레스 래치와, 래치된 컬럼 어드레스를 디코딩하는 컬럼 디코더와, 칩 인에이블 신호의 천이 여부를 검출하여 칩 인에이블 천이 검출 신호를 출력하는 칩 인에이블 신호 천이 검출부와, 칩 인에이블 신호에 따라 로오 어드레스를 래치하여 래치된 로오 어드레스를 출력하는 로오 어드레스 래치와, 로오 어드레스 래치로부터 인가되는 래치된 로오 어드레스의 천이 여부를 검출하여 어드레스 천이 검출신호를 출력하는 어드레스 천이 검출부와, 파워 온 리셋신호의 입력시 칩 인에이블 천이 검출신호의 입력에 따라 천이 합성 신호를 출력하고, 이후에는 어드레스 천이 검출신호에 따라 천이 합성 신호를 출력하는 합성부 및 천이 합성 신호에 따라 칩 동작을 제어하는 제어신호를 출력하는 칩 제어신호 발생부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 셀 어레이 블럭도이다.
셀 어레이 블럭은 n개의 셀 어레이를 구비하고, 각각의 셀 어레이는 워드라인을 선택하기 위한 로오 디코더와 비트라인을 선택하기 위한 컬럼 디코더를 구비한다. 그리고, n개의 셀 어레이는 n개의 블럭 선택 어드레스에 의해 선택된다.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치에서 어드레스 영역의 할당을 나타낸다.
컬럼 어드레스 영역(Column address region)은 최하위 비트(LSB;Least Significant Bit) 영역에 위치하도록 할당하고, 이 컬럼 어드레스 영역에서는 어드레스 천이 검출 신호 ATD(Address Transition Detection)가 발생하지 않도록 한다. 따라서, 로오 어드레스가 일정할 경우 컬럼 어드레스가 엑세스 되면 FRAM 셀을 구동시키지 않고 센스앰프에서 저장된 데이타를 바로 출력하게 된다.
반면에, 블럭 선택 어드레스(Block selection address) 또는 로오 어드레스 영역(Row address region)은 최상위 비트(MSB;Most Significant Bit) 영역에 위치하도록 할당하며, 블럭 선택 어드레스 또는 로오 어드레스가 변화할 때마다 어드레스 천이 검출 신호 ATD가 발생하도록 하여 정상적으로 FRAM 셀을 구동시키도록 한다.
도 6은 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 구성도이다.
본 발명은 컬럼 어드레스의 경로로써, 칩 인에이블 신호 버퍼(1)와, 컬럼 어드레스 버퍼(2)와, 컬럼 어드레스 래치(3) 및 컬럼 디코더(4)를 구비한다.
여기서, 칩 인에이블 신호 버퍼(1)는 외부로부터 인가되는 칩 인에이블 신호CEB를 버퍼링하고, 컬럼 어드레스 래치(3)는 칩 인에이블 신호 버퍼(1)로부터 인가되는 칩 인에이블 신호 CEB에 따라 컬럼 어드레스 버퍼(2)로부터 인가되는 컬럼 어드레스를 래치한다. 그리고, 컬럼 디코더(4)는 컬럼 어드레스 래치(3)로부터 인가되는 컬럼 어드레스를 디코딩한다.
본 발명에서는 컬럼 어드레스 래치(2)로부터 인가되는 컬럼 어드레스의 천이 여부는 검출하지 않기 때문에 메모리 셀의 정상 동작시에만 컬럼 어드레스가 동작할 수 있도록 한다.
한편, 본 발명은 로오 어드레스의 경로로써, 칩 인에이블 신호 버퍼(1)와, 로오 어드레스 버퍼(5)와, 로오 어드레스 래치(6)와, 로오 디코더(7)와, 칩 인에이블 신호 천이 검출부(11)와, 어드레스 천이 검출부(12)와, 합성부(13) 및 칩 제어신호 발생부(14)를 구비한다.
여기서, 칩 인에이블 신호 버퍼(1)는 칩 인에이블 신호 CEB를 버퍼링하고, 로오 어드레스 래치(6)는 칩 인에이블 신호 버퍼(1)로부터 인가되는 칩 인에이블 신호 CEB에 따라 로오 어드레스 버퍼(5)로부터 인가되는 로오 어드레스 ADD_IN를 래치하여 래치된 로오 어드레스 RADD와 래치신호 ADD_Lat,ADDB_Lat를 출력한다.
그리고, 칩 인에이블 신호 천이 검출부(11)는 칩 인에이블 신호 버퍼(1)로부터 인가되는 칩 인에이블 신호 CEB의 천이 여부를 검출하여 로우 엣지에서 칩 인에이블 천이 검출 신호 CTD를 출력한다.
어드레스 천이 검출부(12)는 로오 어드레스 래치(6)로부터 인가되는 래치된 로오 어드레스 RADD에서 로오 어드레스의 천이 여부를 검출하여 어드레스 천이 검출신호 ATD<m:0>를 출력한다.
즉, 어드레스 천이 검출부(12)는 새로 입력되는 로오 어드레스 RADD와 기저장된 로오 어드레스를 비교하여, 새로 입력되는 로오 어드레스 RADD가 저장된 로오 어드레스와 같으면 어드레스 천이 검출신호 ATD<m:0>를 발생시키지 않고, 다르면 어드레스 천이 검출신호 ATD<m:0>를 발생시키게 된다.
또한, 로오 디코더(7)는 로오 어드레스 래치(6)로부터 인가되는 래치신호 ADD_Lat,ADDB_Lat에 따라 로오 어드레스를 디코딩한다.
합성부(13)는 파워 온 리셋신호 RESET와, 풀업 제어신호 PUPC 및 라이트 인에이블 천이 검출 신호 WTD에 따라 칩 인에이블 신호 천이 검출부(11)로부터 인가되는 칩 인에이블 천이 검출신호 CTD와 어드레스 천이 검출부(8)로부터 인가되는 어드레스 천이 검출신호 ATD<m:0>를 합성하여 천이 합성 신호 ATD_S를 출력한다.
이때, 합성부(13)는 파워 온 리셋신호 RESET 이후에 첫번째 발생되는 칩 인에이블 천이 검출신호 CTD만 천이 합성 신호 ATD_S의 발생에 영향을 주도록 하고, 그 이후에 발생되는 칩 인에이블 천이 검출신호 CTD는 천이 합성 신호 ATD_S의 발생에 영향을 주지 않도록 제어한다.
칩 제어신호 발생부(14)는 합성부(13)로부터 인가되는 천이 합성 신호 ATD_S에 따라 칩을 구동하기 위한 칩 제어신호를 선택적으로 출력한다.
한편, 본 발명은 로오 어드레스 또는 블럭 선택 어드레스의 천이 여부를 검출하여 천이 합성 신호 ATD_S를 발생하게 된다.
이러한 본 발명은 블럭 선택 어드레스의 경로로써, 칩 인에이블 신호버퍼(1)와, 블럭 선택 어드레스 버퍼(8)와, 블럭 선택 어드레스 래치(9)와, 블럭 선택 어드레스 디코더(10)와, 칩 인에이블 신호 천이 검출부(11)와, 어드레스 천이 검출부(12)와, 합성부(13) 및 칩 제어신호 발생부(14)를 구비한다.
여기서, 칩 인에이블 신호 버퍼(1)는 외부로부터 인가되는 칩 인에이블 신호 CEB를 버퍼링하고, 블럭 선택 어드레스 래치(9)는 칩 인에이블 신호 버퍼(1)로부터 인가되는 칩 인에이블 신호 CEB에 따라 블럭 선택 어드레스 버퍼(8)로부터 인가되는 컬럼 어드레스를 래치한다. 그리고, 블럭 선택 어드레스 디코더(10)는 블럭 선택 어드레스 래치(9)로부터 인가되는 블럭 선택 어드레스를 디코딩한다.
나머지 구성들에 대한 동작은 로오 어드레스의 경로와 동일하므로 그 설명을 생략하기로 한다.
도 7은 상술된 도 6의 로오 어드레스 래치(6)에 대한 상세 구성을 나타낸다.
로오 어드레스 래치(6)는 칩 인에이블 신호 CEB의 로우 엣지에서 트리거하여 로오 어드레스 버퍼(5)로부터 입력되는 로오 어드레스 ADD_IN를 래치하여 출력신호 ADD_OUT를 출력하는 플립플롭 FF(Low-Edge Triggered Flip-Flop)을 구비한다.
인버터 IV1는 플립플롭 FF의 출력신호 ADD_OUT를 반전하여 래치된 로오 어드레스 RADD를 출력하고, 인버터 IV1,IV2는 플립플롭 FF의 출력신호 ADD_OUT를 비반전 지연하여 래치신호 ADD_Lat를 출력하며, 인버터 IV3,IV4는 인버터 IV1의 출력신호인 로오 어드레스 RADD를 비반전 지연하여 래치신호 ADDB_Lat를 출력한다.
도 8은 상술된 도 6의 합성부(13)에 대한 상세 회로도를 나타낸다.
도 8에 도시된 PMOS트랜지스터 P1는 전원전압 VCC인가단과 천이 합성 신호ATD_S의 출력단 사이에 연결되어 게이트를 통해 풀업 제어신호 PUPC가 인가된다.
그리고, NMOS트랜지스터 N1는 천이 합성 신호 ATD_S의 출력단과 접지전압단 사이에 연결되어 게이트를 통해 라이트 인에이블 천이 검출 신호 WTD가 인가된다. NMOS트랜지스터 N2는 천이 합성 신호 ATD_S의 출력단과 접지전압단 사이에 연결되어 게이트를 통해 어드레스 천이 검출신호 ATD<m:0>가 인가된다.
NMOS트랜지스터 N3는 천이 합성 신호 ATD_S의 출력단과 NMOS트랜지스터 N4의 드레인 단자 사이에 연결되어 게이트를 통해 칩 인에이블 천이 검출신호 CTD가 인가된다. NMOS트랜지스터 N4는 NMOS트랜지스터 N3와 접지전압단 사이에 연결되어 게이트를 통해 래치 R의 출력신호가 인가된다.
또한, NMOS트랜지스터 N5는 NMOS트랜지스터 N4와 접지전압단 사이에 연결되어 게이트를 통해 어드레스 천이 검출신호 ATD<m:0>가 인가된다. 그리고, 래치 R는 인버터 IV5,IV6로 구성되어 입력되는 파워 온 리셋신호 RESET를 래치한다.
NMOS트랜지스터 N6은 래치 R와 접지전압단 사이에 연결되어 게이트를 통해 파워 온 리셋신호 RESET가 인가된다.
이러한 구성을 갖는 합성부(13)의 동작 과정을 설명하면 다음과 같다.
먼저, 파워 온 리셋신호 RESET가 하이로 인에이블 되면, NMOS트랜지스터 N6가 턴온되고 래치 R의 인버터 IV6에 로우의 신호가 출력된다. NMOS트랜지스터 N6의 턴온에 의해 래치 R에 인가된 신호는 래치 R에 의해 일정시간 래치된후 출력된다. 이후에, NMOS트랜지스터 N3와 직렬로 연결된 NMOS트랜지스터 N4의 게이트에 하이의 신호가 인가되어 NMOS트랜지스터 N4가 턴온된다.
그리고, 칩 인에이블 신호 CEB에 따라 칩 인에이블 천이 검출신호 CTD가 발생되고, 칩 인에이블 천이 검출신호 CTD에 따라 천이 합성 신호 ATD_S가 발생된다.
또한, 어드레스 천이 검출 신호 ATD의 인에이블시 NMOS트랜지스터 N2 및 NMOS트랜지스터 N5가 턴온되고, 이에 따라, NMOS트랜지스터 N3과 직렬로 연결된 NMOS트랜지스터 N4의 게이트에 접지전압이 인가되어 NMOS트랜지스터 N4가 턴오프된다.
따라서, NMOS트랜지스터 N4의 턴오프에 의해 칩 인에이블 천이 검출 신호 CTD는 천이 합성 신호 ATD_S의 발생에 영향을 주지 못하게 된다. 다만, 어드레스 천이 검출 신호 ATD에 의해 천이 합성 신호 ATD_S가 발생된다. 이때, 풀업 제어신호 PUPS에 의해 천이 합성 신호 ATD_S의 풀업을 제어한다.
한편, FRAM 메모리 셀 어레이에 데이타를 라이트하거나 프로그램을 수행할 경우에는 라이트 제어 신호와 함께 라이트 인에이블 천이 검출 신호 WTD가 활성화된다. 라이트 인에이블 천이 검출 신호 WTD가 인에이블 되면 NMOS트랜지스터 N1가 턴온되어, 칩 인에이블 천이 검출 신호 CTD 및 어드레스 천이 검출 신호 ATD와는 독립적으로 라이트 인에이블 천이 검출 신호 WTD에 의해 천이 합성 신호 ATD_S를 발생하게 된다.
따라서, 라이트 동작시에는 메모리 셀이 정상적으로 동작해야 하므로 어드레스의 변화에 상관없이 즉, 어드레스 천이 검출 신호 ATD와는 상관없이 모든 라이트 사이클에서 라이트 인에이블 천이 검출 신호 WTD에 의해 독립적으로 라이트 동작을 수행할 수 있도록 한다.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 동작 타이밍도이다.
본 발명에서는 블럭 선택 어드레스 또는 로우 어드레스가 천이할 때만 어드레스 천이 검출 신호가 발생하여 메모리 셀 동작이 수행된다. 이하에서는, 로우 어드레스가 천이할 경우에 어드레스 천이 검출 신호가 발생됨을 예를 들어 설명하고자 한다.
도 9를 보면, 각각의 오퍼레이션 사이클에서는 반드시 칩 인에이블 신호 CEB가 하이에서 로우로 천이할 때 동작이 시작된다.
먼저, 파워 온 리셋 신호 RESET가 하이에서 로우로 천이하고, 첫번째 어드레스 0 엑세스시에는 칩 인에이블 신호 CEB가 하이에서 로우로 천이한다.
이때, 파워 온 리셋 이후 첫번째 어드레스 0의 엑세스시는 처음 리셋된 로오 어드레스 ADD_IN(000..0)가 사용되기 때문에 어드레스 천이는 발생하지 않는다. 이에 따라, 래치된 로오 어드레스 RADD도 두번째 로오 어드레스 1의 구간 이전까지 어드레스 천이를 발생하지 않는다.
그리고, 칩 인에이블 신호 CEB의 로우 엣지에 의해 칩 인에이블 천이 검출 신호 CTD가 발생되고, 이 칩 인에이블 천이 검출 신호 CTD에 따라 생성되는 천이 합성 신호 ATD_S에 의해 메모리 셀 동작 신호 OUT가 발생하게 된다.
즉, 첫번째 어드레스 0의 엑세스시에는 로오 어드레스가 바뀌지 않기 때문에 어드레스 천이 검출신호 ATD가 발생하지 않는다. 그리고, 칩 인에이블 신호 CEB에 의해 발생한 첫번째 칩 인에이블 천이 검출 신호 CTD를 이용하여 칩 동작을 위한메모리 셀 동작 신호 OUT를 발생한다.
이때, 프리차지 신호 PCG가 인에이블 되어 센스앰프 인에이블 신호 SEN는 프리차지 신호 PCG가 디스에이블 되는 시점까지 로우의 상태를 유지하다가 다시 인에이블 된다.
그리고, 두번째 어드레스 1의 엑세스시는 새로 입력된 로오 어드레스 ADD_IN(100..00)가 이전의 로오 어드레스 ADD_IN(000..0)과 어드레스가 상이하다. 이에 따라, 두번째 어드레스 1의 엑세스시에는 래치된 로오 어드레스 RADD가 천이하여 어드레스 천이 검출신호 ATD가 발생한다.
이 어드레스 천이 검출신호 ATD에 의해 합성부는 천이 합성 신호 ATD_S를 발생한다. 그리고, 칩 제어신호 발생부(11)는 이 천이 합성 신호 ATD_S에 따라 칩 구동을 제어하기 위한 메모리 셀 동작 신호 OUT를 출력한다.
즉, 두번째 어드레스 1의 엑세스 이후에는 칩 인에이블 천이 검출 신호 CTD가 발생하여도 천이 합성 신호 ATD_S의 발생에 영향을 주지 못한다. 다만, 어드레스 천이 검출 신호 ATD에 의해서만 천이 합성 신호 ATD_S가 발생하도록 한다.
이때, 센스앰프의 구동 및 FRAM 메모리 데이타 출력은 천이 합성 신호 ATD_S에 의해서만 발생하게 된다. 그리고, 천이 합성 신호 ATD_S의 발생시 프리차지 신호 PCG가 인에이블 되어 센스앰프 인에이블 신호 SEN는 프리차지 신호 PCG가 디스에이블 되는 시점까지 로우의 상태를 유지하다가 다시 인에이블 된다.
도 10은 본 발명의 파워 온 리셋 이후 첫번째 어드레스의 엑세스시 FRAM 메모리 제어 신호의 동작 타이밍도이다.
먼저, 파워 온 리셋 신호 RESET의 입력 이후 첫번째 어드레스의 엑세스 시 엑티브 구간에 진입하면 칩 인에이블 신호 CEB가 로우로 천이하면서 동작이 시작된다. 이때, 첫번째 어드레스의 엑세스시에는 로오 어드레스 ADD_IN 및 래치된 로오 어드레스 RADD가 바뀌지 않기 때문에 어드레스 천이 검출신호 ATD가 발생하지 않는다.
칩 인에이블 신호 CEB가 로우로 천이하면 칩 인에이블 천이 검출신호 CTD가 하이로 인에이블 된다. 이에 따라, 첫번째 입력되는 칩 인에이블 천이 검출신호 CTD와 대응되는 천이 합성 신호 ATD_S가 발생되고, 이 천이 합성 신호 ATD_S에 따라 메모리 셀을 구동하기 위한 워드라인 WL, 플레이트 라인 PL 및 비트라인 BL이 활성화된다.
그리고, 비트라인 BL의 전하분배 이후에 센스 앰프 인에이블 신호 SEN가 인에이블 되면 출력 데이타 DOUT가 출력된다. 여기서, 출력 데이터 DOUT는 칩 인에이블 신호 CEB가 로우 레벨로 활성화된 구간에서 출력되고, 하이 레벨인 구간에서는 프리차지 되는 것을 나타낸다. 이때, 센스앰프 엔이이블 신호 SEN는 다음 어드레스 천이 검출 신호 ATD가 발생되기 이전까지 활성화 상태를 유지한다.
도 11은 본 발명의 두번째 이후 어드레스의 엑세스시 칩 인에이블 천이 검출신호 CTD 및 어드레스 천이 검출 신호 ATD가 발생될 경우 FRAM 메모리 제어 신호의 동작 타이밍도이다.
먼저, 두번째 어드레스의 엑세스시 엑티브 구간에 진입하면 칩 인에이블 신호 CEB가 로우로 천이하면서 동작이 시작된다.
칩 인에이블 신호 CEB가 로우로 천이하면 칩 인에이블 천이 검출신호 CTD가 하이로 인에이블 된다. 하지만, 이 칩 인에이블 천이 검출 신호는 두번째 어드레스이 엑세스시에는 천이 합성 신호 ATD_S의 발생에 영향을 주지 못한다.
그리고, 칩 인에이블 신호 CEB가 로우로 천이하고, 로오 어드레스 ADD_IN의 천이에 의해 래치된 로오 어드레스 RADD의 천이가 발생된 경우에는 어드레스 천이 검출부(8)에 의해 어드레스 천이 검출 신호 ATD가 발생된다.
이에 따라, 천이 합성 신호 ATD_S가 발생되고, 이 천이 합성 신호 ATD_S에 따라 메모리 셀을 구동하기 위한 워드라인 WL, 플레이트 라인 PL 및 비트라인 BL이 활성화된다.
그리고, 비트라인의 전하 분배 이후에 센스 앰프 인에이블 신호 SEN가 인에이블 되면 출력 데이타 DOUT가 출력되는데, 출력 데이타 DOUT는 칩 인에이블 신호 CEB가 로우 레벨로 활성화된 구간에서 출력되고, 하이 레벨인 구간에서는 프리차지 되는 것을 나타낸다.
또한, 센스앰프 인에이블 신호 SEN에 의해 다음 어드레스 천이 검출신호 ATD 및 칩 인에이블 천이 검출신호 CTD가 발생되기 이전까지 사이클의 변화에 상관없이 센스앰프가 인에이블 된다.
즉, 센스앰프는 항상 이전 어드레스 동작에서의 데이터를 계속 저장하기 위해 다음 어드레스 천이 검출신호 ATD 및 칩 인에이블 천이 검출신호 CTD가 발생되어 셀 동작이 시작되기 이전까지 활성화 상태를 유지한다.
한편, 도 12는 본 발명의 두번째 이후 어드레스의 엑세스시 어드레스 천이검출 신호 ATD가 발생되지 않을 경우 FRAM 메모리 제어 신호의 동작 타이밍도이다.
먼저, 첫번째 어드레스의 엑세스 구간에서는 칩 인에이블 신호 CEB에 의해 칩 인에이블 천이 검출 신호 CTD가 발생된다.
이 칩 인에이블 천이 검출 신호 CTD에 의해 천이 합성 신호 ATD_S가 발생하여 센스앰프 인에이블 신호 SEN가 디스에이블된다. 여기서, 칩 인에이블 신호 CEB의 천이에 따라 칩 인에이블 천이 검출 신호 CTD가 발생하여 천이 합성 신호 ATD_S가 발생되지만, 로오 어드레스 ADD_IN의 천이는 발생하지 않아 어드레스 천이 검출 신호 ATD는 발생되지 않는다.
이때, 프리차지 신호 PCG의 발생시 센스앰프 인에이블 신호 SEN는 로우의 상태를 유지하고 칩 인에이블 신호 CEB의 인에이블시 다시 활성화 상태를 유지한다.
하지만, 두번째 어드레스의 엑세스 구간에서는 칩 인에이블 신호 CEB가 로우로 천이하면서 칩 인에이블 천이 검출신호 CTD가 하이로 인에이블 되지만, 어드레스 천이 검출 신호 ATD는 이 칩 인에이블 천이 검출신호 CTD에 영향을 받지 않는다.
따라서, 입력되는 로오 어드레스 ADD_IN의 변화가 없을 경우 어드레스 천이 검출신호 ATD 및 천이 합성 신호 ATD_S가 발생하지 않게 되지만, 센스앰프 인에이블 신호 SEN는 다음 어드레스 천이 검출 신호 ATD가 발생되기 이전까지 여전히 활성화 상태를 유지한다.
도 13은 본 발명의 다른 실시예에 따른 불휘발성 강유전체 메모리 제어 장치의 구성도이다.
본 발명의 다른 실시예는, 비교부(26)의 출력신호인 래치 인에이블 신호 Latch_En 에 따라 입력되는 로오 어드레스 ADD<m:0>를 래치하는 프리 래치부(20)와, 칩 인에이블 신호 CEB에 따라 프리 래치부(20)의 출력을 래치하여 어드레스 천이 검출신호 ATD를 출력하는 어드레스 래치부(21)를 구비한다.
또한, 본 발명은 데이타 버스 <m:0>(23)와, 어드레스 래치부(21)로부터 인가되는 어드레스 천이 검출 신호 ATD에 따라 오퍼레이션이 제어되는 FRAM 메모리 어레이(22)와, 데이타 <m:0>의 입출력을 제어하기 위한 입출력 제어부(24)와, FRAM메모리 어레이(22)로부터 인가되는 일부 로오 어드레스 및 로오 어드레스 데이타를 저장하는 데이터 레지스터 어레이(25)와, 데이터 레지스터 어레이(25)에 기저장된 레지스터 어드레스 REG_ADD와 입력되는 로오 어드레스 ADD<m:0>를 비교하여 그 결과에 따라 래치 인에이블 신호 Latch_En 또는 레지스터 인에이블 신호 Reg_En를 출력하는 비교부(26)를 구비한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 입출력 제어부(24)에 의해 FRAM 메모리 어레이(22)의 일부 로오 어드레스 및 로오 어드레스 데이타가 데이타 레지스터 어레이(25)에 저장된다.
비교부(26)는 입출력 제어부(24)에 의해 데이타 레지스터 어레이(25)로부터 인가되는 레지스터 어드레스 REG_ADD와 입력되는 로오 어드레스 ADD<m:0>를 비교한다.
비교부(26)는 그 비교 결과 레지스터 어드레스 REG_ADD와 입력되는 로오 어드레스 ADD<m:0>가 같을 경우 입출력 제어부(24)를 통해 현재 엑세스 하려는 데이타가 저장된 데이타 레지스터 어레이(25)에 레지스터 인에이블 신호 Reg_En를 출력한다. 따라서, 데이타 레지스터 어레이(25)는 입출력 제어부(24)를 통해 데이타 레지스터에 저장된 데이타를 바로 데이타 버스(23)로 출력한다.
반면에, 비교부(26)는 그 비교 결과 레지스터 어드레스 REG_ADD와 입력되는 로오 어드레스 ADD<m:0>가 다를 경우 데이타 레지스터 어레이(25)에 현재 엑세스 하려는 데이타가 저장되어 있지 않다고 판단한다.
따라서, 래치 인에이블 신호 Latch_En를 프리 래치부(20)로 출력하고, 프리 래치부(20)에 의해 새로운 어드레스를 출력하게 된다. 프리 래치부(20)에서 출력된 어드레스는 새로 입력된 로오 어드레스가 변경된 경우이므로 어드레스 래치부(21)에서 어드레스 천이 검출 신호 ATD를 발생하여 FRAM 메모리 어레이(22)의 오퍼레이션을 제어한다.
이상에서와 같이 도 13의 실시예는 FRAM 메모리 어레이(22)의 외부에 데이타 레지스터 어레이(25)를 구비한다. 그 이외에 상세한 구성 및 동작 과정은 상술된 본 발명과 동일하므로 그 설명을 생략하기로 한다.
이상에서 설명한 바와 같이, 본 발명은 컬럼 어드레스와 일정 수의 블럭/로오 어드레스에 대해 국부적인 셀 동작을 수행하여 전체 칩 동작에 의한 전력 소모를 줄이며, FRAM셀에 가해지는 전압 스트레스를 줄여 FRAM의 수명을 향상시킬 수 있도록 하는 효과를 제공한다.

Claims (26)

  1. 칩 인에이블 신호에 따라 컬럼 어드레스를 래치하여 래치된 컬럼 어드레스를 출력하는 컬럼 어드레스 래치;
    상기 래치된 컬럼 어드레스를 디코딩하는 컬럼 디코더;
    상기 칩 인에이블 신호에 따라 로오 어드레스를 래치하여 래치된 로오 어드레스를 출력하는 로오 어드레스 래치;
    상기 래치된 로오 어드레스의 천이시 발생되는 어드레스 천이 검출 신호에 따라 칩 동작을 제어하는 제어신호를 출력하는 칩 제어신호 발생부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  2. 칩 인에이블 신호에 따라 컬럼 어드레스를 래치하여 래치된 컬럼 어드레스를 출력하는 컬럼 어드레스 래치;
    상기 래치된 컬럼 어드레스를 디코딩하는 컬럼 디코더;
    상기 칩 인에이블 신호의 천이 여부를 검출하여 칩 인에이블 천이 검출 신호를 출력하는 칩 인에이블 신호 천이 검출부;
    상기 칩 인에이블 신호에 따라 로오 어드레스를 래치하여 래치된 로오 어드레스를 출력하는 로오 어드레스 래치;
    상기 로오 어드레스 래치로부터 인가되는 상기 래치된 로오 어드레스의 천이 여부를 검출하여 어드레스 천이 검출신호를 출력하는 어드레스 천이 검출부;
    파워 온 리셋신호의 입력시 상기 칩 인에이블 천이 검출신호의 입력에 따라 상기 천이 합성 신호를 출력하고, 이후에는 상기 어드레스 천이 검출신호에 따라 상기 천이 합성 신호를 출력하는 합성부; 및
    상기 천이 합성 신호에 따라 칩 동작을 제어하는 제어신호를 출력하는 칩 제어신호 발생부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  3. 제 2 항에 있어서,
    상기 로오 어드레스는 최상위 비트 영역에 배치되고, 상기 컬럼 어드레스는 최하위 비트 영역에 배치됨을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  4. 제 2 항에 있어서, 상기 로오 어드레스 래치는
    상기 칩 인에이블 신호의 로우 엣지에서 상기 로오 어드레스를 래치하여 출력하는 플립플롭;
    상기 플립플롭의 출력신호를 지연하여 상기 래치된 로오 어드레스를 출력하는 지연수단을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  5. 제 2 항에 있어서, 상기 어드레스 천이 검출부는
    입력되는 로오 어드레스가 기저장된 로오 어드레스와 같으면 상기 어드레스 천이 검출신호를 발생시키지 않고, 다르면 상기 어드레스 천이 검출신호를 발생시킴을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  6. 제 2 항에 있어서, 상기 합성부는
    풀업 제어신호의 인가시 상기 파워 온 리셋신호와 상기 칩 인에이블 천이 검출신호와 상기 어드레스 천이 검출신호 및 라이트 인에이블 천이 검출 신호를 합성하여 상기 천이 합성신호를 출력함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  7. 제 6 항에 있어서, 상기 합성부는
    상기 파워 온 리셋신호의 활성화 이후에 첫번째 발생되는 상기 칩 인에이블 천이 검출신호에 의해 상기 천이 합성 신호가 발생되고, 이후에는 상기 어드레스 천이 검출신호에 의해 상기 천이 합성 신호가 발생됨을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  8. 제 6 항에 있어서, 상기 합성부는
    메모리 셀 어레이의 라이트/프로그램 동작시 라이트 제어신호의 천이를 여부를 검출하는 라이트 인에이블 천이 검출 신호의 인에이블 여부에 따라 상기 칩 인에이블 천이 검출신호 및 상기 어드레스 천이 검출신호와 상관없이 상기 천이 합성 신호를 활성화시킴을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  9. 제 8 항에 있어서, 상기 합성부는
    전원전압단과 상기 천이 합성 신호의 출력단 사이에 연결되어 게이트를 통해 상기 풀업 제어신호가 인가되는 풀업 구동 소자;
    상기 천이 합성 신호의 출력단과 접지전압단 사이에 연결되어 게이트를 통해 상기 라이트 인에이블 천이 검출 신호가 인가되는 제 1구동소자;
    상기 천이 합성 신호의 출력단과 접지전압단 사이에 연결되어 게이트를 통해 상기 어드레스 천이 검출신호가 인가되는 제 2구동소자;
    상기 파워 온 리셋신호를 래치하여 출력하는 래치;
    상기 래치와 접지전압단 사이에 연결되어 게이트를 통해 상기 파워 온 리셋 신호가 인가되는 제 3구동소자;
    상기 래치와 접지전압단 사이에 연결되어 게이트를 통해 상기 어드레스 천이 검출신호가 인가되는 제 4구동소자; 및
    상기 천이 합성 신호의 출력단과 접지전압단 사이에 연결되어 각각의 게이트를 통해 칩 인에이블 천이 검출신호 및 상기 래치의 출력신호가 인가되는 제 5 및 제 6구동소자를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  10. 제 2 항에 있어서,
    상기 로오 어드레스가 동일한 경우 상기 컬럼 어드레스의 엑세스시 센스앰프에 저장된 데이타가 출력됨을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  11. 제 10 항에 있어서, 상기 센스앰프는
    상기 칩 인에이블 천이 검출신호와 상기 로오 어드레스의 천이 검출에 의한 어드레스 천이 검출신호가 발생되지 않을 경우 활성화 상태를 유지하여 이전 데이타를 출력함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  12. 칩 인에이블 신호에 따라 컬럼 어드레스를 래치하여 래치된 컬럼 어드레스를 출력하는 컬럼 어드레스 래치;
    상기 래치된 컬럼 어드레스를 디코딩하는 컬럼 디코더;
    상기 칩 인에이블 신호의 천이 여부를 검출하여 칩 인에이블 천이 검출 신호를 출력하는 칩 인에이블 신호 천이 검출부;
    상기 칩 인에이블 신호에 따라 블럭 선택 어드레스를 래치하여 래치된 블럭 선택 어드레스를 출력하는 블럭 선택 어드레스 래치;
    상기 블럭 선택 어드레스 래치로부터 인가되는 상기 래치된 블럭 선택 어드레스의 천이 여부를 검출하여 어드레스 천이 검출신호를 출력하는 어드레스 천이 검출부;
    파워 온 리셋신호의 입력시 상기 칩 인에이블 천이 검출신호의 입력에 따라 상기 천이 합성 신호를 출력하고, 이후에는 상기 어드레스 천이 검출신호에 따라 상기 천이 합성 신호를 출력하는 합성부; 및
    상기 천이 합성 신호에 따라 칩 동작을 제어하는 제어신호를 출력하는 칩 제어신호 발생부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  13. 제 12 항에 있어서,
    상기 블럭 선택 어드레스는 최상위 비트 영역에 배치되고, 상기 컬럼 어드레스는 최하위 비트 영역에 배치됨을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  14. 제 12 항에 있어서, 상기 블럭 선택 어드레스 래치는
    상기 칩 인에이블 신호의 로우 엣지에서 상기 블럭 선택 어드레스를 래치하여 출력하는 플립플롭;
    상기 플립플롭의 출력신호를 지연하여 상기 래치된 블럭 선택 어드레스를 출력하는 지연수단을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  15. 제 12 항에 있어서, 상기 어드레스 천이 검출부는
    입력되는 블럭 선택 어드레스가 기저장된 블럭 선택 어드레스와 같으면 상기 어드레스 천이 검출신호를 발생시키지 않고, 다르면 상기 어드레스 천이 검출신호를 발생시킴을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  16. 제 12 항에 있어서, 상기 합성부는
    풀업 제어신호의 인가시 상기 파워 온 리셋신호와 상기 칩 인에이블 천이 검출신호와 상기 어드레스 천이 검출신호 및 라이트 인에이블 천이 검출 신호를 합성하여 상기 천이 합성신호를 출력함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  17. 제 16 항에 있어서, 상기 합성부는
    상기 파워 온 리셋신호의 활성화 이후에 첫번째 발생되는 상기 칩 인에이블 천이 검출신호에 의해 상기 천이 합성 신호가 발생되고, 이후에는 상기 어드레스 천이 검출신호에 의해 상기 천이 합성 신호가 발생됨을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  18. 제 16 항에 있어서, 상기 합성부는
    메모리 셀 어레이의 라이트/프로그램 동작시 라이트 제어신호의 천이를 여부를 검출하는 라이트 인에이블 천이 검출 신호의 인에이블 여부에 따라 상기 칩 인에이블 천이 검출신호 및 상기 어드레스 천이 검출신호와 상관없이 상기 천이 합성 신호를 활성화시킴을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  19. 제 18 항에 있어서, 상기 합성부는
    전원전압단과 상기 천이 합성 신호의 출력단 사이에 연결되어 게이트를 통해 상기 풀업 제어신호가 인가되는 풀업 구동 소자;
    상기 천이 합성 신호의 출력단과 접지전압단 사이에 연결되어 게이트를 통해 상기 라이트 인에이블 천이 검출 신호가 인가되는 제 1구동소자;
    상기 천이 합성 신호의 출력단과 접지전압단 사이에 연결되어 게이트를 통해상기 어드레스 천이 검출신호가 인가되는 제 2구동소자;
    상기 파워 온 리셋신호를 래치하여 출력하는 래치;
    상기 래치와 접지전압단 사이에 연결되어 게이트를 통해 상기 파워 온 리셋 신호가 인가되는 제 3구동소자;
    상기 래치와 접지전압단 사이에 연결되어 게이트를 통해 상기 어드레스 천이 검출신호가 인가되는 제 4구동소자; 및
    상기 천이 합성 신호의 출력단과 접지전압단 사이에 연결되어 각각의 게이트를 통해 칩 인에이블 천이 검출신호 및 상기 래치의 출력신호가 인가되는 제 5 및 제 6구동소자를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  20. 제 12 항에 있어서,
    상기 블럭 선택 어드레스가 동일한 경우 상기 컬럼 어드레스의 엑세스시 센스앰프에 저장된 데이타가 출력됨을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  21. 제 20 항에 있어서, 상기 센스앰프는
    상기 칩 인에이블 천이 검출신호와 상기 블럭 선택 어드레스의 천이 검출에 의한 어드레스 천이 검출신호가 발생되지 않을 경우 활성화 상태를 유지하여 이전 데이타를 출력함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  22. 래치 인에이블 신호에 따라 입력되는 로오 어드레스를 래치하는 프리 래치부;
    칩 인에이블 신호에 따라 상기 프리 래치부의 출력을 래치하여 어드레스 천이 검출신호를 출력하는 어드레스 래치부;
    상기 어드레스 래치부로부터 인가되는 상기 어드레스 천이 검출 신호에 따라 구동 여부가 제어되는 FRAM 메모리 어레이;
    상기 FRAM 메모리 어레이로부터 인가되는 상기 로오 어드레스 및 로오 어드레스 데이타를 저장하는 데이타 레지스터 어레이; 및
    상기 데이터 레지스터 어레이에 저장된 로오 어드레스와 입력되는 상기 로오 어드레스를 비교하여 그 결과에 따라 상기 래치 인에이블 신호 또는 레지스터 인에이블 신호를 출력하는 비교부;
    상기 FRAM 메모리 어레이와의 데이타 입출력을 제어하고, 상기 레지스터 인에이블 신호에 따라 상기 데이타 레지스터 어레이에 저장된 상기 로오 어드레스 데이타를 데이타 버스로 출력하는 입출력 제어부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  23. 제 22 항에 있어서,
    상기 비교부는 상기 저장된 로오 어드레스와 입력되는 상기 로오 어드레스를 비교하여, 두 어드레스가 같을 경우 상기 레지스터 인에이블 신호를 출력하고, 다를 경우 상기 래치 인에이블 신호를 출력함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  24. 입력 어드레스의 천이에 따라서 메모리 셀의 동작을 제어하는 불휘발성 강유전체 메모리 제어 장치에 있어서,
    상기 메모리 셀의 미동작시에도 정상적인 데이타 입/출력을 수행하기 위해 칩 인에이블 신호와 무관하게 센스 앰프 및 해당 어드레스 데이타가 저장된 데이타 레지스터를 활성화시키고, 상기 데이타 입/출력시 상기 센스앰프 또는 데이타 레지스터에 저장된 데이타가 바로 입/출력됨을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  25. 제 24 항에 있어서,
    상기 입력 어드레스는 로오 어드레스 및 블럭 선택 어드레스 중 적어도 어느 하나임을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  26. 제 24 항에 있어서, 상기 센스앰프는
    다음 어드레스의 천이 검출신호 및 칩 인에이블 천이 검출신호가 발생되기 이전까지 상기 메모리 셀의 동작 사이클의 변화에 상관없이 활성화 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
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