JP4216582B2 - 不揮発性強誘電体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置に関し、より詳しくはチップイネーブル信号の遷移時点によりセル動作を行わず、アドレス遷移時点、リセット信号遷移時点及び書き込みイネーブル時点でのみセル動作を行って全体のチップ動作の回数を減少させ、全体のチップ動作を行わずにセンスアンプにラッチされたデータを出力することができるため、セル信頼性を向上させて電力の消耗を減少させることができる不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ（Ferroelectric Random Access Memory；ＦＲＡＭ）はディラム（Dynamic Random Access Memory；ＤＲＡＭ）と類似するデータ処理速度を有し、電源のオフ（off）時にもデータが保存される特性（不揮発性）のため次世代記憶素子として注目されている。
ＦＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失されない。
【０００３】
図１は、一般的な強誘電体のヒステリシス曲線を示すグラフである。
強誘電体のヒステリシス曲線は、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在により消滅せず、一定量（ｄ、ａ状態）を保持しているのを示している。
不揮発性強誘電体メモリセルは、図１のｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に貯蔵されたデータに応用したものである。
【０００４】
以下、従来の技術に係る不揮発性強誘電体メモリ装置を、図面を参照して説明する。
図２は、従来の技術に係る不揮発性強誘電体メモリの単位セルを示す図である。
不揮発性強誘電体メモリの単位セルは、一方向に形成されたビットラインＢＬと、ビットラインＢＬと直角に交差する方向に形成されたワードラインＷＬと、ワードラインＷＬと一定の間隔を置いてワードラインＷＬと同一の方向に形成されたプレートラインＰＬと、ゲートがワードラインＷＬに連結され、ドレーンはビットラインＢＬに連結されるトランジスタＴ１と、２つの端子のうち１つの端子が前記トランジスタＴ１のソースに連結され、他の端子がプレートラインＰＬに連結される強誘電体キャパシタＦＣ１を含んで構成されている（例えば、特許文献１参照）。
【０００５】
このような構成を有する従来の技術に係る不揮発性強誘電体メモリ装置のデータ入出力動作を、図面を参照して説明すると次の通りである。
図３(a)は、従来の技術に係る不揮発性強誘電体メモリ装置の書き込みモード（write mode）の動作を示すタイミング図である。
先ず、書き込みモードの場合、外部から印加されるチップイネーブル信号ＣＥＢがハイレベルからローレベルに活性化され、次いで、入力されたアドレスがディコーティングされ、該当ワードラインＷＬがイネーブルされ、すなわち、ワードラインＷＬの電位がローレベルからハイレベルに遷移してセルが選択される。このように、ワードラインＷＬがハイレベル状態を保持している間、該当プレートラインＰＬには順次一定区間のハイレベル信号と一定区間のローレベル信号が印加される。
そして、選択されたセルに論理１又は０値を書き込むため、該当ビットラインＢＬにハイレベル又はローレベルの入力されたデータ信号ＤＩＮを印加する。
すなわち、ビットラインＢＬにハイレベル信号を印加し、ワードラインＷＬに印加される信号がハイレベル状態の区間で、プレートラインＰＬに印加される信号がローレベルであれば強誘電体キャパシタＦＣ１には論理１値が書き込まれる。
そして、ビットラインＢＬにローレベル信号を印加し、プレートラインＰＬに印加される信号がハイレベル信号であれば、強誘電体キャパシタＦＣ１には論理０値が書き込まれる。
【０００６】
図３(b)は、従来の技術に係る不揮発性強誘電体メモリ装置の読み出しモード（read mode）の動作を示すタイミング図である。
外部でチップイネーブル信号ＣＥＢをハイレベルからローレベルに活性化させると、全てのビットラインＢＬはローレベル電圧に等電位化される。
そして、各ビットラインＢＬを活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインＷＬがイネーブルされ、すなわち、ワードラインＷＬの電位がローレベルからハイレベルに遷移されてセルが選択される。
選択されたセルのプレートラインＰＬにハイレベル信号を印加し、強誘電体メモリに貯蔵された論理１値に対応するデータを破壊させる。
若し、強誘電体メモリに論理０値が貯蔵されていれば、それに対応するデータは破壊されない。
このように破壊されたデータと破壊されていないデータは、前述のヒステリシス曲線の原理により互いに異なる値を出力することになり、センスアンプは論理１値又は論理０値をセンシングすることになる。
すなわち、データが破壊された場合は図１のヒステリシス曲線でのようにｄからｆに変更される場合であり、データが破壊されない場合はａからｆに変更される場合である。
したがって、一定時間が経過した後センスアンプイネーブル信号ＳＥＮが活性化されてセンスアンプがイネーブルされると、データが破壊された場合は増幅されて論理０値を出力する。
このように、センスアンプでデータを出力した後は元のデータに復元しなければならないため、該当ワードラインＷＬにハイレベル信号を印加した状態でプレートラインＰＬをハイレベルからローレベルに非活性化させる。
【０００７】
図４は、従来の技術に係る不揮発性強誘電体メモリ装置でセル動作を行うためのチップ制御信号が発生するブロック図を示す図である。
チップイネーブル信号バッファ１は、チップイネーブルパッドに入力された信号ＣＥＢＰＡＤを受信してチップイネーブル信号ＣＥＢを出力する。
アドレスバッファ２は、アドレスバッドに入力されたアドレスＡＤＤＰＡＤ＜ｍ：０＞を受信してアドレスＡＤＤ＜ｍ：０＞を出力する。
チップイネーブル信号遷移検出部３は、チップイネーブル信号ＣＥＢを受信してチップイネーブル信号ＣＥＢの遷移時点を検出し、チップイネーブル信号遷移検出信号ＣＴＤを出力する。
アドレス遷移検出部４は、アドレスＡＤＤ＜ｍ：０＞を受信してアドレスＡＤＤ＜ｍ：０＞の遷移時点を検出し、アドレス遷移検出信号ＡＴＤを出力する。
合成部５は、チップイネーブル信号遷移検出信号ＣＴＤ及びアドレス遷移検出信号ＡＴＤを利用して合成された遷移検出信号ＴＤＳを出力する。
チップ制御信号発生部６は、チップイネーブル信号ＣＥＢに応じて合成された遷移検出信号ＴＤＳを利用してチップ制御信号等を出力する。
ここで、アドレスバッファ２から出力されたアドレスＡＤＤ＜ｍ：０＞はディコーダ７によりディコーディングされ、ワードライン又はビットラインを選択する。
【０００８】
【特許文献１】
特開平１１−１２１７０５号公報
【０００９】
【発明が解決しようとする課題】
このように、従来の技術に係る不揮発性強誘電体メモリ装置はチップイネーブル信号ＣＥＢがハイレベルからローレベルに遷移する度にチップ全体が動作するが、強誘電体キャパシタに貯蔵されたデータを読み出すときキャパシタが破壊モード（destructive mode）で動作するので強誘電体膜の疲労（ferroelectric material fatigue）現象に弱く、キャパシタに貯蔵されたデータを読み出した後は必ず元のデータを書き込まなければならないので制御の複雑性とアクセス時間が遅延し、消費電流が増加するという問題点がある。
【００１０】
前記の問題点を解決するための本発明の目的は、チップイネーブル信号の遷移時点でセル動作を行わず、リセット信号遷移時点及び書き込みイネーブル信号の遷移時点でセル動作を行って全体チップが動作する回数を減少させるので、セル信頼性を向上させて電力の消耗を減少させることにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る不揮発性強誘電体メモリ装置は、ワードライン及びプレートラインにより選択され、ビットラインを介してデータを格納するか格納されたデータを読み取る複数の強誘電体メモリセルを含むセルアレイを備えており、
前記ワードライン及び前記ビットラインを選択するため、アドレスパッドを介して入力されたアドレスをチップ動作が行われる区間に入力され、チップ動作が行われない区間の間にラッチするアドレスラッチ、リセット動作とチップ動作が全て行われる開始時点を検出してリセット信号遷移検出信号を出力するリセット信号遷移検出手段、書き込み動作が開始される時点を検出して書き込みイネーブル信号遷移検出信号を出力する書き込みイネーブル信号遷移検出手段、前記アドレスラッチにより選択的にラッチされたアドレスの遷移時点を検出したアドレス遷移検出信号、前記リセット信号遷移検出信号及び前記書き込みイネーブル信号遷移検出信号を合成して遷移合成信号を出力する合成手段、及び前記遷移合成信号を利用してチップ制御信号を発生するチップ制御信号発生手段を含み、外部制御信号パッドを介して入力されたチップイネーブル信号を臨時貯蔵するバッファ手段を追加して含むことを特徴としている
【００１２】
ここで、前記アドレスラッチは、チップ動作区間の間前記アドレスを受信し、チップ動作が行われない区間の間受信した前記アドレスをラッチする第１ラッチ手段、セル動作が行われない区間の間前記第１ラッチ手段にラッチされたアドレスを受信し、セル動作区間の間入力された前記第１ラッチ手段にラッチされたアドレスをラッチする第２ラッチ手段、及び前記第２ラッチ手段にラッチされたアドレスを駆動するバッファ手段を含むことが望ましい。
【００１３】
また、前記第１ラッチ手段は、チップイネーブル信号により制御され、前記アドレスパッドを介して入力されたアドレスを選択的に転送する第１転送手段を含むことが望ましい。
また、前記第２ラッチ手段は、前記セル動作区間の間ハイレベルを保持し、前記チップイネーブル信号がハイレベルの区間の間ハイレベルを保持するアドレス遷移制御信号により制御され、前記第１ラッチ手段によりラッチされたアドレスを選択的に転送する第２転送手段を含むことが望ましい。
【００１４】
また、前記リセット信号遷移検出手段は、リセット信号とチップイネーブル信号が全てローレベルになる時点を検出する検出手段、及び前記検出手段の出力信号の遷移する時点でパルスを発生するパルス発生手段を含むことが望ましい。
【００１５】
また、前記検出手段は、前記リセット信号を反転させる反転手段、前記リセット信号及び前記チップイネーブル信号を論理和する論理ゲート、前記反転手段の出力信号に応じて出力端子をプールアップさせるプールアップ手段、及び前記論理ゲートの出力信号に応じて前記出力端子をプールダウンさせるプールダウン手段を含むことが望ましい。
また、前記検出手段は、前記出力端子の電位をラッチするラッチ手段を含むことが望ましい。
【００１６】
また、前記チップ制御信号中のセンスアンプイネーブル信号に応じて貯蔵されたデータをセンシング及び増幅して出力するセンスアンプを追加して含むが、前記センスアンプは前記センスアンプイネーブル信号により制御され、前記センスアンプの入出力端子を等電位に均等化させる均等化手段を含むことが望ましい。
【００１７】
また、前記アドレス遷移検出信号は、前記アドレスラッチ手段から出力されたアドレス中でローアドレスの遷移時点を検出した信号であることが望ましい。
また、前記アドレスは、上位ビット領域にローアドレスを配置し、下位ビット領域にカラムアドレスを配置することが望ましい。
【００１８】
また、前記アドレス遷移検出信号は、前記アドレスラッチ手段から出力されたアドレス中でブロック選択アドレスの遷移時点を検出した信号であることが望ましい。
また、前記アドレスは、上位ビット領域にブロック選択アドレスを配置し、下位ビット領域にカラムアドレスを配置することが望ましい。
【００１９】
また、前記アドレスラッチは、前記第２ラッチ手段にラッチされたアドレスを駆動するバッファ手段をさらに含むことが望ましい。
【００２０】
また、前記リセット信号遷移検出手段は、チップ動作区間内でリセット動作が開始される時点で、パルスの形の前記リセット信号遷移検出信号を出力することが望ましい。
また、前記リセット信号遷移検出手段は、リセット動作を行った後にチップ動作を行い始める時点で、パルスの形の前記リセット信号遷移検出信号を出力することが望ましい。
また、前記リセット信号遷移検出手段は、リセット動作が行われた以後最初のチップ動作時にはパルスの形の前記リセット信号遷移検出信号を発生するが、その以後のチップ動作時にはパルスの形の前記リセット信号遷移検出信号が発生しないことが望ましい。
【００２１】
また、前記合成手段は、前記アドレス遷移検出信号のパルス、リセット信号遷移検出信号のパルス、及び書き込みイネーブル信号遷移検出信号のパルスを全て含む前記遷移合成信号を発生することが望ましい。
【００２２】
【発明の実施の形態】
前述の目的及びその他の目的と、本発明の特徴及び利点は図面と関連した次の詳細な説明を介してより明らかになる。
以下、図面を参照して本発明の実施の形態を詳しく説明すると、次の通りである。
図５は、本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するためのブロック図を示す図である。
チップイネーブル信号バッファ１０は、チップイネーブルパッドに入力された信号ＣＥＢＰＡＤを受信し、アドレスラッチ２０はアドレスパッドに入力されたアドレスＡＤＤＰＡＤを受信する。
アドレス遷移検出部３０は、アドレスラッチ２０から出力されたアドレスＡＤＤ＜ｍ：０＞が入力され、アドレスＡＤＤ＜ｍ：０＞の遷移時点を検出してアドレス遷移検出信号ＡＴＤを出力する。
リセット信号遷移検出部４０は、リセット信号ＲＥＳＥＴ及びチップイネーブルバッファ１０から出力されたチップイネーブル信号ＣＥＢが全てローレベルになる時点を検出してリセット信号遷移検出信号ＲＴＤを出力する。
【００２３】
書き込みイネーブル信号遷移検出部５０は、書き込みイネーブル信号ＷＥＢの遷移時点を検出して書き込みイネーブル信号遷移検出信号ＷＴＤを出力する。
合成部６０は、リセット信号遷移検出信号ＲＴＤ、書き込みイネーブル信号遷移検出信号ＷＴＤ及びアドレス遷移検出信号ＡＴＤを合成し、合成された遷移検出信号ＴＤＳを出力する。
チップ制御信号発生部７０は、遷移検出信号ＴＤＳを利用してチップの動作を制御するためのチップ制御信号等を出力する。
ここで、アドレスバッファ２０から出力されたアドレスＡＤＤＬＡＴ＜ｍ：０＞は、ディコーダ８０によりディコーディングされてワードライン又はカラムを選択することになる。
【００２４】
以下、本発明に係る不揮発性強誘電体メモリ装置の動作を、図面を参照して説明する。
図６は、チップイネーブル信号ＣＥＢがローレベルに遷移した後リセット信号ＲＥＳＥＴがローレベルに遷移してリセット信号遷移検出信号ＲＴＤが発生する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
パワーオンした後、第１のアドレスのチップ動作時にはリセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢの組合せにより、リセット信号遷移検出信号ＲＴＤが発生する。すなわち、チップイネーブル信号ＣＥＢがローレベルを保持する間リセット信号ＲＥＳＥＴがハイレベルからローレベルに遷移するとき、リセット信号遷移検出信号ＲＴＤがパルスの形に発生する。
さらに、リセット信号ＲＥＳＥＴがローレベルに遷移した後チップイネーブル信号ＣＥＢがハイレベルからローレベルに遷移する場合も、リセット信号遷移検出信号ＲＴＤがパルスの形に発生する。
したがって、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢが全てローレベルになる時点でリセット信号遷移検出信号ＲＴＤが発生する。
ここで、リセット信号遷移検出信号ＲＴＤが発生する条件は、チップイネーブル信号ＣＥＢの処理方法に従いＣＥＢを利用してリセット信号遷移検出信号ＲＴＤの発生時点を調整するか、又はリセット信号ＲＥＳＥＴを利用してリセット信号遷移検出信号ＲＴＤの発生時点を調整する。
【００２５】
第２のアドレスのチップ動作後は、リセット信号ＲＥＳＥＴがローレベル状態を保持した状態でチップイネーブル信号ＣＥＢがハイレベルからローレベルに遷移しても、リセット信号遷移検出信号ＲＴＤが発生しない。
さらに、チップイネーブル信号ＣＥＢによりアドレスラッチ部２０が動作するため、アドレスが予め遷移してもチップイネーブル信号ＣＥＢがハイレベルからローレベルに遷移するとき、該遷移したアドレス信号が伝達されるように構成する。
したがって、チップイネーブル信号ＣＥＢの遷移により遷移されたアドレスがアドレスラッチ部２０に入力され、アドレス遷移検出部３０はアドレスラッチ部２０からアドレスＡＤＤを受信してアドレス遷移時点を検出したアドレス遷移検出信号ＡＴＤを発生する。
【００２６】
基本的に、メモリセル自体の動作はアドレス遷移検出信号ＡＴＤ及びリセット信号遷移検出信号ＲＴＤにより発生するため、アドレス遷移検出信号ＡＴＤが発生しなければメモリセル動作は発生しない。
しかし、チップイネーブル信号ＣＥＢを受信する他のチップ制御動作とセンスアンプ動作は引き続き活性化されることにより、データの読み出し／書き込み動作は正常に発生する。
【００２７】
読み出し動作の場合、メモリセルが動作しなくてもセンスアンプは引き続き活性化されて以前のアドレスによる動作で複数のアドレスデータを保持しているため、該当アドレスのデータをセンスアンプが直ちに出力パッドを介して出力することができる。
さらに、書き込み動作の場合、書き込みイネーブル信号がハイレベルからローレベルに遷移して書き込み命令が発生し、書き込みイネーブル信号の遷移時点を感知して発生した書き込みイネーブル信号遷移検出信号により、該当メモリセルに書き込み動作が行われることにより正常の書き込み動作が行われる。
【００２８】
センスアンプは、常に以前のアドレスの動作でのデータを引き続き貯蔵するため、アドレスが遷移して新たなメモリセル動作が開始される前まで常に活性化状態を保持する。すなわち、アドレスが遷移してアドレス遷移検出信号ＡＴＤが発生したときのみセンスアンプを初期化させ、新たなアドレスによる動作のための準備状態を保持する。
このとき、センスアンプはセンスアンプイネーブル信号ＳＥＮにより活性化状態が制御される。
したがって、センスアンプイネーブル信号ＳＥＮがハイレベルに活性化状態を保持される間、出力イネーブル信号又はチップイネーブル信号ＣＥＢを利用してセンスアンプが外部にデータを出力することができる。
【００２９】
図７は、チップイネーブル信号ＣＥＢがローレベルを保持する間アドレスＡＤＤが遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
チップイネーブル信号ＣＥＢがローレベルを保持しているため、アドレスＡＤＤの遷移時点で発生したアドレス遷移検出信号ＡＴＤと、初期のリセット信号遷移検出信号ＲＴＤが合成された信号ＴＤＳに同期され、チップ制御信号（例えば、プリチャージ信号ＰＣＧ、センスアンプイネーブル信号ＳＥＮ等）が発生する。
【００３０】
図８は、リセット信号ＲＥＳＥＴがローレベルに遷移した後チップイネーブル信号ＣＥＢがローレベルに遷移してアドレスＡＤＤが変化しない場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
リセット信号ＲＥＳＥＴがローレベルに遷移し、ローレベルを保持した状態でチップイネーブル信号ＣＥＢがローレベルに遷移すれば、チップイネーブル信号ＣＥＢがローレベルに遷移する時点でリセット信号遷移検出信号ＲＴＤが発生する。
したがって、リセット信号遷移検出信号ＲＴＤにより合成された信号ＴＤＳが発生し、合成された信号ＴＤＳに応じてワードラインＷＬ及びプレートラインＰＬを駆動する。このとき、アドレスＡＤＤは変化しないためアドレス遷移検出信号ＡＴＤは発生しない。
【００３１】
一方、センスアンプイネーブル信号ＳＥＮはチップイネーブル信号ＣＥＢがハイレベルのプリチャージ区間でも引き続きハイレベルを保持して活性化状態を表わす。
さらに、出力データＤＯＵＴはチップイネーブル信号ＣＥＢがローレベルに活性化された区間で出力され、ハイレベルの区間ではプリチャージされることを表わす。
【００３２】
図９は、チップイネーブル信号ＣＥＢがローレベルに遷移した後リセット信号ＲＥＳＥＴがローレベルに遷移し、リセット信号遷移検出信号ＲＴＤが発生してアドレスＡＤＤが変化しない場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
チップイネーブル信号ＣＥＢがローレベルに遷移した後リセット信号ＲＥＳＥＴがローレベルに遷移すると、リセット信号ＲＥＳＥＴがローレベルに遷移する時点でリセット信号遷移検出信号ＲＴＤが発生する。
したがって、リセット信号遷移検出信号ＲＴＤにより合成された信号ＴＤＳが発生し、合成された信号ＴＤＳに応じてワードラインＷＬ及びプレートラインＰＬを駆動する。このとき、アドレスＡＤＤは変化しないためアドレス遷移検出信号ＡＴＤは発生しない。
【００３３】
一方、センスアンプイネーブル信号ＳＥＮはチップイネーブル信号ＣＥＢがハイレベルのプリチャージ区間でも引き続きハイレベルを保持して活性化された状態を表わす。
さらに、出力データＤＯＵＴはチップイネーブル信号ＣＥＢがローレベルに活性化された区間で出力され、ハイレベルの区間ではプリチャージされることを表わす。
【００３４】
図１０は、チップイネーブル信号ＣＥＢと出力イネーブル信号ＯＥＢがローレベルを保持する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
チップイネーブル信号ＣＥＢがローレベルを保持するとき新たなアドレスＡＤＤＰＡＤが入力されると、アドレスラッチ部２０は入力されたアドレスＡＤＤＰＡＤをラッチする。
したがって、アドレス遷移検出部３０はアドレス遷移検出信号ＡＴＤを発生させ、合成部６０は合成された信号ＴＤＳを発生してメモリセルのワードラインＷＬ及びプレートラインＰＬを駆動する。
【００３５】
図１１は、チップイネーブル信号ＣＥＢがローレベルを保持して出力イネーブル信号が一定時間後にハイレベルに遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。ここでは、出力イネーブル信号ＯＥＢがハイレベルに遷移して出力データＤＯＵＴがプリチャージされる場合である。チップイネーブル信号ＣＥＢがローレベルを保持するとき新たなアドレスＡＤＤＰＡＤが入力されると、アドレスラッチ部２０は入力されたアドレスＡＤＤＰＡＤをラッチする。
したがって、アドレス遷移検出部３０はアドレス遷移検出信号ＡＴＤを発生させ、合成部６０は合成された信号ＴＤＳを発生してメモリセルのワードラインＷＬ及びプレートラインＰＬを駆動する。
【００３６】
図１２は、書き込みイネーブル信号ＷＥＢがハイレベルからローレベルに遷移して書き込み命令を発生すると、書き込みイネーブル信号遷移検出部５０は書き込みイネーブル信号ＷＥＢの遷移時点を検出して書き込みイネーブル信号遷移検出信号ＷＴＤを発生する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。このとき、アドレスＡＤＤＰＡＤは変化しない場合を例に挙げて説明する。
合成部６０は、書き込みイネーブル信号遷移検出信号ＷＴＤを利用して合成された信号ＴＤＳが発生し、該当メモリセルに対し正常の書き込み動作を行う。
【００３７】
センスアンプは、常に以前のアドレスのデータを貯蔵するため書き込みイネーブル信号遷移検出信号ＷＴＤが発生し、新たなメモリセルに対する書き込み動作が開始される前まで活性化状態に保持される。すなわち、書き込みイネーブル信号ＷＥＢがハイレベルからローレベルに遷移し、書き込みイネーブル信号遷移検出信号ＷＴＤが発生するときのみセンスアンプは初期化され、新たなアドレスにより新たなメモリセルに対する書き込み動作のための準備作業を行う。
書き込みイネーブル信号遷移検出信号ＷＴＤにより合成された遷移信号ＴＤＳが発生し、該当するメモリセルのワードラインＷＬ及びプレートラインＰＬを駆動する。
入力データＤＩＮは、書き込み動作区間で該当メモリセルに新たなデータを書き込むため入力されたデータである。
【００３８】
図１３は、図５に示す不揮発性強誘電体メモリ装置でアドレスラッチの詳細回路を示す図である。
アドレスラッチ２０は、チップイネーブル信号ＣＥＢに応じてアドレスパッドを介し入力されたアドレス信号ＡＤＤＰＡＤを選択的にラッチする選択ラッチ部２１と、アドレス制御信号ＡＴＤＣＯＮに応じて選択ラッチ部２１から出力された信号を選択的にラッチする選択ラッチ部２２と、選択ラッチ部２２から出力された信号をバッファリングしてアドレスＡＤＤを出力するバッファ部２３を含んで構成されている。
【００３９】
選択ラッチ部２１は、チップイネーブル信号ＣＥＢ及びインバータＩＮＶ３により反転された信号により制御され、アドレスパッドを介して入力されるアドレス信号ＡＤＤＰＡＤを選択的に転送する転送ゲートＴＧ１と、転送ゲートＴＧ１により選択的に転送された信号を反転ラッチする２つのインバータＩＮＶ１及びＩＮＶ２と、チップイネーブル信号ＣＥＢ及びインバータＩＮＶ３により反転された信号により制御され、インバータＩＮＶ２の出力信号をインバータＩＮＶ１の入力端子に選択的に転送する転送ゲートＴＧ２を含む。
【００４０】
選択ラッチ部２２は、アドレス遷移制御信号ＡＴＤＣＯＮ及びインバータＩＮＶ６により反転された信号により制御され、選択ラッチ部２１の出力信号を選択的に転送する転送ゲートＴＧ３と、転送ゲートＴＧ３により選択的に転送された信号を反転ラッチする２つのインバータＩＮＶ４及びＩＮＶ５と、アドレス遷移制御信号ＡＴＤＣＯＮ及びインバータＩＮＶ６により反転された信号により制御され、インバータＩＮＶ５の出力信号をインバータＩＮＶ４の入力端子に選択的に転送する転送ゲートＴＧ４を含む。
【００４１】
バッファ部２３は、選択ラッチ部２２の出力信号を反転させてアドレスＡＤＤを出力するインバータＩＮＶ７と、インバータＩＮＶ７の出力信号を反転させてアドレスラッチ信号ＡＤＤＬＡＴを出力するインバータＩＮＶ８と、インバータＩＮＶ７の出力信号を順次反転させて反転アドレスラッチ信号／ＡＤＤＬＡＴを出力する２つのインバータＩＮＶ９及びＩＮＶ１０を含む。
ここで、アドレス遷移制御信号ＡＴＤＣＯＮがハイレベルであればメモリセル動作が進められている状態であり、ローレベルであれば次のアドレスを受信する状態である。
さらに、アドレス遷移制御信号ＡＴＤＣＯＮはメモリセル動作活性化に従い状態が決定される信号である。
【００４２】
図１４は、チップイネーブル信号ＣＥＢがローレベルを保持する場合の、図１３に示すアドレス遷移制御信号ＡＴＤＣＯＮを示すタイミング図である。
アドレス遷移制御信号ＡＴＤＣＯＮは、メモリセル動作区間が開始される時点でハイレベルに遷移し、メモリセル動作区間が終了する時点で自動的にローレベルに遷移する。
【００４３】
図１５は、チップイネーブル信号ＣＥＢのレベルが遷移する場合の、図１３に示すアドレス遷移制御信号ＡＴＤＣＯＮを示すタイミング図である。
アドレス遷移制御信号ＡＴＤＣＯＮは、チップイネーブル信号ＣＥＢがハイレベルの区間でもハイレベルになり、チップイネーブル信号ＣＥＢがハイレベルである間新たなアドレスが入力されても選択ラッチ部２２に入力されないようにする。
次いで、チップイネーブル信号ＣＥＢがローレベルになるとアドレス制御信号ＡＴＤＣＯＮはローレベルになり、選択ラッチ部２１にラッチされたアドレスを受信する。したがって、アドレス制御信号ＡＴＤＣＯＮはメモリセル活性化区間、及びチップイネーブル信号ＣＥＢがハイレベルの区間でハイレベルになり、新たなアドレスが選択ラッチ部２２に入力されないようにする。
【００４４】
図１６は、図５に示す不揮発性強誘電体メモリ装置でリセット信号遷移検出部の詳細回路を示す図である。
リセット信号遷移検出部４０は、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢを利用して最初のリセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢの活性化時点を検出する検出部４１と、検出部４１の出力信号ＤＥＴを利用してリセット信号遷移検出信号ＲＴＤを出力するパルス発生部４２を含んで構成されている。
【００４５】
検出部４１は、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢを否定論理和するＮＯＲゲートＮＲ１と、リセット信号ＲＥＳＥＴを反転させるインバータＩＮＶ１１と、電源電圧ＶＳＳと接地電圧ＶＳＳとの間に直列に連結されてゲートにインバータＩＮＶ１１及びＮＯＲゲートＮＲ１の出力信号がそれぞれ印加されるＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１と、２つのインバータＩＮＶ１２及びＩＮＶ１３で構成されＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１の共通ドレーンの電位を反転ラッチするラッチ部４３を含む。
【００４６】
パルス発生部４２は、直列に連結された３つのインバータＩＮＶ１４、ＩＮＶ１５及びＩＮＶ１６で構成されて検出部４１の出力信号ＤＥＴを一定時間遅延させる反転・遅延部４４と、検出部４１の出力信号ＤＥＴ及び反転・遅延部４４の出力信号を否定論理積するＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させてリセット信号遷移検出信号ＲＴＤを出力するインバータＩＮＶ１７を含む。
【００４７】
図１７は、図１６に示すリセット信号遷移検出部の動作を示すタイミング図である。ここでは、チップイネーブル信号ＣＥＢがローレベルを保持する場合の動作を示すタイミング図である。
チップイネーブル信号ＣＥＢがローレベルを保持した状態で、電源電圧ＶＣＣが一定レベルになるまでの初期状態ではリセット信号ＲＥＳＥＴが電源電圧ＶＣＣと同様に上昇する。
このとき、ＮＯＲゲートＮＲ１の出力信号はローレベルになりＮＭＯＳトランジスタＭＮ１はターンオフされ、インバータＩＮＶ１１の出力信号はローレベルになりＰＭＯＳトランジスタＭＰ１がターンオンされる。
したがって、ラッチ部４３の出力信号ＤＥＴはローレベルを保持する。
【００４８】
次いで、電源電圧ＶＣＣが上昇して一定電圧に達すると、リセット信号ＲＥＳＥＴはローレベルに遷移する。
したがって、ＰＭＯＳトランジスタＭＰ１はターンオフされ、ＮＭＯＳトランジスタＭＮ１はターンオンされてラッチ部４３の出力信号ＤＥＴはハイレベルに遷移する。
次いで、パルス発生部４２はラッチ部４３の出力信号ＤＥＴがハイレベルに遷移する時点でリセット信号遷移検出信号ＲＴＤのパルスを発生する。
検出部４１のＰＭＯＳトランジスタＭＰ１は、リセット信号がローレベルを保持する間ターンオフされているため、チップイネーブル信号ＣＥＢがハイレベルに遷移してＮＭＯＳトランジスタＭＮ１がターンオフされても、ラッチ部４３にラッチされた信号を変換することはできない。
【００４９】
図１８は、図１６に示すリセット信号遷移検出部の動作を示すタイミング図である。ここでは、リセット信号ＲＥＳＥＴがローレベルに遷移した後チップイネーブル信号ＣＥＢがローレベルに遷移する場合の動作を示すタイミング図である。
リセット信号ＲＥＳＥＴがローレベルに遷移して一定時間Ｔの間チップイネーブル信号ＣＥＢがハイレベルを保持すると、検出部４１の出力信号ＤＥＴは初期状態のローレベルを保持する。
このとき、チップイネーブル信号ＣＥＢがローレベルに遷移するとＮＯＲゲートＮＲ１の出力信号がハイレベルになり、ＮＭＯＳトランジスタＭＮ１をターンオンさせて検出部４１の出力信号ＤＥＴはハイレベルに遷移する。
したがって、パルス発生部４２は検出部４１の出力信号ＤＥＴがハイレベルに遷移する時点でリセット信号遷移検出信号ＲＴＤのパルスを発生する。
【００５０】
図１９は、図５に示す不揮発性強誘電体メモリ装置でセンスアンプの詳細回路を示す図である。ここでは、ラッチ型センスアンプを用いる場合を例に挙げて説明する。
センスアンプ９０は、センスアンプイネーブル信号ＳＥＮ及びインバータＩＮＶ２１により反転された信号がゲートにそれぞれ印加されるＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２と、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のドレーンの間に連結されてゲートがクロスカップルド連結されビットラインＢＬ上のデータを、レファレンスラインＲＥＦ上の電位と比べセンシング及び増幅するＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＮＭＯＳトランジスタＭＮ３、ＭＮ４と、インバータＩＮＶ２１の出力信号により制御されてビットラインＢＬとレファレンスラインＲＥＦを接地電圧ＶＳＳに等電位化する均等化部９１を含んで構成されている。
【００５１】
均等化部９１は、インバータＩＮＶ２１の出力信号により制御されてビットラインＢＬとレファレンスラインＲＥＦをそれぞれ接地電圧ＶＳＳにプールダウンする２つのＮＭＯＳトランジスタＭＮ５及びＭＮ６と、ビットラインＢＬとレファレンスラインＲＥＦとの間に連結されてインバータＩＮＶ２１の出力信号により制御され、ビットラインＢＬとレファレンスラインＲＥＦを等電位にするＮＭＯＳトランジスタＭＮ７を含む。
【００５２】
センスアンプイネーブル信号ＳＥＮがハイレベルになると均等化部９１は非活性化され、センスアンプ９０は活性化されてビットラインＢＬ上のデータをレファレンスラインＲＥＦの電位と比べてセンシングし増幅する。
一方、センスアンプイネーブル信号ＳＥＮがローレベルになるとセンスアンプ９０は非活性化され、均等化部９１のＮＭＯＳトランジスタＭＮ５、ＭＮ６及びＭＮ７が全てターンオンされてビットラインＢＬとレファレンスラインＲＥＦを接地電圧ＶＳＳに等電位化する。
【００５３】
図２０は、図１９に示す不揮発性強誘電体メモリ装置でセンスアンプの動作を示すタイミング図である。
センスアンプイネーブル信号ＳＥＮは、チップイネーブル信号ＣＥＢの遷移時点と係わりなくアドレス遷移検出信号ＡＴＤ、リセット信号遷移検出信号ＲＴＤ及び書き込みイネーブル信号遷移検出信号ＷＴＤが合成部６０により合成された信号ＴＤＳにより状態が決定される。
センスアンプ９０は、合成された信号ＴＤＳのパルス期間の間のみ均等化部９１により初期化され、残留区間ではチップイネーブル信号ＣＥＢがハイレベルのプリチャージ区間で活性化状態を保持するため、以前のメモリセル動作でラッチされたデータは何時でもチップイネーブル信号ＣＥＢ及び出力イネーブル信号ＯＥＢを利用して出力することができる。
【００５４】
図２１は、本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するための回路の他の実施の形態を示すブロック図である。ここでは、ローアドレスＲＡＤＤの遷移時点でのみアドレス遷移検出信号ＡＴＤが発生するように構成する。
チップイネーブル信号バッファ１００は、チップイネーブルパッドに入力された信号ＣＥＢＰＡＤを受信し、カラムアドレスラッチ２１０はカラムアドレスパッドに入力されたカラムアドレスＣＡＤＤＰＡＤをラッチする。
カラムディコーダ８１０は、カラムアドレスラッチ２１０から出力されたカラムアドレスＣＡＤＤＬＡＴを利用してカラム選択信号を発生する。
ローアドレスラッチ２２０は、ローアドレスパッドに入力されたローアドレスＲＡＤＤＰＡＤをラッチする。
【００５５】
アドレス遷移検出部３００は、ローアドレスラッチ２２０から出力されたローアドレスＲＡＤＤの遷移時点を検出してアドレス遷移検出信号ＡＴＤを出力する。
リセット信号遷移検出部４００は、リセット信号ＲＥＳＥＴ及びチップイネーブルバッファ１００から出力されたチップイネーブル信号ＣＥＢが、全てローレベルになる時点を検出してリセット信号遷移検出信号ＲＴＤを出力する。
書き込みイネーブル信号遷移検出部５００は、書き込みイネーブル信号ＷＥＢの遷移時点を検出して書き込みイネーブル信号遷移検出信号ＷＴＤを出力する。合成部６００は、リセット信号遷移検出信号ＲＴＤ、書き込みイネーブル信号遷移検出信号ＷＴＤ及びアドレス遷移検出信号ＡＴＤを合成して合成された遷移検出信号ＴＤＳを出力する。
チップ制御信号発生部７００は、遷移検出信号ＴＤＳを利用してチップ制御信号等を出力する。
ここで、ローディコーダ８２０はローアドレスラッチ２２０から出力されたローアドレスＲＡＤＤＬＡＴをディコーディングして該当するワードラインを駆動する。
【００５６】
図２２は、図２１に示す本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するための回路の他の実施の形態においてアドレス領域を示す概念図である。
メモリ装置が動作するとき下位アドレス領域でのアドレスが動作する確率が高いため、ブロック選択アドレス又はローアドレスＲＡＤＤ領域は上位ビットＭＳＢ領域に割り当て、カラムアドレスＣＡＤＤ領域は下位ビットＬＳＢ領域に割り当てる。
したがって、ブロック選択アドレスＢＳ又はローアドレスＲＡＤＤが遷移するときにのみアドレス遷移検出信号ＡＴＤが発生してメモリセル動作が行われ、カラムアドレスＣＡＤＤが遷移する場合アドレス遷移検出信号ＡＴＤが発生しないためメモリセル動作が行われず、センスアンプにラッチされたデータが直ちに出力される。
【００５７】
【発明の効果】
前述のように、本発明に係る不揮発性強誘電体メモリ装置はチップイネーブル信号によりセル動作が行われず、アドレス遷移検出信号、リセット信号遷移検出信号及び書き込みイネーブル遷移検出信号を合成した信号によりセル動作が行われるので、セル動作の回数を減少させてセル信頼性を向上させ、電力の消耗を減少させることができるという効果がある。
さらに、従来の技術で用いられるアドレスバッファを用いずアドレスラッチを用い、センスアンプにセンスアンプイネーブル信号により制御される均等化手段を備え、チップイネーブル信号に係わりなくプリチャージ区間で全体のチップ動作を行わずにセンスアンプにラッチされたデータを出力することができるので、電力の消耗を減少させるという効果がある。
さらに、カラムアドレスが遷移するときはアドレス遷移検出信号を発生せず、ローアドレスの遷移時点でのみアドレス遷移検出信号を発生して全体のチップ動作を行わずに局部的な動作でセル動作が可能であるので、セル信頼性を向上させて電力の消耗を減少させるという効果がある。
【００５８】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシス曲線を示すグラフである。
【図２】従来の技術に係る不揮発性強誘電体メモリ装置の単位セルを示す回路図である。
【図３】 (a)は、従来の技術に係る不揮発性強誘電体メモリ装置の書き込みモードの動作を示すタイミング図、(b)は、従来の技術に係る不揮発性強誘電体メモリ装置の書き込みモードの動作を示すタイミング図である。
【図４】従来の技術に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するためのブロック図である。
【図５】本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するためのブロック図である。
【図６】図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図７】チップイネーブル信号がローレベルを保持してアドレスが遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作を示すタイミング図である。
【図８】リセット信号がローレベルに遷移した後チップイネーブル信号がローレベルに遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図９】チップイネーブル信号がローレベルに遷移した後リセット信号がローレベルに遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図１０】チップイネーブル信号がローレベルを保持する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図１１】出力イネーブル信号ＯＥＢがハイレベルに遷移して出力データＤＯＵＴがプリチャージされる場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図１２】書き込みイネーブル信号遷移検出信号が発生した場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図１３】図５に示す不揮発性強誘電体メモリ装置でアドレスラッチの詳細回路図である。
【図１４】図５に示す不揮発性強誘電体メモリ装置でアドレスラッチの動作を示すタイミング図である。
【図１５】図５に示す不揮発性強誘電体メモリ装置でアドレスラッチの動作を示すタイミング図である。
【図１６】図５に示す不揮発性強誘電体メモリ装置でリセット信号遷移検出部の詳細回路図である。
【図１７】チップイネーブル信号がローレベルを保持する場合の、図１６に示すリセット信号遷移検出部の動作を示すタイミング図である。
【図１８】リセット信号がローレベルに遷移した後チップイネーブル信号がローレベルに遷移する場合の、図１６に示すリセット信号遷移検出部の動作を示すタイミング図である。
【図１９】図５に示す不揮発性強誘電体メモリ装置でセンスアンプの詳細回路図である。
【図２０】図１９に示す不揮発性強誘電体メモリ装置でセンスアンプの動作を示すタイミング図である。
【図２１】本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するための回路の他の実施の形態を示すブロック図である。
【図２２】本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するための回路の他の実施の形態においてアドレス領域を示す概念図である。
【符号の説明】
１０、１００ チップイネーブル信号バッファ
２０ アドレスラッチ部
２１、２２ 選択ラッチ部
２３ バッファ部
３０、３００ アドレス遷移検出部
４０、４００ リセット信号遷移検出部
４１ 検出部
４２ パルス発生部
４３ ラッチ部
４４ 反転・遅延部
５０、５００ 書き込みイネーブル信号遷移検出部
６０、６００ 合成部
７０、７００ チップ制御信号発生部
８０ ディコーダ
９０ センスアンプ
９１ 均等化部
２１０ カラムアドレスラッチ
２２０ ローアドレスラッチ
８１０ カラムディコーダ
８２０ ローディコーダ
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置に関し、より詳しくはチップイネーブル信号の遷移時点によりセル動作を行わず、アドレス遷移時点、リセット信号遷移時点及び書き込みイネーブル時点でのみセル動作を行って全体のチップ動作の回数を減少させ、全体のチップ動作を行わずにセンスアンプにラッチされたデータを出力することができるため、セル信頼性を向上させて電力の消耗を減少させることができる不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ（Ferroelectric Random Access Memory；ＦＲＡＭ）はディラム（Dynamic Random Access Memory；ＤＲＡＭ）と類似するデータ処理速度を有し、電源のオフ（off）時にもデータが保存される特性（不揮発性）のため次世代記憶素子として注目されている。
ＦＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失されない。
【０００３】
図１は、一般的な強誘電体のヒステリシス曲線を示すグラフである。
強誘電体のヒステリシス曲線は、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在により消滅せず、一定量（ｄ、ａ状態）を保持しているのを示している。
不揮発性強誘電体メモリセルは、図１のｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に貯蔵されたデータに応用したものである。
【０００４】
以下、従来の技術に係る不揮発性強誘電体メモリ装置を、図面を参照して説明する。
図２は、従来の技術に係る不揮発性強誘電体メモリの単位セルを示す図である。
不揮発性強誘電体メモリの単位セルは、一方向に形成されたビットラインＢＬと、ビットラインＢＬと直角に交差する方向に形成されたワードラインＷＬと、ワードラインＷＬと一定の間隔を置いてワードラインＷＬと同一の方向に形成されたプレートラインＰＬと、ゲートがワードラインＷＬに連結され、ドレーンはビットラインＢＬに連結されるトランジスタＴ１と、２つの端子のうち１つの端子が前記トランジスタＴ１のソースに連結され、他の端子がプレートラインＰＬに連結される強誘電体キャパシタＦＣ１を含んで構成されている（例えば、特許文献１参照）。
【０００５】
このような構成を有する従来の技術に係る不揮発性強誘電体メモリ装置のデータ入出力動作を、図面を参照して説明すると次の通りである。
図３(a)は、従来の技術に係る不揮発性強誘電体メモリ装置の書き込みモード（write mode）の動作を示すタイミング図である。
先ず、書き込みモードの場合、外部から印加されるチップイネーブル信号ＣＥＢがハイレベルからローレベルに活性化され、次いで、入力されたアドレスがディコーティングされ、該当ワードラインＷＬがイネーブルされ、すなわち、ワードラインＷＬの電位がローレベルからハイレベルに遷移してセルが選択される。このように、ワードラインＷＬがハイレベル状態を保持している間、該当プレートラインＰＬには順次一定区間のハイレベル信号と一定区間のローレベル信号が印加される。
そして、選択されたセルに論理１又は０値を書き込むため、該当ビットラインＢＬにハイレベル又はローレベルの入力されたデータ信号ＤＩＮを印加する。
すなわち、ビットラインＢＬにハイレベル信号を印加し、ワードラインＷＬに印加される信号がハイレベル状態の区間で、プレートラインＰＬに印加される信号がローレベルであれば強誘電体キャパシタＦＣ１には論理１値が書き込まれる。
そして、ビットラインＢＬにローレベル信号を印加し、プレートラインＰＬに印加される信号がハイレベル信号であれば、強誘電体キャパシタＦＣ１には論理０値が書き込まれる。
【０００６】
図３(b)は、従来の技術に係る不揮発性強誘電体メモリ装置の読み出しモード（read mode）の動作を示すタイミング図である。
外部でチップイネーブル信号ＣＥＢをハイレベルからローレベルに活性化させると、全てのビットラインＢＬはローレベル電圧に等電位化される。
そして、各ビットラインＢＬを活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインＷＬがイネーブルされ、すなわち、ワードラインＷＬの電位がローレベルからハイレベルに遷移されてセルが選択される。
選択されたセルのプレートラインＰＬにハイレベル信号を印加し、強誘電体メモリに貯蔵された論理１値に対応するデータを破壊させる。
若し、強誘電体メモリに論理０値が貯蔵されていれば、それに対応するデータは破壊されない。
このように破壊されたデータと破壊されていないデータは、前述のヒステリシス曲線の原理により互いに異なる値を出力することになり、センスアンプは論理１値又は論理０値をセンシングすることになる。
すなわち、データが破壊された場合は図１のヒステリシス曲線でのようにｄからｆに変更される場合であり、データが破壊されない場合はａからｆに変更される場合である。
したがって、一定時間が経過した後センスアンプイネーブル信号ＳＥＮが活性化されてセンスアンプがイネーブルされると、データが破壊された場合は増幅されて論理０値を出力する。
このように、センスアンプでデータを出力した後は元のデータに復元しなければならないため、該当ワードラインＷＬにハイレベル信号を印加した状態でプレートラインＰＬをハイレベルからローレベルに非活性化させる。
【０００７】
図４は、従来の技術に係る不揮発性強誘電体メモリ装置でセル動作を行うためのチップ制御信号が発生するブロック図を示す図である。
チップイネーブル信号バッファ１は、チップイネーブルパッドに入力された信号ＣＥＢＰＡＤを受信してチップイネーブル信号ＣＥＢを出力する。
アドレスバッファ２は、アドレスバッドに入力されたアドレスＡＤＤＰＡＤ＜ｍ：０＞を受信してアドレスＡＤＤ＜ｍ：０＞を出力する。
チップイネーブル信号遷移検出部３は、チップイネーブル信号ＣＥＢを受信してチップイネーブル信号ＣＥＢの遷移時点を検出し、チップイネーブル信号遷移検出信号ＣＴＤを出力する。
アドレス遷移検出部４は、アドレスＡＤＤ＜ｍ：０＞を受信してアドレスＡＤＤ＜ｍ：０＞の遷移時点を検出し、アドレス遷移検出信号ＡＴＤを出力する。
合成部５は、チップイネーブル信号遷移検出信号ＣＴＤ及びアドレス遷移検出信号ＡＴＤを利用して合成された遷移検出信号ＴＤＳを出力する。
チップ制御信号発生部６は、チップイネーブル信号ＣＥＢに応じて合成された遷移検出信号ＴＤＳを利用してチップ制御信号等を出力する。
ここで、アドレスバッファ２から出力されたアドレスＡＤＤ＜ｍ：０＞はディコーダ７によりディコーディングされ、ワードライン又はビットラインを選択する。
【０００８】
【特許文献１】
特開平１１−１２１７０５号公報
【０００９】
【発明が解決しようとする課題】
このように、従来の技術に係る不揮発性強誘電体メモリ装置はチップイネーブル信号ＣＥＢがハイレベルからローレベルに遷移する度にチップ全体が動作するが、強誘電体キャパシタに貯蔵されたデータを読み出すときキャパシタが破壊モード（destructive mode）で動作するので強誘電体膜の疲労（ferroelectric material fatigue）現象に弱く、キャパシタに貯蔵されたデータを読み出した後は必ず元のデータを書き込まなければならないので制御の複雑性とアクセス時間が遅延し、消費電流が増加するという問題点がある。
【００１０】
前記の問題点を解決するための本発明の目的は、チップイネーブル信号の遷移時点でセル動作を行わず、リセット信号遷移時点及び書き込みイネーブル信号の遷移時点でセル動作を行って全体チップが動作する回数を減少させるので、セル信頼性を向上させて電力の消耗を減少させることにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る不揮発性強誘電体メモリ装置は、ワードライン及びプレートラインにより選択され、ビットラインを介してデータを格納するか格納されたデータを読み取る複数の強誘電体メモリセルを含むセルアレイを備えており、
前記ワードライン及び前記ビットラインを選択するため、アドレスパッドを介して入力されたアドレスをチップ動作が行われる区間に入力され、チップ動作が行われない区間の間にラッチするアドレスラッチ、リセット動作とチップ動作が全て行われる開始時点を検出してリセット信号遷移検出信号を出力するリセット信号遷移検出手段、書き込み動作が開始される時点を検出して書き込みイネーブル信号遷移検出信号を出力する書き込みイネーブル信号遷移検出手段、前記アドレスラッチにより選択的にラッチされたアドレスの遷移時点を検出したアドレス遷移検出信号、前記リセット信号遷移検出信号及び前記書き込みイネーブル信号遷移検出信号を合成して遷移合成信号を出力する合成手段、及び前記遷移合成信号を利用してチップ制御信号を発生するチップ制御信号発生手段を含み、外部制御信号パッドを介して入力されたチップイネーブル信号を臨時貯蔵するバッファ手段を追加して含むことを特徴としている
【００１２】
ここで、前記アドレスラッチは、チップ動作区間の間前記アドレスを受信し、チップ動作が行われない区間の間受信した前記アドレスをラッチする第１ラッチ手段、セル動作が行われない区間の間前記第１ラッチ手段にラッチされたアドレスを受信し、セル動作区間の間入力された前記第１ラッチ手段にラッチされたアドレスをラッチする第２ラッチ手段、及び前記第２ラッチ手段にラッチされたアドレスを駆動するバッファ手段を含むことが望ましい。
【００１３】
また、前記第１ラッチ手段は、チップイネーブル信号により制御され、前記アドレスパッドを介して入力されたアドレスを選択的に転送する第１転送手段を含むことが望ましい。
また、前記第２ラッチ手段は、前記セル動作区間の間ハイレベルを保持し、前記チップイネーブル信号がハイレベルの区間の間ハイレベルを保持するアドレス遷移制御信号により制御され、前記第１ラッチ手段によりラッチされたアドレスを選択的に転送する第２転送手段を含むことが望ましい。
【００１４】
また、前記リセット信号遷移検出手段は、リセット信号とチップイネーブル信号が全てローレベルになる時点を検出する検出手段、及び前記検出手段の出力信号の遷移する時点でパルスを発生するパルス発生手段を含むことが望ましい。
【００１５】
また、前記検出手段は、前記リセット信号を反転させる反転手段、前記リセット信号及び前記チップイネーブル信号を論理和する論理ゲート、前記反転手段の出力信号に応じて出力端子をプールアップさせるプールアップ手段、及び前記論理ゲートの出力信号に応じて前記出力端子をプールダウンさせるプールダウン手段を含むことが望ましい。
また、前記検出手段は、前記出力端子の電位をラッチするラッチ手段を含むことが望ましい。
【００１６】
また、前記チップ制御信号中のセンスアンプイネーブル信号に応じて貯蔵されたデータをセンシング及び増幅して出力するセンスアンプを追加して含むが、前記センスアンプは前記センスアンプイネーブル信号により制御され、前記センスアンプの入出力端子を等電位に均等化させる均等化手段を含むことが望ましい。
【００１７】
また、前記アドレス遷移検出信号は、前記アドレスラッチ手段から出力されたアドレス中でローアドレスの遷移時点を検出した信号であることが望ましい。
また、前記アドレスは、上位ビット領域にローアドレスを配置し、下位ビット領域にカラムアドレスを配置することが望ましい。
【００１８】
また、前記アドレス遷移検出信号は、前記アドレスラッチ手段から出力されたアドレス中でブロック選択アドレスの遷移時点を検出した信号であることが望ましい。
また、前記アドレスは、上位ビット領域にブロック選択アドレスを配置し、下位ビット領域にカラムアドレスを配置することが望ましい。
【００１９】
また、前記アドレスラッチは、前記第２ラッチ手段にラッチされたアドレスを駆動するバッファ手段をさらに含むことが望ましい。
【００２０】
また、前記リセット信号遷移検出手段は、チップ動作区間内でリセット動作が開始される時点で、パルスの形の前記リセット信号遷移検出信号を出力することが望ましい。
また、前記リセット信号遷移検出手段は、リセット動作を行った後にチップ動作を行い始める時点で、パルスの形の前記リセット信号遷移検出信号を出力することが望ましい。
また、前記リセット信号遷移検出手段は、リセット動作が行われた以後最初のチップ動作時にはパルスの形の前記リセット信号遷移検出信号を発生するが、その以後のチップ動作時にはパルスの形の前記リセット信号遷移検出信号が発生しないことが望ましい。
【００２１】
また、前記合成手段は、前記アドレス遷移検出信号のパルス、リセット信号遷移検出信号のパルス、及び書き込みイネーブル信号遷移検出信号のパルスを全て含む前記遷移合成信号を発生することが望ましい。
【００２２】
【発明の実施の形態】
前述の目的及びその他の目的と、本発明の特徴及び利点は図面と関連した次の詳細な説明を介してより明らかになる。
以下、図面を参照して本発明の実施の形態を詳しく説明すると、次の通りである。
図５は、本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するためのブロック図を示す図である。
チップイネーブル信号バッファ１０は、チップイネーブルパッドに入力された信号ＣＥＢＰＡＤを受信し、アドレスラッチ２０はアドレスパッドに入力されたアドレスＡＤＤＰＡＤを受信する。
アドレス遷移検出部３０は、アドレスラッチ２０から出力されたアドレスＡＤＤ＜ｍ：０＞が入力され、アドレスＡＤＤ＜ｍ：０＞の遷移時点を検出してアドレス遷移検出信号ＡＴＤを出力する。
リセット信号遷移検出部４０は、リセット信号ＲＥＳＥＴ及びチップイネーブルバッファ１０から出力されたチップイネーブル信号ＣＥＢが全てローレベルになる時点を検出してリセット信号遷移検出信号ＲＴＤを出力する。
【００２３】
書き込みイネーブル信号遷移検出部５０は、書き込みイネーブル信号ＷＥＢの遷移時点を検出して書き込みイネーブル信号遷移検出信号ＷＴＤを出力する。
合成部６０は、リセット信号遷移検出信号ＲＴＤ、書き込みイネーブル信号遷移検出信号ＷＴＤ及びアドレス遷移検出信号ＡＴＤを合成し、合成された遷移検出信号ＴＤＳを出力する。
チップ制御信号発生部７０は、遷移検出信号ＴＤＳを利用してチップの動作を制御するためのチップ制御信号等を出力する。
ここで、アドレスバッファ２０から出力されたアドレスＡＤＤＬＡＴ＜ｍ：０＞は、ディコーダ８０によりディコーディングされてワードライン又はカラムを選択することになる。
【００２４】
以下、本発明に係る不揮発性強誘電体メモリ装置の動作を、図面を参照して説明する。
図６は、チップイネーブル信号ＣＥＢがローレベルに遷移した後リセット信号ＲＥＳＥＴがローレベルに遷移してリセット信号遷移検出信号ＲＴＤが発生する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
パワーオンした後、第１のアドレスのチップ動作時にはリセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢの組合せにより、リセット信号遷移検出信号ＲＴＤが発生する。すなわち、チップイネーブル信号ＣＥＢがローレベルを保持する間リセット信号ＲＥＳＥＴがハイレベルからローレベルに遷移するとき、リセット信号遷移検出信号ＲＴＤがパルスの形に発生する。
さらに、リセット信号ＲＥＳＥＴがローレベルに遷移した後チップイネーブル信号ＣＥＢがハイレベルからローレベルに遷移する場合も、リセット信号遷移検出信号ＲＴＤがパルスの形に発生する。
したがって、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢが全てローレベルになる時点でリセット信号遷移検出信号ＲＴＤが発生する。
ここで、リセット信号遷移検出信号ＲＴＤが発生する条件は、チップイネーブル信号ＣＥＢの処理方法に従いＣＥＢを利用してリセット信号遷移検出信号ＲＴＤの発生時点を調整するか、又はリセット信号ＲＥＳＥＴを利用してリセット信号遷移検出信号ＲＴＤの発生時点を調整する。
【００２５】
第２のアドレスのチップ動作後は、リセット信号ＲＥＳＥＴがローレベル状態を保持した状態でチップイネーブル信号ＣＥＢがハイレベルからローレベルに遷移しても、リセット信号遷移検出信号ＲＴＤが発生しない。
さらに、チップイネーブル信号ＣＥＢによりアドレスラッチ部２０が動作するため、アドレスが予め遷移してもチップイネーブル信号ＣＥＢがハイレベルからローレベルに遷移するとき、該遷移したアドレス信号が伝達されるように構成する。
したがって、チップイネーブル信号ＣＥＢの遷移により遷移されたアドレスがアドレスラッチ部２０に入力され、アドレス遷移検出部３０はアドレスラッチ部２０からアドレスＡＤＤを受信してアドレス遷移時点を検出したアドレス遷移検出信号ＡＴＤを発生する。
【００２６】
基本的に、メモリセル自体の動作はアドレス遷移検出信号ＡＴＤ及びリセット信号遷移検出信号ＲＴＤにより発生するため、アドレス遷移検出信号ＡＴＤが発生しなければメモリセル動作は発生しない。
しかし、チップイネーブル信号ＣＥＢを受信する他のチップ制御動作とセンスアンプ動作は引き続き活性化されることにより、データの読み出し／書き込み動作は正常に発生する。
【００２７】
読み出し動作の場合、メモリセルが動作しなくてもセンスアンプは引き続き活性化されて以前のアドレスによる動作で複数のアドレスデータを保持しているため、該当アドレスのデータをセンスアンプが直ちに出力パッドを介して出力することができる。
さらに、書き込み動作の場合、書き込みイネーブル信号がハイレベルからローレベルに遷移して書き込み命令が発生し、書き込みイネーブル信号の遷移時点を感知して発生した書き込みイネーブル信号遷移検出信号により、該当メモリセルに書き込み動作が行われることにより正常の書き込み動作が行われる。
【００２８】
センスアンプは、常に以前のアドレスの動作でのデータを引き続き貯蔵するため、アドレスが遷移して新たなメモリセル動作が開始される前まで常に活性化状態を保持する。すなわち、アドレスが遷移してアドレス遷移検出信号ＡＴＤが発生したときのみセンスアンプを初期化させ、新たなアドレスによる動作のための準備状態を保持する。
このとき、センスアンプはセンスアンプイネーブル信号ＳＥＮにより活性化状態が制御される。
したがって、センスアンプイネーブル信号ＳＥＮがハイレベルに活性化状態を保持される間、出力イネーブル信号又はチップイネーブル信号ＣＥＢを利用してセンスアンプが外部にデータを出力することができる。
【００２９】
図７は、チップイネーブル信号ＣＥＢがローレベルを保持する間アドレスＡＤＤが遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
チップイネーブル信号ＣＥＢがローレベルを保持しているため、アドレスＡＤＤの遷移時点で発生したアドレス遷移検出信号ＡＴＤと、初期のリセット信号遷移検出信号ＲＴＤが合成された信号ＴＤＳに同期され、チップ制御信号（例えば、プリチャージ信号ＰＣＧ、センスアンプイネーブル信号ＳＥＮ等）が発生する。
【００３０】
図８は、リセット信号ＲＥＳＥＴがローレベルに遷移した後チップイネーブル信号ＣＥＢがローレベルに遷移してアドレスＡＤＤが変化しない場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
リセット信号ＲＥＳＥＴがローレベルに遷移し、ローレベルを保持した状態でチップイネーブル信号ＣＥＢがローレベルに遷移すれば、チップイネーブル信号ＣＥＢがローレベルに遷移する時点でリセット信号遷移検出信号ＲＴＤが発生する。
したがって、リセット信号遷移検出信号ＲＴＤにより合成された信号ＴＤＳが発生し、合成された信号ＴＤＳに応じてワードラインＷＬ及びプレートラインＰＬを駆動する。このとき、アドレスＡＤＤは変化しないためアドレス遷移検出信号ＡＴＤは発生しない。
【００３１】
一方、センスアンプイネーブル信号ＳＥＮはチップイネーブル信号ＣＥＢがハイレベルのプリチャージ区間でも引き続きハイレベルを保持して活性化状態を表わす。
さらに、出力データＤＯＵＴはチップイネーブル信号ＣＥＢがローレベルに活性化された区間で出力され、ハイレベルの区間ではプリチャージされることを表わす。
【００３２】
図９は、チップイネーブル信号ＣＥＢがローレベルに遷移した後リセット信号ＲＥＳＥＴがローレベルに遷移し、リセット信号遷移検出信号ＲＴＤが発生してアドレスＡＤＤが変化しない場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
チップイネーブル信号ＣＥＢがローレベルに遷移した後リセット信号ＲＥＳＥＴがローレベルに遷移すると、リセット信号ＲＥＳＥＴがローレベルに遷移する時点でリセット信号遷移検出信号ＲＴＤが発生する。
したがって、リセット信号遷移検出信号ＲＴＤにより合成された信号ＴＤＳが発生し、合成された信号ＴＤＳに応じてワードラインＷＬ及びプレートラインＰＬを駆動する。このとき、アドレスＡＤＤは変化しないためアドレス遷移検出信号ＡＴＤは発生しない。
【００３３】
一方、センスアンプイネーブル信号ＳＥＮはチップイネーブル信号ＣＥＢがハイレベルのプリチャージ区間でも引き続きハイレベルを保持して活性化された状態を表わす。
さらに、出力データＤＯＵＴはチップイネーブル信号ＣＥＢがローレベルに活性化された区間で出力され、ハイレベルの区間ではプリチャージされることを表わす。
【００３４】
図１０は、チップイネーブル信号ＣＥＢと出力イネーブル信号ＯＥＢがローレベルを保持する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
チップイネーブル信号ＣＥＢがローレベルを保持するとき新たなアドレスＡＤＤＰＡＤが入力されると、アドレスラッチ部２０は入力されたアドレスＡＤＤＰＡＤをラッチする。
したがって、アドレス遷移検出部３０はアドレス遷移検出信号ＡＴＤを発生させ、合成部６０は合成された信号ＴＤＳを発生してメモリセルのワードラインＷＬ及びプレートラインＰＬを駆動する。
【００３５】
図１１は、チップイネーブル信号ＣＥＢがローレベルを保持して出力イネーブル信号が一定時間後にハイレベルに遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。ここでは、出力イネーブル信号ＯＥＢがハイレベルに遷移して出力データＤＯＵＴがプリチャージされる場合である。チップイネーブル信号ＣＥＢがローレベルを保持するとき新たなアドレスＡＤＤＰＡＤが入力されると、アドレスラッチ部２０は入力されたアドレスＡＤＤＰＡＤをラッチする。
したがって、アドレス遷移検出部３０はアドレス遷移検出信号ＡＴＤを発生させ、合成部６０は合成された信号ＴＤＳを発生してメモリセルのワードラインＷＬ及びプレートラインＰＬを駆動する。
【００３６】
図１２は、書き込みイネーブル信号ＷＥＢがハイレベルからローレベルに遷移して書き込み命令を発生すると、書き込みイネーブル信号遷移検出部５０は書き込みイネーブル信号ＷＥＢの遷移時点を検出して書き込みイネーブル信号遷移検出信号ＷＴＤを発生する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。このとき、アドレスＡＤＤＰＡＤは変化しない場合を例に挙げて説明する。
合成部６０は、書き込みイネーブル信号遷移検出信号ＷＴＤを利用して合成された信号ＴＤＳが発生し、該当メモリセルに対し正常の書き込み動作を行う。
【００３７】
センスアンプは、常に以前のアドレスのデータを貯蔵するため書き込みイネーブル信号遷移検出信号ＷＴＤが発生し、新たなメモリセルに対する書き込み動作が開始される前まで活性化状態に保持される。すなわち、書き込みイネーブル信号ＷＥＢがハイレベルからローレベルに遷移し、書き込みイネーブル信号遷移検出信号ＷＴＤが発生するときのみセンスアンプは初期化され、新たなアドレスにより新たなメモリセルに対する書き込み動作のための準備作業を行う。
書き込みイネーブル信号遷移検出信号ＷＴＤにより合成された遷移信号ＴＤＳが発生し、該当するメモリセルのワードラインＷＬ及びプレートラインＰＬを駆動する。
入力データＤＩＮは、書き込み動作区間で該当メモリセルに新たなデータを書き込むため入力されたデータである。
【００３８】
図１３は、図５に示す不揮発性強誘電体メモリ装置でアドレスラッチの詳細回路を示す図である。
アドレスラッチ２０は、チップイネーブル信号ＣＥＢに応じてアドレスパッドを介し入力されたアドレス信号ＡＤＤＰＡＤを選択的にラッチする選択ラッチ部２１と、アドレス制御信号ＡＴＤＣＯＮに応じて選択ラッチ部２１から出力された信号を選択的にラッチする選択ラッチ部２２と、選択ラッチ部２２から出力された信号をバッファリングしてアドレスＡＤＤを出力するバッファ部２３を含んで構成されている。
【００３９】
選択ラッチ部２１は、チップイネーブル信号ＣＥＢ及びインバータＩＮＶ３により反転された信号により制御され、アドレスパッドを介して入力されるアドレス信号ＡＤＤＰＡＤを選択的に転送する転送ゲートＴＧ１と、転送ゲートＴＧ１により選択的に転送された信号を反転ラッチする２つのインバータＩＮＶ１及びＩＮＶ２と、チップイネーブル信号ＣＥＢ及びインバータＩＮＶ３により反転された信号により制御され、インバータＩＮＶ２の出力信号をインバータＩＮＶ１の入力端子に選択的に転送する転送ゲートＴＧ２を含む。
【００４０】
選択ラッチ部２２は、アドレス遷移制御信号ＡＴＤＣＯＮ及びインバータＩＮＶ６により反転された信号により制御され、選択ラッチ部２１の出力信号を選択的に転送する転送ゲートＴＧ３と、転送ゲートＴＧ３により選択的に転送された信号を反転ラッチする２つのインバータＩＮＶ４及びＩＮＶ５と、アドレス遷移制御信号ＡＴＤＣＯＮ及びインバータＩＮＶ６により反転された信号により制御され、インバータＩＮＶ５の出力信号をインバータＩＮＶ４の入力端子に選択的に転送する転送ゲートＴＧ４を含む。
【００４１】
バッファ部２３は、選択ラッチ部２２の出力信号を反転させてアドレスＡＤＤを出力するインバータＩＮＶ７と、インバータＩＮＶ７の出力信号を反転させてアドレスラッチ信号ＡＤＤＬＡＴを出力するインバータＩＮＶ８と、インバータＩＮＶ７の出力信号を順次反転させて反転アドレスラッチ信号／ＡＤＤＬＡＴを出力する２つのインバータＩＮＶ９及びＩＮＶ１０を含む。
ここで、アドレス遷移制御信号ＡＴＤＣＯＮがハイレベルであればメモリセル動作が進められている状態であり、ローレベルであれば次のアドレスを受信する状態である。
さらに、アドレス遷移制御信号ＡＴＤＣＯＮはメモリセル動作活性化に従い状態が決定される信号である。
【００４２】
図１４は、チップイネーブル信号ＣＥＢがローレベルを保持する場合の、図１３に示すアドレス遷移制御信号ＡＴＤＣＯＮを示すタイミング図である。
アドレス遷移制御信号ＡＴＤＣＯＮは、メモリセル動作区間が開始される時点でハイレベルに遷移し、メモリセル動作区間が終了する時点で自動的にローレベルに遷移する。
【００４３】
図１５は、チップイネーブル信号ＣＥＢのレベルが遷移する場合の、図１３に示すアドレス遷移制御信号ＡＴＤＣＯＮを示すタイミング図である。
アドレス遷移制御信号ＡＴＤＣＯＮは、チップイネーブル信号ＣＥＢがハイレベルの区間でもハイレベルになり、チップイネーブル信号ＣＥＢがハイレベルである間新たなアドレスが入力されても選択ラッチ部２２に入力されないようにする。
次いで、チップイネーブル信号ＣＥＢがローレベルになるとアドレス制御信号ＡＴＤＣＯＮはローレベルになり、選択ラッチ部２１にラッチされたアドレスを受信する。したがって、アドレス制御信号ＡＴＤＣＯＮはメモリセル活性化区間、及びチップイネーブル信号ＣＥＢがハイレベルの区間でハイレベルになり、新たなアドレスが選択ラッチ部２２に入力されないようにする。
【００４４】
図１６は、図５に示す不揮発性強誘電体メモリ装置でリセット信号遷移検出部の詳細回路を示す図である。
リセット信号遷移検出部４０は、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢを利用して最初のリセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢの活性化時点を検出する検出部４１と、検出部４１の出力信号ＤＥＴを利用してリセット信号遷移検出信号ＲＴＤを出力するパルス発生部４２を含んで構成されている。
【００４５】
検出部４１は、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢを否定論理和するＮＯＲゲートＮＲ１と、リセット信号ＲＥＳＥＴを反転させるインバータＩＮＶ１１と、電源電圧ＶＳＳと接地電圧ＶＳＳとの間に直列に連結されてゲートにインバータＩＮＶ１１及びＮＯＲゲートＮＲ１の出力信号がそれぞれ印加されるＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１と、２つのインバータＩＮＶ１２及びＩＮＶ１３で構成されＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１の共通ドレーンの電位を反転ラッチするラッチ部４３を含む。
【００４６】
パルス発生部４２は、直列に連結された３つのインバータＩＮＶ１４、ＩＮＶ１５及びＩＮＶ１６で構成されて検出部４１の出力信号ＤＥＴを一定時間遅延させる反転・遅延部４４と、検出部４１の出力信号ＤＥＴ及び反転・遅延部４４の出力信号を否定論理積するＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させてリセット信号遷移検出信号ＲＴＤを出力するインバータＩＮＶ１７を含む。
【００４７】
図１７は、図１６に示すリセット信号遷移検出部の動作を示すタイミング図である。ここでは、チップイネーブル信号ＣＥＢがローレベルを保持する場合の動作を示すタイミング図である。
チップイネーブル信号ＣＥＢがローレベルを保持した状態で、電源電圧ＶＣＣが一定レベルになるまでの初期状態ではリセット信号ＲＥＳＥＴが電源電圧ＶＣＣと同様に上昇する。
このとき、ＮＯＲゲートＮＲ１の出力信号はローレベルになりＮＭＯＳトランジスタＭＮ１はターンオフされ、インバータＩＮＶ１１の出力信号はローレベルになりＰＭＯＳトランジスタＭＰ１がターンオンされる。
したがって、ラッチ部４３の出力信号ＤＥＴはローレベルを保持する。
【００４８】
次いで、電源電圧ＶＣＣが上昇して一定電圧に達すると、リセット信号ＲＥＳＥＴはローレベルに遷移する。
したがって、ＰＭＯＳトランジスタＭＰ１はターンオフされ、ＮＭＯＳトランジスタＭＮ１はターンオンされてラッチ部４３の出力信号ＤＥＴはハイレベルに遷移する。
次いで、パルス発生部４２はラッチ部４３の出力信号ＤＥＴがハイレベルに遷移する時点でリセット信号遷移検出信号ＲＴＤのパルスを発生する。
検出部４１のＰＭＯＳトランジスタＭＰ１は、リセット信号がローレベルを保持する間ターンオフされているため、チップイネーブル信号ＣＥＢがハイレベルに遷移してＮＭＯＳトランジスタＭＮ１がターンオフされても、ラッチ部４３にラッチされた信号を変換することはできない。
【００４９】
図１８は、図１６に示すリセット信号遷移検出部の動作を示すタイミング図である。ここでは、リセット信号ＲＥＳＥＴがローレベルに遷移した後チップイネーブル信号ＣＥＢがローレベルに遷移する場合の動作を示すタイミング図である。
リセット信号ＲＥＳＥＴがローレベルに遷移して一定時間Ｔの間チップイネーブル信号ＣＥＢがハイレベルを保持すると、検出部４１の出力信号ＤＥＴは初期状態のローレベルを保持する。
このとき、チップイネーブル信号ＣＥＢがローレベルに遷移するとＮＯＲゲートＮＲ１の出力信号がハイレベルになり、ＮＭＯＳトランジスタＭＮ１をターンオンさせて検出部４１の出力信号ＤＥＴはハイレベルに遷移する。
したがって、パルス発生部４２は検出部４１の出力信号ＤＥＴがハイレベルに遷移する時点でリセット信号遷移検出信号ＲＴＤのパルスを発生する。
【００５０】
図１９は、図５に示す不揮発性強誘電体メモリ装置でセンスアンプの詳細回路を示す図である。ここでは、ラッチ型センスアンプを用いる場合を例に挙げて説明する。
センスアンプ９０は、センスアンプイネーブル信号ＳＥＮ及びインバータＩＮＶ２１により反転された信号がゲートにそれぞれ印加されるＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２と、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のドレーンの間に連結されてゲートがクロスカップルド連結されビットラインＢＬ上のデータを、レファレンスラインＲＥＦ上の電位と比べセンシング及び増幅するＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＮＭＯＳトランジスタＭＮ３、ＭＮ４と、インバータＩＮＶ２１の出力信号により制御されてビットラインＢＬとレファレンスラインＲＥＦを接地電圧ＶＳＳに等電位化する均等化部９１を含んで構成されている。
【００５１】
均等化部９１は、インバータＩＮＶ２１の出力信号により制御されてビットラインＢＬとレファレンスラインＲＥＦをそれぞれ接地電圧ＶＳＳにプールダウンする２つのＮＭＯＳトランジスタＭＮ５及びＭＮ６と、ビットラインＢＬとレファレンスラインＲＥＦとの間に連結されてインバータＩＮＶ２１の出力信号により制御され、ビットラインＢＬとレファレンスラインＲＥＦを等電位にするＮＭＯＳトランジスタＭＮ７を含む。
【００５２】
センスアンプイネーブル信号ＳＥＮがハイレベルになると均等化部９１は非活性化され、センスアンプ９０は活性化されてビットラインＢＬ上のデータをレファレンスラインＲＥＦの電位と比べてセンシングし増幅する。
一方、センスアンプイネーブル信号ＳＥＮがローレベルになるとセンスアンプ９０は非活性化され、均等化部９１のＮＭＯＳトランジスタＭＮ５、ＭＮ６及びＭＮ７が全てターンオンされてビットラインＢＬとレファレンスラインＲＥＦを接地電圧ＶＳＳに等電位化する。
【００５３】
図２０は、図１９に示す不揮発性強誘電体メモリ装置でセンスアンプの動作を示すタイミング図である。
センスアンプイネーブル信号ＳＥＮは、チップイネーブル信号ＣＥＢの遷移時点と係わりなくアドレス遷移検出信号ＡＴＤ、リセット信号遷移検出信号ＲＴＤ及び書き込みイネーブル信号遷移検出信号ＷＴＤが合成部６０により合成された信号ＴＤＳにより状態が決定される。
センスアンプ９０は、合成された信号ＴＤＳのパルス期間の間のみ均等化部９１により初期化され、残留区間ではチップイネーブル信号ＣＥＢがハイレベルのプリチャージ区間で活性化状態を保持するため、以前のメモリセル動作でラッチされたデータは何時でもチップイネーブル信号ＣＥＢ及び出力イネーブル信号ＯＥＢを利用して出力することができる。
【００５４】
図２１は、本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するための回路の他の実施の形態を示すブロック図である。ここでは、ローアドレスＲＡＤＤの遷移時点でのみアドレス遷移検出信号ＡＴＤが発生するように構成する。
チップイネーブル信号バッファ１００は、チップイネーブルパッドに入力された信号ＣＥＢＰＡＤを受信し、カラムアドレスラッチ２１０はカラムアドレスパッドに入力されたカラムアドレスＣＡＤＤＰＡＤをラッチする。
カラムディコーダ８１０は、カラムアドレスラッチ２１０から出力されたカラムアドレスＣＡＤＤＬＡＴを利用してカラム選択信号を発生する。
ローアドレスラッチ２２０は、ローアドレスパッドに入力されたローアドレスＲＡＤＤＰＡＤをラッチする。
【００５５】
アドレス遷移検出部３００は、ローアドレスラッチ２２０から出力されたローアドレスＲＡＤＤの遷移時点を検出してアドレス遷移検出信号ＡＴＤを出力する。
リセット信号遷移検出部４００は、リセット信号ＲＥＳＥＴ及びチップイネーブルバッファ１００から出力されたチップイネーブル信号ＣＥＢが、全てローレベルになる時点を検出してリセット信号遷移検出信号ＲＴＤを出力する。
書き込みイネーブル信号遷移検出部５００は、書き込みイネーブル信号ＷＥＢの遷移時点を検出して書き込みイネーブル信号遷移検出信号ＷＴＤを出力する。合成部６００は、リセット信号遷移検出信号ＲＴＤ、書き込みイネーブル信号遷移検出信号ＷＴＤ及びアドレス遷移検出信号ＡＴＤを合成して合成された遷移検出信号ＴＤＳを出力する。
チップ制御信号発生部７００は、遷移検出信号ＴＤＳを利用してチップ制御信号等を出力する。
ここで、ローディコーダ８２０はローアドレスラッチ２２０から出力されたローアドレスＲＡＤＤＬＡＴをディコーディングして該当するワードラインを駆動する。
【００５６】
図２２は、図２１に示す本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するための回路の他の実施の形態においてアドレス領域を示す概念図である。
メモリ装置が動作するとき下位アドレス領域でのアドレスが動作する確率が高いため、ブロック選択アドレス又はローアドレスＲＡＤＤ領域は上位ビットＭＳＢ領域に割り当て、カラムアドレスＣＡＤＤ領域は下位ビットＬＳＢ領域に割り当てる。
したがって、ブロック選択アドレスＢＳ又はローアドレスＲＡＤＤが遷移するときにのみアドレス遷移検出信号ＡＴＤが発生してメモリセル動作が行われ、カラムアドレスＣＡＤＤが遷移する場合アドレス遷移検出信号ＡＴＤが発生しないためメモリセル動作が行われず、センスアンプにラッチされたデータが直ちに出力される。
【００５７】
【発明の効果】
前述のように、本発明に係る不揮発性強誘電体メモリ装置はチップイネーブル信号によりセル動作が行われず、アドレス遷移検出信号、リセット信号遷移検出信号及び書き込みイネーブル遷移検出信号を合成した信号によりセル動作が行われるので、セル動作の回数を減少させてセル信頼性を向上させ、電力の消耗を減少させることができるという効果がある。
さらに、従来の技術で用いられるアドレスバッファを用いずアドレスラッチを用い、センスアンプにセンスアンプイネーブル信号により制御される均等化手段を備え、チップイネーブル信号に係わりなくプリチャージ区間で全体のチップ動作を行わずにセンスアンプにラッチされたデータを出力することができるので、電力の消耗を減少させるという効果がある。
さらに、カラムアドレスが遷移するときはアドレス遷移検出信号を発生せず、ローアドレスの遷移時点でのみアドレス遷移検出信号を発生して全体のチップ動作を行わずに局部的な動作でセル動作が可能であるので、セル信頼性を向上させて電力の消耗を減少させるという効果がある。
【００５８】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシス曲線を示すグラフである。
【図２】従来の技術に係る不揮発性強誘電体メモリ装置の単位セルを示す回路図である。
【図３】 (a)は、従来の技術に係る不揮発性強誘電体メモリ装置の書き込みモードの動作を示すタイミング図、(b)は、従来の技術に係る不揮発性強誘電体メモリ装置の書き込みモードの動作を示すタイミング図である。
【図４】従来の技術に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するためのブロック図である。
【図５】本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するためのブロック図である。
【図６】図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図７】チップイネーブル信号がローレベルを保持してアドレスが遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作を示すタイミング図である。
【図８】リセット信号がローレベルに遷移した後チップイネーブル信号がローレベルに遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図９】チップイネーブル信号がローレベルに遷移した後リセット信号がローレベルに遷移する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図１０】チップイネーブル信号がローレベルを保持する場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図１１】出力イネーブル信号ＯＥＢがハイレベルに遷移して出力データＤＯＵＴがプリチャージされる場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図１２】書き込みイネーブル信号遷移検出信号が発生した場合の、図５に示す不揮発性強誘電体メモリ装置の動作タイミング図である。
【図１３】図５に示す不揮発性強誘電体メモリ装置でアドレスラッチの詳細回路図である。
【図１４】図５に示す不揮発性強誘電体メモリ装置でアドレスラッチの動作を示すタイミング図である。
【図１５】図５に示す不揮発性強誘電体メモリ装置でアドレスラッチの動作を示すタイミング図である。
【図１６】図５に示す不揮発性強誘電体メモリ装置でリセット信号遷移検出部の詳細回路図である。
【図１７】チップイネーブル信号がローレベルを保持する場合の、図１６に示すリセット信号遷移検出部の動作を示すタイミング図である。
【図１８】リセット信号がローレベルに遷移した後チップイネーブル信号がローレベルに遷移する場合の、図１６に示すリセット信号遷移検出部の動作を示すタイミング図である。
【図１９】図５に示す不揮発性強誘電体メモリ装置でセンスアンプの詳細回路図である。
【図２０】図１９に示す不揮発性強誘電体メモリ装置でセンスアンプの動作を示すタイミング図である。
【図２１】本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するための回路の他の実施の形態を示すブロック図である。
【図２２】本発明に係る不揮発性強誘電体メモリ装置でチップ制御信号を発生するための回路の他の実施の形態においてアドレス領域を示す概念図である。
【符号の説明】
１０、１００ チップイネーブル信号バッファ
２０ アドレスラッチ部
２１、２２ 選択ラッチ部
２３ バッファ部
３０、３００ アドレス遷移検出部
４０、４００ リセット信号遷移検出部
４１ 検出部
４２ パルス発生部
４３ ラッチ部
４４ 反転・遅延部
５０、５００ 書き込みイネーブル信号遷移検出部
６０、６００ 合成部
７０、７００ チップ制御信号発生部
８０ ディコーダ
９０ センスアンプ
９１ 均等化部
２１０ カラムアドレスラッチ
２２０ ローアドレスラッチ
８１０ カラムディコーダ
８２０ ローディコーダ
Claims (17)
- ワードライン及びプレートラインにより選択され、ビットラインを介してデータを貯蔵するか、又は貯蔵されたデータを読み出す複数の強誘電体メモリセルを含むセルアレイを備えた不揮発性強誘電体メモリ装置において、
前記ワードライン及び前記ビットラインを選択するため、アドレスパッドを介して入力されたアドレスをチップ動作が行われる区間に入力され、チップ動作が行われない区間の間にラッチするアドレスラッチ、
リセット動作とチップ動作が全て行われる最初時点を検出してリセット信号遷移検出信号を出力するリセット信号遷移検出手段、
書き込み動作が開始される時点を検出して書き込みイネーブル信号遷移検出信号を出力する書き込みイネーブル信号遷移検出手段、
前記アドレスラッチにより選択的にラッチされたアドレスの遷移時点を検出したアドレス遷移検出信号、前記リセット信号遷移検出信号及び前記書き込みイネーブル信号遷移検出信号を合成して遷移合成信号を出力する合成手段、及び
前記遷移合成信号を利用してチップ制御信号を発生するチップ制御信号発生手段を含み、
前記アドレスラッチは、
チップ動作区間の間前記アドレスを受信し、チップ動作が行われない区間の間受信した前記アドレスをラッチする第１ラッチ手段、
セル動作が行われない区間の間前記第１ラッチ手段にラッチされたアドレスを受信し、セル動作区間の間入力された前記第１ラッチ手段にラッチされたアドレスをラッチする第２ラッチ手段、を含むことを特徴とする不揮発性強誘電体メモリ装置。 - 外部制御信号パッドを介して入力されたチップイネーブル信号を、臨時貯蔵するバッファ手段を追加して含むことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
- 前記第１ラッチ手段は、
チップイネーブル信号により制御され、前記アドレスパッドを介して入力されたアドレスを選択的に転送する第１転送手段を含むことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記第２ラッチ手段は、
前記セル動作区間の間ハイレベルを保持し、前記チップイネーブル信号がハイレベルの区間の間ハイレベルを保持するアドレス遷移制御信号により制御され、前記第１ラッチ手段によりラッチされたアドレスを選択的に転送する第２転送手段を含むことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記リセット信号遷移検出手段は、
リセット信号とチップイネーブル信号が全てローレベルになる時点を検出する検出手段、及び
前記検出手段の出力信号の遷移する時点でパルスを発生するパルス発生手段を含むことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記検出手段は、
前記リセット信号を反転させる反転手段、
前記リセット信号及び前記チップイネーブル信号を論理和する論理ゲート、
前記反転手段の出力信号に応じて出力端子をプールアップさせるプールアップ手段、及び
前記論理ゲートの出力信号に応じて前記出力端子をプールダウンさせるプールダウン手段を含むことを特徴とする請求項５に記載の不揮発性強誘電体メモリ装置。 - 前記検出手段は、前記出力端子の電位をラッチするラッチ手段を含むことを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
- 前記チップ制御信号中のセンスアンプイネーブル信号に応じて貯蔵されたデータをセンシング及び増幅して出力するセンスアンプを追加して含むが、
前記センスアンプは前記センスアンプイネーブル信号により制御され、前記センスアンプの入出力端子を等電位に均等化させる均等化手段を含むことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記アドレス遷移検出信号は、
前記アドレスラッチ手段から出力されたアドレス中でローアドレスの遷移時点を検出した信号であることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記アドレスは、上位ビット領域にローアドレスを配置し、下位ビット領域にカラムアドレスを配置することを特徴とする請求項９に記載の不揮発性強誘電体メモリ装置。
- 前記アドレス遷移検出信号は、
前記アドレスラッチ手段から出力されたアドレス中でブロック選択アドレスの遷移時点を検出した信号であることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記アドレスは、上位ビット領域にブロック選択アドレスを配置し、下位ビット領域にカラムアドレスを配置することを特徴とする請求項１１に記載の不揮発性強誘電体メモリ装置。
- 前記アドレスラッチは、
前記第２ラッチ手段にラッチされたアドレスを駆動するバッファ手段をさらに含むことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記リセット信号遷移検出手段は、
チップ動作区間内でリセット動作が開始される時点で、パルスの形の前記リセット信号遷移検出信号を出力することを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記リセット信号遷移検出手段は、
リセット動作を行った後にチップ動作を行い始める時点で、パルスの形の前記リセット信号遷移検出信号を出力することを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記リセット信号遷移検出手段は、
リセット動作が行われた以後最初のチップ動作時にはパルスの形の前記リセット信号遷移検出信号が発生するが、その以後のチップ動作時にはパルスの形の前記リセット信号遷移検出信号が発生しないことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。 - 前記合成手段は、
前記アドレス遷移検出信号のパルス、リセット信号遷移検出信号のパルス、及び書き込みイネーブル信号遷移検出信号のパルスを全て含む前記遷移合成信号を発生することを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
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