JP2010044854A - 不揮発性強誘電体メモリ装置 - Google Patents
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Abstract
【解決手段】不揮発性強誘電体メモリ装置は、セルアレイブロックの強誘電体メモリセルに連結された第1の信号ディコーダブロック20及び第2の信号ディコーダブロック30を含んで構成されており、セルアレイブロックの外郭に配置し、信号ディコーダ領域を2つに分けて制御することにより、面積を縮小した。メモリ装置の制御回路ブロックは、アドレス遷移検出手段を含むアドレス制御回路を含んで構成される。
【選択図】図4
Description
11 サブセルアレイブロック
12 メインビットライン負荷制御部
13 メインビットラインプルアップ制御部
14 ワードラインWL/プレートラインPL駆動部
150〜15N 単位ワードライン駆動部
160〜16N 単位プレートライン駆動部
20 第1の信号ディコーダブロック
210〜21N 第1の信号ディコーダ部
22 ディコーディング制御部
23 レベルシフター
30 第2の信号ディコーダブロック
310〜31N 第2の信号ディコーダ部
40 カラム選択制御ブロック
50、52、53 制御回路ブロック
51 センスアンプアレイ
54 アドレス遷移検出回路
55 アドレスバッファ
56 アドレスラッチ
57 アドレス遷移検出部
58 アドレスディコーダ
59 遅延部
60 ゲート昇圧電圧発生部
61 ポンプ制御部
62 ポンプ部
71、72、73、74、75、83 信号ライン
76 フィールド酸化膜
77 中間信号ライン
81、82、84 中間連結信号ライン
91、92、93 伝送ライン
100 メモリ領域
110 メモリブロック
Claims (6)
- 複数のメインビットライン及び複数のメモリセルが連結されたサブビットラインを含む複数のサブメモリセルアレイブロックを含んで構成された複数のセルアレイブロック、並びに
前記メモリセルにデータを貯蔵し、貯蔵されたデータを読み出すためのアドレス制御回路を含む制御回路ブロックを含んでなり、
前記アドレス制御回路は、
クロックイネーブル信号に応じてアドレスパッドを介し入力されたアドレスパッド信号をバッファリングするアドレスバッファ、
動作制御信号に応じて前記アドレスバッファの出力信号をラッチするアドレスラッチ、及び
クロックイネーブル信号に応じて前記アドレスラッチの出力信号の遷移時点を検出するアドレス遷移検出手段を含む
ことを特徴とする不揮発性強誘電体メモリ装置。 - 前記アドレスバッファは、
前記アドレスパッド信号及びクロックイネーブル信号を論理和する論理手段、及び
前記論理手段の出力信号をバッファリングするバッファリング手段を含む
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリ装置。 - 前記アドレスバッファは、前記アドレスパッド信号が入力される入力端子に連結された静電気防止回路を追加して含む
ことを特徴とする請求項2に記載の不揮発性強誘電体メモリ装置。 - 前記アドレスラッチは、
前記動作制御信号に応じて前記アドレスバッファの出力信号を選択的に伝送する第1の伝送手段、
相互の入力と出力が相互接続し、前記第1の伝送手段から選択的に伝送された出力信号をラッチするラッチ手段、及び
前記動作制御信号に応じ、前記ラッチ手段の出力信号を選択的に前記ラッチ手段の入力端子に伝送する第2の伝送手段を含む
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリ装置。 - 前記アドレス遷移検出手段は、
前記アドレスラッチの出力信号を一定時間遅延する遅延手段、
前記クロックイネーブル信号に応じて前記アドレスラッチの出力信号及び前記遅延手段の出力信号を論理和する論理手段、及び
前記論理手段の出力信号に応じて前記アドレスラッチの出力信号の遷移時点を検出したアドレス遷移検出信号を出力する駆動手段を含む
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリ装置。 - 前記駆動手段は、前記論理手段の出力信号に応じて前記アドレス遷移検出信号をプルダウンするプルダウン手段を含む
ことを特徴とする請求項5に記載の不揮発性強誘電体メモリ装置。
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