JP2000251476A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000251476A JP2000251476A JP11049166A JP4916699A JP2000251476A JP 2000251476 A JP2000251476 A JP 2000251476A JP 11049166 A JP11049166 A JP 11049166A JP 4916699 A JP4916699 A JP 4916699A JP 2000251476 A JP2000251476 A JP 2000251476A
- Authority
- JP
- Japan
- Prior art keywords
- address
- pad
- input
- group
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 アドレス信号線間におけるアドレスデータの
信号伝搬時間のばらつきを低減すること。 【解決手段】 パッド群Ｐ２７〜３５の各パッドに接続
されるアドレスバッファＹＡ０〜２、ＸＡ０〜５をパッ
ド群Ｐ２７〜３５の付近に配置し、かつアドレスバッフ
ァＹＡ０〜２、ＸＡ０〜５に入力されるアドレス信号が
入力される前記パッド群の各パッドと各アドレスバッフ
ァＹＡ０〜２、ＸＡ０〜５の入力端とを静電破壊防止用
の保護抵抗を介して接続し、パッド群Ｐ８〜１０、Ｐ１
６〜１８の各々に接続されるアドレスバッファＹＡ４〜
６，アドレスバッファＸＡ６〜８をアドレスデコーダ付
近に配置すると共に、アドレスバッファＹＡ４〜６，Ｘ
Ａ６〜８の入力端とアドレス信号が入力されるパッド群
Ｐ８〜１０、Ｐ１６〜１８の各パッドとを静電破壊防止
用の保護抵抗を介さずに直接、接続する。
信号伝搬時間のばらつきを低減すること。 【解決手段】 パッド群Ｐ２７〜３５の各パッドに接続
されるアドレスバッファＹＡ０〜２、ＸＡ０〜５をパッ
ド群Ｐ２７〜３５の付近に配置し、かつアドレスバッフ
ァＹＡ０〜２、ＸＡ０〜５に入力されるアドレス信号が
入力される前記パッド群の各パッドと各アドレスバッフ
ァＹＡ０〜２、ＸＡ０〜５の入力端とを静電破壊防止用
の保護抵抗を介して接続し、パッド群Ｐ８〜１０、Ｐ１
６〜１８の各々に接続されるアドレスバッファＹＡ４〜
６，アドレスバッファＸＡ６〜８をアドレスデコーダ付
近に配置すると共に、アドレスバッファＹＡ４〜６，Ｘ
Ａ６〜８の入力端とアドレス信号が入力されるパッド群
Ｐ８〜１０、Ｐ１６〜１８の各パッドとを静電破壊防止
用の保護抵抗を介さずに直接、接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、アドレスバッファ、アドレスデコーダ、ク
ロックバッファを有する半導体記憶装置のレイアウトに
関する。
係り、特に、アドレスバッファ、アドレスデコーダ、ク
ロックバッファを有する半導体記憶装置のレイアウトに
関する。
【０００２】
【従来の技術】最近では、半導体記憶装置の記憶容量の
大規模化に伴い、アドレス信号線の数が増加し、アドレ
スの入力パッドを半導体チップの一辺に集中して位置す
ることができなくなっている。例えば、特開平９−１２
８９７２号公報には半導体記憶装置のレイアウトに関す
る発明が記載されている。この発明は、複数のアドレス
バッファ回路および複数のプリデコーダ回路のうち、メ
モリセルのワード線選択に関係するアドレスバッファ回
路およびプリデコーダ回路のすべてをメモリセルアレイ
領域を挟んでセンスアンプ領域と反対の領域に配置する
ように構成することによりアドレス入力からセンスアン
プ入力までの総合的な遅延時間を高速化しようとするも
のであるが、上記公報の図１に示されているように、こ
の半導体記憶装置のレイアウト配置ではアドレスパッド
Ａ３，Ａ１０は半導体チップの対辺に配置され、アドレ
スパッドからデコーダまで長い配線で接続されている。
大規模化に伴い、アドレス信号線の数が増加し、アドレ
スの入力パッドを半導体チップの一辺に集中して位置す
ることができなくなっている。例えば、特開平９−１２
８９７２号公報には半導体記憶装置のレイアウトに関す
る発明が記載されている。この発明は、複数のアドレス
バッファ回路および複数のプリデコーダ回路のうち、メ
モリセルのワード線選択に関係するアドレスバッファ回
路およびプリデコーダ回路のすべてをメモリセルアレイ
領域を挟んでセンスアンプ領域と反対の領域に配置する
ように構成することによりアドレス入力からセンスアン
プ入力までの総合的な遅延時間を高速化しようとするも
のであるが、上記公報の図１に示されているように、こ
の半導体記憶装置のレイアウト配置ではアドレスパッド
Ａ３，Ａ１０は半導体チップの対辺に配置され、アドレ
スパッドからデコーダまで長い配線で接続されている。
【０００３】一方、従来の半導体記憶装置では、アドレ
スバッファを半導体チップ辺に沿って配置されているパ
ッド付近に配置する例と、アドレスデコーダ付近に配置
する例が知られている。従来の半導体記憶装置のレイア
ウトの一例を図３に示す。同図において、半導体チップ
１上にはメモリセル１０〜１６が中央部に配置されてお
り、メモリセル１０、１２とメモリセル１４、１６で挟
まれた領域には行アドレスをデコードするＸデコーダ４
０、列アドレスをＹデコーダ４２と、データの読み出
し、書き込み等に関連する制御信号を各部に供給する制
御回路４４とが配置されている。
スバッファを半導体チップ辺に沿って配置されているパ
ッド付近に配置する例と、アドレスデコーダ付近に配置
する例が知られている。従来の半導体記憶装置のレイア
ウトの一例を図３に示す。同図において、半導体チップ
１上にはメモリセル１０〜１６が中央部に配置されてお
り、メモリセル１０、１２とメモリセル１４、１６で挟
まれた領域には行アドレスをデコードするＸデコーダ４
０、列アドレスをＹデコーダ４２と、データの読み出
し、書き込み等に関連する制御信号を各部に供給する制
御回路４４とが配置されている。
【０００４】また各メモリセル１０、１２、１４、１６
における各半導体チップ辺側には、それぞれ、Ｙセレク
タ２０、２２、２４，２６が配置され、更にＹセレクタ
２０、２２、２４，２６の各半導体チップ辺側にはセン
スアンプ３０，３２、３４，３６が配置されている。半
導体チップ１には各チップ辺に沿ってパッドＰ０〜Ｐ３
５配置されており、これらのパッド付近に、データバッ
ファＤＡ１２〜１５，ＤＡ８〜１１，アドレスバッファ
ＹＡ４〜６，制御信号用バッファＣＡ１，２，クロック
バッファ５０、アドレスバッファＸＡ６〜８，データバ
ッファＤＡ４〜７，ＤＡ０〜３，アドレスバッファＹＡ
０〜２，アドレスバッファＸＡ０〜５の各種バッファが
配置されている。
における各半導体チップ辺側には、それぞれ、Ｙセレク
タ２０、２２、２４，２６が配置され、更にＹセレクタ
２０、２２、２４，２６の各半導体チップ辺側にはセン
スアンプ３０，３２、３４，３６が配置されている。半
導体チップ１には各チップ辺に沿ってパッドＰ０〜Ｐ３
５配置されており、これらのパッド付近に、データバッ
ファＤＡ１２〜１５，ＤＡ８〜１１，アドレスバッファ
ＹＡ４〜６，制御信号用バッファＣＡ１，２，クロック
バッファ５０、アドレスバッファＸＡ６〜８，データバ
ッファＤＡ４〜７，ＤＡ０〜３，アドレスバッファＹＡ
０〜２，アドレスバッファＸＡ０〜５の各種バッファが
配置されている。
【０００５】更にアドレスバッファＸＡ０〜５の付近に
はプリデコーダＸＤ０，ＸＤ１が、アドレスバッファＸ
Ａ６〜８の付近にはプリデコーダＸＤ２が、アドレスバ
ッファＹＡ０〜２，ＹＡ４〜６の付近にはプリデコーダ
ＹＤ０，ＹＤ１が配置されている。上述した従来の半導
体記憶装置のレイアウト例ではアドレスバッファが半導
体チップ辺に沿って配置されているパッド付近に配置さ
れている。
はプリデコーダＸＤ０，ＸＤ１が、アドレスバッファＸ
Ａ６〜８の付近にはプリデコーダＸＤ２が、アドレスバ
ッファＹＡ０〜２，ＹＡ４〜６の付近にはプリデコーダ
ＹＤ０，ＹＤ１が配置されている。上述した従来の半導
体記憶装置のレイアウト例ではアドレスバッファが半導
体チップ辺に沿って配置されているパッド付近に配置さ
れている。
【０００６】一方、半導体記憶装置の入力部には図４に
示すように通常、静電破壊防止を目的とした入力保護回
路が設けられている。図４において、２００は、半導体
記憶装置を構成する半導体チップのチップ辺に沿って配
置されたパッドであり、パッド２００は静電破壊防止用
の保護抵抗２０２を介してアドレスバッファ等の内部回
路２０８の入力端に接続されている。またパッド２００
と保護抵抗２０２との接続点ｋと電源Ｖccとの間にはダ
イオード２０４が、前記接続点ｋとグランドとの間には
ダイオード２０６が図示する極性で接続されている。保
護抵抗２０２、ダイオード２０４，２０６より入力保護
回路が構成されている。
示すように通常、静電破壊防止を目的とした入力保護回
路が設けられている。図４において、２００は、半導体
記憶装置を構成する半導体チップのチップ辺に沿って配
置されたパッドであり、パッド２００は静電破壊防止用
の保護抵抗２０２を介してアドレスバッファ等の内部回
路２０８の入力端に接続されている。またパッド２００
と保護抵抗２０２との接続点ｋと電源Ｖccとの間にはダ
イオード２０４が、前記接続点ｋとグランドとの間には
ダイオード２０６が図示する極性で接続されている。保
護抵抗２０２、ダイオード２０４，２０６より入力保護
回路が構成されている。
【０００７】上記構成において、パッド２００より静電
気放電（Electro Static Discharge）による放電電圧が
入力された場合にダイオード２０４、２０６により放電
される。ダイオード２０４、２０６が動作する前の電圧
では保護抵抗２０２により内部回路２０８が破壊されな
いようにしている。保護抵抗が分担する電圧が内部回路
２０８に入力される電圧より大きく、かつ上記接続点ｋ
の電位が内部回路２０８の絶縁耐圧以下になるように
し、放電電圧の負電圧はダイオード２０６を介してグラ
ンド側に、また正電圧はダイオード２０４を介して電源
ＶCC側にそれぞれ、吸収することにより内部回路２０８
の入力側には絶縁耐圧以下の電圧しか印加されないの
で、内部回路２０８は静電気放電により破壊されるのを
防止される。
気放電（Electro Static Discharge）による放電電圧が
入力された場合にダイオード２０４、２０６により放電
される。ダイオード２０４、２０６が動作する前の電圧
では保護抵抗２０２により内部回路２０８が破壊されな
いようにしている。保護抵抗が分担する電圧が内部回路
２０８に入力される電圧より大きく、かつ上記接続点ｋ
の電位が内部回路２０８の絶縁耐圧以下になるように
し、放電電圧の負電圧はダイオード２０６を介してグラ
ンド側に、また正電圧はダイオード２０４を介して電源
ＶCC側にそれぞれ、吸収することにより内部回路２０８
の入力側には絶縁耐圧以下の電圧しか印加されないの
で、内部回路２０８は静電気放電により破壊されるのを
防止される。
【０００８】
【発明が解決しようとする課題】ところで、近年、半導
体記憶装置のアクセス時間を短縮するために、外部から
クロック信号を半導体記憶装置に供給し、外部のＣＰＵ
と同期をとりながら、半導体記憶装置に記憶されている
データを読み出し、または半導体記憶装置にデータを書
き込むようになった。
体記憶装置のアクセス時間を短縮するために、外部から
クロック信号を半導体記憶装置に供給し、外部のＣＰＵ
と同期をとりながら、半導体記憶装置に記憶されている
データを読み出し、または半導体記憶装置にデータを書
き込むようになった。
【０００９】更に最近では半導体記憶装置のアクセス時
間は、極めて短くすることが要求されるようになった。
図５に示すように、半導体記憶装置におけるデータの読
み出し及び書き込みの動作タイミングの基準となるクロ
ック信号ＣＬＫの周波数ｆは例えば、１００ＭＨz（１
周期Ｔ＝１０ｎｓ）であり（図５（Ａ））、データの読
み出し及び書き込みを行うにはクロック信号ＣＬＫが立
ち上がる以前のタイミングでアクセスすべきアドレスを
指定するアドレスデータが確定している必要がある。こ
のアドレスデータのセットアップ時間ｔｓは例えば、
０．５ｎｓであり、このアドレスデータ（アドレス信
号）の信号伝搬時間はアドレス信号線間でばらつきｔx
が生ずる（図５（Ｃ），（Ｄ））。このばらつきｔｘは
０．１ｎｓ程度ばらついたとしてもアドレスデータのセ
ットアップ時間ｔｓの２０％に相当し、要求される仕様
に対する余裕が少なくなっている。
間は、極めて短くすることが要求されるようになった。
図５に示すように、半導体記憶装置におけるデータの読
み出し及び書き込みの動作タイミングの基準となるクロ
ック信号ＣＬＫの周波数ｆは例えば、１００ＭＨz（１
周期Ｔ＝１０ｎｓ）であり（図５（Ａ））、データの読
み出し及び書き込みを行うにはクロック信号ＣＬＫが立
ち上がる以前のタイミングでアクセスすべきアドレスを
指定するアドレスデータが確定している必要がある。こ
のアドレスデータのセットアップ時間ｔｓは例えば、
０．５ｎｓであり、このアドレスデータ（アドレス信
号）の信号伝搬時間はアドレス信号線間でばらつきｔx
が生ずる（図５（Ｃ），（Ｄ））。このばらつきｔｘは
０．１ｎｓ程度ばらついたとしてもアドレスデータのセ
ットアップ時間ｔｓの２０％に相当し、要求される仕様
に対する余裕が少なくなっている。
【００１０】特開平９−１２８９７２号公報に記載され
ている従来の半導体記憶装置のようにアクセス時間に余
裕があるときは問題なかったが、上述したようにデータ
の読み出し及び書き込みの高速化に伴い、アドレスデー
タのセットアップ時間の短縮化が要求されている現状で
は、少なくともクロック信号の立ち上がり時にアドレス
データが確定していないと、前サイクルのアドレスデー
タを取り込むことになり、半導体記憶装置が誤動作する
ことになる。このようにアドレス信号線間におけるアド
レスデータについての信号伝搬時間のばらつきの差が、
上述した入力保護回路の保護抵抗の存在に起因する信号
遅延の影響により顕著になった。
ている従来の半導体記憶装置のようにアクセス時間に余
裕があるときは問題なかったが、上述したようにデータ
の読み出し及び書き込みの高速化に伴い、アドレスデー
タのセットアップ時間の短縮化が要求されている現状で
は、少なくともクロック信号の立ち上がり時にアドレス
データが確定していないと、前サイクルのアドレスデー
タを取り込むことになり、半導体記憶装置が誤動作する
ことになる。このようにアドレス信号線間におけるアド
レスデータについての信号伝搬時間のばらつきの差が、
上述した入力保護回路の保護抵抗の存在に起因する信号
遅延の影響により顕著になった。
【００１１】またアドレスデータとクロック信号やデー
タの読み出し及び書き込みに関連する制御信号とのスキ
ューを低減することが半導体記憶装置の誤動作を防止す
るために必要となる。
タの読み出し及び書き込みに関連する制御信号とのスキ
ューを低減することが半導体記憶装置の誤動作を防止す
るために必要となる。
【００１２】本発明はこのような事情に鑑みてなされた
ものであり、アドレス信号線間におけるアドレスデータ
の信号伝搬時間のばらつきを低減することを第１の目的
とする。また本発明は、アドレスデータとクロック信号
やデータの読み出し及び書き込みに関連する制御信号と
のスキューを低減することを第２の目的とする。
ものであり、アドレス信号線間におけるアドレスデータ
の信号伝搬時間のばらつきを低減することを第１の目的
とする。また本発明は、アドレスデータとクロック信号
やデータの読み出し及び書き込みに関連する制御信号と
のスキューを低減することを第２の目的とする。
【００１３】
【課題を解決するための手段】本発明の第１の目的を達
成するために請求項１に記載の発明は、半導体チップ上
に配置された複数のメモリセルと、該複数のメモリセル
周辺に配置されたアドレスデコーダとを有し、前記半導
体チップのチップ辺に沿って信号が入出力されるパッド
が配置されてなる半導体記憶装置において、アドレス信
号が入力される第１のチップ辺に沿って配置されるパッ
ド群周辺に第１のアドレスバッファ群を配置し、かつ該
第１のアドレスバッファ群を形成する各アドレスバッフ
ァに入力されるアドレス信号が入力される前記パッド群
の各パッドと前記第１のアドレスバッファ群を形成する
各アドレスバッファの入力端とを静電破壊防止用の保護
抵抗を介して接続し、他方、アドレス信号が入力される
第２のチップ辺に沿って配置されアドレス信号が入力さ
れるパッド群の各パッドに各々、その入力端が接続され
る複数のアドレスバッファを有する第２のアドレスバッ
ファ群を前記アドレスデコーダ付近に配置すると共に、
前記第２のアドレスバッファ群を形成する各アドレスバ
ッファの入力端と前記アドレス信号が入力されるパッド
群の各パッドとを金属配線を介して接続したことを特徴
とする。
成するために請求項１に記載の発明は、半導体チップ上
に配置された複数のメモリセルと、該複数のメモリセル
周辺に配置されたアドレスデコーダとを有し、前記半導
体チップのチップ辺に沿って信号が入出力されるパッド
が配置されてなる半導体記憶装置において、アドレス信
号が入力される第１のチップ辺に沿って配置されるパッ
ド群周辺に第１のアドレスバッファ群を配置し、かつ該
第１のアドレスバッファ群を形成する各アドレスバッフ
ァに入力されるアドレス信号が入力される前記パッド群
の各パッドと前記第１のアドレスバッファ群を形成する
各アドレスバッファの入力端とを静電破壊防止用の保護
抵抗を介して接続し、他方、アドレス信号が入力される
第２のチップ辺に沿って配置されアドレス信号が入力さ
れるパッド群の各パッドに各々、その入力端が接続され
る複数のアドレスバッファを有する第２のアドレスバッ
ファ群を前記アドレスデコーダ付近に配置すると共に、
前記第２のアドレスバッファ群を形成する各アドレスバ
ッファの入力端と前記アドレス信号が入力されるパッド
群の各パッドとを金属配線を介して接続したことを特徴
とする。
【００１４】請求項１に記載の発明によれば、アドレス
信号が入力される第１のチップ辺に沿って配置されるパ
ッド群周辺に第１のアドレスバッファ群を配置し、かつ
該第１のアドレスバッファ群を形成する各アドレスバッ
ファに入力されるアドレス信号が入力される前記パッド
群の各パッドと前記第１のアドレスバッファ群を形成す
る各アドレスバッファの入力端とを静電破壊防止用の保
護抵抗を介して接続し、他方、アドレス信号が入力され
る第２のチップ辺に沿って配置されアドレス信号が入力
されるパッド群の各パッドに各々、その入力端が接続さ
れる複数のアドレスバッファを有する第２のアドレスバ
ッファ群を前記アドレスデコーダ付近に配置すると共
に、前記第２のアドレスバッファ群を形成する各アドレ
スバッファの入力端と前記アドレス信号が入力されるパ
ッド群の各パッドとを金属配線を介して接続するように
したので、アドレス信号線間におけるアドレスデータの
信号伝搬時間のばらつきを低減することができる。
信号が入力される第１のチップ辺に沿って配置されるパ
ッド群周辺に第１のアドレスバッファ群を配置し、かつ
該第１のアドレスバッファ群を形成する各アドレスバッ
ファに入力されるアドレス信号が入力される前記パッド
群の各パッドと前記第１のアドレスバッファ群を形成す
る各アドレスバッファの入力端とを静電破壊防止用の保
護抵抗を介して接続し、他方、アドレス信号が入力され
る第２のチップ辺に沿って配置されアドレス信号が入力
されるパッド群の各パッドに各々、その入力端が接続さ
れる複数のアドレスバッファを有する第２のアドレスバ
ッファ群を前記アドレスデコーダ付近に配置すると共
に、前記第２のアドレスバッファ群を形成する各アドレ
スバッファの入力端と前記アドレス信号が入力されるパ
ッド群の各パッドとを金属配線を介して接続するように
したので、アドレス信号線間におけるアドレスデータの
信号伝搬時間のばらつきを低減することができる。
【００１５】また本発明の第２の目的を達成するために
請求項２に記載の発明は、請求項１に記載の半導体記憶
装置において、外部より入力されるクロック信号を各部
に供給するクロックバッファを前記半導体チップの中央
部付近に配置しパッドとの間を金属配線を介して接続し
たことを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体記憶
装置において、外部より入力されるクロック信号を各部
に供給するクロックバッファを前記半導体チップの中央
部付近に配置しパッドとの間を金属配線を介して接続し
たことを特徴とする。
【００１６】請求項２に記載の発明によれば、請求項１
に記載の半導体記憶装置において、外部より入力される
クロック信号を各部に供給するクロックバッファを前記
半導体チップの中央部付近に配置しパッドとの間を金属
配線を介して接続するようにしたので、請求項１に記載
の発明による効果に加えて半導体記憶装置の各部に供給
されるクロック信号の信号伝搬時間の差を小さくするこ
とができ、アドレスデータとクロック信号やデータの読
み出し及び書き込みに関連する制御信号とのスキューを
低減することができる。
に記載の半導体記憶装置において、外部より入力される
クロック信号を各部に供給するクロックバッファを前記
半導体チップの中央部付近に配置しパッドとの間を金属
配線を介して接続するようにしたので、請求項１に記載
の発明による効果に加えて半導体記憶装置の各部に供給
されるクロック信号の信号伝搬時間の差を小さくするこ
とができ、アドレスデータとクロック信号やデータの読
み出し及び書き込みに関連する制御信号とのスキューを
低減することができる。
【００１７】更に本発明の第１及び第２の目的を達成す
るために請求項３に記載の発明は、請求項１または２の
いずれかに記載の半導体記憶装置において、前記第２の
アドレスバッファ群を形成する各アドレスバッファの入
力端と前記アドレス信号が入力されるパッド群の各パッ
ドとの間を接続する配線の抵抗値を前記静電破壊防止用
の保護抵抗の抵抗値に略、等しくなるようにしたことを
特徴とする。
るために請求項３に記載の発明は、請求項１または２の
いずれかに記載の半導体記憶装置において、前記第２の
アドレスバッファ群を形成する各アドレスバッファの入
力端と前記アドレス信号が入力されるパッド群の各パッ
ドとの間を接続する配線の抵抗値を前記静電破壊防止用
の保護抵抗の抵抗値に略、等しくなるようにしたことを
特徴とする。
【００１８】請求項３に記載の発明によれば、請求項１
または２のいずれかに記載の半導体記憶装置において、
前記第２のアドレスバッファ群を形成する各アドレスバ
ッファの入力端と前記アドレス信号が入力されるパッド
群の各パッドとの間を接続する配線の抵抗値を前記静電
破壊防止用の保護抵抗の抵抗値に略、等しくなるように
したので、アドレス信号線間におけるアドレスデータの
信号伝搬時間のばらつきを低減することができると共
に、アドレスデータとクロック信号やデータの読み出し
及び書き込みに関連する制御信号とのスキューを低減す
ることができる。
または２のいずれかに記載の半導体記憶装置において、
前記第２のアドレスバッファ群を形成する各アドレスバ
ッファの入力端と前記アドレス信号が入力されるパッド
群の各パッドとの間を接続する配線の抵抗値を前記静電
破壊防止用の保護抵抗の抵抗値に略、等しくなるように
したので、アドレス信号線間におけるアドレスデータの
信号伝搬時間のばらつきを低減することができると共
に、アドレスデータとクロック信号やデータの読み出し
及び書き込みに関連する制御信号とのスキューを低減す
ることができる。
【００１９】また本発明の第１及び第２の目的を達成す
るために請求項４に記載の発明は、請求項1乃至３のい
ずれかに記載の半導体記憶装置において、前記クロック
バッファの入力端とパッドとの間を接続する配線の抵抗
値を前記静電破壊防止用の保護抵抗の抵抗値に略等しく
したことを特徴とする。
るために請求項４に記載の発明は、請求項1乃至３のい
ずれかに記載の半導体記憶装置において、前記クロック
バッファの入力端とパッドとの間を接続する配線の抵抗
値を前記静電破壊防止用の保護抵抗の抵抗値に略等しく
したことを特徴とする。
【００２０】請求項４に記載の発明によれば、請求項1
乃至３のいずれかに記載の半導体記憶装置において、前
記クロックバッファの入力端とパッドとの間を接続する
配線の抵抗値を前記静電破壊防止用の保護抵抗の抵抗値
に略等しくしたので、アドレス信号線間におけるアドレ
スデータの信号伝搬時間のばらつきを低減することがで
きると共に、アドレスデータとクロック信号やデータの
読み出し及び書き込みに関連する制御信号とのスキュー
を低減することができる。
乃至３のいずれかに記載の半導体記憶装置において、前
記クロックバッファの入力端とパッドとの間を接続する
配線の抵抗値を前記静電破壊防止用の保護抵抗の抵抗値
に略等しくしたので、アドレス信号線間におけるアドレ
スデータの信号伝搬時間のばらつきを低減することがで
きると共に、アドレスデータとクロック信号やデータの
読み出し及び書き込みに関連する制御信号とのスキュー
を低減することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の実施の形態に係る
半導体記憶装置のレイアウトを図１に示す。同図におい
て、半導体チップ１上にはメモリセル１０〜１６が中央
部に配置されており、メモリセル１０、１２とメモリセ
ル１４、１６で挟まれた領域には行アドレスをデコード
するＸデコーダ４０、列アドレスをＹデコーダ４２と、
データの読み出し、書き込み等に関連する制御信号を各
部に供給する制御回路４４とが配置されている。
を参照して詳細に説明する。本発明の実施の形態に係る
半導体記憶装置のレイアウトを図１に示す。同図におい
て、半導体チップ１上にはメモリセル１０〜１６が中央
部に配置されており、メモリセル１０、１２とメモリセ
ル１４、１６で挟まれた領域には行アドレスをデコード
するＸデコーダ４０、列アドレスをＹデコーダ４２と、
データの読み出し、書き込み等に関連する制御信号を各
部に供給する制御回路４４とが配置されている。
【００２２】また各メモリセル１０、１２、１４、１６
における各半導体チップ辺側には、それぞれ、Ｙセレク
タ２０、２２、２４，２６が配置され、更にＹセレクタ
２０、２２、２４，２６の各半導体チップ辺側にはセン
スアンプ３０，３２、３４，３６が配置されている。半
導体チップ１には各チップ辺に沿ってパッドＰ０〜Ｐ３
５配置されており、これらのパッド付近に、データバッ
ファＤＡ１２〜１５，ＤＡ８〜１１，制御信号用バッフ
ァＣＡ１，ＣＡ２，データバッファＤＡ４〜７，ＤＡ０
〜３，アドレスバッファＹＡ０〜２，アドレスバッファ
ＸＡ０〜５の各種バッファが配置されている。
における各半導体チップ辺側には、それぞれ、Ｙセレク
タ２０、２２、２４，２６が配置され、更にＹセレクタ
２０、２２、２４，２６の各半導体チップ辺側にはセン
スアンプ３０，３２、３４，３６が配置されている。半
導体チップ１には各チップ辺に沿ってパッドＰ０〜Ｐ３
５配置されており、これらのパッド付近に、データバッ
ファＤＡ１２〜１５，ＤＡ８〜１１，制御信号用バッフ
ァＣＡ１，ＣＡ２，データバッファＤＡ４〜７，ＤＡ０
〜３，アドレスバッファＹＡ０〜２，アドレスバッファ
ＸＡ０〜５の各種バッファが配置されている。
【００２３】このように本発明の実施の形態では、多数
のアドレス信号入力される半導体チップ辺に沿って配置
されアドレス信号が入力されるパッド群Ｐ２７〜３５の
各パッドに接続されるアドレスバッファＹＡ０〜２、Ｘ
Ａ０〜５がパッド群Ｐ２７〜３５の付近に配置され、こ
れらのアドレスバッファの出力信号をプリデコードする
プリデコーダＸＤ０，ＸＤ１，ＹＤ０もアドレスバッフ
ァＹＡ０〜２、ＸＡ０〜５の付近に配置されている。こ
こでアドレスバッファＹＡ０〜２、ＸＡ０〜５は、本発
明の第１のアドレスバッファ群に相当する。
のアドレス信号入力される半導体チップ辺に沿って配置
されアドレス信号が入力されるパッド群Ｐ２７〜３５の
各パッドに接続されるアドレスバッファＹＡ０〜２、Ｘ
Ａ０〜５がパッド群Ｐ２７〜３５の付近に配置され、こ
れらのアドレスバッファの出力信号をプリデコードする
プリデコーダＸＤ０，ＸＤ１，ＹＤ０もアドレスバッフ
ァＹＡ０〜２、ＸＡ０〜５の付近に配置されている。こ
こでアドレスバッファＹＡ０〜２、ＸＡ０〜５は、本発
明の第１のアドレスバッファ群に相当する。
【００２４】また少数のアドレス信号が入力される半導
体チップ辺に沿って配置されアドレス信号が入力される
パッド群Ｐ８〜１０、Ｐ１６〜１８の各々に接続される
アドレスバッファＹＡ４〜６，アドレスバッファＸＡ６
〜８が、アドレスバッファＹＡ４〜６の各出力信号をプ
リデコードするプリデコーダＹＤ１，アドレスバッファ
ＸＡ６〜８の各出力信号をプリデコードするプリデコー
ダＸＤ２と共に、Ｘデコーダ４０、Ｙデコーダ４２の付
近に配置されている。ここでアドレスバッファＹＡ４〜
６，アドレスバッファＸＡ６〜８は本は発明の第２のア
ドレスバッファに相当する。
体チップ辺に沿って配置されアドレス信号が入力される
パッド群Ｐ８〜１０、Ｐ１６〜１８の各々に接続される
アドレスバッファＹＡ４〜６，アドレスバッファＸＡ６
〜８が、アドレスバッファＹＡ４〜６の各出力信号をプ
リデコードするプリデコーダＹＤ１，アドレスバッファ
ＸＡ６〜８の各出力信号をプリデコードするプリデコー
ダＸＤ２と共に、Ｘデコーダ４０、Ｙデコーダ４２の付
近に配置されている。ここでアドレスバッファＹＡ４〜
６，アドレスバッファＸＡ６〜８は本は発明の第２のア
ドレスバッファに相当する。
【００２５】また外部より入力されるクロック信号を各
部に供給するクロックバッファ５０は、半導体チップ１
の中央部に配置されている。更に、各アドレスバッファ
の入力端とアドレス信号が入力される各パッドとの間に
は図１には図示してないが、静電破防止用の保護回路が
設けられている。図２に示すように多数のアドレス信号
が入力される半導体チップ辺に沿って配置されアドレス
信号が入力されるパッド群Ｐ２７〜３５の各パッド１０
０と、これらの各パッド１００に接続されるアドレスバ
ッファＹＡ０〜２、ＸＡ０〜５の各々のアドレスバッフ
ァにおける初段ゲート１０６とは、耐圧の異なる２種類
の入力保護回路１０２、１０４及び静電破壊防止用の保
護抵抗Ｒ０とを介して接続されている（図２（Ａ））。
部に供給するクロックバッファ５０は、半導体チップ１
の中央部に配置されている。更に、各アドレスバッファ
の入力端とアドレス信号が入力される各パッドとの間に
は図１には図示してないが、静電破防止用の保護回路が
設けられている。図２に示すように多数のアドレス信号
が入力される半導体チップ辺に沿って配置されアドレス
信号が入力されるパッド群Ｐ２７〜３５の各パッド１０
０と、これらの各パッド１００に接続されるアドレスバ
ッファＹＡ０〜２、ＸＡ０〜５の各々のアドレスバッフ
ァにおける初段ゲート１０６とは、耐圧の異なる２種類
の入力保護回路１０２、１０４及び静電破壊防止用の保
護抵抗Ｒ０とを介して接続されている（図２（Ａ））。
【００２６】この入力保護回路１０２は、ＮＭＯＳトラ
ンジスタＴ1で構成され、ＮＭＯＳトランジスタＴ1はゲ
ート及びソースが接地され、ドレインはパッド１００に
接続されている。また入力保護回路１０４はＮＭＯＳト
ランジスタＴ２、Ｔ３からなり、ＮＭＯＳトランジスタ
Ｔ２のドレインは電源Ｖccに接続され、ソースはＮＭＯ
ＳトランジスタＴ３のドレインに接続されている。ＮＭ
ＯＳトランジスタＴ２のゲートはＮＭＯＳトランジスタ
Ｔ３のゲート及びパッド１００に接続されている。ＮＭ
ＯＳトランジスタＴ３のソースは接地されている。ＮＭ
ＯＳトランジスタＴ２のゲートとＮＭＯＳトランジスタ
Ｔ３のゲートとの接続点Ｐは、ＮＭＯＳトランジスタＴ
２のソースとＮＭＯＳトランジスタＴ３のドレインとの
接続点Ｑに接続され、この接続点Ｐ、Ｑはさらに保護抵
抗Ｒ0の一端に接続されている。保護抵抗Ｒ０の他端は
初段ゲート１０６の入力端に接続されている。
ンジスタＴ1で構成され、ＮＭＯＳトランジスタＴ1はゲ
ート及びソースが接地され、ドレインはパッド１００に
接続されている。また入力保護回路１０４はＮＭＯＳト
ランジスタＴ２、Ｔ３からなり、ＮＭＯＳトランジスタ
Ｔ２のドレインは電源Ｖccに接続され、ソースはＮＭＯ
ＳトランジスタＴ３のドレインに接続されている。ＮＭ
ＯＳトランジスタＴ２のゲートはＮＭＯＳトランジスタ
Ｔ３のゲート及びパッド１００に接続されている。ＮＭ
ＯＳトランジスタＴ３のソースは接地されている。ＮＭ
ＯＳトランジスタＴ２のゲートとＮＭＯＳトランジスタ
Ｔ３のゲートとの接続点Ｐは、ＮＭＯＳトランジスタＴ
２のソースとＮＭＯＳトランジスタＴ３のドレインとの
接続点Ｑに接続され、この接続点Ｐ、Ｑはさらに保護抵
抗Ｒ0の一端に接続されている。保護抵抗Ｒ０の他端は
初段ゲート１０６の入力端に接続されている。
【００２７】上記構成において、パッド１００より静電
気放電に起因するサージ電圧が入力されると、入力保護
回路１０２を構成するＮＭＯＳトランジスタＴ１により
パッド１００から入力された負の電圧はグランド側に吸
収され、正の電圧が入力された場合にはＮＭＯＳトラン
ジスタＴ１のブレークダウン電圧により接続点Ｐの電位
が所定電位に保持され、さらに保護抵抗Ｒ０による電圧
降下によりアドレスバッファの初段ゲート１０６の入力
端がアドレスバッファの初段ゲート１０６の絶縁耐圧以
下の電圧まで引き下げられ、アドレスバッファの初段ゲ
ート１０６の静電破壊が防止される。
気放電に起因するサージ電圧が入力されると、入力保護
回路１０２を構成するＮＭＯＳトランジスタＴ１により
パッド１００から入力された負の電圧はグランド側に吸
収され、正の電圧が入力された場合にはＮＭＯＳトラン
ジスタＴ１のブレークダウン電圧により接続点Ｐの電位
が所定電位に保持され、さらに保護抵抗Ｒ０による電圧
降下によりアドレスバッファの初段ゲート１０６の入力
端がアドレスバッファの初段ゲート１０６の絶縁耐圧以
下の電圧まで引き下げられ、アドレスバッファの初段ゲ
ート１０６の静電破壊が防止される。
【００２８】また少数のアドレス信号が入力される半導
体チップ辺に沿って配置されアドレス信号が入力される
パッド群Ｐ８〜１０、Ｐ１６〜１８の各パッド１１０
と、これらのパッド１１０に接続されるアドレスバッフ
ァＹＡ４〜６，アドレスバッファＸＡ６〜８との各々の
アドレスバッファにおける初段ゲート１１６とは、耐圧
の異なる２種類の入力保護回路１０２、１０４を介して
接続されている（図２（Ｂ））。この場合にパッド１１
０とアドレスバッファの初段ゲート１１６との間には静
電破壊防止用の保護抵抗を介することなく、アルミニウ
ムや銅などの金属により形成された配線１２０で直接、
接続される。これは上記パッド群Ｐ８〜１０、Ｐ１６〜
１８とアドレスバッファＹＡ４〜６，アドレスバッファ
ＸＡ６〜８との間の配線長が長いため静電破壊防止用の
保護抵抗を付加すると、信号遅延が増大することになる
からである。本実施の形態ではこの配線１１０が有する
抵抗値が図２（Ａ）の静電破壊防止用の保護抵抗Ｒ０の
抵抗値と略、等しくなるように配線長が調整されるよう
に配線パターンが形成される。尚、入力保護回路１０
２、１０４の構成は図２（Ａ）に示したものと同一であ
るので、構成及び動作についての説明は重複するので、
省略する。
体チップ辺に沿って配置されアドレス信号が入力される
パッド群Ｐ８〜１０、Ｐ１６〜１８の各パッド１１０
と、これらのパッド１１０に接続されるアドレスバッフ
ァＹＡ４〜６，アドレスバッファＸＡ６〜８との各々の
アドレスバッファにおける初段ゲート１１６とは、耐圧
の異なる２種類の入力保護回路１０２、１０４を介して
接続されている（図２（Ｂ））。この場合にパッド１１
０とアドレスバッファの初段ゲート１１６との間には静
電破壊防止用の保護抵抗を介することなく、アルミニウ
ムや銅などの金属により形成された配線１２０で直接、
接続される。これは上記パッド群Ｐ８〜１０、Ｐ１６〜
１８とアドレスバッファＹＡ４〜６，アドレスバッファ
ＸＡ６〜８との間の配線長が長いため静電破壊防止用の
保護抵抗を付加すると、信号遅延が増大することになる
からである。本実施の形態ではこの配線１１０が有する
抵抗値が図２（Ａ）の静電破壊防止用の保護抵抗Ｒ０の
抵抗値と略、等しくなるように配線長が調整されるよう
に配線パターンが形成される。尚、入力保護回路１０
２、１０４の構成は図２（Ａ）に示したものと同一であ
るので、構成及び動作についての説明は重複するので、
省略する。
【００２９】以上に説明したように、本実施の形態に係
る半導体記憶装置によれば、アドレス信号が入力される
第１のチップ辺に沿って配置されアドレス信号が入力さ
れるパッド群Ｐ２７〜３５の各パッドに接続されるアド
レスバッファＹＡ０〜２、ＸＡ０〜５をパッド群Ｐ２７
〜３５の付近に配置し、かつアドレスバッファＹＡ０〜
２、ＸＡ０〜５に入力されるアドレス信号が入力される
前記パッド群の各パッドと各アドレスバッファＹＡ０〜
２、ＸＡ０〜５の入力端とを静電破壊防止用の保護抵抗
を介して接続し、他方、アドレス信号が入力される第２
のチップ辺に沿って配置されアドレス信号が入力される
パッド群Ｐ８〜１０、Ｐ１６〜１８の各々に接続される
アドレスバッファＹＡ４〜６，アドレスバッファＸＡ６
〜８を半導体チップの中央部に配置されたアドレスデコ
ーダ付近に配置すると共に、各アドレスバッファＹＡ４
〜６，ＸＡ６〜８の入力端と前記アドレス信号が入力さ
れるパッド群Ｐ８〜１０、Ｐ１６〜１８の各パッドとを
金属配線を介して接続するようにしたので、アドレス信
号線間におけるアドレスデータの信号伝搬時間のばらつ
きを低減することができる。アドレス信号が入力される
第１のチップ辺に沿って配置されるパッド群周辺に第１
のアドレスバッファ群を配置し、かつ該第１のアドレス
バッファ群を形成する各アドレスバッファに入力される
アドレス信号が入力される前記パッド群の各パッドと前
記第１のアドレスバッファ群を形成する各アドレスバッ
ファの入力端とを静電破壊防止用の保護抵抗を介して接
続し、他方、アドレス信号が入力される第２のチップ辺
に沿って配置されアドレス信号が入力されるパッド群の
各パッドに各々、その入力端が接続される複数のアドレ
スバッファを有する第２のアドレスバッファ群を前記ア
ドレスデコーダ付近に配置すると共に、前記第２のアド
レスバッファ群を形成する各アドレスバッファの入力端
と前記アドレス信号が入力されるパッド群の各パッドと
を金属配線を介して接続するようにしたので、アドレス
信号線間におけるアドレスデータの信号伝搬時間のばら
つきを低減することができる。
る半導体記憶装置によれば、アドレス信号が入力される
第１のチップ辺に沿って配置されアドレス信号が入力さ
れるパッド群Ｐ２７〜３５の各パッドに接続されるアド
レスバッファＹＡ０〜２、ＸＡ０〜５をパッド群Ｐ２７
〜３５の付近に配置し、かつアドレスバッファＹＡ０〜
２、ＸＡ０〜５に入力されるアドレス信号が入力される
前記パッド群の各パッドと各アドレスバッファＹＡ０〜
２、ＸＡ０〜５の入力端とを静電破壊防止用の保護抵抗
を介して接続し、他方、アドレス信号が入力される第２
のチップ辺に沿って配置されアドレス信号が入力される
パッド群Ｐ８〜１０、Ｐ１６〜１８の各々に接続される
アドレスバッファＹＡ４〜６，アドレスバッファＸＡ６
〜８を半導体チップの中央部に配置されたアドレスデコ
ーダ付近に配置すると共に、各アドレスバッファＹＡ４
〜６，ＸＡ６〜８の入力端と前記アドレス信号が入力さ
れるパッド群Ｐ８〜１０、Ｐ１６〜１８の各パッドとを
金属配線を介して接続するようにしたので、アドレス信
号線間におけるアドレスデータの信号伝搬時間のばらつ
きを低減することができる。アドレス信号が入力される
第１のチップ辺に沿って配置されるパッド群周辺に第１
のアドレスバッファ群を配置し、かつ該第１のアドレス
バッファ群を形成する各アドレスバッファに入力される
アドレス信号が入力される前記パッド群の各パッドと前
記第１のアドレスバッファ群を形成する各アドレスバッ
ファの入力端とを静電破壊防止用の保護抵抗を介して接
続し、他方、アドレス信号が入力される第２のチップ辺
に沿って配置されアドレス信号が入力されるパッド群の
各パッドに各々、その入力端が接続される複数のアドレ
スバッファを有する第２のアドレスバッファ群を前記ア
ドレスデコーダ付近に配置すると共に、前記第２のアド
レスバッファ群を形成する各アドレスバッファの入力端
と前記アドレス信号が入力されるパッド群の各パッドと
を金属配線を介して接続するようにしたので、アドレス
信号線間におけるアドレスデータの信号伝搬時間のばら
つきを低減することができる。
【００３０】また本実施の形態にかかる半導体記憶装置
によれば、外部より入力されるクロック信号を各部に供
給するクロックバッファを前記半導体チップの中央部付
近に配置しパッドとの間を金属配線を介して接続するよ
うにしたので、半導体記憶装置の各部に供給されるクロ
ック信号の信号伝搬時間の差を小さくすることができ、
アドレスデータとクロック信号やデータの読み出し及び
書き込みに関連する制御信号とのスキューを低減するこ
とができる。
によれば、外部より入力されるクロック信号を各部に供
給するクロックバッファを前記半導体チップの中央部付
近に配置しパッドとの間を金属配線を介して接続するよ
うにしたので、半導体記憶装置の各部に供給されるクロ
ック信号の信号伝搬時間の差を小さくすることができ、
アドレスデータとクロック信号やデータの読み出し及び
書き込みに関連する制御信号とのスキューを低減するこ
とができる。
【００３１】更に本実施の形態に係る半導体記憶装置に
よれば、アドレス信号が入力されるパッドと該パッドか
らのアドレス信号が入力されるアドレスバッファとの間
の配線長が長い各アドレスバッファの入力端と前記アド
レス信号が入力されるパッド群の各パッドとの間を接続
する配線の抵抗値を前記静電破壊防止用の保護抵抗の抵
抗値に略、等しくなるようにしたので、アドレス信号線
間におけるアドレスデータの信号伝搬時間のばらつきを
低減することができると共に、アドレスデータとクロッ
ク信号やデータの読み出し及び書き込みに関連する制御
信号とのスキューを低減することができる。
よれば、アドレス信号が入力されるパッドと該パッドか
らのアドレス信号が入力されるアドレスバッファとの間
の配線長が長い各アドレスバッファの入力端と前記アド
レス信号が入力されるパッド群の各パッドとの間を接続
する配線の抵抗値を前記静電破壊防止用の保護抵抗の抵
抗値に略、等しくなるようにしたので、アドレス信号線
間におけるアドレスデータの信号伝搬時間のばらつきを
低減することができると共に、アドレスデータとクロッ
ク信号やデータの読み出し及び書き込みに関連する制御
信号とのスキューを低減することができる。
【００３２】また本実施の形態に係る半導体記憶装置に
よれば、クロックバッファの入力端とパッドとの間を接
続する配線の抵抗値を前記静電破壊防止用の保護抵抗の
抵抗値に略等しくしたので、アドレス信号線間における
アドレスデータの信号伝搬時間のばらつきを低減するこ
とができると共に、アドレスデータとクロック信号やデ
ータの読み出し及び書き込みに関連する制御信号とのス
キューを低減することができる。
よれば、クロックバッファの入力端とパッドとの間を接
続する配線の抵抗値を前記静電破壊防止用の保護抵抗の
抵抗値に略等しくしたので、アドレス信号線間における
アドレスデータの信号伝搬時間のばらつきを低減するこ
とができると共に、アドレスデータとクロック信号やデ
ータの読み出し及び書き込みに関連する制御信号とのス
キューを低減することができる。
【００３３】
【発明の効果】以上に説明したように請求項１に記載の
発明によれば、アドレス信号が入力される第１のチップ
辺に沿って配置されるパッド群周辺に第１のアドレスバ
ッファ群を配置し、かつ該第１のアドレスバッファ群を
形成する各アドレスバッファに入力されるアドレス信号
が入力される前記パッド群の各パッドと前記第１のアド
レスバッファ群を形成する各アドレスバッファの入力端
とを静電破壊防止用の保護抵抗を介して接続し、他方、
アドレス信号が入力される第２のチップ辺に沿って配置
されアドレス信号が入力されるパッド群の各パッドに各
々、その入力端が接続される複数のアドレスバッファを
有する第２のアドレスバッファ群を前記アドレスデコー
ダ付近に配置すると共に、前記第２のアドレスバッファ
群を形成する各アドレスバッファの入力端と前記アドレ
ス信号が入力されるパッド群の各パッドとを金属配線を
介して接続するようにしたので、アドレス信号線間にお
けるアドレスデータの信号伝搬時間のばらつきを低減す
ることができる。
発明によれば、アドレス信号が入力される第１のチップ
辺に沿って配置されるパッド群周辺に第１のアドレスバ
ッファ群を配置し、かつ該第１のアドレスバッファ群を
形成する各アドレスバッファに入力されるアドレス信号
が入力される前記パッド群の各パッドと前記第１のアド
レスバッファ群を形成する各アドレスバッファの入力端
とを静電破壊防止用の保護抵抗を介して接続し、他方、
アドレス信号が入力される第２のチップ辺に沿って配置
されアドレス信号が入力されるパッド群の各パッドに各
々、その入力端が接続される複数のアドレスバッファを
有する第２のアドレスバッファ群を前記アドレスデコー
ダ付近に配置すると共に、前記第２のアドレスバッファ
群を形成する各アドレスバッファの入力端と前記アドレ
ス信号が入力されるパッド群の各パッドとを金属配線を
介して接続するようにしたので、アドレス信号線間にお
けるアドレスデータの信号伝搬時間のばらつきを低減す
ることができる。
【００３４】請求項２に記載の発明によれば、請求項１
に記載の半導体記憶装置において、外部より入力される
クロック信号を各部に供給するクロックバッファを前記
半導体チップの中央部付近に配置しパッドとの間を金属
配線を介して接続するようにしたので、請求項１に記載
の発明による効果に加えて半導体記憶装置の各部に供給
されるクロック信号の信号伝搬時間の差を小さくするこ
とができ、アドレスデータとクロック信号やデータの読
み出し及び書き込みに関連する制御信号とのスキューを
低減することができる。
に記載の半導体記憶装置において、外部より入力される
クロック信号を各部に供給するクロックバッファを前記
半導体チップの中央部付近に配置しパッドとの間を金属
配線を介して接続するようにしたので、請求項１に記載
の発明による効果に加えて半導体記憶装置の各部に供給
されるクロック信号の信号伝搬時間の差を小さくするこ
とができ、アドレスデータとクロック信号やデータの読
み出し及び書き込みに関連する制御信号とのスキューを
低減することができる。
【００３５】請求項３に記載の発明によれば、請求項１
または２のいずれかに記載の半導体記憶装置において、
前記第２のアドレスバッファ群を形成する各アドレスバ
ッファの入力端と前記アドレス信号が入力されるパッド
群の各パッドとの間を接続する配線の抵抗値を前記静電
破壊防止用の保護抵抗の抵抗値に略、等しくなるように
したので、アドレス信号線間におけるアドレスデータの
信号伝搬時間のばらつきを低減することができると共
に、アドレスデータとクロック信号やデータの読み出し
及び書き込みに関連する制御信号とのスキューを低減す
ることができる。
または２のいずれかに記載の半導体記憶装置において、
前記第２のアドレスバッファ群を形成する各アドレスバ
ッファの入力端と前記アドレス信号が入力されるパッド
群の各パッドとの間を接続する配線の抵抗値を前記静電
破壊防止用の保護抵抗の抵抗値に略、等しくなるように
したので、アドレス信号線間におけるアドレスデータの
信号伝搬時間のばらつきを低減することができると共
に、アドレスデータとクロック信号やデータの読み出し
及び書き込みに関連する制御信号とのスキューを低減す
ることができる。
【００３６】請求項４に記載の発明によれば、請求項1
乃至３のいずれかに記載の半導体記憶装置において、前
記クロックバッファの入力端とパッドとの間を接続する
配線の抵抗値を前記静電破壊防止用の保護抵抗の抵抗値
に略等しくしたので、アドレス信号線間におけるアドレ
スデータの信号伝搬時間のばらつきを低減することがで
きると共に、アドレスデータとクロック信号やデータの
読み出し及び書き込みに関連する制御信号とのスキュー
を低減することができる。
乃至３のいずれかに記載の半導体記憶装置において、前
記クロックバッファの入力端とパッドとの間を接続する
配線の抵抗値を前記静電破壊防止用の保護抵抗の抵抗値
に略等しくしたので、アドレス信号線間におけるアドレ
スデータの信号伝搬時間のばらつきを低減することがで
きると共に、アドレスデータとクロック信号やデータの
読み出し及び書き込みに関連する制御信号とのスキュー
を低減することができる。
【図１】 本発明の実施の形態に係る半導体記憶装置の
レイアウトを示す配置図。
レイアウトを示す配置図。
【図２】 アドレス信号が入力されるパッドとアドレス
バッファの入力部との間に設けられる静電破壊防止用の
保護回路の構成を示す回路図。
バッファの入力部との間に設けられる静電破壊防止用の
保護回路の構成を示す回路図。
【図３】 従来の半導体記憶装置のレイアウトの一例を
示す配置図。
示す配置図。
【図４】 図３に示した従来の半導体記憶装置における
入力パッドと内部回路との間に静電破壊防止用の保護回
路が設けられた例を示す回路図。
入力パッドと内部回路との間に静電破壊防止用の保護回
路が設けられた例を示す回路図。
【図５】 半導体記憶装置におけるクロック信号の出力
タイミングとアドレスデータの確定時のタイミングとの
関係を示すタイミングチャート。
タイミングとアドレスデータの確定時のタイミングとの
関係を示すタイミングチャート。
１ 半導体チップ １０〜１６ メモリセル ２０〜２６ Ｙセレクタ ３０〜３６ センスアンプ ４０ Ｘデコーダ ４２ Ｙデコーダ ４４ 制御回路 ５０ クロックバッファ
Claims (4)
- 【請求項１】 半導体チップ上に配置された複数のメモ
リセルと、該複数のメモリセル周辺に配置されたアドレ
スデコーダとを有し、前記半導体チップのチップ辺に沿
って信号が入出力されるパッドが配置されてなる半導体
記憶装置において、 アドレス信号が入力される第１のチップ辺に沿って配置
されるパッド群周辺に第１のアドレスバッファ群を配置
し、かつ該第１のアドレスバッファ群を形成する各アド
レスバッファに入力されるアドレス信号が入力される前
記パッド群の各パッドと前記第１のアドレスバッファ群
を形成する各アドレスバッファの入力端とを静電破壊防
止用の保護抵抗を介して接続し、 他方、アドレス信号が入力される第２のチップ辺に沿っ
て配置されアドレス信号が入力されるパッド群の各パッ
ドに各々、その入力端が接続される複数のアドレスバッ
ファを有する第２のアドレスバッファ群を前記アドレス
デコーダ付近に配置すると共に、前記第２のアドレスバ
ッファ群を形成する各アドレスバッファの入力端と前記
アドレス信号が入力されるパッド群の各パッドとを金属
配線を介して接続したことを特徴とする半導体記憶装
置。 - 【請求項２】 外部より入力されるクロック信号を各部
に供給するクロックバッファを前記半導体チップの中央
部付近に配置しパッドとの間を金属配線を介して接続し
たことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第２のアドレスバッファ群を形成す
る各アドレスバッファの入力端と前記アドレス信号が入
力されるパッド群の各パッドとの間を接続する配線の抵
抗値を前記静電破壊防止用の保護抵抗の抵抗値に略、等
しくなるようにしたことを特徴とする請求項１または２
のいずれかに記載の半導体記憶装置。 - 【請求項４】 前記クロックバッファの入力端とパッド
との間を接続する配線の抵抗値を前記静電破壊防止用の
保護抵抗の抵抗値に略等しくしたことを特徴とする請求
項1乃至３のいずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11049166A JP2000251476A (ja) | 1999-02-25 | 1999-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11049166A JP2000251476A (ja) | 1999-02-25 | 1999-02-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000251476A true JP2000251476A (ja) | 2000-09-14 |
Family
ID=12823505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11049166A Pending JP2000251476A (ja) | 1999-02-25 | 1999-02-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000251476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044854A (ja) * | 2002-12-09 | 2010-02-25 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置 |
-
1999
- 1999-02-25 JP JP11049166A patent/JP2000251476A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044854A (ja) * | 2002-12-09 | 2010-02-25 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6961272B2 (en) | Physically alternating sense amplifier activation | |
| US6625050B2 (en) | Semiconductor memory device adaptable to various types of packages | |
| JP4309368B2 (ja) | 半導体記憶装置 | |
| US7092299B2 (en) | Memory devices, systems and methods using selective on-die termination | |
| US6384674B2 (en) | Semiconductor device having hierarchical power supply line structure improved in operating speed | |
| US6353549B1 (en) | Architecture and package orientation for high speed memory devices | |
| KR100452322B1 (ko) | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 | |
| US20080265284A1 (en) | Semiconductor device | |
| US5973554A (en) | Semiconductor device structured to be less susceptible to power supply noise | |
| US6847576B2 (en) | Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices | |
| US6172931B1 (en) | Semiconductor memory device with a multi-bank structure | |
| US6157203A (en) | Input circuit with improved operating margin using a single input differential circuit | |
| US5900021A (en) | Pad input select circuit for use with bond options | |
| JPH08195083A (ja) | 半導体記憶装置 | |
| KR100283542B1 (ko) | 입력 신호의 오버슈트, 언더슈트를 피엔 접합을 이용한 회로에의해 클램프하는 반도체 기억 장치 | |
| US6212091B1 (en) | Semiconductor memory device having a shielding line | |
| JP2000251476A (ja) | 半導体記憶装置 | |
| US6376869B1 (en) | Semiconductor device | |
| US20030101374A1 (en) | Semiconductor device with reduced terminal input capacitance | |
| US20120146409A1 (en) | Semiconductor device having data output buffers | |
| US6587379B2 (en) | Electronic device with locally reduced effects on analog signals | |
| KR19980044333A (ko) | 접지전압 노이즈에 의한 오동작을 방지하기 위한 반도체 메모리 장치 | |
| CN110034117B (zh) | 一种存储器件 | |
| US20220189530A1 (en) | Terminals and data input/output circuits layout | |
| JP2006140466A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020611 |