CN110034117B - 一种存储器件 - Google Patents

一种存储器件 Download PDF

Info

Publication number
CN110034117B
CN110034117B CN201811016489.6A CN201811016489A CN110034117B CN 110034117 B CN110034117 B CN 110034117B CN 201811016489 A CN201811016489 A CN 201811016489A CN 110034117 B CN110034117 B CN 110034117B
Authority
CN
China
Prior art keywords
pads
vssq
chip
vss
vddq
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811016489.6A
Other languages
English (en)
Other versions
CN110034117A (zh
Inventor
濮必得
殷和国
赵修金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Huaxin Zhicun Semiconductor Technology Co.,Ltd.
Original Assignee
Jinan Deouya Security Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jinan Deouya Security Technology Co ltd filed Critical Jinan Deouya Security Technology Co ltd
Priority to CN201811016489.6A priority Critical patent/CN110034117B/zh
Publication of CN110034117A publication Critical patent/CN110034117A/zh
Application granted granted Critical
Publication of CN110034117B publication Critical patent/CN110034117B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种存储装置，所述存储装置包括至少一个DRAM芯片，所述存储装置中，将几个电源信号短路以提高整体芯片速度性能，将VSS和VSSQ以及VDD和VDDQ短接在一起。这可以在衬底上完成，或者在芯片级上更好，因为引线键合对高频噪声起隔离器的作用。通过这个短路，本发明可以更好的输出电路整体电源供应，因此更好的信号质量和更高的输出速度。本发明的衬底设计更简单，因此整体上可以降低衬底上的电阻性电源。

Description

一种存储器件
技术领域
本发明涉及半导体集成领域，具体地跟计算机存储器件有关，更具体地涉及一种作为共享衬底上的单个或多个堆叠存储器设备的DRAM器件。
背景技术
动态随机存取存储器DRAM和闪存Flash存储器技术已发展多年，DRAM和Flash的基本技术基本上保持不变，只是接口随时间变化不断更新，例如快速页面模式(FPM)，扩展数据输出(EDO)，同步DRAM(SDRAM)，双倍数据速率1-4(DDR1，DDR2，DDR3，DDR4)等。
图1显示了DRAM的基本架构。外部提供的行地址被解码并导致字线WL的激活，例如，连接到8192个单独的存储单元的门。这将会开始一个感测过程，放大那些微弱的信号，如8192个单独的存储单元，并将它们保存在读出放大器SA中。
之后，将通过相同的外部地址线在行地址之后顺序提供列地址。该列地址通过选择WL的子集的列解码器提供，即，例如8192个选定的位的子集。在我们的例子中，1：128解码选择8192个感测位中的64个被转发到次级读出放大器。当今最先进的DRAM技术通常执行所谓的预取，即在内部访问更多的数据，而不是转发到外部引脚。在我们的例子中，我们预取了64位，然后通过一个序列发生器顺序地将其转发到外部I/O驱动器(例如4个16位依次被16个I/O驱动器驱动)。
图2显示了典型DRAM架构实现的具体例子。为了最低功耗和最低成本，这种DRAM通常以低成本和低性能的CMOS或类似技术完成。实际的存储单元被分成几个，例如，4个独立的内存块。通过用于外部连接的焊盘行访问DRAM。在大多数标准设计中，如图所示采用中央焊盘排列设计，但也有分布在芯片四周的设计。用于从内部存储器单元到外部焊盘的信号处理的逻辑电路部分位于深内存阵列芯片之外。不幸的是，由于在同一芯片上，这个信号处理电路必须以相同的差的CMOS技术来实现，以折中性能参数，如速度和功耗。
图3显示了一个标准FBGA(Fine Ball Grid Array，细间距球栅阵列封装)78(管脚)元件，其中DRAM芯片301面朝下地连接在衬底302材料上。通过线303键合，它通过衬底底部的信号线连接到外部封装球上。其他配置也可能是芯片正面朝上或多个芯片彼此并排或堆叠放置(参见例如图4)。
衬底实现一个，两个或多个布线层级以将引线键合或以其他方式连接的芯片信号连接到外部封装连接器(通常为焊球)。图5作为例子示出了单层衬底的布线。此外，还可以通过在芯片之上提供一个或多个导电布线层的技术在芯片上连接信号。其中一种最先进的技术就是RDL-再分配层技术。图6示出了在芯片上应用单层RDL技术以将芯片焊盘布线和连接到芯片上的不同位置的示例。为了完整起见，我们在图7中列出了JEDEC标准定义的DRAM操作的最重要的信号，这些名称在一些权利要求和其他相关专利中被引用。
发明内容
本发明本发明的目的是提供一种存储器件，本发明中，旨在以非显而易见的方式提高整体芯片速度性能。
为了达到上述目的，本发明提供一种存储器件，所述存储器件包括：
一个或多个DRAM芯片；
由上述DRAM芯片共同共享的衬底；
分别连接到外封装上VSS和VSSQ焊球的接地电源；
其中至少一个外部VSS球在衬底上电连接到至少一个VSSQ球。
优选地，所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过所述重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
本发明还提供了一种存储器件，所述存储器件包括：
一个或多个DRAM芯片；
由上述DRAM芯片共同共享的衬底；
分别连接到外封装上VDD和VDDQ焊球的有源供电电压信号；
其中至少一个外部VDD球在衬底上电连接到至少一个VDDQ球。
优选地，所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过所述重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
本发明还提供了一种存储器件，所述存储器件包括：
一个或多个DRAM芯片；
由上述DRAM芯片共同共享的衬底；
分别连接到外封装上VSS和VSSQ焊球的接地电源；分别连接到外封装上VDD和VDDQ焊球的有源供电电压信号；
其中至少一个外部VSS球在衬底上电连接到至少一个VSSQ球；其中至少一个外部VDD球在衬底上电连接到至少一个VDDQ球。
优选地，所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过所述重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
本发明还提供了一种电子器件，所述电子器件包括：
至少一个DRAM芯片；
至少一个DRAM芯片上的芯片上再分配布线层，用于连接原始芯片焊盘和其他连接焊盘；
通过引线键合或其他技术将其他连接焊盘连接到基板或载体上的电源信号；这些独立的电源焊盘连接到外部VSS和VSSQ信号；
至少一个外部VSS信号在DRAM芯片上连接到VSSQ信号中的一个。
本发明还提供了一种电子器件，所述电子器件包括：
至少一个DRAM芯片；
至少一个DRAM芯片上的芯片上再分配布线层，用于连接原始芯片焊盘和其他连接焊盘；
通过引线键合将其他连接焊盘连接到基板或载体上的电源信号；这些独立的电源焊盘连接到外部VDD和VDDQ信号；
至少一个外部VDD信号在DRAM芯片上连接到VDDQ信号中的一个。
本发明还提供了一种电子器件，所述电子器件包括：
至少一个DRAM芯片；
至少一个DRAM芯片上的芯片上再分配布线层，用于连接原始芯片焊盘和其他连接焊盘；
通过引线键合将其他连接焊盘连接到基板或载体上的电源信号；这些独立的电源焊盘连接到外部VSS和VSSQ信号；
通过引线键合将其他连接焊盘连接到基板或载体上的电源信号；这些独立的电源焊盘连接到外部VDD和VDDQ信号；
至少一个外部VSS信号在DRAM芯片上连接到VSSQ信号中的一个；至少一个外部VDD信号在DRAM芯片上连接到VDDQ信号中的一个。
优选地，所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过所述重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
因此，与现有技术不同，本发明以非显而易见的方式将几个电源信号短路以提高整体芯片速度性能，将VSS和VSSQ以及VDD和VDDQ短接在一起。这可以在衬底上完成，或者在芯片级上更好(因为引线键合对高频噪声起隔离器的作用)。通过这个短路，本发明可以获得以下有益效果：
(1)更好的输出电路整体电源供应，因此更好的信号质量和更高的输出速度。
(2)衬底设计更简单，因此整体上可以降低衬底上的电阻性电源。
附图说明
图1为DRAM的基本架构；
图2为典型的DRAM架构实现的具体例子；
图3为标准的FBGA 78元件；
图4为两个管芯的多芯片封装结构图；
图5为单层衬底的布线图；
图6为单层RDL布线图；
图7为JEDEC标准定义的DRAM操作的最重要的信号；
具体实施方式
为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下面结合附图对本发明实施例所提供的一种存储器件进行详细说明。
图5显示了一个可能的衬底设计。JEDEC标准提供四种专用电源：VSS，VSSQ，VDD和VDDQ。VSS实现接地电源供应，VDD实现正常外部芯片工作电压供应。VSSQ和VDDQ的电压电平由输入/输出数据DQ索引，因为它们为芯片输出驱动器提供专用电源网络。VSSQ和VDDQ的电压电平与VSS和VDD是相同的，即VSSQ和VSS的电压电平是相同的，VDDQ和VDD的电压电平是相同地，但是，VSS和VSSQ，以及VDD和VDDQ是芯片级独立供电网络，这样做的目的是为了避免输出驱动器切换到其他潜在的敏感电路所产生的噪声。
具体，本发明提供一种存储器件，所述存储器件包括一个或多个DRAM芯片，上述一个或多个DRAM芯片共享衬底，该衬底也是存储器件的一部分，VSS实现接地电源供应，分别连接到外封装上VSS和VSSQ焊球的接地电源，其中至少一个外部VSS球在衬底上电连接到至少一个VSSQ焊球。对于VDD和VDDQ信号来说，分别连接到外封装上VDD和VDDQ焊球的有源供电电压信号，其中至少一个外部VDD球在衬底上电连接到至少一个VDDQ焊球。
具体，本发明提供一种电子器件，所述电子器件包括至少一个DRAM芯片，所述至少一个DRAM芯片共享衬底，该衬底也是电子器件的一部分，VSS实现接地电源供应，分别连接到外封装上VSS和VSSQ焊球的接地电源，其中至少一个外部VSS球在衬底上电连接到至少一个VSSQ焊球。对于VDD和VDDQ信号来说，分别连接到外封装上VDD和VDDQ焊球的有源供电电压信号，其中至少一个外部VDD球在衬底上电连接到至少一个VDDQ焊球。
其中，对于所述其中一个DRAM芯片来说，该芯片具有用于输出驱动器电路(DQ和/或DQS信号)的电源焊盘VSSQ和/或VDDQ，具有用于其他电路电源的电源焊盘VSS和/或VDD，在工艺流程中使用一个或几个金属层级的芯片上再分配机制，而不是原始DRAM芯片焊盘，VSSQ或VDDQ焊盘中的至少一个焊盘通过所述重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
JEDEC标准通过提供相关的专用封装信号来支持这种电源信号分离。但是，如果信号短路，经过测试，结果是芯片性能更优越。基于上述测试结果，当DRAM的输出有效时，此时噪声敏感电路或者不活跃，或者执行对电源干扰不敏感的任务。
因此，与现有技术不同，本发明将VSS和VSSQ以及VDD和VDDQ短接在一起，其中一种方式，短接可以在衬底上完成，另外一种方式，在芯片级上实现，在芯片级上实现效果会更好，这是因为引线键合对高频噪声起隔离器的作用。通过短路，本发明可以实现以下技术效果：
(1)更好的输出电路整体电源供应，因此更好的信号质量和更高的输出速度。
(2)衬底设计更简单，因此整体上可以降低衬底上的电阻性电源。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种存储器件，其特征在于，所述存储器件包括：
一个或多个DRAM芯片；
由上述DRAM芯片共同共享的衬底；
分别连接到外封装上VSS和VSSQ焊球的接地电源；
其中至少一个外部VSS球在衬底上电连接到至少一个VSSQ球；
所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
2.一种存储器件，其特征在于，所述存储器件包括：
一个或多个DRAM芯片；
由上述DRAM芯片共同共享的衬底；
分别连接到外封装上VDD和VDDQ焊球的有源供电电压信号；
其中至少一个外部VDD球在衬底上电连接到至少一个VDDQ球；
所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
3.一种存储器件，其特征在于，所述存储器件包括：
一个或多个DRAM芯片；
由上述DRAM芯片共同共享的衬底；
分别连接到外封装上VSS和VSSQ焊球的接地电源；分别连接到外封装上VDD和VDDQ焊球的有源供电电压信号；
其中至少一个外部VSS球在衬底上电连接到至少一个VSSQ球；其中至少一个外部VDD球在衬底上电连接到至少一个VDDQ球；
所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
4.一种电子器件，其特征在于，所述电子器件包括：
至少一个DRAM芯片；
至少一个DRAM芯片上的芯片上再分配布线层，用于连接原始芯片焊盘和其他连接焊盘；
通过引线键合将其他连接焊盘连接到基板或载体上的电源信号；这些独立的电源焊盘连接到外部VSS和VSSQ信号；
至少一个外部VSS信号在DRAM芯片上连接到VSSQ信号中的一个；
所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
5.一种电子器件，其特征在于，所述电子器件包括：
至少一个DRAM芯片；
至少一个DRAM芯片上的芯片上再分配布线层，用于连接原始芯片焊盘和其他连接焊盘；
通过引线键合将其他连接焊盘连接到基板或载体上的电源信号；这些独立的电源焊盘连接到外部VDD和VDDQ信号；
至少一个外部VDD信号在DRAM芯片上连接到VDDQ信号中的一个；
所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
6.一种电子器件，其特征在于，所述电子器件包括：
至少一个DRAM芯片；
至少一个DRAM芯片上的芯片上再分配布线层，用于连接原始芯片焊盘和其他连接焊盘；
通过引线键合将其他连接焊盘连接到基板或载体上的电源信号；这些独立的电源焊盘连接到外部VSS和VSSQ信号；
至少一个外部VSS信号在DRAM芯片上连接到VSSQ信号中的一个；至少一个外部VDD信号在DRAM芯片上连接到VDDQ信号中的一个；
所述DRAM芯片包括：
具有用于输出驱动器电路的电源焊盘VSSQ和/或VDDQ，所述驱动器电路包括DQ和/或DQS信号；
具有用于其他电路电源的电源焊盘VSS和/或VDD；
在工艺流程中使用一个或几个金属层级的芯片上再分配机制；
VSSQ或VDDQ焊盘中的至少一个焊盘通过重新分配机构电连接到原始DRAM芯片焊盘的VSS或VDD焊盘中的至少一个。
CN201811016489.6A 2018-08-31 2018-08-31 一种存储器件 Active CN110034117B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811016489.6A CN110034117B (zh) 2018-08-31 2018-08-31 一种存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811016489.6A CN110034117B (zh) 2018-08-31 2018-08-31 一种存储器件

Publications (2)

Publication Number Publication Date
CN110034117A CN110034117A (zh) 2019-07-19
CN110034117B true CN110034117B (zh) 2021-02-23

Family

ID=67234646

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811016489.6A Active CN110034117B (zh) 2018-08-31 2018-08-31 一种存储器件

Country Status (1)

Country Link
CN (1) CN110034117B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219015A (zh) * 1997-11-20 1999-06-09 西门子公司 具有至少两个供电网络的集成半导体电路
CN105280595A (zh) * 2014-07-15 2016-01-27 拉碧斯半导体株式会社 半导体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4072505B2 (ja) * 2003-02-28 2008-04-09 エルピーダメモリ株式会社 積層型半導体パッケージ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219015A (zh) * 1997-11-20 1999-06-09 西门子公司 具有至少两个供电网络的集成半导体电路
CN105280595A (zh) * 2014-07-15 2016-01-27 拉碧斯半导体株式会社 半导体装置

Also Published As

Publication number Publication date
CN110034117A (zh) 2019-07-19

Similar Documents

Publication Publication Date Title
US10553266B2 (en) Semiconductor device chip selection
US8400807B2 (en) Semiconductor system
US8593891B2 (en) Semiconductor device and test method thereof
US9225331B2 (en) Semiconductor device and information processing system including the same
US8717828B2 (en) Multi channel semiconductor memory device and semiconductor device including the same
CN108962301B (zh) 一种存储装置
US8547775B2 (en) Semiconductor memory device and information processing system including the same
US8619486B2 (en) Semiconductor memory device incorporating an interface chip for selectively refreshing memory cells in core chips
US20110085403A1 (en) Semiconductor memory device and information processing system including the same
US9613678B2 (en) Semiconductor apparatus including multichip package
JP2012209497A (ja) 半導体装置
JP2011081886A (ja) 半導体装置
US5973554A (en) Semiconductor device structured to be less susceptible to power supply noise
US20110109382A1 (en) Semiconductor apparatus
CN110034117B (zh) 一种存储器件
CN110061002B (zh) 一种存储器件
US20100074043A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20230307

Address after: Room 5579, Sino-German Eco-Park Innovation and Entrepreneurship Center, No. 172, Taibaishan Road, Qingdao Area, China (Shandong) Pilot Free Trade Zone, Jinan, Shandong 266001

Patentee after: Qingdao Huaxin Zhicun Semiconductor Technology Co.,Ltd.

Address before: Room B601, block B, Qilu Software building, 1768 Xinluo street, high tech Zone, Jinan City, Shandong Province, 250101

Patentee before: JINAN DEOUYA SECURITY TECHNOLOGY Co.,Ltd.

TR01 Transfer of patent right