JPH04109494A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に係り、特に半導体メモリの
データ読み出し回路に用いられるデータ遅延回路および
遅延信号の論理処理を行う論理回路に関する。

（従来の技術） 従来の半導体メモリ、例えばＥＦＲＯＭ　（電気的にプ
ログラム可能な不揮発性半導体メモリ）は、一般に第１
１図中に示すように構成されている。第１１図において
、Ａｔ（ｉ＝０〜ｋ）はローアドレス入力信号であり、
ローアドレス・バッファ回路１により増幅・整形された
のちローデコーダ回路２に入力する。Ｂｊ（ｊ−に＋１
〜ｎ）はカラムアドレス入力信号であり、カラムアドレ
ス・バッファ回路３により増幅・整形されたのちカラム
デコーダ回路４に入力する。上記ローデコーダ回路２は
、データを記憶するメモリセルが配列されたメモリセル
アレイ５のワード線を選択し、上記カラムデコーダ回路
４はカラム選択ゲート６を制御してメモリセルアレイ５
のビット線を選択する。これによって、メモリセルアレ
イ５の中から１個のメモリセルトランジスタが選択され
、この選択されたメモリセルの情報に応じてセンスアン
プ回路７が検知・増幅を行う。このセンスアンプ回路７
の出力が出力バッファ回路８を経てチップ外部へ読み出
される。

一方、本願発明者らは、特願昭６３− ２９１９６９号により、第１１図中に示すように、セン
スアンプ回路７と出力バッファ回路８との間にデータ遅
延回路９とデータラッチ回路１０とを挿入し、このデー
タ遅延回路９とデータラッチ回路１０と出力バッファ制
御回路１１とをアドレス変化検知信号ＡＴＤを利用して
制御することにより、出力データ変化時における電源変
動、あるいは外部からのノイズ入力による集積回路内部
回路の誤動作を防止でき、出力段トランジスタの駆動能
力を大きく設定することが可能となり、データ読み出し
速度の高速性を保ったまま、上記電源変動やノイズに対
する集積回路チップの動作マージンが大きくて信頼性の
高い半導体集積回路を提案した。

この半導体集積回路においては、ローアドレス・バッフ
ァ回路１の出力および前記力ラムアドレス・バッファ回
路３の出力は、各対応するアドレス変化検知回路１２に
入力し、このアドレス変化検知回路］２のそれぞれのパ
ルス出力がオア回路１６に入力されることにより、アド
レス入力信号Ａｉ、Ｂｊのうちの少なくとも１つの変化
時に所定のパルス幅を有するパルス信号（アドレス変化
検知信号）ＡＴＤが発生され、この信号ＡＴＤが制御回
路１３に入力される。

この制御回路１３は、出力バツフ７制御回路１１を制御
するための信号ＡＴＤｄｌｙ、データラッチ回路１０を
制御するための信号ＤＬＰ。

ＤＬＰ、データ遅延回路９を制御するための信号Ａ、Ｂ
を発生する。

上記データ遅延回路９は、センスアンプ回路７の出力信
号ｄ＊が入力する遅延回路９１と一種のバイパス回路９
２とから構成されている。このデータ遅延回路９では、
遅延回路９１が動作している時は、入力信号ｄ＊が所定
時間（例えば数十ｎｓ）遅延して出力されるため、出力
データ変化時における電源変動、あるいは外部からのノ
イズによりセンスアンプ回路７が誤動作して出力信号ｄ
＊にノイズが乗っても、上記所定の大きさの遅延時間以
下であると、このノイズはデータ遅延回路９で吸収され
る。このため、データ遅延回路９はノイズキャンセラと
して動作する（以後、この状態をデータ遅延回路９の動
作状態という）。また、アドレス変化検知信号ＡＴＤが
変化してデータ遅延回路制御信号Ａ、Ｂが変化すると、
センスアンプ回路７の出力信号ｄ＊を遅延させることな
くバイパス回路９２を通して瞬時に出力する（以後、こ
の状態をデータ遅延回路９の非動作状態という）。

上記データラッチ回路］０は、データ遅延回路９の出力
データｄ＊ｄｘｙが入力し、アドレス変化検知信号ＡＴ
Ｄが変化してデータラッチ回路制御信号ＤＬＰ、ＤＬＰ
が変化すると、アトＩノスが変化する前に対応した番地
のデータを一部期間ラッチし、ラッチデータｄ＊１ａｔ
を出力バッファ回路８を経て出力させる。以後、データ
ラッチ回路１０によりデータをラッチしている状態をデ
ータラッチ回路１０の動作状態、データラッチ回路１０
がデータをラッチしていない状態をデータラッチ回路１
０の非動作状態という。

ＣＥバッファ回路１４は、集積回路外部からのチップイ
ネーブル入力信号（あるいはチップ選択信号）ＣＥを整
形・増幅して集積回路チップを動作状態にしたり待機状
態にするための内部チップイネーブル信号ＣＥ＊を生成
する。

ＣＥイコライズ制御回路１５は、チップイネーブル入力
信号ＣＥが変化してデータを読み出す場合にその高速化
を図るためにセンスアンプ回路制御信号（相補的な信号
ＳＴ、ＳＴ）を発生させる。

即ち、チップイネーブル入力信号ＣＥが変化してデータ
を読み出す場合は、アドレス入力信号が変化してデータ
を読み出す場合と比べて、ＣＥバッファ回路１４により
チップイネーブル入力信号ＣＥが整形・増幅された内部
チップイネーブル信号ＣＥ＊により集積回路チップが動
作状態となるまでの時間だけ遅れる。この問題を解決す
るために、信号（Ｉ−が変化して信号しＥ＊が動作状態
になってから、入力アドレスに対応したメモリセルが選
択されるまでの時間、上記信号ＳＴ、ＳＴを用いて、メ
モリセルからデータが読み出される列線の電位をメモリ
セルのデータの“１″　　“０“に対応する列線の電位
の中間レベルに設定制御する。このようにすることによ
り、列線の電位が中間レベルから“１”電位または“０
”電位へ変化するので、より高速にデータを読み出すこ
とか可能になる。

また、前記出力バッファ制御回路１１は、集積回路外部
からの出力イネーブル入力信号ＯＥを整形・増幅し、出
力バッファ回路８をデータ読み出し可能な状態（動作状
態）にしたり、非動作状態にしたりするための内部出力
バッファ制御信号（相補的な信号ＯＥ＊、ＯＥ＊）を発
生する。

次に、上記第１１図のメモリの動作について第１２図に
示すタイミング波形を参照して説明する。

メモリセルからデータを読み出すために、アドレス入力
信号Ａｉ、Ｂｊが変化すると、アドレス入力に対応する
メモリセルが選択されてそのデータがセンスアンプ回路
７に読み出される。また、このような通常の読み出し動
作の他に、アドレス入力信号の変化は、アドレス変化検
知回路１２で検知されてパルス信号ＡＴＤが所定時間“
１″レベルになる。この信号ＡＴＤが制御回路１３に入
力すると、信号ＡＴＤｄ　Ｉ　Ｙ、データラッチ回路制
御信号（ＤＬＰ、ＤＬＰ）　、データ遅延回路制御信号
（Ａ、Ｂ）がそれぞれある一定期間、信号ＡＴＤｄ　Ｉ
　Ｙに応答して変化する。たとえばアドレス入力信号が
変化して上記パルス信号ＡＴＤが“１＃レベルになると
、信号ＡＴＤｄ　Ｉ　ｙが“１１になり、この信号ＡＴ
Ｄｄｌｙの変化により信号ＤＬＰが１″になると、デー
タラッチ回路１０が動作状態となり、アドレス入力信号
が切り換わる前のメモリセルのデータに対応したデータ
遅延回路９の出力ｄａｄ　１　ｙがある一部時間ラッチ
され、このラッチされたデータｄ＊１ａｔが出力バッフ
ァ回路８を経て出力し続ける。これと同時に、信号Ｂが
“０“になり、データ遅延回路９が非動作状態となり、
センスアンプ回路７からの出力データｄ＊がバイパス回
路９２を経て瞬時に出力される。上記信号ＡＴＤが“０
゛になると、ある所定期間の遅延の後、信号ＡＴＤｄｌ
ｙが“０”に変化する。たとえば、この所定期間はアド
レス入力信号が変化してから、このアドレスに対応する
メモリセルのデータがセンスアンプ回路７及びバイパス
回路９２を経て確定するまでに設定される。

この信号ＡＴＤｄ　ｌ　Ｙの変化により信号ＤＬＰが“
０“になり、データラッチ回路１０が非動作状態になる
。データラッチ回路１０が非動作状態になると、データ
遅延回路９の出力データｄ＊ｄ　１　ｙがデータラッチ
回路１０および出力バッファ回路８を経て出力される。

また、信号ＤＬＰが０”レベルになると、信号Ｂは“ｌ
”レベルとなり、データ遅延回路９は動作状態となる。

このようにアドレス入力信号が変化して出力バッファ回
路８からデータを出力する時は、センスアンプ回路７の
出力部に接続されているデータ遅延回路９が動作状態に
なり、ノイズキャンセラーとして働くので、動作マージ
ンの広い集積回路が得られる。

一般に、半導体メモリでは、外部に存在する大きな容量
、例えば１００ｐＦ程度の負荷容量を駆動する必要があ
る。このため、半導体メモリの内部データを外部へ出力
する前記出力バッファ回路８は、大きな負荷容量を十分
に駆動し得るようにその出力段トランジスタの電流駆動
能力が極めて大きく設定されている。

次に、前記出力バッファ回路８の一例を第１３図に示し
、その動作と問題点について述べる。データラッチ回路
１０からの入力データｄ＊１ａｔは、出力バッファ回路
の入力端子５１に供給される。この出力バッファ回路が
動作するる期間では、制御信号ＯＥ＊が“０”レベルに
、制御信号ＯＥ＊が“１“レベルになる。これにより、
制御信号ＯＥ＊により制御されるＰチャネルＭＯＳトラ
ンジスタ５２がオン、ＮチャネルＭＯ９）ランジスタ５
３がオフになる。これにより、入力データｄ＊ｌａｔは
、ＰチャネルＭＯ３）ランジスタ５４とＮチャネルＭＯ
Ｓトランジスタ５５とからなる実質的なＣＭＯＳインバ
ータおよびＰチャネルＭＯＳトランジスタ５６とＮチャ
ネルＭＯＳトランジスタ５７とからなるＣＭＯＳインバ
ータを順次介して、出力段のＰチャネルＭＯ５）ランジ
スタ５８のゲートに供給される。

他方、前記制御信号ＯＥ＊により制御されるＮチャネル
ＭＯ３）ランジスタ５９がオン、ＰチャネルＭＯ３）ラ
ンジスタロ０がオフになる。これにより、入力データｄ
＊ｌａｔは、ＰチャネルＭＯＳトランジスタ６１とＮチ
ャネルＭＯＳトランジスタ６２とからなる実質的なＣＭ
ＯＳインバータおよびＰチャネルＭＯＳトランジスタ６
３とＮチャネルＭＯＳトランジスタ６４とからなるＣＭ
ＯＳインバータを順次介して、出力段のＮチャネルＭＯ
３）ランジスタロ５のゲートに供給される。ここで上記
出力段のトランジスタ５８．６５の各ソースは正極性の
電源電圧Ｖ　ＣＣ，接地電位ＶＳＳにそれぞれ接続され
、各ドレインは共に出力端子６６に接続されている。

このような出力バッファ回路では、人力データｄ＊ｌａ
ｔのレベルに応じて出力段のトランジスタ５８．６５の
いずれか一方がオンになり、Ｐチャネルトランジスタ５
８がオンしている時は、出力端子６６に接続されている
負荷容量　６７をＶＣＣ電位に充電し、ＮチャネルＭＯ
Ｓトランジスタ６５がオンしている時はＶＳＳ電位に放
電する。

この時、負荷容量６７を大きな電流で充電もしくは放電
して出力端子６６から出力すべきデータＤｏｕｔの立ち
上がり、立ち下がりを急俊にするため、出力段のトラン
ジスタ５８．６５の素子寸法が大きくされ、それぞれの
コンダクタンスが大きく設定されている。

ところで、このような出力バッファ回路を有する半導体
集積回路をシステム製品に組み込む場合、電源電圧Ｖ　
ｅｅ％接地電位ＶＳＳは、それぞれ電源装置７０から配
線を介してこの半導体集積回路に供給される。このため
、Ｖｃｃ配線およびＶＳＳ配線に存在するインダクタン
ス７１．７２の影響により、これらの配線に大きな電流
が流れると、Ｖｃｃ電位またはＶＳＳ電位に大きな電位
変動か発生ずる。即ち、これらの配線に存在するインダ
クタンス成分をし、配線に流れる電流の時間的変化の割
合をｄ　ｉ／ｄ　ｔで表すと、配線には次の式で表され
るような電位変化ΔＶが生じる。

Δｖ−Ｌ・　（ｄｉ／ｄｔ）　　　　　　　・（１）第
１４図は、上記出力バッファ回路における各部分の電圧
、電流波形を示している。ここで、Ｖａは前記出力段の
ＰチャネルＭＯ８＋−ランジスタ５８のゲート電位、ｖ
ｂは前記出力段のＮチャネルＭＯ８）ランジスタロ５の
ゲート電位、Ｉｓは上記ＰチャネルＭＯＳトランジスタ
５８のドレイン電流、Ｉｔは上記ＮチャネルＭＯ３）ラ
ンジスタロ５のドレイン電流、Ｄｏｕｔは出力信号であ
る。

第１４図に示すように、人力データｄ＊ｌａｔのレベル
が変化した後に、出力段のＰチャネルＭＯ５）ランジス
タ５８のゲート電位ＶａおよびＮチャネルＭＯＳトラン
ジスタ６５のゲート電位ｖｂが変化し、このトランジス
タ５８およびトランジスタ６５がそれぞれスイッチング
動作する。

この結果、トランジスタ５８のドレイン電流Ｉｓもしく
はトランジスタ６５のドレイン電流Ｉｔが流れ、この電
流によってＶｃｃ電位またはＶＳＳ電位に電位変動が生
じる。

このように出力バッファ回路からデータが出力される時
、出力段に大きな電流が流れることにより、集積回路内
部で電源電圧Ｖｃｃ、接地電位ＶＳＳの電位変動（以下
、電源変動と言う）が生じ、この電源変動により集積回
路内部に誤動作が引き起こされる。このような負荷容量
に対する充、放電電流により引き起こされる誤動作は、
集積回路に高速性が要求され、より短時間で外部負荷容
量の充、放電を行う必要がある場合、より大きな電流を
流す必要があるので、ますます起り易くなる。

次に、前記データ遅延回路９の一例を第１５図に示し、
そのノイズキャンセラーとしての動作について述べる。

第１５図に示すデータ遅延回路９においては、センスア
ンプ回路７からの入力データｄ＊がインバータＩ９を経
て遅延回路９１およびバイパス回路９２に入力する。こ
の遅延回路９１は、上記インバータエ９の出力がインバ
ータ１１０に入力し、このインバータ１１．０の出力側
に、ゲートにＶＣＣ電位が与えられたＮチャネルトラン
ジスタとゲートにＶｓｓ？ｌｉ位が与えられたＰチャネ
ルトランジスタとが並列に接続されてなる転送ゲートＴ
Ｇ２を介してインバータ１１１が接続されている。また
、上記転送ゲートＴＧ２とインバータ１１１との間（こ
は、ソース拳ドレイン（こＶ　ＣＣ電位が与えられたＰ
チャネルトランジスタからなる容ＱＣＰ２およびドレイ
ン・ソースにＶＳＳ電位が与えられたＮチャネルトラン
ジスタからなる容量ｃＮ２が接続されている。

一方、回路９２は、上記遅延回路９１に並列接続されて
おり、前記インバータＩ９の出力がインバータ１１０′
に入力し、このインバータ１１０′の出力側に、ゲート
に前記信号Ｂが与えられたＰチャネルトランジスタとゲ
ートに前記信号Ａが与えられたＮチャネルトランジスタ
とが並列に接続されてなる転送ゲートＴＧ３の一端が接
続されており、この転送ゲートＴＧ３の他端にクロック
ドインバータＣ１ｌの入力端（ノードＡ）が接続されて
いる。このクロックドインバータＣｌコは、前記信号Ｂ
の“０”レベルによりオンになるＰチャネルトランジス
タと、前記信号Ａの“１”レベルによりオンになるＮチ
ャネルトランジスタとが、インバータに直列に接続され
ている。

また、上記転送ゲートＴＧ３の他端は、前記遅延回路９
コのインバータ１１１の入力端（ノードＡ）にも接続さ
れており、上記クロックドインバータＣＩＩの出力端お
よび前記インバータ１１１の出力端は共通接続されてお
り、この共通接続点にインバータ１１２が接続されてい
る。

遅延回路９１は、インバータＩ９からの入力を所定時間
（例えば数十ｎｓ）遅延させて出力し、この出力が前記
インバータ１１１および１１２を経てデータ遅延回路９
の出力となる。従って、上記インバータＩ９からの入力
にノイズがのっても上記所定の大きさの遅延時間以下で
あると、このノイズはこの遅延回路９１で吸収され、こ
の遅延回路９１は一種のノイズキャンセラーとして動作
する。

また、回路９２内のインバータ１］Ｏ′および転送ゲー
トＴＧ３は、遅延回路９】内のインバータ１１０および
転送ゲートＴＧ２に比べて駆動能力を極めて大きく設定
しているので、アドレス入力信号が変化して信号Ａが“
１”　Ｂが“０”になった時に、転送ゲートＴＧ３がオ
ンになると共にクロックドインバータＣＩＩが活性化し
、インバータ１９からの入力を瞬時に出力し、この出力
が前記インバータ１１２を経てデータ遅延回路の出力と
なる。従って、回路９２は、上記遅延回路９１に対して
バイパス回路９２として作用する。

次に、電源変動によるセンスアンプ回路７の誤動作が生
じた時の問題点について第１６図（ａ）、（ｂ）を参照
しながら説明する。

一般的に、センスアンプ回路７は高速にデータを読み出
すために、その２つの人力ノードの電位差を小さく設定
している。このため、２つの入力ノードの寄生容量の差
によりＶｃｃ電位あるいはＶＳＳ電位の変化に対する応
答（追従速度）の違いから、２つの入力ノードの電位の
逆転が数回に及び、誤ったデータがセンスアンプ回路か
ら出力されるという誤動作が生じることになる。この様
子を第１６図（ａ）、（ｂ）中の破線の枠内に示す。

第１５図に示したようなデータ遅延回路の入力データｄ
＊にこのようなパルスノイズが入力されると、第１６図
（ａ）、（ｂ）に示すように本来は“１“および０′に
充電および放電されている筈のノードＡが所定の安定電
位に向って放電および充電され始める。このパルスノイ
ズ数が少ない場合には放電および充電される電位は少な
いが、パルスノイズ数が多い場合にはノードＡの電位が
所定の安定電位まで放電および充電されてしまう。

第１５図に示したデータ遅延回路中、インバータ１１１
が入力信号電位を“０″あるいは“１”と判定する電位
を上記安定電位より上側に設定した時は、データ遅延回
路の入力データｄ＊が“０”であるならば、第１６図（
ｂ）に示すようにノイズパルスが多く入力され、ノード
Ａの電位が所定の電位まで充電されたとしても、インバ
ータ１１、１はこの電位を“０”と判定して誤動作は起
らない。しかし、これとは逆に、第１６図（ａ）に示す
ように、入力データｄ＊が“１″である時、上記パルス
ノイズが入力されると、ノードＡは徐々に放電されてい
き、やはり、上記安定電位に到達する。しかし、この時
は、インバータ１１．１は安定電位を“０″と判定する
ように設定しであるので、インバータ１１１はノードＡ
を＃０＃と判定し、誤動作を起こし、誤ったデータがデ
ータ遅延回路から出力してしまい、瞬時に出力バッファ
回路８からも誤ったデータが出力されるという問題点が
ある。

このような誤動作は、センスアンプ回路７の２つの入力
ノードの電位差が小さいほど起り易い。

しかし、読み出し速度の高速化のためには上記２つの入
力ノードの電位差は小さいほどよく、高速性が要求され
る半導体メモリでは、上記したような誤動作はますます
起こり易くなる。

（発明が解決しようとする課題） 上記したように従来の半導体集積回路では、電源変動に
伴ってセンスアンプ回路に誤動作が発生すると、データ
遅延回路も誤動作し、その結果、誤ったデータが出力バ
ッファ回路がら出力されるという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、電源変動に伴うセンスアンプ回路の誤動作が
生じても、データ遅延回路の誤動作を防止でき、誤った
データが出力バッファ回路から出力されることを防止で
き、出力段トランジスタの駆動能力を大きく設定でき、
データ読み出し速度の高速性を保ったまま、電源変動に
対する集積回路チップの動作マージンが大きくて信頼性
の高い半導体メモリを実現し得る半導体集積回路を提供
することにある。

また、本発明の他の目的は、互いに異なる遅延時間特性
を有する２つの遅延信号入力の論理レベルが等しくない
場合にはその出力を変化させず、上記２つの遅延信号入
力の論理レベルが等しくなると出力を変化させる論理動
作を行う論理回路を有する半導体集積回路を提供するこ
とにある。

［発明の構成］ （課題を解決するための手段） 第１の発明の半導体集積回路は、アドレス入力信号の変
化を検知してパルス信号を発生するアドレス変化検知回
路と、データを記憶するメモリセルと、この半導体集積
回路の動作状態を制御するための外部入力信号に基すい
て制御され、上記メモリセルに記憶されたデータを検知
するためのデータ検知回路と、このデータ検知回路の出
力側にそれぞれ接続され、前記アドレス変化検知回路の
パルス信号を利用して動作が制御され、互いに異なる遅
延時間特性を有する少なくとも２つの遅延回路と、上記
各遅延回路の出力側に接続され、前記アドレス変化検知
回路のパルス信号を利用して制御され、前記各遅延回路
が動作状態の時に各遅延回路の出力データが等しくない
場合にはその出力を変化させず、各遅延回路の出力デー
タが等しくなるとその出力を変化させる論理回路と、前
記各遅延回路の入力側と上記論理回路の出力側との間に
接続され、前記アドレス変化検知回路のパルス信号を利
用して動作が制御され、上記各遅延回路の遅延時間特性
より短い遅延時間特性を有するバイパス回路と、上記論
理回路の出力側に接続され、前記アドレス変化検知回路
のパルス信号を利用してラッチ動作が制御されるラッチ
回路と、このラッチ回路の出力側に接続され、前記メモ
リセルに記憶されたデータを出力するための出力バッフ
ァ回路と、前記アドレス変化検知回路のパルス信号を利
用して前記データ検知回路の出力データを前記出力バッ
ファ回路から所定の期間出力しない状態とする出力バッ
ファ制御回路とを具備することを特徴とする。

また、第２の発明の半導体集積回路は、互いに異なる遅
延時間特性を有する２つの遅延信号入力の論理レベルが
等しくない場合にはその出力を変化させず、上記２つの
遅延信号入力の論理レベルが等しくなると出力を変化さ
せる三入力論理回路と、この三入力論理回路の出力側に
接続され、その出力が上記三入力論理回路の１つの入力
となるインバータと、このインバータの出力側に一端が
接続され、所定の制御信号を利用して動作が制御される
転送ゲートとを具備し、上記三入力論理回路は、第１の
電源電位と出力ノードとの間にＰチャネルの第１〜第３
のトランジスタが直列に接続されると共にＰチャネルの
２個の第４のトランジスタおよび第５のトランジスタが
直列に接続され、この第４のトランジスタおよび第５の
トランジスタの直列接続点と前記第２のトランジスタお
よび第３のトランジスタの直列接続点とが接続されてお
り、上記出力ノードと第２の電源電位との間にＮチャネ
ルのそれぞれ２個の（第６のトランジスタおよび第７の
トランジスタ）および（第８のトランジスタおよび第９
のトランジスタ）および（第１０のトランジスタおよび
第１１のトランジスタ）が直列に接続され、上記第２、
第３、第６、第８のトランジスタの各ゲートに前記２つ
の遅延信号人力のうちの一方が与えられ、上記第１、第
５、第７、第１０のトランジスタの各ゲートに前記２つ
の遅延信号入力のうちの他方が与えられ、上記第４、第
９、第１１のトランジスタの各ゲートに前記インバータ
の出力信号が与えられることを特徴とする。

（作　用） 第１の発明の半導体集積回路においては、センスアンプ
回路と出力バッファ回路との間にデータ遅延回路とデー
タラッチ回路とが挿入されており、アドレス変化検知回
路のパルス出力信号に乱づいて、まず、出力バッファ回
路を制御するためのパルス信号を発生させ、次に、デー
タラ・ソチ回路によってアドレス入力信号の変化以前の
データ検知回路の出力データを所定時間ラッチさせるた
めのラッチ信号を発生させ、次に、データ検知回路で検
知されるデータが出力バッファ回路から出力しない状態
の時はデータ遅延回路の遅延時間を短く設定し、出力バ
ッファ回路からデータが出力される時はデータ遅延回路
の遅延時間を長く設定するための遅延信号を発生させ、
前記アドレス変化検知回路のパルス出力信号が発生しな
くなった後に上記遅延信号が発生しなくなるように設定
することによって、出力データ変化時における電源変動
、あるいは外部からのノイズ入力による誤動作を防止で
き、出力バッファトランジスタの駆動能力を大きく設定
でき、データ読み出し速度の高速性を保ったまま、電源
変動やノイズに対する集積回路チップの動作マージンか
大きくて信頼性の高い半導体集積回路が得られる。

この場合、データ遅延回路における互いに異なる遅延時
間特性を有する２つの遅延回路の出力信号の論理レベル
が等しくない場合にはその出力を変化させず、上記２つ
の遅延回路の出力信号の論理レベルが等しくなると出力
を変化させる論理動作を行う論理回路を有するので、電
源変動に伴うセンスアンプ回路の誤動作が生じても、誤
ったデータが出力バッファから出力されることを防止で
きる。

また、第２の発明の半導体集積回路においては、互いに
異なる遅延時間特性を有する２つの遅延信号人力の論理
レベルが等しくない場合にはその出力を変化させず、上
記２つの遅延信号人力の論理レベルが等しくなると出力
を変化させる論理動作を実現するための具体的な構成を
もつ論理回路を実現できる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、半導体集積回路、例えばＥＦＲＯＭの一部を
示しており、第１１図に示した従来のＥＰＲＯＭと比べ
て、データ遅延回路９′の構成が異なる。

即ち、データ遅延回路９”は、データ遅延部とバイパス
回路９２と論理回路９３とから構成されている。データ
遅延部は、入力側が共通に接続され、互いに異なる遅延
時間特性を有する少なくとも２つの遅延回路（本例では
第１の遅延回路９０Ａと第２の遅延回路９０Ｂとの２つ
）からなる。バイパス回路９２は、２つの遅延回路９０
Ａ、９０Ｂの入力側と上記論理回路９３の出力端との間
に接続され、アドレス変化検知回路１２のパルス出力を
利用して動作が制御され、センスアンプ回路７の出力ｄ
＊を遅延することなく瞬時に出力する。論理回路９３は
、上記２つの遅延回路９０Ａ、９０Ｂの出力信号が人力
し、この遅延回路９０Ａ、９０Ｂが動作状態の時に各遅
延回路の出力データが等しくない場合にはセンスアンプ
回路７からｄ＊を出力させず、各遅延回路の出力データ
が等しくなった場合にｄ＊をセンスアンプ回路７から出
力させる論理動作を行う。

第２図は、データ遅延回路９”の−具体例を示しており
、Ａ１−Ａ３７はＭＯＳトランジスタである。センスア
ンプ回路７からの入力データｄ＊がインバータ１１０．
１１１を経てインバータ１１２および１１４に入力する
。インバータ１１４の出力はクロックドインバータ１１
．５に入力している。このクロックドインバータ１１５
は、信号Ａの“１″レベルによりオンになるＮチャネル
トランジスタＡ３７と、信号Ｂの“０＃レベルによりオ
ンとなるＰチャネルトランジスタＡ、　３４とが直列に
接続されている。上記インバータ１１４、１１５は、セ
ンスアンプ回路７からの人力データｄ＊を瞬時に出力す
るようにその駆動能力を極めて大きく設定している。こ
のため、アドレス入力信号が変化して信号Ｂが“０“、
信号Ａが“１”になった時にクロックドインバータ１１
５が活性化し、入力データｄ＊を瞬時に出力し、この出
力がデータ遅延回路９“の出力となる。従って、インバ
ータＩ　１．４．１１．５から構成される回路はバイパ
ス回路９２として作用する。

一方、インバータ１１２の出力信号は遅延回路９０Ａと
遅延回路９０Ｂとに入力される。遅延回路９０Ａは、イ
ンバータＩ　１．、２の出力信号がゲトに入力されるＰ
チャネルトランジスタＡ７およびＮチャネルトランジス
タＡ９と、ドレイン端子がＰチャネルトランジスタＡ７
の一端に接続され、ゲートとソース端子がＮチャネルト
ランジスタＡ９の一端に接続されるデイプレッション型
トランジスタＡ８とからなるインバータとを有し、さら
に、このインバータの出力端子ａには、ソース、ドレイ
ンにＶｃｅ電位が与えられたＰチャネルトランジスタか
らなる容量ＡＣ］と、ドレイン、ソースにＶ　５ｓＴＴ
ｉ位が与えられたＮチャネルトランジスタからなる容ｕ
Ａｃ２とが接続されている。また、端子ａには、ゲート
にインバータ１１２の出力信号が与えられるＰチャネル
）・ランジスタＡ１４の一端が接続され、このトランジ
スタＡ　１．４の他端はゲートに信号Ｂが与えられるＰ
チャネルトランジスタＡ　１．３の一端が接続され、こ
のトランジスタＡ１３の他端はＶｅｃ電源に接続されて
いる。

また、遅延回路９０Ｂは、インバータ１１．２の出力信
号がゲートに人力されるＰチャネルトランジスタＡ　１
．０およびＮチャネルトランジスタＡ１２と、ゲートと
ドレイン端子がＰチャネルトランジスタＡＩＯの一端に
接続され、ソース端子がＮチャネルトランジスタＡＩ２
の一端に接続されるデイプレッション型トランジスタＡ
ｌｌとからなるインバータとを有し、さらに、このイン
バータの出力端子すには、ソース、ドレインにＶＣＣ電
位が与えられたＰチャネルトランジスタからなる容１Ａ
ｃ３と、ドレイン、ソースにＶＳＳ電位が与えられたＮ
チャネルトランジスタからなる容量ＡＣ４とが接続され
ている。また、端子すには、ゲートにインバータ１１２
の出力信号が与えられるＮチャネルトランジスタＡ　１
．５の一端が接続され、このトランジスタＡ１５の他端
はゲートに信号へが与えられるＮチャネルトランジスタ
Ａ１６の一端に接続され、このトランジスタＡ１６の他
端は電源Ｖｓｓに接続されている。

また、論理回路９３は、三入力論理回路ＬＧＣと、この
三入力論理回路ＬＧＣの出力端（端子Ｃ）に接続された
インバータ１１６と、このインバタ１１６の出力端（端
子ｄ）に一端が接続された転送ゲートＴＧＡとからなり
、この転送ゲートＴＧＡの他端が前記バイパス回路９２
の出力端と共通に接続されてデータ遅延回路出力端とな
っている。ここで、転送ゲートＴＧＡは、ゲートに信号
Ｂが与えられるＮチャネルトランジスタＡ３０およびゲ
ートに信号Ａが与えられるＰチャネルトランジスタＡ３
１とが並列に接続されたＣＭＯＳ転送ゲートからなる。

また、上記三入力論理回路ＬＧＣは、Ｐチャネルトラン
ジスタＡ１７、Ａ１８、Ａ　１．、９、Ａ２２、Ａ　２
　ＢおよびＮチャネルトランジスタＡ２０、Ａ２１、Ａ
２４、Ａ２５、Ａ２６、Ａ２７とからなる。即ち、Ｖｃ
ｃ電源と端子Ｃとの間にトランジスタＡ１７、Ａ１８、
Ａ　１．、９が直列に接続されると共にトランジスタＡ
２２、Ａ２３が直列に接続され、トランジスタＡ１８、
Ａ　１．９の接続点とトランジスタＡ２２、Ａ２３の接
続点とが接続されている。また、上記端子Ｃと接地電位
ＶＳＳとの間にトランジスタ（Ａ２０、Ａ２１）および
（Ａ２４、Ａ２５）および（Ａ２６、Ａ２７）の３組が
それぞれ直列に接続されている。そして、前記データ遅
延回路９０Ａの端子ａが、トランジスタＡ１８、Ａ１９
、Ａ２０、Ａ２４の各ゲートに接続され、データ遅延回
路９０Ｂの端子すが、トランジスタＡ１７、Ａ２３、Ａ
２１、Ａ２６の各ゲートに接続され、前記インバータ１
１６の出力端ｄが、トランジスタＡ２２、Ａ２５、Ａ２
７の各ゲートに接続されている。

次に、上記遅延回路９ＯＡ、９０Ｂおよびバイパス回路
９２および論理回路９３の動作について第３図（ａ）、
（ｂ）に示す波形を参照しながら説明する。

いま、データ遅延回路９°が動作状態の場合に、第３図
（ａ）に示すようにセンスアンプ回路７の出力信号ｄ＊
が“０″−“１″に変化した時を考える。この峙、期間
Ｔ１に示すように、端子すは信号ｄ＊に応答して瞬時に
“１”になり、端子ａは時間ｔ］だけ遅れて“１″にな
る。この場合、端子ａが０゛の間は、トランジスタＡ１
９がオン状態であり、トランジスタＡ２２が端子ｄの″
０ルベルによりオン状態になっているので、端子Ｃが“
１＃、端子ｄがＯ”のままであり、論理回路９３の出力
（データ遅延回路９“の出力）はＯ“を出力し続ける。

そして、端子ａが“１″に変化すると、トランジスタ２
０がオン状態になり、トランジスタＡ２］が端子すの“
１”レベルによりオン状態になっているので、端子Ｃが
“０゛、端子ｄが“１”に変化し、論理回路９３の出力
が“］゛になる。上記とは逆に、第３図（ｂ）に示すよ
うにセンスアンプ回路７の出力信号ｄ＊か“１”−“０
”に変化した時を考える。

この時、端子ａは信号ｄ＊に応答して瞬時に“０゜にな
り、端子すは時間ｔまたけ遅れて“０”になる。この場
合、端子すが“］″の間は、トランジスタＡ２６がオン
状態であり、トランジスタＡ２７が端子ｄの“Ｏ″レベ
ルよりオン状態になっているので、端子Ｃが“０”、端
子ｄが“１”のままであり、論理回路９３の出力は“］
”を出力し続ける。そして、端子すが“Ｏ”に変化する
と、トランジスタ１７がオン状態になり、トランジスタ
Ａ１８、Ａ１．９が端子ａの“０”レベルによりオン状
態になっているので、端子Ｃが“１゜端子ｄが“０゛に
変化し、論理回路９Ｂの出力か′０＃になる。

以上のような論理回路９３の動作により、第３図（ａ）
中の期間Ｔ２に示すように、信号ｄ＊が時間ｔ１より短
い時間だけ“１″に変化したとしても、端子すは信号ｄ
＊に応答して“１″に変化するが、端子ａは応答せずに
“０”のままである。

よって、論理回路９３の出力（データ遅延回路９“の出
力）は変化せず、“０”を出力し続ける。上記とは逆に
、第３図（ｂ）中の期間Ｔ３に示すように、信号ｄ＊が
時間ｔ１より短い時間だけ“０”になったとしても、端
子すは応答せずに“１゛のままであるので、論理回路９
３の出力（データ遅延回路９”の出力）は変化せず、“
１”を出力し続ける。上記とは逆に信号Ａが“１゛、信
号Ｂが“０″の時は、バイパス回路９２が動作状態、遅
延回路９０Ａ、９０Ｂおよび論理回路９３がそれぞれ非
動作状態になり、データ遅延回路９”は非動作状態にな
る。

次に、第４図（ａ）、（ｂ）に示す波形を参照しながら
、データ遅延回路９″がノイズキャンセラーと働く時の
動作を説明する。即ち、アドレス人力信号が変化してデ
ータを読み出す時の出力バッファ回路８による電源変動
によりセンスアンプ回路７が誤動作し、その出力信号ｄ
＊に連続したパルスノイズがのったとしても、データ遅
延回路９″が誤動作しないことを説明する。アドレス入
力信号が変化することにより、アドレス変化検知回路１
２で発生する信号ＡＴＤが制御回路１３に人力すると、
信号Ａ、Ｂが発生してデータ遅延回路９”に入力する。

第４図（ａ）に示すように、アドレス入力信号が変化し
て信号Ａが“１″レベル、信号Ｂが“０”レベルになっ
ている期間は、データ遅延回路９”は非動作状態になり
、その時、信号ｄ＊が“０′−“１”レベルに変化する
と、信号ｄ＊はバイパス回路９２を介して瞬時に信号ｄ
＊ｄｌｙとして出力する。この時、第２図中の端子ａは
、トランジスタＡ１３．Ａ１４により即時に充電され、
端子すと同一レベルになる。次に、信号Ａ、Ｂが変化し
てデータ遅延回路９”が非動作状態である期間が終わり
、データ遅延回路９“は動作状態になる。データ遅延回
路９“が動作状態になった時、端子ａ、ｂは“１″レベ
ルであるので、データ遅延回路９”の出力信号ｄ＊ｄ　
１　ｙは“１”である。この時、データが外部へ出力さ
れたことにより生じた電源変動によるセンスアンプ回路
７の誤動作によりセンスアンプ回路７の出力信号ｄ＊に
パルスノイズがのり、この信号ｄ＊が“１“レベルから
０”レベルに変化すると、データ遅延回路９０Ａの出力
信号（端子ａの信号）は瞬時に“０”レベルに放電され
る。一方、データ遅延回路９０Ｂの出力信号（端子すの
信号）は所定の時定数をもって“０″レベル方向に放電
されようとする。しかし、再び、信号ｄ＊が“０”レベ
ルから“１”レベルに変化すると、データ遅延回路９０
Ｂの出力信号（端子すの信号）は瞬時に“１”レベルに
充電され、“０”になることはない。また、データ遅延
回路９０Ａの出力信号（端子ａの信号）は所定の時定数
をもって“１”レベル方向に充電されようとするが、次
に、信号ｄ＊が誤動作により“０”になるので、データ
遅延回路９０Ａの出力信号（端子ａの信号）は再び“０
“になる。従って、センスアンプ回路７の出力信号ｄ＊
に連続したノイズが発生しても、ノードａ、ｂは安定電
位に充、放電されることはない。

従って、パルスノイズの幅がデータ遅延回路９”の所定
の時定数より短かければ、上記した動作のように、デー
タ遅延回路９０Ａの出力信号（端子ａの信号）とデータ
遅延回路９０Ｂの出力信号（端子すの信号）とか同一レ
ベルになることはなく、その間、論理回路９Ｂのトラン
ジスタＡ、　２６、Ａ２７の放電経路で端子Ｃか放電さ
れて“Ｏ”レベルになり、二〇“０”　レベルかインバ
ータＩ　１．６を介して出力するデータ遅延回路出力１
み号ｄ＊ｄ　ｌｙは変化せず、“］”レベルのままであ
る。

上記とは逆に、第４図（ｂ）に示すように、アドレス入
力信号が変化してデータを読み出す時の出力バッファ回
路８による電源変動によりセンスアンプ回路７の出力ｄ
＊か“１″レベルから“０”レベルに変化した時を考え
る。アドレス入力信号が変化することにより、アドレス
変化検知回路で発生する信号ＡＴＤが制御回路］３に入
力すると、信号Ａ、Ｂが発生してデータ遅延回路９′に
入力する。この信号Ａが“１”レベル、信号Ｂが“０”
レベルである期間は、データ遅延回路９″は非動作状態
になり、その時、信号ｄ＊が１“−“Ｏ″レベル変化す
ると、信号ｄ＊はバイパス回路９２を介して瞬時に信号
ｄ＊ｄｌｙとして出力する。この時、第２図中の端子す
は、トランジスタＡ１５．Ａ１．．６により即時に放電
され、端子ａと同一レベル（○＃）になる。次に、信号
Ａ、　Ｂが変化してデータ遅延回路９”が非動作状態で
ある期間が終わり、データ遅延回路９”は動作状態にな
る。データ遅延回路９″が動作状態になった時、端子ａ
、ｂは“０°レベルであるので、ブタ遅延回路９″の出
力信号ｄ＊ｄｌｙは“０”である。この時、データが外
部へ出力されたことにより生じた電源変動によるセンス
アンプ回路７の誤動作によりその出力信号ｄ＊にパルス
ノイズがのってデータ遅延回路９”に入力しても、パル
スノイズの幅が前記所定の時定数より短かければ、端子
すと端子ａとが同一レベルになることはなく、その間、
論理回路９３のトランジスタＡ２２、Ａ、　１９の経路
で端子Ｃが充電されて“１″レベルになり、この“１”
レベルがインバータ１１６を介して出力するデータ遅延
回路出力信号ｄ＊ｄ１ｙは変化せず、“０″レベルのま
まである。

上述したように、データ遅延回路９“に連続したパルス
ノイズが入力しても、そのパルスノイズの幅が所定時間
以内であれば、羅実に吸収することができる。従って、
出力データ変化時における電源変動、あるいは、外部か
らのノイズ人力による誤動作を防止でき、出力バッファ
Ｉ・ランジスタの駆動能力を大きく設定でき、データ読
み出し速度の高速性を保ったまま、電源変動やノイズに
対する集積回路チップの動作マージンが大きくて信頼性
の高い半導体集積回路が得られる。

次に、本実施例で用いたアドレスバッファ回路（例えば
ローアドレス・バッファ回路１）およびアドレス変化検
知回路１２の１アドレス分を代表的に取り出してその一
具体例を第５図に示し、出力バッファ制御回路１１の一
具体例を第６図に示し、制御回路１３の一具体例を第７
図に示し、それぞれ簡単に説明する。

第５図に示すアドレスバッファ回路およびアドレス変化
検知回路において、Ａ１はアドレス入力、ＣＥ＊は外部
からのチップイネーブル入力信号（あるいはチップ選択
信号）ＣＥに基づいてＣＥバッファ回路（第１図１４）
により生成された集積回路チップを動作状態にしたり待
機状態にするための内部チップイネーブル信号、■ｃｃ
は電源電位、ＶＳＳは接地電位である。上記アドレス入
力Ａｉおよび信号ＣＥ＊は、アドレスバッファ回路にお
ける二人力のノアゲートＮＲＩに入力し、このノアゲー
トＮＲＩの出力側には、三段のインバータＩ］〜Ｉ３が
接続され、また、このインバータＩ］の出力側には、三
段のインバータＴＩ−〜Ｉ３′が接続されている。上記
インバータＩ３の出力Ａ１および上記インバータ１３”
の出力Ａｉは、アドレス変化検知回路部に人力する。

アドレス変化検知回路部においては、上記インバータＩ
３の出力ＡｉがインバータＩ４に人力し、このインバー
タＩ４の出力側に、ゲートにＶｅｃ電位が与えられたＮ
チャネルトランジスタとゲートにＶｓｓ電位が与えられ
たＰチャネルトランジスタとが並列に接続されてなる転
送ゲートＴＧ１を介して二段のインバータＩ５．１６が
接続されている。上記転送ゲートＴＧＩの出力ノードに
は、ソース・ドレインにＶＣＣ電位か与えられたＰチャ
ネルトランジスタからなる容量ＣＰ　１およびドレイン
・ソースにＶＳＳ電位か与えられたＮチャネルトランジ
スタからなる容量ｃＮ１が接続されていると共に、ＶＣ
Ｃ電位との間にＰチャネル）・ランジスタＰ１が接続さ
れ、このトランジスタＰ１のゲートに前記インバータＩ
３の出力Ａｉ＊が入力している。

そして、インバータＩ６の出力は、ソースがＶ　８３％
位に接続されたＮチャネルトランジスタＮ１のゲートに
接続され、このＮチャネルトランジスタＮ１のドレイン
にはＮチャネルトランジスタＮ２のソースが接続されて
いる。

また、インバータＩ３−の出力Ａｉ＊がインバータ１４
−に入力し、このインバータ１４−の出力側に、ゲート
にＶｃｃ％位が与えられたＮチャネルトランジスタとゲ
ートにＶｓｓ電位が与えられたＰチャネルトランジスタ
とが並列に接続されてなる転送ゲートＴＧＩ−を介して
二段のインバータ１５”　　ｒ６−が接続されている。

上記転送ゲートＴＧＩ−の出力ノードには、ソース・ド
レインにＶ　ｃｃ電位が与えられたＰチャネルトランジ
スタからなる容＝ｃｐ１−およびドレイン・ソースにＶ
　ｓｓｔ位が与えられたＮチャネルトランジスタからな
る容量ｃＮｌ−が接続されていると共に、Ｖｃｃ電位と
の間にＰチャネルトランジスタＰｌ−が接続され、この
トランジスタＰｌ−のゲートに前記インバータＩ３′、
の出力Ａｉ＊が入力している。

そして、インバータＩ６″の出力は、ソースがＶＳＳ電
位に接続されたＮチャネルトランジスタＮ１−のゲート
に接続され、二〇ＮチャネルトランジスタＮＺ−のドレ
インにはＮチャネルトランジスタＮ２−のソースが接続
されている。このＮチャネルトランジスタＮ２−および
前記ＮチャネルトランジスタＮ２の各ゲートには、前記
アドレスバッファ回路におけるインバータ１２の出力お
よびインバータ１２”の出力が対応して入力し、上記Ｎ
チャネルトランジスタＮ２−および前記Ｎチャネルトラ
ンジスタＮ２の各ドレイン相互は接続されており、この
接続点（ノードＮＤＩ）にはインバータＩ８の入力端が
接続されると共に、前記信号ＣＥ＊が入力するインバー
タＩ７の出力端が接続されている。なお、前記インバー
タ１４，１５．１６及びＴＧＩ、ＣＰＩ。

ＣＮ１．、ＰＴで構成される回路及び前記インバータ１
４−．１５”、１６−及びＴＧＩＣＰＩ”、ＣＮｌ−、
ＰＴ−で構成される回路は、それぞれ遅延時間Ｔを有す
る遅延回路を形成している。

ＴＳ６図に示す出力バッフ７制御回路（第１図１１）に
おいて、出カイネーブル入力信号介は二人力のノアゲー
トＮＲ９の一方の入力となり、このノアゲートＮＲ９の
他方の入力として信号ＣＥ＊が入力される。このノアゲ
ートＮＲ９の出力は、インバータ１３１の入力となり、
このイン／＜−夕１３１の出力は、二人力のノアケート
ＮＲＩＩの一方の入力となり、このノアゲートＮ　Ｒｉ
、　１の他方の入力として信号ＣＥ＊Ｄか入力する。こ
のノアゲートＮＲＩＩの出力は、二人力のナントゲート
ＮＡ２の一方の入力となり、このナンドゲ−１−Ｎ　Ａ
　２の出力は内部用ノＪバッファ制御信号ＯＥ＊となる
と共にインバータ１３０により反転されて信号ＯＥ＊と
なる。また、上記ナントゲートＮＡ２の出力は、二人力
のナントゲートＮＡ３の一方の入力となり、このナント
ゲートＮＡ３の他方の入力として前記信号ＡＴＤｄｌｙ
が入力する。そして、このナンドゲ−１−Ｎ　Ａ　３の
出力は、前記ナントゲートＮＡ２の他方の入力となる。

この出力バッファ制御回路において、信号ＯＥが“０″
、信号ＣＥ＊が“０“、信号ＣＥ＊Ｄが“Ｏ′、信号Ａ
ＴＤｄ　１３／が“１″の時には、信号ＯＥがノアゲー
トＮＲ９、インバータ１３１、ノアゲー１−　Ｎ　Ｒ］
、　１、ナントゲートＮＡ２を経て信号ＯＥ＊となって
出力し、さらに、インバータ１３０を経て信号ＯＥ＊と
なって出力する。この相補的な信号１コ＼ＯＥ＊は、前
記出力バッファ回路８の制御信号として供給される。

そして、チップイネーブル入力信号ＣＥの“０”レベル
への変化によりデータを読み出す時には、信号ＣＥ＊Ｄ
が“１“レベルになってノアケートＮＲＩＩの出力が“
０“になる。また、この前に、信号ＡＴＤｄｌｙが“０
°レベルになってナントゲートＮＡ３の出力が“１“に
なる。従って、上記ノアゲー）ＮＲＩＩの出力“Ｏ”が
上記ナンドゲー）ＮＡ２を経て“］°レベルの信号ＯＥ
＊とじて出力され、さらに、インバータ１３０を経て“
０”レベルの信号ＯＥ＊とじて出力される。この相補的
な信号ＯＥ＊、ＯＥ＊が前記出力バッファ回路８の制御
信号として供給され、この出力バッファ回路８の出力が
高インピーダンス状態に保たれる。この信号ＣＥ＊Ｄが
“０″レベルになると、上記信号ＯＥ＊が“０“、信号
ＯＥ＊が“１”となり、前記出力バッファ回路８の出力
の高インピーダンス状態が解除される。

第７図に示す制御回路（第１図１３）において、アドレ
ス人力信号の変化によりアドレス変化検知回路１２から
出力する信号ＡＴＤはＡＴＤ遅延回路部３１に入力して
遅延され、このＡＴＤ遅延回路部３１の出力信号ＡＴＤ
ｄｌｙはデータラッチ制御回路３２に入力し、ここで相
補的なデータラッチ回路制御信号ＤＬＰＳＤＬＰが生成
される。

この信号ＤＬＰはデータ遅延制御回路部３３に入力し、
ここで相補的なデータ遅延回路制御信号Ｂ。

Ａが生成される。なお、この制御回路において、■・・
・はインバータ、Ｐ・・・はＰチャネルトランジスタ、
Ｎ・・・はＮチャネルトランジスタ、ＴＧ・・・は転送
ゲート、Ｃ・・・は容量である。

第８図は、上記第１図のＥＦＲＯＭにおけるＣＥイコラ
イズ制御回路］５の一具体例を示している。このＣＥイ
コライズ制御回路においては、チップが選択状態となっ
てからメモリセルアレイ内の所定のワード線が実際に選
択されるまでの時間と同じタイミングでＳＴ信号発生回
路８３から相補的な信号５ＴＳＳＴを出力するように、
ＳＴ信号発生回路８３の前に、アドレスバッファ等価回
路８１、ローデコーダ・ワード線と等価なタイミング調
整回路８２が付加されている。即ち、信号ＣＥ＊が上記
アドレスバッファ等価回路８１およびタイミング調整回
路８２を経てＳＴ信号発生回路８３に入力している。そ
して、この５Ｔ（ｐ号発生回路８３の出力信号ＳＴはＣ
Ｅ＊Ｄ信号発生回路８４に入力し、この信号ＳＴより少
し遅れてＣＥ＊Ｄ信号発生回路８４から相補的な信号Ｃ
Ｅ＊Ｄ、ＣＥ＊Ｄが出力する。なお、このＣＥイコライ
ズ制御回路において、■・・・はインバータ、Ｐ・・・
はＰチャネルトランジスタ、Ｎ・・・はＮチャネルトラ
ンジスタ、ＴＧ・・・は転送ゲート、Ｃ・・・は容量で
ある。

第９図は、第１図中のセンスアンプ回路７として差動増
幅器を利用するＥＰＲＯＭにおけるメモリセルアレイ５
およびカラム選択ゲート６およびセンスアンプ回路７を
示している。ここで、ＭＣ１〜Ｍ　Ｃｎは浮遊ゲート型
ＭＯＳトランジスタからなるメモリセル、ＤＣｍは浮遊
ゲート型ＭＯＳトランジスタからなるダミーセル、ＷＬ
ｍは行線、ＢＬＩ〜ＢＬ口は列線、ＤＢＬはダミー列線
、２は行デコーダ、４は列デコーダ、ＢＴ］〜ＢＴｎは
カラム選択ゲート用トランジスタ、ＤＢＴは上記カラム
選択ゲート用トランジスタＢＴＩ〜ＢＴｎの１個と等価
なダミー列線選択用トランジスタであってそのゲートに
ＶＣＣ電位が与えられ、上記ダミー列線ＤＢＬに挿入さ
れている。ＢＬは前記カラム選択ゲート用トランジスタ
ＢＴ］〜ＢＴｎが共通に接続されている列線、ＬＤＩは
この列線ＢＬに接続されている第１の負荷回路、ＬＤ２
はこのダミー列線ＤＢＬに接続されている第２の負荷回
路である。上記第１の負荷回路ＬＤ１の出力側の列線Ｂ
Ｌ−の電位Ｖｉｎおよび前記第２の負荷回路ＬＤ２の出
力側のダミー列線ＤＢＬ−の電位（基準電位）Ｖｒｅｆ
は差動増幅型のセンスアンプ回路のデータ検知回路部７
０１（例えばＣＭＯＳカレントミラーからなる。）に入
力する。

また、第１の負荷回路ＬＤ１と第２の負荷回路ＬＤ２と
の間には、ゲートに信号ＳＴが与えられるＮチャネルト
ランジスタＮ５が接続されており、上記列線ＢＬ−とダ
ミー列線ＤＢＬ−との間（データ検知回路部７０］の２
つの入力端の間）には、ゲートに信号ＳＴが与えられる
Ｐチャネルトランジスタル３とゲートに信号ＳＴか与え
られるＮチャネルトランジスタＮ６とか並列接続されて
なるＣＭＯＳ転送ゲートが接続されている。

上記センスアンプ回路において、■ｃｃ電位とデータ検
知回路部７０１との［１１Ｓには、ゲートに信号ＳＴが
与えられる活性化制御用のＰチャネルトランジスタル４
が接続され、このトランジスタＰ４がオフの時にデータ
検知回路部７０１を非動作状態にして消費電流を削減す
るようになっている、また、上記データ検知回路部７０
１の出力端と接地端との間にはゲートに信号ＳＴが与え
られるＮチャネルトランジスタＮ７が接続されている。

前記第１の負荷回路ＬＤ］には、ゲートに前記信号ＳＴ
が与えられるＰチャネルトランジスタル５が設けられ、
第２の負荷回路ＬＤ２にも、ゲートに前記信号ＳＴが与
えられるＰチャネルトランジスタル６が設けられている
。

上記した第９図の構成において、ダミーセルＤＣｍに基
づいて生成されるダミー列線ＤＢＬ〜の基準電位Ｖｒｅ
ｆと選択されたメモリセルから読み出されたデータに基
づいて生成される列線ＢＬ−の電位Ｖｉｎをセンスアン
プ回路で比較するこ上によりメモリセルのデータを検知
する。アドレス入力信号が変化してメモリセルのデータ
を読み出す時と比べて、チップイネーブル入力信号ＣＥ
が変化してメモリセルのデータを読み出す場合は、前述
のように内部チップイネーブル入力信号ＣＥ＊により集
積回路チップが動作状態となるまでの時間遅れる。以下
にこの点を解決するためのセンスアンプ回路の高速化に
ついて説明する。

チップイネーブル入力信号ＣＥが“１“で集積回路チッ
プが待機状態の時、信号ＳＴは“０“となっている。こ
の状態からチップイネーブル入力信号ＣＥが“０“に変
化すると、所定時間（チップが動作状態になってからメ
モリセルが選択されるまでの時間）、信号ＳＴが“０”
になって、活性化制御用のＰチャネルトランジスタル４
がオフになるとともに、トランジスタＮ５．Ｎ６．Ｐ３
゜Ｐ５．Ｐ６がオンとなり、列線ＢＬ−とダミー列線Ｄ
ＢＬ−とは上記トランジスタＮ５．Ｎ６゜Ｐ３を介して
短絡状態となり、はぼ同一電位に設定される。この時、
列線ＢＬ／’とダミー列線ＤＢＬ−とをより速く同一電
位に設定するために、前記第１の負荷回路ＬＤ］のＰチ
ャネルトランジスタル５および第２の負荷回路ＬＤ２０
ＰチャネルトランジスタＰ６がオンになり、この負荷回
路ＬＤＩおよびＬＤ２の電流供給能力を通常の読み出し
時より大きく設定する。また、この時、センスアンプ回
路の出力側のＮチャネルトランジスタＮ７がオンになり
、センスアンプ回路の出力は″０ルベルになる。

第１０図は、第１図中のデータラッチ回路１０の一具体
例を示しており、データ遅延回路９”の出力信号ｄ＊ｄ
ｌｙがクロックドインバータＣ１２に入力し、このクロ
ックドインバータＣＩ２の出力側に三段のインバータ１
１６〜１１８が接続されており、−段目のインバータ１
１６の出力ノ−ドと入力ノードとの間にラッチ用のクロ
ックドインバータＣＩ３が接続されている。上記入力段
のクロックドインバータＣＩ２は、信号ＤＬＰの“０“
レベルによりオンになるＰチャネルトランジスタと信号
ＤＬＰの“１ルベルによりオンになるＮチャネルトラン
ジスタとが直列接続されてなる。また、ラッチ用のクロ
ックドインバータＣＩ３は、信号ＤＬＰの“０”レベル
によりオンになるＰチャネルトランジスタと信号ＤＬＰ
の“１″レベルによりオンになるＮチャネルトランジス
タとが直列接続されてなる。

従って、信号ＤＬＰが“０″レベルの時には、入力段の
クロックドインバータＣＩ２が活性化し、ラッチ用のク
ロックドインバータＣＩ３は非活性状態であり、入力は
入力段のクロックドインバータＣＩ２および三段のイン
バータＩ　］、　６〜１１．８を経て出力バッファ回路
８へ出力される。また、信号ＤＬＰが“１”レベルの時
には、入力段のクロックドインバータＣＩ２は非活性状
態であり、ラッチ用のクロックドインバータＣＩ３が活
性化し、このクロックドインバータＣＩ３と一段目のイ
ンバータ１１６とにより一段目のインバータ１１、、６
の出力がラッチされ、このラッチデータが後段のインバ
ータ１１７および１１８を経て圧力信号ｄ＊ｄｌｙとな
る。

即ち、上記第１図のＥ　Ｆ　ＲＯＭによれば、センスア
ンプ回路７と出力バッファ回路８との間にブタ遅延回路
９″とデータラッチ回路１０とが挿入されており、アド
レス変化検知回路１２のパルス出力信号ＡＴＤに基づい
て、まず、データラッチ回路１０によってアドレス入力
信号が切り替わる前のメモリセルのデータに対応したセ
ンスアンプ回路７の８カデータを所定時間ラッチするた
めのラッチ信号を発生する。この時、データラッチ回路
１０によりラッチされているデータが出力バッファ回路
８から出力される。

この動作と同時に、データ遅延回路９″の遅延時間が短
く設定され、アドレス入力信号の変化後のアドレスに対
応するメモリセルのデータが瞬時に出力される。このセ
ンスアンプ回路７の出力の変化に追随してデータ遅延回
路９”の出力が変化する。このデータ遅延回路９“の出
力が新しく選択されたアドレスに対応するメモリセルの
データに変化した時点とほぼ同じタイミングで、データ
遅延回路制御信号が変化してデータ遅延回路９″の遅延
時間が長く設定される。次に、データラッチ回路制御信
号が変化して、新しいアドレスに対応したメモリセルの
データが出力される。

このように設定されることによって、出力データ変化時
における電源変動、あるいは外部からのノイズ入力によ
る誤動作を防止でき、出力バッファトランジスタの駆動
能力を大きく設定でき、データ読み出し速度の高速性を
保ったまま、電源変動やノイズに対する集積回路チップ
の動作マージンが大きくて信頼性の高い半導体集積回路
が得られる。

この場合、データ遅延回路９”における互いに異なる遅
延時間特性を有する２つの遅延回路の出力信号の論理レ
ベルが等しくない場合にはその出力を変化させず、上記
２つの遅延回路の出力信号の論理レベルが等しくなると
出力を変化させる論理動作を行う論理回路９３を有する
ので、電源変動に伴うセンスアンプ回路７の誤動作が生
じても、誤ったデータが出力バッファから出力されるこ
とを防止できる。

なお、本発明は、上記実施例のＥ　Ｐ　ＲＯＭに限らす
、ＥＥＦＲＯＭ、マスクＲＯＭＳＳＲＡＭ等その他の半
導体メモリに適用できることは勿論、入力ビンと内部デ
ータを出力する外部ピンを有する半導体集積回路に一般
的に適用可能であり、信頼性の高い半導体集積回路を得
ることができる。

［発明の効果〕 上述したように本発明の半導体集積回路によれば、デー
タ出力時における電源変動あるいは外部からのノイズ入
力による集積回路内部回路の誤動作を防止でき、出力バ
ッファトランジスタの駆動能力を大きく設定でき、デー
タ読み出し速度の高速性を保ったまま、上記電源変動や
ノイズに対する集積回路チップの動作マージンが大きく
て信頼性の高い半導体メモリを実現できる。

また、本発明の半導体集積回路によれば、互いに異なる
遅延時間特性を有する２つの遅延信号入力の論理レベル
が等しくない場合にはその出力を変化させず、上記２つ
の遅延信号入力の論理レベルが等しくなると出力を変化
させる論理動作を実現するための具体的な構成をもつ論
理回路を実現できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例に係るＥＦ
ＲＯＭの一部を示すブロック図、第２図は第１図中のデ
ータ遅延回路の一具体例を示す回路図、第３図（ａ）お
よび（ｂ）は第２図のデータ遅延回路の動作を示すタイ
ミング波形図、第４図（ａ）および（ｂ）は第１図のＥ
ＦＲＯＭの動作を示すタイミング波形図、第５図は第１
図中のアドレスバッファ回路およびアドレス変化検知回
路の１ビット分の一具体例を示す回路図、第６図は第１
図中の出力バッファ制御回路の一具体例を示す回路図、
第７図は第１図中の制御回路の一具体例を示す回路図、
第８図は第１図中のＣＥ制御回路の一具体例を示す回路
図、第９図は第１図中のメモリセルアレイおよびセンス
アンプ回路の一具体例を示す回路図、第１０図は第１２
図中のデータラッチ回路の一具体例を示す回路図、第１
１図は従来のＥ　Ｐ　ＲＯＭの一部を示すブロック図、
第１２図は第１１図のＥ　Ｆ　ＲＯＭの動作を示すタイ
ミング波形図、第１３図は第１１図中の出力バッファ回
路を示す回路図、第１４図は第１３図中の出力バッファ
回路の動作例を示す波形図、第１５図は第１１図中のデ
ータ遅延回路の一具体例を示す回路図、第１６図（ａ）
および（ｂ）は第１５図のデータ遅延回路の動作を示す
タイミング波形図である。 １・・・ローアドレス・バッファ回路、２・・・ローデ
コーダ回路、３・・・カラムアドレス・バッファ回路、
４・・・カラムデコーダ回路、５・・・メモリセルアレ
イ、６・・・カラム選択ゲート、７・・・センスアンプ
回路、８・・・出力バッファ回路、９″・・・データ遅
延回路、１０・・・データラッチ回路、］１・・出力バ
ッファ制御回路、１２・・・アドレス変化検知回路、１
３・・・制御回路、１４・・・て１６７７７回路、１５
・・・τＴイコライズ制御回路、３１・・・ＡＴＤ遅延
回路部、３２・・・データラッチ制御回路部、３３・・
・データ遅延制御回路部、７０１・・・データ検知回路
部、８１・・・アドレスバッファ等価回路、８２・・・
タイミング調整回路、８３・・・ＳＴ信号発生回路、８
４・・・ＣＥ＊Ｄ信号発生回路、９０Ａ・・・第１の遅
延回路、９０Ｂ・・・第２の遅延回路、９２・・・バイ
パス回路、９３・・・論理回路、ＬＧＣ・・・三入力論
理回路、１１６・・・インバータ、ＴＧＡ・・・転送ゲ
ート、Ａ、　Ｔ　Ｄ・・・アドレス変化検知信号、５Ｔ
ＳＳＴ・・・センスアンプ制御信号、ＤＬＰ、ＤＬＰ・
・・データラッチ回路制御信号、Ａ、Ｂ・・・データ遅
延回路制御信号。 出願人代理人　弁理士　鈴江武彦 第 図 第１０図 ＣＥ ０Ｅを 第１４図 第１５ 図

Claims (3)

【特許請求の範囲】
1. （１）アドレス入力信号の変化を検知してパルス信号を
   発生するアドレス変化検知回路と、データを記憶するメ
   モリセルと、 この半導体集積回路の動作状態を制御するための外部入
   力信号に基ずいて制御され、上記メモリセルに記憶され
   たデータを検知するためのデータ検知回路と、 このデータ検知回路の出力側にそれぞれ接続され、前記
   アドレス変化検知回路のパルス信号を利用して動作が制
   御され、互いに異なる遅延時間特性を有する少なくとも
   ２つの遅延回路と、 上記各遅延回路の出力側に接続され、前記アドレス変化
   検知回路のパルス信号を利用して制御され、前記各遅延
   回路が動作状態の時に各遅延回路の出力データが等しく
   ない場合にはその出力を変化させず、各遅延回路の出力
   データが等しくなるとその出力を変化させる論理回路と
   、 前記各遅延回路の入力側と上記論理回路の出力側との間
   に接続され、前記アドレス変化検知回路のパルス信号を
   利用して動作が制御され、上記各遅延回路の遅延時間特
   性より短い遅延時間特性を有するバイパス回路と、 上記論理回路の出力側に接続され、前記アドレス変化検
   知回路のパルス信号を利用してラッチ動作が制御される
   ラッチ回路と、 このラッチ回路の出力側に接続され、前記メモリセルに
   記憶されたデータを出力するための出力バッファ回路と
   、 前記アドレス変化検知回路のパルス信号を利用して前記
   データ検知回路の出力データを前記出力バッファ回路か
   ら所定の期間出力しない状態とする出力バッファ制御回
   路 を具備することを特徴とする半導体集積回路。
2. （２）互いに異なる遅延時間特性を有する２つの遅延信
   号入力の論理レベルが等しくない場合にはその出力を変
   化させず、上記２つの遅延信号入力の論理レベルが等し
   くなると出力を変化させる三入力論理回路と、 この三入力論理回路の出力側に接続され、その出力が上
   記三入力論理回路の１つの入力となるインバータと、 このインバータの出力側に一端が接続され、所定の制御
   信号を利用して動作が制御される転送ゲートとを具備し
   、 上記三入力論理回路は、直列接続されたＰチャネルの第
   １〜第３のトランジスタと直列接続されたＰチャネルの
   第４のトランジスタおよび第５のトランジスタが第１の
   電源電位と出力ノードとの間に接続され、この第４のト
   ランジスタおよび第５のトランジスタの接続点と前記第
   ２のトランジスタおよび第３のトランジスタの直列接続
   点とが接続され、直列接続されたＮチャネルの第６のト
   ランジスタおよび第７のトランジスタと、直列接続され
   たＮチャネルの第８のトランジスタおよび第９のトラン
   ジスタと、直列接続されたＮチャネルの第１０のトラン
   ジスタおよび第１１のトランジスタとが前記出力ノード
   と第２の電源電位との間にそれぞれ接続され、上記第２
   、第３、第６、第８のトランジスタの各ゲートに前記２
   つの遅延信号入力のうちの一方が与えられ、上記第１、
   第５、第７、第１０のトランジスタの各ゲートに前記２
   つの遅延信号入力のうちの他方が与えられ、上記第４、
   第９、第１１のトランジスタの各ゲートに前記インバー
   タの出力信号が与えられることを特徴とする半導体集積
   回路。
3. （３）請求項１記載の半導体集積回路において、前記論
   理回路は請求項２記載の論理回路が用いられ、２つの遅
   延信号入力を与える遅延回路およびバイパス回路が前記
   アドレス変化検知回路のパルス信号を利用して制御され
   ることを特徴とする半導体集積回路。