KR960001105B1

KR960001105B1 - 반도체 집적회로

Info

Publication number: KR960001105B1
Application number: KR1019880017725A
Authority: KR
Inventors: 히로시 이와하시
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-12-28
Filing date: 1988-12-28
Publication date: 1996-01-18
Also published as: JPH01173387A; KR900010775A; JPH0661160B2

Abstract

내용 없음.

Description

반도체 집적회로

제1도는 종래의 반도체 메모리를 나타낸 블록도.

제2도는 제1도에 도시된 반도체 메모리의 출력버퍼회로를 나타낸 회로도.

제3도는 제2도에 도시된 출력버퍼회로의 각 노드에서의 전압/전류변화를 나타낸 타이밍차트.

제4도는 본 발명의 1실시예에 따른 반도체 메모리를 나타낸 블록도.

제5도는 제4도에 도시된 본 발명의 반도체 메모리에서 전송제어회로의 구성을 상세하게 나타낸 회로도.

제6도는 제5도에 도시된 전송제어회로의 동작을 설명하기 위한 타이밍차트.

제7도는 제5도에 도시된 전송제어회로의 지연회로에 대한 구성을 상세하게 나타낸 회로도.

제8도는 제4도에 도시된 본 발명의 반도체 메모리에서 펄스신호발생기의 입력측에 설치된 잡음제거회로의 구성을 나타낸 회로도.

제9도는 제8도에 도시된 잡음제거회로의 동작을 설명하기 위한 타이밍차트.

제10도는 제4도에 도시된 본 발명의 반도체 메모리에서 펄스신호발생기의 구성을 상세하게 나타낸 회로도.

제11도는 제10도에 도시된 펄스신호발생기에서 어드레스변화검출회로의 구성을 상세하게 나타낸 회로도.

제12도는 제11도에 도시된 어드레스변화검출회로의 동작을 설명하기 위한 타이밍차트.

제13도는 본 발명의 다른 실시예에 따른 반도체 메모리를 나타낸 블록도.

제14도는 제13도에 도시된 반도체 메모리의 동작을 설명하기 위한 타이밍차트.

제15도는 제13도에 도시된 반도체 메모리에서 1비트구성의 열 및 행어드레스버퍼와 펄스신호발생기를 상세하게 나타낸 회로도.

제16도는 제13도에 도시된 반도체 메모리에서 전송제어회로의 구성을 상세하게 나타낸 회로도.

제17도는 제13도에 도시된 반도체 메모리에서 출력버퍼제어회로의 구성을 상세하게 나타낸 회로도.

제18도는 본 발명의 또 다른 실시예에 따른 반도체 메모리를 나타낸 블록도.

제19도는 제18도에 도시된 본 발명의 반도체 메모리에 대한 동작을 설명하기 위한 타이밍차트.

제20도는 제18도에 도시된 본 발명의 반도체 메모리에서 제어회로의 구성을 상세하게 나타낸 회로도.

제21도는 제18도에 도시된 본 발명의 반도체 메모리에서 메모리셀어레이와 열선택게이트 및 감지증폭기의 구성을 상세하게 나타낸 회로도.

제22도는 제18도에 도시된 본 발명의 반도체 메모리에서 출력버퍼제어회로의 구성을 상세하게 나타낸 회로도.

제23도(a)는 제21도에 도시된 감지증폭기의 동작파형을 나타낸 파형도.

제23도(b)는 제21도에 도시된 트랜지스터(N5,N6,P3,P5,P6)를 사용하지 않은 감지증폭기의 동작파형을 나타낸 파형도.

제24도는 본 발명의 또 다른 실시예에 따른 반도체 메모리를 나타낸 블록도.

제25도는 제24도에 도시된 본 발명의 반도체 메모리에서 데이터랫치회로의 구성을 상세하게 나타낸 회로도.

제26도는 제24도에 도시된 본 발명의 반도체 메모리를 설명하기 위한 타이밍차트.

제27도는 본 발명의 또 다른 실시예에 따른 반도체 메모리를 나타낸 블록도.

제28도는 제27도에 도시된 본 발명의 반도체 메모리에서 제어회로의 구성을 상세하게 나타낸 회로도.

제29도는 제27도에 도시된 본 발명의 반도체 메모리에서 랫치모드변화회로의 구성을 상세하게 나타낸 회로도.

제30도는 제27도에 도시된 본 발명의 반도체 메모리에서 출력버퍼제어회로의 구성을 상세하게 나타낸 회로도.

제31도는 제27도에 도시된 본 발명의 반도체 메모리에 대한 동작을 설명하기 위한 타이밍차트.

제32도는 본 발명의 또 다른 실시예에 따른 반도체 메모리를 나타낸 블록도.

제33도는 제32도에 도시된 반도체 메모리에서 열어드레스버퍼 또는 행어드레스버퍼의 구성을 상세하게 나타낸 회로도.

제34도 제32도에 도시된 펄스신호발생기에 사용되는 어드레스변화검출회로의 구성을 상세하게 나타낸 회로도.

제35도는 제34도에 도시된 어드레스변화검출회로의 동작을 설명하기 위한 타이밍차트.

제36도는 제32도에 도시된 본 발명의 반도체 메모리에서 펄스폭검출회로의 구성을 상세하게 나타낸 회로도.

제37도는 제36도에 도시된 펄스폭검출회로의 동작을 설명하기 위한 파형도.

제38도는 제36도에 도시된 펄스폭검출회로와는 다르게 구성된 펄스폭검출회로를 나타낸 회로도.

제39도는 제36도에 도시된 펄스폭검출회로의 동작을 설명하기 위한 타이밍차트.

제40도는 제36도와 제38도에 도시된 펄스폭검출회로와는 다르게 구성된 펄스폭검출회로를 나타낸 회로도.

제41도는 제40도에 도시된 펄스폭검출회로의 동작을 설명하기 위한 타이밍차트.

제42도는 제32도에 도시된 본 발명의 반도체 메모리에서 전송제어회로의 구성을 상세하게 나타낸 회로도.

제43도에 제42도에 도시된 전송제어회로와는 다르게 구성된 전송제어회로를 나타낸 회로도.

제44도는 본 발명의 또 다른 실시예에 따른 반도체 메모리를 나타낸 블록도.

제45도는 제4도와 제13도, 제18도, 제24도, 제27도, 제32도 및 제44도에 도시된 본 발명의 각 실시예에 따른 반도체 메모리에서 전송제어회로의 구성을 상세하게 나타낸 회로도.

제46도는 제45도에 도시된 전송제어회로의 동자을 설명하기 위한 타이밍차트이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 어드레스입력단자 12 : 열어드레스버퍼

13 : 행어드레스버퍼 14 : 열디코더

15 : 행디코더 16 : 열선택선

17 : 행선 18 : 열선택선

19 : 비트선 20 : 열게이트회로

21 : 감지증폭기 22 : 전송제어회로

24 : 데이터출력단자 25 : 펄스신호발생기

51,52 : 지연회로 100 : 출력버퍼제어회로

[산업상의 이용분야]

본 발명은 반도체 집적회로에 관한 것으로, 특히 출력버퍼회로를 통해 대전류가 흐르는 구성의 반도체 메모리와 같은 반도체 집적회로에 관한 것이다.

[종래의 기술 및 그 문제점]

현재 소비전력이 낮으면서 고속인 반도체 집적회로에 대한 요구가 강하게 대두되고 있는 바, 이러한 반도체 집적회로로서의 반도체 메모리에서는 예컨대 독출속도의 향상과 소비전력의 절감이 중요한 당면과제로 되어 있다.

제1도에는 종래의 반도체 메모리로서의 RAM에 관한 블록도가 도시되어 있는 바, 이 제1도에 도시된 RAM은 어드레스입력의 변화를 검출하고 이 어드레스변화에 동기에서 펄스신호를 발생시킨 다음에 이 펄스신호를 기초로 내부회로의 동작을 제어함으로써, 데이터의 독출속도를 향상시킴과 더불어 소비전력의 절감을 시도한 것이다. 이 제1도에서는 설명을 간략화하기 위해 데이터기록에 관한 회로구성은 생략되어 있다. 도면의 참조부호 11은 다수의 어드레스입력단자, 12은 열어드레스버퍼, 13은 행어드레스버퍼, 14는 열디코더, 15는 행디코더, 16은 열선택선, 17은 행선, 18은 행선(17)의 신호에 의해 선택되는 매트릭스형상의 다수의 메모리셀(도시되지 않음)을 갖춘 메모리셀어레이, 19는 비트선, 20은 열게이트회로, 21은 감지증폭기, 23은 출력버퍼회로, 24는 데이터출력단자, 25는 펄스신호발생기를 나타낸 것이다.

그중, 상기 열어드레스버퍼(12)는 행어드레스버퍼(13)는 각각 반도체 메모리의 외부회로에서 공급되는 열어드레스입력신호와 행어드레스입력신호에 대응하는 내부어드레스신호를 발생시키고, 상기 펄스신호발생기(25)는 상기 열어드레스(12)와 상기 열어드레스버퍼(12)와 행어드레스버퍼(13)에서 출력되는 내부어드레스 신호를 수신해서 최소한 하나의 어드레스신호의 논리레벨이 변화되는 경우 펄스신호를 출력하는데, 이 펄스 신호발생기(25)로부터 출력되는 펄스신호는 메모리셀어레이(18)와 감지증폭기 (21) 및 출력버퍼회로(23)에 인가되고, 이 펄스신호에 의해 상기 메모리셀어레이(18)와 감지증폭기(21) 및 출력버퍼회로(23)의 동작상태가 제어되게 된다. 즉, 예컨대 상기 펄스신호에 의해 메모리셀어레이(18)에 대한 각 비트선의 선충전(precharge)동작과 감지증폭기(21)에서의 데이터감지동작 및 출력버퍼회로(23)에서의 데이터출력동작이 각각 제어되게 된다. 여기서, 상기 펄스신호는 메모리셀어레이(18)와 감지증폭기(21) 및 출력버퍼회로(23)가 충분한 마아진(margin)을 갖고서 동작할 수 있도록 충분한 펄스폭을 갖도록 설정된다.

또, 반도체 메모리에서는 데이터출력단자에 접속된 대용량의 캐패시터, 즉 약 100pF 부하캐패시터가 출력버퍼회로에서 출력되는 데이터에 따라 구동되어야 하기 때문에, 출력버퍼회로에서 출력단에 위치하는 트랜지스터의 전류구동능력이 대용량의 부하캐패시터를 충분하게 구동시키도록 매우 크게 설정된다.

제2도는 출력버퍼회로의 출력단 구성을 나타낸 도면으로, 이 출력버퍼회로의 출력단은 정전원전압(VDD)에 접속된 소오스와 데이터출력단자(24)에 접속된 드레인을 갖춘 P챈널 MOS트랜지스터(QP)와, 접지전압(VSS)에 접속된 소오스와 데이터출력단자(24)에 접속된 드레인을 갖춘 N챈널 MOS트랜지스터(QN)로 구성되는 바, 이 경우 상기 P챈널 MOS트랜지스터(QP)와 N챈널 MOS트랜지스터(QN)중 어느 하나는 상기 감지증폭기(21)에 의해 검출되는 데이터에 따라 온상태로 설정된다. 또, 데이터출력단자(24)에 접속된 부하캐패시터(CO)는 온상태의 MOS트랜지스터(QP 또는 QN)를 통해 전원전압(VDD)으로 충전되거나 접지전압(VSS)으로 방전되는데, 여기서 상기 양 MOS트랜지스터(QP,QN)의 컨덕턴스는 대전류를 이용하여 캐패시터(CO)의 충전 및 방전을 실행함으로써 데이터출력단자(24)로부터 데이터(DOUT)를 신속하게 출력할 수 있도록 크게 설정되어 있다.

그리고, 상기 전원전압(VDD)와 전지전압(VSS)은 전원부(200)로부터 배선(201,202)을 상기 출력버퍼회로(23)에 인가되는데, 이러한 구성에서 배선(201, 202)을 통해 대전류가 흐르는 경우에는 전원전압(VDD)과 전지전압(201,202)을 통해 대전류가 흐르는 경우에는 전원전압(VDD)과 접지전압(VSS)이 배선(201,202)상에 나타나는 인덕턴스(203,204)의 영향에 의해 크게 변화하게 된다. 즉, 각 인덕턴스(203,204)의 값이 낮고 배선(201 또는 202)을 통해 흐르는 전류의 변화비가 시간의 함수로서 di/dt로 정의되는 경우에는, 그 배선(201 또는 202)에서 발생하는 전위변화 ㅿV는 다음의 식으로 주어지게 된다.

[수학식 1]

△V=L·(di/dt)...................................................(1)

제3도는 상기 제2도에 도시된 출력버퍼회로(23)의 각 노드에서 발생하는 전압/전류변화를 나타낸 타이밍차트이다. 동도면에서 도면의 참조부호 IS는 MOS트랜지스터(QP)의 드레인전류를 나타내고, IT는 N챈널 MOS트랜지스터(QN)의 드레인전류를 나타내는데, MOS트랜지스터(QP,QN)가 스위칭되어 MOS트랜지스터(QP 또는 QN)의 드레인전류(IS 또는 IT)가 흐르는 경우에는 전원전압(VDD)과 접지전압(VSS)이 제3도에 도시된 바와 같이 변화하게 된다. 이러한 상태에서 출력버퍼회로(23)로부터 데이터가 출력되는 경우에 그 출력단을 통해 대전류가 흐르게 되면, 반도체 메모리에 인가되는 전원전압(VDD)과 접지전압(VSS)이 변화하게 된다. 이러한 전위변화는 반도체 메모리가 오동작을 일으키게 되는 원인으로 되는 바, 부하캐패시터의 충ㆍ방전전류에 의한 오동작을 반도체 메모리가 보다 고속으로 동작할 필요가 있으므로 부하캐패시터의 충전과 방전이 보다 짧은 주기로 이루어짐에 따라 용이하게 발생하는 경향이 있다.

여기서, 상기한 전원전압의 변동에 의해 여러 가지 동작이 발생하게 되는 바, 그중 하나는 감지증폭기와 관련한 오동작이다. 즉, 감지증폭기는 고속으로 데이터를 읽어내기 위해 반도체 메모리에서의 매우 미소한 전위변화를 검출해 내게 되는데, 그 감지증폭기에는 상기 출력버퍼회로에 인가되는 전원전압(VDD)과 접지전압(VSS)이 동일하게 인가되므로, 감지증폭기는 전원전압(VDD)과 접지전원(VSS)의 변동에 의해 오동작을 일으키게 된다.

감지증폭기는 한쌍의 비트선에 접속된 2개의 입력노드에서의 전위를 비교해서 그 전위크기에 따라 ˝1˝ 또는 ˝0˝레벨의 데이터를 검출해 내게 된다. 이 경우, 전원전압(VDD) 또는 접지전원(VSS)의 변화에 의한 2개의 노드에서의 전위의 응답속도가 그 2개의 노드의 기생용량의 차이에 의해 상호 다르게 되기 때문에, 2개의 입력노드에서의 전위사이의 크기 관계가 일시적으로 반전되어 잘못된 데이터가 검출될 수 있다. 이러한 오동작은 감지증폭기의 2개의 입력노드에서 전위차가 작은 경우에 발생하는데, 데이터의 독출속도를 증가시키기 위해서는 상기 전위차를 최소로 설정해주는 것이 바람직하다. 따라서, 이러한 오동작은 고속동작이 요구되는 반도체 메모리에서 발생하기 쉽다. 또, 반도체 메모리에서의 전원전압(VDD)과 접지전원(VSS)의 변화는 입력단 예컨대 열어드레스버퍼와 행어드레스버퍼의 오동작을 초래하게 된다.

따라서, 반도체 메모리에서 데이터가 독출되어 외부회로에 전송되는 경우에 전원전압(VDD)과 접지전압(VSS)의 변화가 발생하므로, 반도체 메모리에 에러가 발생하는 외부의 반도체 집적회로에서 해당 반도체 메모리의 어드레스입력부에 인가되는 데이터의 전위레벨이 변화되지 않게 된다. 예컨대, 어드레스입력부에 ˝0˝레벨의 데이터가 인가되는 동안 반도체 메모리의 접지전압(VSS)이 부(負)방향으로 변화하면, 접지전압(VSS)이 기준접압으로 설정되어 있는 어드레스입력부는 입력데이터와 접지전압(VSS)사이의 전위차가 커지게 되므로 입력데이터를 ˝1˝데이터로 인식하게 된다. 그에 따라, 접지전압(VSS)의 전위가 부방향으로 변화하는 경우에는 입력데이터의 ˝0˝레벨과 접지전압(VSS) 사이의 전위차가 증대하고, 접지전압(VSS)이 기준전압으로 설정된 경우에는 ˝0˝레벨의 전위가 상대적으로 증대하게 된다. 따라서, ˝0˝레벨신호가 어드레스입력부에서 ˝1˝에 상당하는 레벨로 인식되어 반도체 집적회로에 전송되므로 오동작이 발생하게 되어 잘못된 출력이 얻어지게 된다. 즉, 열 또는 행어드레스버퍼가 오동작하는 경우에 열 또는 행어드레스버퍼로부터의 출력은 전압(VDD,VSS)의 변화에 의해 일시적으로 반전되게 된다. 그 결과, 펄스신호발생기(25)에서는 어드레스입력의 정상적인 변화와 동일한 형태로 펄스신호가 출력되어 상기 메모리셀어레이(18)와 감지증폭기(21) 및 출력버퍼회로(23)에 인가되므로, 메모리셀어레이(18)와 감지증폭기(21) 및 출력버퍼회로(23)는 어드레스입력의 정상적인 변호와 동일한 형태로 각각의 동작을 개시하게 된다. 이후, 출력버퍼회로(23)에서 바람직하지 않은 데이터가 출력되어 오동작이 발생하게 된다.

상술한 바와 같이 종래의 반도체 집적회로에서는 출력버퍼회로가 동작할 때에 전원전압에서 IC잡음이 발생하여 이 잡음에 의해 오동작이 일어나게 된다는 문제가 있었다.

[발명의 목적]

본 발명은 출력데어터가 변화하는 사이에 전원전압의 변동 또는 외부잡음입력에 의해 반도체 집적회로의 내부회로에서 오동작이 발생하여 출력버퍼회로가 잘못된 데이터를 출력하게 된다는 종래 기술의 문제점을 해결하기 위한 것으로, 출력데이터가 변화하는 사이에 전원전압변동 또는 외부잡음입력에 기인하는 내부회로의 오동작을 방지할 수 있고, 출력단 트랜지스터의 구동능력을 증대시킴으로써 데이터독출속도를 고속으로 유지시키면서 전원전압변동 또는 외부잡음입력에 대한 반도체 집적회로의 동작마아진을 증대시킬 수 있는 높은 신뢰성의 반도체 집적회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위한 본 발명의 반도체 집적회로는, 데이터 저장수단과, 어드레스입력의 변화를 검출해서 제1펄스신호를 발생시키는 펄스신호발생수단, 어드레스입력에 대응해서 상기 데이터저장수단에 저장된 데이터를 검출하는 데이터검출수단, 상기 데이터검출수단에서 검출한 데이터를 외부로 출력하는 데이터출력수단 및, 상기 펄스신호발생수단에서 발생되는 제1펄스신호의 펄스폭이 소정값보다 작은 경우 상기 데이터출력수단으로부터 출력되는 데이터의 레벨이 변화되지 않도록 제어해 주고, 상기 펄스폭이 소정값 보다 큰 경우 상기 데이터출력수단이 상기 데이터검출수단에서 검출된 데이터를 기초로 해서 출력데이터의 레벨을 설정하도록 하는 데이터출력동작제어수단을 구비하여 이루어진 것을 특징으로 한다.

[실시예]

이하, 본 발명에 따른 반도체 집적회로에 대해 예시도면에 의거해서 상세히 설명한다.

제4도는 본 발명이 적용되는 메모리에서 예컨대 RAM의 전체 구성을 나타낸 블록도로서, 설명의 간략화를 도모하기 위해 데이터기록에 관련된 회로부는 생략되어 있다. 동도면에서 참조부호 11은 어드레스입력단자, 12는 이 어드레스입력단자(11)에 인가되는 다수비트로 이루어진 열어드레스신호의 비트신호와 반대되는 레벨 및 동일한 레벨을 갖는 상보적인 내부열어드레스신호를 발생하는 열어드레스버퍼, 13은 상기 어드레스입력단자(11)에 인가되는 다수비트로 이루어진 행어드레스신호의 비트신호와 반대되는 레벨 및 동일한 레벨을 갖는 상보적인 내부행어드레스신호를 발생시키는 행어드레스버퍼, 14는 내부열어드레스신호가 인가되는 열디코더, 15는 내부행어드레스신호가 인가되는 행디코더, 16은 상기 열디코더(14)에서 출력되는 신호에 의해 선택적으로 구동되는 열선택선, 17은 상기 행디코더(15)에서 출력되는 신호에 의해 선택적으로 구동되는 행선, 19는 이 메모리셀어레이(18)의 메모리셀에 각각 접속되는 비트선, 20은 상기 열선택선(16)으로부터 인가되는 신호를 기초로 비트선(19)을 선택하는 열게이트회로, 21은 이 열게이트회로(2)에 의해 선택된 비트선상의 데이터를 검출해 내는 감지증폭기, 22는 이 감지증폭기(21)로부터 출력되는 데이터를 수신해서 그 검출데이터의 출력 제어를 수행하는 전송제어회로, 23은 출력버퍼회로, 24는 데이터출력단자, 25는 내부열어드레스신호와 내부행어드레스신호와 레벨변화를 검출함으로써 어드레스입력의 변화를 검출해서 펄스신호를 출력해 주는 펄스신호발생기를 나타낸 것이다. 여기서, 상기 전송제어회로(22)의 동작은 상기 펄스신호발생기(25)에서 출력되는 펄스신호에 의해 제어되는데, 전송제어회로(22)는 상기 펄스신호발생기(25)에서 발생되는 펄스신호에 의해 감지증폭기(21)에서 검출된 데이터를 출력버퍼호로(23)에 고속으로 전송해 주게 된다.

이러한 구성에서 상기 출력버퍼회로(23)에서 데이터가 출력될 때 전원전압의 변동(전원잡음)에 의해 열어드레스버퍼(12) 또는 행어드레스버퍼(13)에서 오동작이 일어나는 경우, 특히 열어드레스버퍼(12) 또는 행어드레스버퍼(13)에 인가되는 전원전압 또는 접지전압의 변동에 기인해서 내부의 열어드레스 또는 행어드레스 신호가 일시적으로 변화하는 경우를 고려해 보면, 이 경우 펄스신호발생기(25)에서는 정상적으로 변화하는 어드레스입력과 동일하게 펄스신호를 발생시키게 되고, 이 펄스신호를 수신함에 다라 메모리셀어레이(18)와 감지증폭기(21) 및 출력버퍼회로(23)는 정상적으로 변화하는 어드레스입력의 경우와 동일한 형태로 동작하게 된다. 이때, 선택된 메모리셀로부터 검출된 데이터는 출력버퍼회로(23)로부터 전송되지 않게 되는데, 검출된 데이터가 상기 출력버퍼회로(23)로부터 전송되지 않은 이유는 다음과 같다.

제5도는 상기 제4도에 도시된 반도체 메모리에서 전송제어회로(22)의 구성을 나타낸 회로도이고, 제6도는 제5도에 도시된 전송제어회로의 타이밍차트를 나타낸 도면으로, 제5도에 도시된 전송제어회로(22)의 동작은 다음과 같이 이루어지게 된다.

어드레스가 변화되어 새로운 메모리셀이 선택된 경우 선택메모리셀의 데이터가 감지증폭기(21)에서 검출되고 이 검출된 데이터가 출력버퍼회로(23)가 전송되어 출력되는데, 이 출력버퍼회로(23)에 새로운 데이터가 전송되는 경우 그 데이터가 출력버퍼회로(23)에 고속으로 전송되도록 제5도에 도시된 스위치(SW)가 펄스신호발생기(25)의 펄스신호(P)에 의해 접속되는 한편,상기 펄스신호(P)는 출력버퍼회로(23)에서 새로운 데이터가 출력됨과 더불어 전원전압에 잡음이 혼입되기 이전에 스위치(SW)를 개방시키기 위해 ˝0˝레벨로 설정된다. 이어, 데이터가 출력된 다음 감지증폭기(21)로부터 데이터가 지연회로(DC)를 통해 출력버퍼회로(23)에 인가되는데, 이 지연회로(DC)는 저항소자의 캐패시터로 구성되므로 예컨대 감지증폭기(21)에서 단시간의 오동작이 지연회로(DC)에 의해 흡수되어 잘못된 데이터가 전송되지 않게 된다. 이 경우, 지연회로(DC)의 지연시간은 잘못된 데이터가 나타나는 기간에 의거해서 설정되는 바, 예컨대 디코더입력이 잡음에 의해 잘못 읽혀지더라도 지연시간을 잘못된 데이터가 출력되는 기간보다 길게 설정해 줌으로써 오동작을 방지해 줄 수 있게 된다.

그리고, 상기 펄스신호(P)는 어드레스의 변화에 따른 소정시간의 경과후에 ˝1˝레벨로 설정되는 신호로 해서, 그 펄스신호(P)가 하이레벨로 유지되는 기간은 메모리셀어레이(18)에서 새롭게 선택된 메모리셀데이터가 감지증폭기(21)에서 출력되어 출력버퍼회로(23)로 전송되는 시점과 데이터가 출력버퍼회로(23)에서 외부로 출력되는 시점사이의 시간간격이내로 설정해 주면 바람직하다. 또한, 상기 지연회로는 MOS트랜지스터를 이용하는 구성을 채용할 수도 있다.

그리고, 제6도에 도시된 신호(HZ)는 출력버퍼회로(23)를 제어하는데 사용되는 것으로, 이 신호(HZ)는 반드시 필요한 것은 아니다. 그러나, 그 신호(HZ)가 어드레스의 변화후 소정의 시간주기동안 ˝1˝레벨로 유지된 다음에 펄스신호(P)가 ˝0˝레벨로 된 후에 ˝0˝레벨로 된 경우에는 펄스신호(P)가 에러없이 ˝0˝레벨로 설정되어 있으면 데이터가 출력버퍼회로(23)로부터 출력될 수 있게 된다.

제7도는 지연회로(DC)와 스위치(SW)의 상세한 회로도로서, 지연회로(DC)는 저항(R)과 캐패시터(C)로 이루어진 집적회로로 구성되고, 스위치(SW)는 펄스신호(P)에 의해 제어되는 MOS트랜지스터로 구성되어 있다. 이러한 구성의 지연회로(DC) 대신에 제42도에서 설명하게 될 전송제어회로를 지연회로(DC)로서 사용할 수 있다.

제8도는 본 발명의 목적을 달성하기 위해 제4도에 도시된 펄스신호 발생기(25)에 구성된 잡음제거회로(NC)를 나타낸 도면으로, 이 제8도에 도시된 회로에 의하면 저항(R)과 캐패시터(C)로 구성된 잡음제거회로(NC)가, 예컨대 어드레스변화를 검출해서 펄스신호(P)을 출력하는 펄스신호 발생기(25)의 입력측에 접속되어 있으므로, 어드레스에 잡음이 혼입되어 있는 경우에는 이 잡음제거회로(NC)에 의해 그 잡음이 제거되어 펄스신호발생기(25)에서 잘못된 펄스신호(P)가 출력되는 것을 방지해 줄 수 있다. 여기서, 상기 잡음제거회로(NC)는 제8도에 도시된 구성에 한정되지 않고 펄스신호발생기(25)에 일체로 구성해 줄 수 있다.

제9도는 상기 제8도에 도시된 잡음제거회로(NC)의 동작을 설명하기 위한 타이밍트로서, 어드레스입력(ADD)에 잡음이 혼입되더라도 펄스신호발생기(25)에서는 잡음에 의한 펄스시호(P)가 출력되지 않게 된다.

제10도는 제4도에 도시된 회로구성에서 펄스신호발생기(25)의 구성을 상세하게 나타낸 회로도로서, 이 제10도에 도시된 펄스신호발생기(25)는 다수쌍의 상보적인 내부어드레스신호(A1,A1 ; ... ; Am,Am)의 변화를 검출해서 각각 신호(P1∼Pm)를 발생시키는 m개의 어드레스변화검출회로(111-1∼111-m)와, 이 어드레스변화검출회로(111-1∼111-m)로부터 출력되는 신호(P1∼Pm)를 기초로 펄스신호(P)를 출력하는 OR게이트(142)로 구성되어 있다.

제11도는 제10도에 도시된 펄스신호발생기(25)에서 사용되는 어드레스변화검출회로의 대표적인 구성을 상세하게 나타낸 회로도이고, 제12도는 제11도에 도시된 어드레스변화검출회로의 동작을 설명하기 위한 타이밍차트이다. 제11도에 도시된 어드레스변화검출회로는 소정의 기간동안 1비트 내부어드레스신호(Ai)를 지연시키는 지연회로(51)와, 이 지연회로(51)와 동일한 시간동안 1비트 내부어드레스신호 (Ai)를 지연시키는 지연회로(52), 상기 지연회로(51)로부터의 지연출력(AiD)과 내부어드레스신호(Ai)가 인가되는 CMOS낸드게이트(53), 상기 지연회로(52)로부터의 지연출력(AiD)과 내부어드레스신호(Ai)가 인가되는 CMOS낸드게이트(54) 및, 상기 CMOS낸드게이트(53,54)로부터 출력되는 신호에 기초해서 신호(Pi)를 출력하는 CMOS낸드게이트(55)로 구성되어 있다. 그리고, 제12도의 타이밍차트에 도시된 1쌍의 내부어드레스신호(Ai,Ai)가 어드레스입력의 정상적인 변화에 의거해서 변화되면 충분히 큰 펄스폭(T1)을 갖는 신호가 출력신호(Pi)로서 발생하게 된다.

여기서, 입력데이터를 증폭시킨 다음에 그 데이터를 내부적으로 전송시키는 열어드레스버퍼(12)와 행어드레스버퍼(13)의 응답시간이 단축됨에 따라 데이터독출속도가 증가하게 된다. 이 때문에, 펄스신호발생기 (25)에서와 같이 열어드레스버퍼(12)와 행어드레스버퍼(13)의 입력부에 잡음을 제거하도록 잡음제거회로(NC)를 구성해 주면 그 응답시간이 길어지게 되므로, 이러한 구성은 바람직하지 않게 된다.

상기한 바와 같이 본 발명에 따른 반도체 집적회로에서는 어드레스버퍼 (12,13)의 입력부에 잡음을 제거하도록 잡음제거회로를 특별히 설치하지 않고서도 오동작을 방지할 수 있고, 또 펄스신호발생기(25)에 잡음제거회로(NC)를 설치하는 경우에도 데이터독출속도가 감소하지 않게 되며, 어드레스에 잡음이 혼입되어 그 잡음이 어드레스버퍼(12,13)로부터 데이터로서 잘못 출력됨과 더불어 그 잘못된 데이터가 감지증폭기(21)에서 출력되더라도 펄스신호발생기(25)에서는 그 잡음이 제거되어 신호(P)를 출력하지 않게 된다. 또, 감지증폭기(21)에서 출력되는 잘못된 데이터가 지연회로(DC)를 통과할 때에 제거되므로, 잘못된 데이터가 출력으로 전송되지 않게 된다. 그리고, 어드레스가 정상적으로 변화하는 경우에는 펄스신호발생기(25)에서 잡음제거회로(NC)의 동작시간에 의해 펄스신호(P)의 출력이 지연되고, 어드레스버퍼(12,13)에서 정상적인 어드레스가 출력되는 경우에는 열디코더(14)와 행디코더(15) 및 메모리셀 어레이(18)와 같은 내부회로에 어드레스가 전송되는 시점가, 감지증폭기(21)로부터 데이터가 출력되는 시점사이에서의 시간간격이 펄스신호(P)의 지연시간보다 길게 되어 있다. 따라서, 감지증폭기(21)로부터 데이터가 출력될 때에 펄스신호(P)에 의해 스위치(SW)가 접속될 수 있게 된다. 그러므로, 잡음제거회로(NC)의 동작시간과, 펄스신호발생기(25)에서 펄스신호(P)가 출력되는 시간 및, 어드레스가 입력되는 시점과 감지증폭기(21)에서 데이터가 출력되는 시점사이의 시간간격이 실제로 상호 동등하게 설정될 수 있다.

이러한 구성에 의하면 펄스신호발생기(25)의 응답시간이 단축될 필요가 없으므로, 펄스신호발생기(25)의 입력부에 잡음제거회로(NC)가 배치되더라도 전체 시스템에서의 데이터독출속도는 감소되지 않게 된다.

제13도는 본 발명이 적용된 반도체 메모리로서 채용된 예컨대 EPROM의 구성을 나타낸 블록도이다. 이 제13도에 도시된 회로구성에서는 상기 제4도에 도시된 회로에 비해, 출력버퍼회로(23)를 제어해 주는 출력버퍼제어회로(100)가 추가되면서, 감지증폭기(21)와 메모리셀어레이(18)가 펄스신호발생기(25)에서 출력되는 펄스신호(P)에 의해 제어되는 점이 다르게 되어 있다.

비록 제13도에는 설명의 간략화를 도모하기 위해 메모리셀어레이(18)와 감지증폭기(21) 및 전송제어회로(22)가 펄스신호발생기(25)에서 인가되는 펄스시호(P)에 의해 제어되고 있지만, 상기 메모리셀어레이(18)와 감지증폭기(21) 및 전송제어회로(22)는 본 발명에 따른 각 실시예에서 각각 최적의 타이밍을 갖는 펄스신호에 의해 제어되도록 구성해 줄 수 있다.

여기서, 제13도에 도시된 반도체 메모리의 동작에 대해 제14도에 도시된 타이밍차트를 참조해서 설명한다.

새로운 메모리셀로부터 데이터를 독출하도록 시간 t1에서 어드레스 입력신호(ADD)가 변화되면, 어드레스입력에 대응하는 메모리셀이 열디코더(14)와 행디코더(15) 및 열게이트회로(20)에 의해 메모리셀어레이(18)에서 선택되어 이 선택된 메모리셀의 데이터가 감지증폭기(21)에 의해 독출되게 된다. 또, 이러한 정상적인 데이터독출동작에서는 어드레스입력신호의 변화가 펄스신호발생기(25)에 의해 검출되어 펄스신호(P : 논리 ˝1˝레벨)가 발생되고, 이 펄스신호(P)가 발생되는 동안 전송제어회로(22)의 지연시간이 짧게 설정되므로 전송제어회로(22)에 입력되는 데이터가 순간적으로 출력되어 출력버퍼회로(23)에 인가되게 된다. 또한, 펄스신호(P)가 발생되는 동안 출력버퍼제어회로(100)는 출력버퍼회로(23)가 하임임피던스상태로 되도록 제어해 주게 된다.

이러한 경우, 상기 출력버퍼회로(23)가 하이임피던스상태로 설정되는 기간은 실제 열디코더(14)와 행디코더(15) 및 열게이트회로(20)에의해 메모리셀이 선택되는 시점과, 선택된 레모리셀의 데이터가 감지증폭기(21)에 의해 독출되어 전송제어회로(22)를 통해 출력버퍼회로(23)에 도달하는 시점사이의 시간간격과 동등하게 설정된다.

이러한 구성에 의하면, 새롭게 선택된 메모리셀의 데이터가 출력버퍼회로(23)에 도달한 때에 펄스신호(P)는 ˝0˝레벨로 설정되게 된다. 그 결과, 출력버퍼회로(23)의 하이임피던스상태가 해제되어 선택된 메모리셀에서 출력되는 데이터가 반도체 메모리의 외부로 출력되게 된다. 또, 그 펄스신호(P)가 ˝0˝레벨로 설정되는 경우에는 전송제어회로(22)에 소정의 지연시간이 설정된다. 그에 따라, 전송제어회로(22)와 동일한 레벨의 상태가 유지되는 신호입력의 시간폭이 펄스신호(P)가 ˝0˝레벨로 설정될 때의 전송제어회로(22)의 지연시간보다 짧게 되어 있으면, 그 신호입력은 전송제어회로(22)에 의해 흡수되어 전송제어회로(22)의 출력이 변화되지 않게 된다.

여기서, 상기 제13도에 도시된 반도체 메모리의 효과에 대해 설명한다.

반도체 메모리에서 출력버퍼회로(23)의 출력단 트랜지스터의 전류구동능력은, 통상 그 반도체 메모리의 외부에 배치된 예컨대 약 100pF정도의 대용량을 갖는 부하캐패시터가 출력버퍼회로(23)의 출력에 의해 고속으로 구동되어야 하므로 매우 크게 설정되어 있다. 이 때문에, 데이터 출력기간동안 출력버퍼회로의 출력단 트랜지스터를 통해 대전류가 흐르게 되므로 전원전압(VDD) 또는 전지전압(VSS)이 변화하는 바, 출력버퍼 회로의 출력단 트랜지스터의 전류구동능력이 보다 고속으로 데이터를 출력할 수 있도록 증가하면 전원의 변동이 증대되게 된다. 그에 따라, 종래의 반도체 집적회로의 내부회로에서는 오동작이 발생하게 되었다.

그 반면에, 제13도에 도시된 본 발명에 따른 반도체 메모리에서는 데이터출력동작에 따른 전원변동에 기인해서 감지증폭기(21)에 오동작이 발생하여 제14도에서 ˝A˝부분으로 표시된 잘못된 신호가 출력되더라도 그때의 펄스신호(P)는 ˝0˝레벨로 설정되어 있고 전송제어회로(22)에는 비교적 긴 지연시간이 설정되어 있기 때문에, 감지증폭기(21)로부터 잘못된 출력의 시간폭이 소정의 시간 이내로 설정되는 한 그 잘못된 출력이 전송제어회로(22)에 의해 흡수되어 출력버퍼회로(23)에서는 잘못된 데이터가 출력되지 않게 된다. 그에 따라, 출력버퍼회로의 출력단 트랜지스터의 전류구동능력을 크게 설정해 줄 수 있으면서 데이터의 독출속도를 향상시킬 수 있게 된다.

여기서, 펄스신호(P)가 다음과 같은 이유에 의해 ˝1˝레벨로 유지되는 기간동안 출력버퍼회로(23)의 출력은 하이임피던스상태로 설정되게 된다. 열어드레스버퍼(12)와 행어드레스버퍼(13)에 인가되는 어드레스 입력신호는 반드시 동시에 변화되지 않고 약간 다른 타이밍에서 변화되기 때문에, 잘못된 어드레스의 조합이 어드레스신호의 초기 및 최종변화 사이의 시간동안 입력됨에 따라 그 시간동안 잘못 선택된 메모리셀에서 데이터가 출력되게 된다. 그에 따라, 잘못 선택된 메모리셀로부터 데이터가 출력된 다음에 최종어드레스 변화 후 최종의 올바른 어드레스에 대응하는 메모리셀의 데이터가 출력되게 된다.

이 경우, 펄스신호(P)가 ˝1˝레벨이고 전송제어회로(22)의 지연시간이 짧게 설정되어 있기 때문에, 잘못 선택된 메모리셀에서 출력되는 데이터가 전송제어회로(22)를 통해 출력버퍼회로(23)에 순간적으로 입력되게 된다. 그에 따라, 잘못된 데이터가 출력버퍼회로(23)에 입력되는 시간동안 출력버퍼회로(23)의 출력이 하이임피던스상태로 설정된다. 또, 최종어드레스 변화 후 최종의 올바른 어드레스에 대응하는 메모리셀에서 출력된 데이터가 지연회로를 통해 출력버퍼회로(23)에 입력되는 경우에는, 펄스신호(P)가 ˝0˝레벨로 설정되므로 출력버퍼회로(23)의 하이임피던스상태가 해제되게 된다. 이 경우에는 최종어드레스에 의해 선택된 메모리셀의 데이터가 전송제어회로(22)에 도달하면 전송제어회로(22)의 지연시간이 단축되도록 펄스신호(P)가 ˝1˝레벨로 설정되므로 데이터가 고속으로 전송되게 된다.

따라서, 열어드레스버퍼(12) 또는 행어드레스버퍼(13)에서의 출력이 변화한 직후에 펄스신호(P)가 ˝1˝레벨로 설정될 필요는 없고, 상기 어드레스버퍼(13)에서의 출력이 변화한 후 소정의 시간이 경과한 때에 상기 펄스신호(P)를 ˝1˝레벨로 설정하는 것이 바람직하다.

상기한 바와같이 전원전압(VDD) 또는 접지전압(VSS)의 변동이 발생한 경우에는 어드레스버퍼(12,13)에서 그 전위변동을 입력변화로서 출력되는 오동작이 발생하게 된다. 그 결과, 그 전원변화에 대응하는 펄스가 포함된 잘못된 어드레스에 대응하는 잘못된 메모리셀의 데이터가 감지증폭기(21)에 의해 독출될 수도 있다. 그러나, 데이터의 출력에 따라 전원변동이 발생하고, 이 데이터출력의 개시시간에 펄스시호(P)는 ˝0˝레벨로 설정되어 있게 된다.

펄스신호발생기(25)가 어드레스버퍼(12,13)에서 출력되는 전원변동에 대응되는 펄스를 검출해서 펄스신호(P)를 출력하도록 설계된 경우에는, 어드레스시호가 변화하는 시점에서 소정의 시간기간이 경과한 때에 그 펄스신호(P)가 ˝1˝레벨로 설정되게 된다. 따라서, 전원변동에 의해 어드레스가 펄스형태로 변화한 경우 감지증폭기(21)에서 잘못된 출력이 발생하더라도, 그때의 펄스신호(P)는 ˝0˝레벨로 설정되어 있고 정송제어회로(22)에 큰 지연시간이 설정되어 있기 때문에 전송제어회로(22)가 그 지연시간동안 이전에 출력된 올바른 데이터를 유지하여 출력버퍼회로(23)는 이전에 출력된 올바른 데이터를 완전히 출력하게 된다. 비록 펄스신호(P)가 ˝1˝레벨로 설정되어 있고, 그때 출력버퍼회로(23)가 하이임피던스상태로 설정되어 있더라도 출력버퍼회로(23)는 이미 출력된 올바른 데이터를 갖고 있고, 이 올바른 데이터는 출력버퍼회로(23)의 출력측기생용량에 의해 유지된다.

즉, 출력버퍼회로(23)에 의해 데이터출력이 개시되는 시점과, 데이터가 완전히 출력된 시점사이의 시간간격은, 어드레스신호가 변화하는 시점과 펄스신호(P)가 ˝1˝레벨로 설정되는 시점사이의 시간간격과 거의 동일하게 설정되어 있다. 또, 전원변동에 의해 어드레스가 펄스형태로 변화하는 시간은 출력버러회로(23)에서 데이터가 출력되는 시간간격 이내로 설정되어 있다. 그러므로, 펄스신호(P)가 ˝1˝레벨로 유지되는 시간이 전원변동에 따른 어드레스변화에 의해 감지증폭기(21)로부터의 잘못된 출력이 전송제어회로(22)를 통해 출력버퍼회로(23)에서 출력되는 시간간격보다 약간 길게 설정되는 경우, 상기 전원변동에 의해 어드레스 변화가 종료된 시점에서 소정시간이 약간 길게 설정되는 경우, 상기 전원변동에 의해 어드레스 변화가 종료된 시점에서 소정시간이 경과한 다음에 출력버퍼회로(23)의 출력에 올바른 데이터가 나타나게 되면 펄스신호(P)가 ˝0˝레벨로 설정되어 출력버퍼회로(23)의 하이임피던스상태가 해제됨으로써 올바른 데이터가 출력됨과 더불어 오동작이 방지되게 된다.

그리고, 해당 반도체 집적회로에 대한 입력데이터가 다른 반도체 집적회로에서 인가되는 경우에는 비록 다른 반도체 집적회로로부터 입력되는 신호에 잡음이 혼입되어 있더라도 그 잡음이 해당 반도체 집적회로에서 입력데이터의 변화로서 처리되므로 오동작이 발생하게 된다. 따라서, 제14도에 도시된 ˝C˝부분으로 나타낸 바와같이 어드레스입력데이터에 잡음이 혼입되어 있는 경우 이 잡음은 펄스신호발생기(25)에서 검출되어 펄스신호(P)가 ˝1˝레벨로 설정되므로, 출력버퍼회로(23)의 출력이 하이임피던스상태로 되어 있더라도 출력버퍼회로(23)는 이미 출력된 올바른 데이터를 갖게 된다. 이러한 올바른 데이터는 출력버퍼회로(23)의 출력측 기생용량에 의해 유지되므로, 잘못된 데이터가 출력되지 않게됨과 더불어 반도체 집적회로에서 오동작이 발생하지 않게 된다.

상기한 바와같이 제13도에 도시된 구성에 의하면, 출력데이터가 변화되거나 외부잡음이 입력되는 경우 전원변동에 의해 반도체 집적회로의 내부회로에서 오동작이 발생하는 것을 방지해 줄 수 있게 되고, 출력버퍼회로의 출력단 트랜지스터의 구동능력을 크게 설정해 줄 수 있게 되며, 고속의 데이터독출동작을 확보하면서 전원변동과 잡음인력에 대해 반도체 집적회로의 동작마아진을 크게 설정해 줄 수 있게 되므로 높은 신뢰성을 갖는 반도체 집적회로를 실현할 수 있게 된다.

제15도는 어드레스버퍼(12,13)와 펄스신호발생기(25)의 1비트분에 대한 구성을 상세하게 나타낸 회로도이고, 제16도는 전송제어회로(22)의 구성을 상세하게 나타낸 회로도이며, 제17도는 출력버퍼제어회로(100)의 구성을 상세하게 나타낸 회로도이다.

먼저, 15도에 도시된 어드레스버퍼와 펄스신호발생기에서 도면의 참조부호 Ai는 어드레스입력, CEi는 외부의 칩이네이블신호입력(또는 칩 선택신호 : CD)에 기초해서 도시되지 않은 칩이네이블버퍼회로에서 발생되어 반도체 집적회로를 동작상태 또는 대기상태로 설정하는데 사용되는 내부칩이네이블신호, VDD는 전원전압, VSS는 접지전압을 나타낸다. 여기서, 상기 어드레스입력(Ai)과 칩이네이블신호(CDi)가 어드레스버퍼의 2-입력 노아게이트(NR1)에 입력되고, 이 노아게이트(NR1)의 출력측에는 인버터(11∼13)가 접속되며, 인버터(11)의 출력측에는 3개의 인버터(11'∼13')가 접속되는바, 상기 인버터(13,13')의 출력(Ai,Ai)이 각각 펄스신호발생기(25)로 출력된다.

따라서, 펄스신호발생기(25)에서 상기 인버터(13)의 출력(Ai)이 인버터(14)에 입력되고, 이 인버터(14)의 출력측에는 각각 전원전압(VDD)과 접지전압(VSS)에 접속된 게이트를 갖춘 N챈널과 P챈널 트랜지스터가 병렬로 접속되어 구성된 전송게이트(TG1)를 매개해서 인버터(15,16)가 접속되며, 이 전송게이트(TG1)의 출력노드에는 전원전압(VDD)에 접속된 소오스-드레인전류통로를 갖춘 P챈널 트랜지스터로 구성된 캐패시터(CP1)와 접지전압(VSS)에 드레인 드레인-소오스통로를 갖춘 N챈널 트랜지스터로 구성된 캐패시터(CN1)가 접속되고, 캐패시터(CP1,CN1)의 출력노드와 전원전압(VDD) 사이에는 P챈널 트랜지스터(P1)가 접속되며, 이 P챈널 트랜지스터(P1)의 게이트에 상기 인버터(13)의 출력(Ai)이 입력된다.

또, 인버터(16)의 출력측에는 접지전압(VSS)에 접속된 소오스를 갖춘 N챈널 트랜지스터(N1)의 게이트가 접속되는 한편, 이 N챈널 트랜지스터(N1)의 드레인에는 N챈널 트랜지스터(N2)의 소오스가 접속되어 있다.

그리고, 상기 인버터(13')의 출력(Ai)은 인버터(I4')에 입력되고, 이 인버터(I4')의 출력측에는 각각 전원전압(ADD)과 접지전압(VSS)에 접속된 게이트를 갖춘 N챈널 및 P챈널 트랜지스터의 병렬접속에 의해 구성된 전송게이트(TG1)를 매개해서 인버터(I5',I6')가 접속되며, 상기 전송게이트(TG1')의 출력노드에는 전원전압(VDD)에 접속된 소오스-드레인 통로를 갖춘 P챈널 트랜지스터에 의해 구성된 캐패시터(CP1')와 접지전압(VSS)에 접속된 드레인-소오스통로를 갖춘 N챈널 트랜지스터에 의해 구성된 캐패시터(CN1')가 접속되고, 이 캐패시터(CP1',CN1')의 출력노드와 전원전압(VDD) 사이에는 P챈널 트랜지스터(P1')가 접속되며, 이 P챈널 트랜지스터(P1')의 게이트에는 상기 인버터(13')의 출력(Ai)이 인가된다.

또, 상기 인버터(I6')의 출력에는 접지전압(VSS)에 접속된 소오스를 갖춘 N챈널 트랜지스터(N1')의 게이트가 접속되고, 이 N챈널 트랜지스터(N1')의 드레인에는 N챈널 트랜지스터(N2')의 소오스가 접속되며, 상기 N챈널 트랜지스터(N2,N2')의 게이트에는 각각 상기 인버터(I2,I2')의 출력이 입력된다. 여기서, 상기 N챈널 트랜지스터(N2,N2')의 드레인은 상호접속되고, 이 N챈널 트랜지스터(N2,N2')의 노드(ND1)에는 칩이네이블신호(CDi)가 인가되는 인버터(I7)의 출력단과 인버터(I8)의 입력단이 접속되어 있다. 이 경우, 상기 인버터(I4)에서 N챈널 트랜지스터(N1)까지와, 인버터(I4')에서 N챈널 트랜지스터(N1')까지는 각각 지연시간(T)을 갖는 지연회로를 구성하게 돈다.

제15도에 도시된 바와같이 구성된 어드레스버퍼와 펄스신호발생기에서 칩이네이블신호(CEi)가 ˝0˝레벨로 설정되어 반도체 집적회로가 선택상태(동작상태)로 설정되면, 인버터(I7)의 출력노드(ND1)가 ˝1˝레벨로 된다. 이 경우, 어드레스입력(Ai)이 변화되면 N챈널 트랜지스터(N2',N2)중 대응하는 어느 하나가 온상태로 되어 노드(ND1)가 ˝0˝레벨로 설정되고, 이어 지연회로의 지연시간(T)이 경과한 때 N챈널 트랜지스터(N1',N1)중 대응하는 어느 하나가 오프상태로 되어 노드(ND1)가 재차 ˝1˝레벨로 설정된다. 그에 따라, 펄스폭(T)을 갖는 신호(Pi)가 인버터(I8)에서 출력되는 바, 어드레스입력의 각 비트에 대응하여 배치된 제15도에 도시된 어드레스버퍼와 펄르신호발생기에서 출려되는 신호(Pi)는 오아게이트에 의해 오아(OR)처리되어 상기 제12도에서와 유사한 신호(P) 형태로 된다.

그리고, 제16도에 도시된 전송제어회로(22)에서 감지증폭기(21)로부터의 데이터입력(Di)이 인버터(I9)를 통해 지연회로(91)에 인가됨과 더불어 바이패스회로(92)에 인가되게 된다. 지연회로(91)에서는 상기 인버터(I9)의 출력이 인버터(I10)에 입력되고, 이 인버터(I10)의 출력측에는 각각 전원전압(VDD)과 접지전압(VSS)에 접속된 게이트를 갖춘 N챈널 및 P챈널 트랜지스터의 병렬접속에 의해 구성된 전송게이트(TG2)를 통해 인버터(I11)가 접속되며, 이 전송게이트(TG2)와 인버터(I11) 사이에는 전원전압(VDD)에 접속된 소오스-드레인통로를 갖춘 P챈널 트랜지스터로 구성된 캐패시터(CP2)와 접지전압(VSS)에 접속된 드레인-소오스통로를 갖춘 N챈널 트랜지스터로 구성된 캐패시터(CN2)가 접속되어 있다. 그리고, 바이패스회로(92)는 상기 지연회로(91)에 병렬접속되는 한편, 상기 인버터(I9)의 출력이 인버터(I10')에 입력되고, 이 인버터(I10')의 출력측에는 각각 신호(P)와 이 신호(P)의 반전신호(P)가 인가되는 게이트를 갖춘 N챈널 및 P 챈널 트랜지스터의 병렬접속에 의해 구성된 전송게이트(TG3)의 한쪽 단자가 접속되며, 이 전송게이트(TG3)의 다른쪽 단자에는 클럭에 의해 제어되는 인버터(CI1 ; 이하 클력제어형 인버터라 함)가 접속되고, 이 클럭제어형 인버터(CI1)에는 신호(P)의 반전신호(P)가 ˝0˝ 레벨로 설정되는 경우에 온상태로 되는 N챈널 트랜지스터와 신호(P)가 ˝1˝레벨로 설정되는 경우에 온상태로 되는 N챈널 트랜지스터가 직렬로 접속되어 있다. 또한, 상기 전송게이트(TG3)의 다른쪽 단자에는 상기 지연회로(91)에 구성된 인버터(I11)의 입력단이 접속되고, 클력제어형 인버터(CI1)와 인버터(I11)의 출력단은 공통으로 접속됨과 더불어, 그 공통접속노드에 인버터(I12)가 접속되어 있다.

이러한 구성에서 상기 지연회로(91)는 인버터(19)에서 입력되는 데이터입력을 소정의 지연시간(예컨대 수10ns)이 경과한 다음에 인버터(I11,I12)를 통해 출력하게 되므로, 비록 인버터(I19)에서 입력되는 데이터에 잡음이 혼입되어 있더라도 잡음이 존속되는 기간이 소정의 지연시간보다 짧으면 그 잡음이 지연회로(91)에서 흡수되게 된다. 이 때문에, 지연회로(91)는 잡음제거회로로서도 가능하게 된다.

또, 바이패스회로(92)에서 인버터(I10')와 전송게이트(TG3)의 구동능력을 상기 지연회로(91)에 구성된 인버터(I10)와 전송게이트(TG2)의 구동능력보다 크게 설정함으로써, 어드레스입력이 변화됨과 더불어 신호(P)가 ˝1˝레벨로 설정되는 경우 클력제어형 인버터(CI1)가 활성화되는 동안 전송게이트(TG3)가 온상태로 되어 인버터(I9)에서 인가되는 데이터가 순간적으로 출력되므로, 이 출력은 인버터(I12)를 매개해서 데이터 지연회로로부터의 출력으로 된다. 따라서, 바이패스회로(92)는 지연회로(91)용 바이패스회로로서 기능하게 된다.

또, 제17도에 도시된 출력버퍼제어호로(100)에서 도면의 참조부호OE는 출력네이블제어신호를 나타내는 바, 이 출력이네이블제어신호(OE)와 칩이네이블신호 (CEi)는 2-입력 노아게이트(NR2)에 입력되고,이 노아게이트(NR2)의 출력에는 한쪽 입력이 접지전압(VSS)에 접속된 2-입력 노아게이트(NR3)를 매개해서 2-입력 노아게이트(NR4)의 한쪽 입력이 접속되며, 이 노아게이트(NR4)의 출력측에는 인버터 (I13,I14)가 접속됨과 더불어 그 노아게이트(NR4)의 다른쪽 입력에는 신호(ATD)가 입력된다.

이러한 구성으로 되어 있는 출력버퍼제어회로(100)는 상기한 바와같이 칩이네이블신호(CDi)와 신호(P)가 모두 ˝0˝레벨로 설정되면, 출력이네이블제어신호 (OE)가 노아게이트(NR2∼NR4)와 인버터(I13)를 매개해서 신호(OEi)로 되고, 이 신호(OEi)가 인버터(I14)를 매개해서 시호(OEi)로 되는바, 이 상보적인 신호(OEi, OEi)가 제어신호로서 출력버퍼회로(23)에 인가된다. 또, 신호(P)가 ˝1˝레벨로 설정되는 경우에는 노아게이트(NR4)의 출력이 ˝0˝레벨로 되고, 인버터(I13)의 출력신호(OEi)가 ˝1˝레벨로 되는 반면에 인버터(I14)의 출력신호(OEi)가 ˝0˝레벨로 된다.

여기서, 상기 제13도에 도시된 구성에 비해 출력데이터의 변화 또는 외부잡음입력이 보다 크게 발생하는 동안의 전원변동에 따른 반도체 집적호로의 동작마아진에 대해 설명한다.

제18도는 사익 제13도에 도시된 회로에 비해 펄스신호발생기(25)의 펄스신호(P)가 인가되는 제어회로(112)를 더 구비한 점이 다른 반도체 메모리의 블록도이다. 이 제어회로(112)에서는 감지증폭기제어신호(ST)와 전송제어회로제어신호(DLY) 및 출력버퍼제어회로제어신호(CED)가 출력되어 각각 감지증폭기(21)와 전송제어회로(22) 및 출력버퍼제어회로(100)에 인가되고, 이 제18도에 도시된 다른 회로구성은 제어회로(112)를 제외하면 제13도에 도시된 회로구성과 동일하므로 제13도와 동일한 부분에 동일한 참조부호를 붙혔다. 이 경우, 전송제어회로제어신호(DLY)와 이 전송제어회로제어신호(DLY)의 반전신호(DLY)는 각각 제16도에 도시된 신호(P,P) 대신에 전송제어회로(22)에 인가된다.

여기서, 상기 제18도에 도시된 반도체 메모리의 동작에 대해 제19도에 도시된 타이밍차트를 참조해서 설명한다.

새로운 메모리셀의 데이터를 독출하도록 시간 t1에서 어드레스입력신호(ADD)가 변화되면 어드레스입력에 대응하는 메모리셀이 선택되고, 이 선택된 메모리셀의 데이터가 감지증폭기(21)에 독출된다. 또, 어드레스입력신호(ADD)의 변화가 펄스신호발생기(25)에서 검출되어 ˝1˝레벨의 신호(P)가 소정시간동안 출력되는데, 이 제18도에 도시된 반도체 집적회로의 상기한 동작은 제13도에 도시된 회로의 동작과 동일하게 이루어지게 된다. 그리고, 상기 신호(P)가 제어회로(112)에 인가되어, 이 제어회로(112)에서는 감지증폭기제어신호(ST,ST)와 전송제어회로제어신호(DLY,DLY 및 출력버퍼제어회로제어신호(CED)가 발생되게 된다.

상기 감지증폭기제어신호(ST,ST)는 고속으로 데이터를 독출하도록 감지증폭기(21)를 제어함과 동시에 메모리셀로부터 데이터가 독출되는 열선(column line)의 전위를 제어하는데 이용되고, 또 이 감지증폭기제어신호(ST,ST)는 메모리셀로부터 데이터가 독출되는 열선의 전위가 그 메모리셀에서 독출되는 데이터의 ˝1˝레벨과 ˝0˝레벨에 각각 대응하는 열선의 전위사이의 중가레벨로 설정되도록 제어하는데에도 사용된다.

즉, 열선의 전위는 어드레스입력신호가 변화됨과 더불어 새로운 메모리셀이 선택되는 시점과, 메모리셀에서 독출되는 데이터가 열선에 전송되는 시점사이의 시간간격을 이용하여 감지증폭기제어신호(ST,ST)에 의해 중간레벨로 설정된다. 그에 따라, 메모리셀의 데이터가 독출될 때에 열선의 전위가 중간레벨에서 ˝1˝레벨 또는 ˝0˝레벨의 전위로 변화되므로, 열선의 데이터변화에 대한 소요시간는 종래의 반도체 메모리에서 메모리셀의 데이터를 독출할 때에 열선의 전위가 ˝1˝레벨에서 ˝0˝레벨의 전위로 변화되거나 ˝0˝레벨에서 ˝1˝레벨의 전위로 변화되는데 소요되는 시간의 절반으로 감소하게 된다. 또, 열선의 전위가 중간레벨로 유지되는 동안 감지증폭기(21)가 그 중간레벨을 검출하게 되더라도 그 검출데이터가 올바른 데이터가 아니므로, 이 경우 감지증폭기제어신호(ST)는 감지증폭기(21)가 비동작상태로 되도록 ˝0˝레벨로 설정됨으로써, 감지증폭기(21)에서 전류가 과도하게 소비되는 것을 방지할 수 있게 된다.

그리고, 특정의 반도체 메모리에서는 메모리셀에 저장된 데이터를 검출해 내기 위해 차동증폭기를 열선과 더미(dummy) 열선을 상호 비교하는 구성이 채용되고 있는바, 이러한 형태의 반도체 메모리는 다음과 같은 방식으로 제어된다.

즉, 어드레스신호가 변화됨과 더불어 신호(P)가 ˝1˝레벨로 설정되면 감지증폭기제어신호(ST)가 ˝0˝레벨로 설정되므로, 감지증폭기(21)는 그 감지증폭기(21)의 소비전류가 감소되도록 비동작상태로 제어됨과 동시에 열선과 더미열선사이에 접속된 등화트랜지스터[equalizing transistor ; 후술될 제21도에 도시된 메모리 셀어레이와 열선택게이트 및 감지증폭기를 포함하는 회로구성에서 트랜지스터(N5,P3,N6)]가 열선과 더미열선의 전위를 실제 등화시키도록 온상태로 된다. 그후, 새롭게 선택된 메모리셀의 데이터가 열선에 인가되면 감지증폭기제어신호(ST)가 ˝1˝레벨로 설정되는데, 이 경우 열선과 더미열선의 전위는 상호 동일하게 설정된다. 또, 메모리셀과 더미셀의 데이터가 상기 열선과 더미열선상에 나타나면 열선과 더미열선의 전위사이에서의 전위차가 즉시 발생되는데, 이 전위차는 차동증폭기에의해 감지되어 증폭되므로 데이터의 독출속도가 더욱 향상되게 된다. 상기한 바와같이 감지증폭기제어신호(ST)가 ˝1˝ 레벨로 되면 감지증폭기(21)가 동작을 개시하게 되어 새롭게 선택된 메모리셀의 데이터가 감지되고 증폭되어 전송제어회로(22)에 입력된다.

그 반면에, 감지증폭기제어신호(ST)가 ˝0˝레벨로 설정되면 출력버퍼제어회로제어신호(CED)가 ˝1˝레벨로 설정되므로, 출력버퍼제어회로(100)의 출력(OEi)이 ˝1˝레벨로 설정되고, 출력버퍼회로(23)의 출력이 하이임피던스상태로 설정되게 된다. 또, 감지증폭기제어신호(ST)가 ˝0˝레벨로 설정되면 전송제어호로제어신호 (DLY)가 ˝0˝레벨로 설정되므로, 전송제어회로(22)의 지연시간이 짧아지게 되어 전송제어회로(22)에 입력된 신호가 즉시 출력버퍼회로(23)에 인가되는데, 이 경우 출력버퍼회로(23)의 출력은 다음과 같은 이유로 하이임피던스상태로 된다. 즉, 상기한 바와같이 어드레스입력신호가 약간 다른 타이밍으로 되어 있기 때문에 어드레스입력신호 비트의 초기 및 최종변화시점사이의 시간간격동안 잘못된 어드레스에 대응하는 메모리셀의 데이터가 출력되는데, 이때 전송제어회로제어신호(DLY)가 ˝0˝레벨로 설정되면 잘못 선택된 메모리셀의 데이터가 전송제어회로(22)를 통해 출력버퍼회로(23)에 순간적으로 입력된다. 따라서, 이 경우 출력버퍼회로(23)의 출력이 하이임피던스상태로 되어 있으면 잘못 선택된 메모리셀에서 데이터가 출력되는 것을 방지할 수 있게 된다. 또, 상기한 바와같이 감지증폭기(21)가 동작상태로 제어되고 있는 동안 감지증폭기(21)의 출력이 출력버퍼회로(23)를 통해 외부로 출력될 필요가 없기 때문에 출력버퍼회로(23)의 출력은 하이임피던스상태로 설정되게 된다.

또한, 새롭게 선택된 메모리셀의 데이터가 감지증폭기(21)에서 감지되고 증폭된 다음에 전송제어회로(22)에 도달하면, 전송제어호로제어신호(DLY)는 전송제어회로(22)의 지연시간이 짧게 설정되어 데이터가 고속으로 전송되도록 하기 위해 ˝0˝레벨로 설정되게 된다. 그 반면에, 전송제어회로(22)의 지연시간이 길게 설정되어 그 전송제어회로(22)가 잡음제거회로로서 기능하게 되면 전송제어회로(22)로부터의 출력이 출력버퍼회로(23)의 출력으로 유지되므로, 감지증폭기제어신호(ST)가 ˝0˝레벨로 설정된 직후에 출력버퍼제어회로제어신호(CED) 또는 전송제어회로제어신호(DLY)가 변경될 필요가 없고, 감지증폭기제어신호(ST)가 ˝0˝레벨로 설정된 시점에서 소정의 시간이 경과한 때에 출력버퍼제어회로제어신호(CED)가 변경되도록 하는 것이 보다 바람직하다.

그리고, 열선과 더미열선의 전위가 상호 동일하게 되어 경우에는 감지증폭기제어신호(ST)가 ˝1˝레벨로 설정되므로, 새롭게 선택된 메모리셀의 데이터가 감지증폭기(21)에서 감지되어 증폭된 다음에 전송제어회로(22)에 입력되게 된다. 이 경우, 전송제어회로제어신호(DLY)가 ˝0˝레벨로 설정되어 전송제어회로(22)의 지연시간이 짧게 설정되므로, 전송제어회로(22)에 입력된 데이터가 즉시 출력되어 출력버퍼회로(23)에 인가된다. 또, 새롭게 선택되 메모리셀의 데이터가 출력버퍼회로(23)에 도달하면, 출력버퍼회로제어신호(CED)가 ˝0˝레벨로 설정되고, 이어 출력버퍼제어회로(100)로부터의 출력(OEi)이 ˝0˝레벨로 설정되어 출력버퍼회로(23)의 출력의 하이임피던스상태가 해제됨으로써 새롭게 선택된 메모리셀의 데어터가 외부로 출력되게 된다. 그리고, 출력버퍼제어회로제어신호(CED)가 ˝0˝레벨로 설정되면 전송제어회로제어신호(DLY)가 ˝1˝레벨로 설정되어 전송제어회로(22)의 지연시간이 길게 설정되게 된다. 즉, 상기 전송제어회로제어신호(DLY)가 ˝0˝레벨로 설정되는 경우에는 전송제어회로(22)의 지연시간이 짧게 설정되므로, 그 전송제어회로(22)의 입력데이터가 즉시 출력되는데, 여기서 상기 지연시간은 상기 전송제어회로제어신호(DLY)가 ˝1˝레벨로 설정된 경우에 소정치만큼 길어지게 된다. 그에따, 전송제어회로제어신호(DLY)가 ˝1˝레벨로 설정되는 경우에는 전송제어회로(22)에 입력되는 신호의 시간폭이 그 전송제어회로(22)의 상기 소정치의 지연시간 보다 짧으면 그 입력신호는 전송제어회로(22)에 흡수되므로 그 전송제어회로(22)의 출력이 변화되지 않게된다. 이러한 구성에서는 새롭게 선택된 메모리셀의 데이터가 감지증폭기(21)의 출력에 나타나는 시점과 그 데이터가 순간적으로 전송제어회로(22)에서 출력되는 시점사이의 시간간격동안 전송제어회로제어신호(DLY)가 ˝0˝레벨로 설정되는 것이 바람직하다.

따라서, 상기 제18도에 도시된 반도체 메모리에서는 감지증폭기(21)와 전송제어회로(22) 및 출력버퍼제어회로(100)가 각각 다른 신호에 이해 제어되므로 회로의 동자마아진이 더욱 증대하게 된다. 또, 상기 제18도에 도시된 반도체 메모리에서는 비록 데이터의 출력동작에 따른 전원변동에 의해 감지증폭기(21)에서 오동작이 발생하더라도 그때 전송제어회로제어신호(DLY)가 ˝1˝레벨로 설정되어 전송제어회로(22)에 긴 지연시간이 설정되므로, 감지증폭기(21)로부터의 잘못된 출력은 그 잘못된 출력의 펄스폭이 소정지연시간 이내로 되는 한 전송제어회로(22)에 의해 흡수되어 전송제어회로(22)의 출력이 변화되지 않게 됨으로써, 출력버퍼회로(23)에서 잘못된 데이터가 출력되는 것을 방지할 수 있게 된다. 또, 어드레스입력부 또는 입력신호에 의해 잡음이 혼입되는 경우에도 상기한 바와같이 출력버퍼회로(23)에서 잘못된 데이터가 출력되는 것을 방지할 수 있게 된다.

즉, 상기 제18도에 도시된 구성에 의하면 높은 신뢰성을 갖는 반도체 집적회로를 실현할 수 있는 바, 이러한 반도체 집적회로는 출력데이터의 변화에 따른 전원변동이라던지 외부잡음의 입력에 의해 그 내부회로가 오동작하게 되는 것을 방지할 수 있고, 출력버퍼회로의 출력단 트랜지스터의 구동능력을 크게 설정할 수 있으며, 데이터출력속도를 고속으로 유지하면서 전원변동이라던지 잡음에 대한 동작마아진을 향상시킬 수 있게 된다.

제20도는 상기 제18도에 도시된 반도체 메모리에 구성된 제어회로(112)에 대한 상세한 회로도이고, 제21도는 제18도에 도시된 메모리셀어레이(18)와 열게이트회로(20) 및 감지증폭기(21)의 구성을 상세하게 나타낸 회로도이며, 제22도는 출력버퍼회로(23)의 구성을 상세하게 나타낸 회로도이다. 상기 제18도에 도시된 반도체 메모리에서는 메모리셀로부터 데이터가 독출될 때 다음과 같은 2가지 경우, 즉 반도체 메모리가 선택상태(동작상태)일 때 어드레스입력의 변화에 이해 새롭게 선택되는 메모리셀에서 데이터가 독출되는 제1경우와, 반도체 메모리가 비선택상태(비동작상태)에서 선택상태(동작상태)로 전환될 때 입력되는 어드레스에 의해 선택되는 메모리셀에서 데이터가 독출되는 제2경우를 고려할 수 있다. 즉, 어드레스입력이 변화하거나 칩이네이블신호(또는 칩선택신호)가 변화할 때 데이터가 독출되게 된다.

따라서, 제20도에 도시된 제어회로(112)에서는 어드레스버퍼등가회로(121)와 행디코더등가회로(122), 워드선등가회로(123) 및 타이밍검출회로(124)가 상기 2가지의 경우,즉 어드레스입력이 변화되는 경우나 반도체 메모리가 선택상태로 되는 경우중 어느 한 경우가 발생하는 시점과 메모리셀어레이의 워드선이 실제로 선택되는 시점사이의 시간간격에 대응하는 타이밍에서 감지증폭기제어회로(ST)와 그 반전신호(ST)를 발생시키도록 ST신호발생기(125)의 입력에 접속되어 있다. 즉 칩이네이블신호(CEi)가 상기 어드레스버퍼등가회로(121)를 통해 행디코더등가회로(122)에 인가되는데, 이 행디코더등가회로(122)의 출력단은 신호(P)에 의해 제어되어 이 행디코더등가회로(122)의 출력이 워드선등가회로(123)에 입력되게 된다. 이 워드선등가호로(123)의 메모리셀(CELL)이 워드선에 대응하는 신호선(DWL)에 접속되고, 이 신호선(DWL)과 접지전압 사이에는 신호(P)에 의해 각각 온상태로 되는 N챈널 트랜지스터가 접속되며, 상기 워드선등가회로(123)의 출력측에는 타이밍검출회로(124)가 접속되어 있다.

이러한 구성에서 어드레스입력이 변화되어 신호(P)가 ˝1˝레벨로 설정됨과 더불어 칩이네이블신호(CEi)가 ˝0˝레벨로 설정, 즉 활성화상태로 되면, 워드선등가회로(123)의 출력이 ˝0˝레벨로 설정되게 된다. 이러한 동작후에 신호(P)가 ˝0˝레벨로 설정되면, 그 워드선등가회로(123)의 워드선에 대응하는 신호선(DWL)이 메모리셀어레이(18)의 워드선이 충전되는 속도와 동일한 속도로 ˝1˝레벨로 충전되게 된다. 이때, 타이밍검출회로(124)는 메모리셀어레이(18)의 워드선이 소정레벨로 되는 타이밍을 검출해 내게 된다.

신호(CEi)가 ˝0˝레벨로 설정되고 어드레스가 입력되는 상태로 활성화되면 어드레스버퍼등가회로(121)와 행디코더등가회로(122)를 매개해서 워드서증가회로 (123)에 상기 변화가 입력되게 된다. 그후, 워드선등가회로(123)의 워드선에 대응하는 신호(DWL)가 메모리셀어레이(18)의 워드선이 충전되는 속도와 동일한 속도로 ˝1˝레벨로 충전되게 된다. 이때, 타이밍검출회로(124)는 메모리셀어레이(18)의 워드선이 소정레벨에 도달하는 타이밍을 검출하게 된다. 여기서, 이 타이밍검출회로(124)는 단일의 P챈널 트랜지스터(P103)와 병력접속의 N챈널 트랜지스터 (N105,N106)가 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 접속되고 각게이트에 입력이 인가되도록 되어 있는 바, 이러한 타이밍검출회로(124)의 구성에서는 2개의 N챈널 트랜지스터(N105,N106)가 사용되고 있지만, 다수의 P챈널 및 N챈널 트랜지스터를 준비해서 접속되는 트랜지스터의 수를 변화시켜 P챈널 트랜지스터와 N챈널 트랜지스터의 비율을 임으로 변화시킬 수 있게 되고, 그에따라 워드선등가회로(123)의 워드선에 대응하는 신호선(DWL)의 상승엣지를 검출해 내게 되는 타이밍검출회로(124)의 검출레벨(임계치)을 임으로 설정해 줄 수 있게 된다.

그리고, 상기 타이밍검출회로(124)의 출력은 ST신호발생기(125)의 입력으로 제공되고, 이 ST신호발생기(125)의 중간단에서 출력되는 감지증폭기제어신호(ST)는 출력버퍼제어회로신호(CED)를 발생시키는 CED 신호발생기(126)에 입력되며, 이 CED신호발생기(126)로부터 출력되는 출력버퍼제어회로제어신호(CED)는 출력이네이블제어신호(OEi)와 함께 DLY신호발생기(127)에 입력되므로 이 DLY신호발생기(127)에서는 전송제어회로제어신호(DLY)와 그 반전신호(DLY)를 발생시키게 된다. 여기서, 상기 각 회로구성에서 도면의 참조부호 I는 인버터, C는 캐패시터, P는 P챈널 트랜지스터, N은 N챈널 트랜지스터, NR은 노아게이트, NA는 낸드게이트, TG는 전송게이트를 각각 나타낸다.

상기 제18도에 도시된 제어회로(112)에서 신호(P)가 ˝1˝레벨로 설정되는 경우에는 감지증폭기제어신호(ST)가 디스이네이블상태로 되고, 출력버퍼제어회로제어신호(CED)가 상기 감지증폭기제어신호(ST)의 하강엣지의 검출에 따라 이네이블상태로 되게 된다. 이 출력버퍼제어회로제어신호(CED)가 이네이블상태로 된 다음에 출력버퍼회로(100)의 출력신호(OEi)가 이네이블상태로 되고(이에 대해서는 제27도에 의거해서 후술함), 이어 상기 신호(OEi)의 상승엣지의 검출에 따라 전송제어회로제어신호(DLY)가 디스이네이블상태로 된다.

그리고, 신호(P)가 ˝0˝레벨로 설정되는 경우에는 소정의 지연시간이 경과한 다음에 감지증폭기제어신호(ST)가 이네이블상태로 되고, 이어 이 감지증폭기제어신호(ST)의 상승엣지의 검출에 따라 출력버퍼제어회로제어신호(CED)가 디스이네이블상태로 되며, 이 출력버퍼제어회로제어신호(CED)의 하강엣지의 검출에 따라 전송제어회로제어신호(DLY)가 이네이블 상태로 되는 바, 상기 출력버퍼제어회로(100)가 전송제어회로제어신호(DLY)의 상승엣지를 검출해 내게 되면 신호(OEi)는 디스이네이블상태로 되게 된다. 즉, 신호(P)가 이네이블상태로 되는 경우에는 감지증폭기제어신호(ST)와 출력버퍼제어회로제어신호(CED), 신호(OEi) 및 전송제어회로제어신호(DLY)가 열거된 순서대로 변화하는 반면에, 신호(P)가 디스이네이블상태로 되는 경우에는 상기 감지증폭기제어신호(ST)와 출력버퍼제어회로제어신호(CED), 전송제어회로제어신호(DLY) 및 신호(OEi)가 열거된 순서대로 변화하게 된다.

제21도에는 감지증폭기(21)로서 차동증폭기를 이용하는 반도체 메모리에서 메모리셀어레이(18)와 열게이트회로(20) 및 감지증폭기(21)에 대한 회로구성이 도시되어 있는 바, 이 제21도에서 도면의 참조부호 MC1∼MCn은 부유게이트형 MOS트랜지스터로 구성된 메모리셀, DCm은 부유게이트형 MOS트랜지스터로 구성된 더미셀, WLm은 행선, DL1∼DLm은 열선, DBL은 더미열선을 각각 나타낸다. 그리고, 도면의 참조부호 14는 열디코더, 15는 행디코더, BT1∼BTn은 열선택게이트트랜지스터, DBT는 이 열선택게이트트랜지스터(BT1∼BTn)중 어느 하나의 트랜지스터와 등가이면서 전원전압(VDD)에 게이트가 접속된 더미열선택트랜지스터를 나타내고, 여기서 더미열선택트랜지스터(DBT)는 더미열선(DBL)에 삽입되어 있다. 또, 도면의 참조부호 BL은 상기 열선택게이트트랜지스터(BT1∼BTn)가 공통으로 접속된 열선, LD1은 이 열선(BL)에 접속된 제1부하회로, LD2는 상기 더미열선(DBL)에 접속된 제2부하회로(LD2)의 출력측에 위치되는 더미열선(DBL')의 전위(Vref; 기준전위)는 차동증폭기형 감지증폭기의 데이터검출회로(28; 예컨대 CMOS전류미러회로로 구성됨)에 입력된다.

또, 상기 제1 및 제2부하회로(LD1,LD2)사이에는 감지증폭기제어신호(ST)가 게이트에 인가되는 N챈널 트랜지스터(N5)가 접속되고, 상기 열선(BL')과 더미열선(DBL')사이[즉, 상기 데이터검출회로붙(28)의 2개 입력단사이]에는 감지증폭기제어신호(ST)와 그 반전신호(ST)가 각 게이트에 인가되는 병렬접속의 P챈널 및 N챈널 트랜지스터(N3,N6)로 구성된 CMOS전송게이트가 접속되어 있다.

또, 상술한 감지증폭기에서 전원전압(VDD)과 데이터검출회로(28)사이에는 상기 감지증폭기제어신호(ST)가 게이트에 인가되는 활성화제어 P챈널 트랜지스터(P4)가 접속되는데, 이러한 구성에서 상기 P챈널 트랜지스터(P4)가 오프상태로 되면 데이터검출회로(28)는 전류소비를 감소시키도록 비동작상태로 된다. 그리고, 상기 데이터검출회로(28)의 출력단과 접지전압사이에는 감지증폭기제어회신호(ST)가 게이트에 인가되는 N챈널 트랜지스터(N7)가 접속되고, 상기 제1부하회로(LD1)에는 감지증폭기제어신호(ST)가 게이트에 인가되는 P챈널 트랜지스터(P5)가 설치되며, 상기 제2부하회로(LD2)에는 감지증폭기제어신호(ST)가 게이트에 인가되는 P챈널 트랜지스터(P6)가 배치되게 된다.

이 제21도에 도시된 회로구성에서는 선택된 메모리셀의 데이터검출은 그 선택된 메모리셀에서 독출된 데이터를 기초로 발생하는 열선(BL')의 전위(Vin)와, 더미셀(DCm)의 데이터를 기초로 발생되는 더미열선(DBL')의 기준전위(Vref)를 비교함으로써 이루어지게 되고, 어드레스입력이 변화하는 경우 감지증폭기제어신호(ST)가 ˝0˝레벨로 되므로 활성화제어용 P챈널 트랜지스터(P4)가 오프상태로 되는 반면, 트랜지스터(N5,N6,P3,P5,P6)가 온상태로 되게 된다. 그에 따라, 열선(BL')과 더미열선(DBL')이 트랜지스터(N5,N6,P3)를 통해 접속회로구성(short-circuited)으로 되어 실제 증가전위로 설정되는데, 이 경우 열선(BL')과 더미열선(DBL')을 고속으로 등가전위로 설정되는데, 이 경우 열선(BL')과 더미열선(LBL')을 고속으로 등가전위로 설정해 주기 위해 제1 및 제2부하회로(LD1,LD2)의 P챈널 트랜지스터(P5,P6)는 제1 및 제2부하회로(LD1,LD2)의 전류공급능력이 통상의 독출동작에서 보다크게 설정되도록 온상태로 되게된다. 또, 이 경우 감지증폭기의 출력측에 위치되는 N챈널 트랜지스터(N7)가 온상태로 되어 감지증폭기의 출력이 ˝0˝레벨로 설정되게 된다.

여기서, 상기 제21도에 도시된 감지증폭기의 동작에 대해 제23도(A)에 도시된 타이밍차트를 참조해서 설명하고, 제21도의 구성에서 트랜지스터(N5,N6N,P3,P5, P6)가 사용되지 않는 경우에 대해 제23도(B)에 도시된 타이밍차트를 참조해서 설명한다.

먼저, 선택된 메모리셀의 데이터가 ˝1˝레벨인 경우에 열선(BL')의 전위(Vin)는 더미열선(DBL')의 기준전위(Vref)보다 낮아지게 되는데, 이 경우 상기 실시예에 의하면 제23도(A)에 도시된 바와 같이 감지증폭기제어신호(ST)가 ˝0˝레벨로 설정되면 열선(BL)과 더미열선(DBL')이 트랜지스터(N5,N6,P3)를 통해 고속으로 동일전위로 설정되는 반면에, 감지증폭기제어신호(ST)가 ˝1˝레벨로 설정되어 P챈널 트랜지스터(P4)가 온상태로 되면 열선(BL')과 더미열선(DBL')의 전위가 거의 동일 레벨로 충전되므로, 소망의 전위치가 고속으로 나타나게 되어 메모리셀의 데이터가 고속으로 감지되고 증폭된 다음에 출력될 수 있게 된다.

그 반면에, 예컨대 트랜지스터(N5,N6,P3,P5,P6)가 사용되지 않는 경우에는, 제23도(B)에 도시된 바와 같이 열선(BL')의 전위(Bin)가 선택된 메모리셀의 데이터에 의해 변화되는 시점과, 전위(Vin)와 기준전위(Vref) 사이의 소망의 전위치가 나타나는 시점사이의 시간간격이 길어지게 되므로 메모리셀의 데이터가 고속으로 감지되고 증폭될 수 없게 된다.

한편, 제22도에 도시된 출력버퍼회로에서 도면의 참조부호 OE는 출력이네이블신호를 나타내는 바, 이 신호(OE)와 칩이네이블신호(CEi)가 2-입력 노아게이트(NR5)에 입력되고, 이 노아게이트(NR5)의 출력은 한쪽 입력이 접지전압(VSS)에 접속된 2-입력 노아게이트(NR6)를 매개해서 2-입력 노아게이트(NR7)의 한쪽 입력단에 인가되며, 이 노아게이트(NR7)의 다른쪽 입력단에는 출력버퍼제어회로제어신호(CED)가 입력됨과 더불어 이 노아게이트(NR7)의 출력은 2-입력 낸드게이트(NA1)의 한쪽 입력단에 입력되고, 이 낸드게이트(NA1)의 다른쪽 입력단에는 전송제어회로제어신호(DLY)가 입력됨과 더불어 그 낸드게이트(NA1)의 출력측에는 인버터(I15)가 접속되어 있다.

이러한 구성의 출력버퍼제어회로에서 출력버퍼제어회로제어신호(CED)가 ˝1˝레벨로 설정되면 노아게이트(NR7)의 출력이 ˝0˝레벨로 설정되고, 이어 낸드게이트(NA1)의 출력으로서의 신호(OEi)가 ˝1˝레벨로 설정되어 인버터(I15)의 출력으로서 상보적인 신호(OEi,OEi)에 의해 하이임피던스상태로 되게 된다. 그 반면에, 상기 신호(OE,CEi,CED)가 ˝0˝레벨로 설정됨과 더불어 전송제어회로제어신호(DLY)가 ˝1˝레벨로 설정되면 신호(OEi)가 ˝0˝레벨로 설정되어 있으므로 신호(OEi)가 ˝1˝레벨로 설정되어 출력버퍼회로(23)에서 데이터가 출력되게 된다.

제24도는 본 발명의 또 다른 실시예에 따른 반도체 집적회로로서의 반도체 메모리에 대한 블록도이다. 이 제24도에 도시된 회로구성은 제4도에 도시된 구성에 비해 상기 전송제어회로(22)와 출력버퍼회로(23)사이에 펄스신호발생기(25)로부터 출력되는 펄스신호에 기초해서 동작/비동작상태로 제어되는 데이터랫치회로(27)가 설치된 점이 다르게 되어 있다.

즉, 제24에서 행디코더(15)가 데이터저장용 메모리셀로 이루어진 메모리셀어레이(18)의 워드선을 선택하게 되고, 열디코더(14)가 열선택게이트(20)를 제어함으로써 메모리셀어레이(18)의 비트선을 선택하게 되는데, 이러한 동작에 의해 메모리셀어레이(18)에서 하나의 메모리셀이 선택되고, 이 선택메모리셀의 데이터에 따라 감지증폭기(21)가 감지 및 증폭동작을 수행하게 된다. 이어, 이 감지증폭기(21)의 출력이 전송제어회로(22)와 데이터랫치회로(27) 및 출력버퍼회로(23)를 통해 반도체 메모리의 외부로 독출되는데, 이 경우 전송제어회로(22)와 데이터랫치회로(27)의 동작은 다음과 같은 형태로 제어된다.

즉, 열어드레스버퍼(12)와 행어드레스버퍼(13)의 출력이 각각 펄스신호발생기(25)에 입력되고, 이어 펄스신호발생기(25)에서 출력되는 펄스신호(P)에 예컨대 오아게이트(제24도에는 도시되지 않음)를 통해 단일의 버스라인에 인가되는데, 이 펄스신호(P)에 의해 전송제어회로(22)와 데이터랫치회로(27)의 동작이 제어된다.

또, 제24도에 도시된 어드레스버퍼회로(12,13)와 펄스신호발생기(25)는 제15도와 관련하여 설명한 바와 동일하므로 그에 대한 설명은 생략하기로 하고, 이하의 설명에서는 전송제어회로(22)의 동작상태가 잡음제거회로서 가능하는 제16도에 도시된 지연회로(91)와 동일한 상태이고, 그 전송제어회로(22)의 비동작상태가 지연회로(91)에 대한 바이패스회로로서 기능하여 순간적으로 입력을 출력하는 바이패스회로(92)의 상태와 동일한 것으로 한다.

제25도는 제24도에 도시된 데이터랫치회로(27)의 구성을 상세하게 나타낸 회로도로서, 전송제어회로(22)의 출력이 클럭제어형 인버터(CI2)에 인가되고, 이 클럭제어형 인버터(CI2)의 출력측에는 3개의 인버터(I16∼I18)가 접속되며, 제1단위 인버터(I16)의 입력 및 출력노드사이에는 데이터랫치용 클럭제어형 인버터(CI3)가 접속되어 있다. 그리고 입력단에 위치된 데이터랫치용 클럭제어형 인버터(CI2)는 ˝0˝레벨의 펄스 신호(P)에 의해 온상태로 되는 P챈널 트랜지스터와 상기 ˝0˝레벨의 펄스 신호(P의 ˝1˝레벨 반전신호 (P)에 의해 온상태로 되는 N챈널 트랜지스터가 인터버와 직렬접속되어 있다. 또, 랫치용 클럭제어형 인버터(CI3)는 펄스신호(P)의 ˝0˝레벨 반전신호(P)에 의해 온상태로 P챈널 트랜지스터와 ˝1˝레벨의 펄스신호(P)에 의해 온상태로 되는 N챈널 트랜지스터가 인버터와 직렬접속되어 있다.

따라서, 펄스신호(P)가 ˝0˝레벨로 유지되는 동안에는 입력단의 클럭제어형 인버터(CI2)가 활성화되는 반면에 랫치용 클럭제어형 인버터(CI3)는 비동작상태로 된다. 그 결과, 입력이 입력단의 클럭제어형 인버터(CI2)와 3개의 인버터(I16∼I18)를 매개해서 출력버퍼회로(23)에 출력되는 바, 이하 이러한 상태에 대해서는 데이터랫치회로(27)의 비동작(비랫치)상태로로서 언급한다. 그 반면에, 펄스신호가(P)가 ˝1˝레벨로 유지되는 동안에는 인버터(CI2)가 비동작상태로 되는 반면에 인버터(CI3)가 활성화상태로 된다. 그 결과, 제1단의 인버터(I16)의 출력이 제1단 인버터(I16)와 클럭제어형 인버터(CI3)에 의해 랫치되고, 이렇게 랫치된 데이터는 인버터(I17,I18)를 통해 출력버퍼회로(23)에 출력되는데, 이하 이러한 상태에 대해서는 데이터 랫치회로(27)의 동작상태로서 언급한다.

여기서, 제25도에 도시된 반도체 메모리의 동작에 대해 제26도에 도시된 타이밍차트를 참조해서 설명한다.

먼저, 새로운 메모리셀에서 데이터가 독출되도록 시간 t1에서 어드레스입력신호(ADD)가 변화되면 그 어드레스입력에 대응하는 메모리셀이 열디코더(14)와 행디코더(15) 및 열선택게이트(20)에 의해 메모리셀어레이(18)에서 선택되고, 그 선택된 메모리셀의 데이터가 감지증폭기(21)에 의해 독출된다. 이러한 통상의 독출동작 이외에 어드레스입력신호(ADD)가 변화되면 펄스신호발생기(25)에서는 그 어드레스입력신호(ADD)의 변화를 검출해서 소정의 시간동안 펄스신호(P)를 발생시키게 되는데, 이 펄스신호(P)가 발생하는 동안 전송제어회로(22)는 비동작상태로 되는 반면에 데이터랫치회로(27)는 동작상태로 되게 된다.

그에 따라, 데어터랫치회로(27)는 어드레스변화가 발생되기 이전의 어드레스에 대응하는 메모리셀의 데이터를 랫치한 다음에 그 랫치된 데이터를 출력버퍼회로(23)로 출력하게 되고, 전송제어회로(22)는 상기 감지증폭기(21)에 의해 독출되어 확인된 새로운 선택메모리셀로부터의 데이터를 상기 데이터랫치회로(27)로 즉시 출력하게 된다. 여기서, 펄스신호(P)가 소정의 시간이 경과한 다음에 ˝0˝레벨로 설정되는 경우에만 전송제어회로(22)가 동작상태로 되어 잡음제거회로서 기능하게 된다. 또, 데이터랫치회로(27)가 비동작상태로 되어 감지증폭기(21)에서 확인된 출력이 출력버퍼회로(23)에 공급되게 된다.

따라서, 제24도에 도시된 반도체 메모리에서는 제13도와 제18도에서 설명한 각 반도체, 메모리와 동일한 효과를 얻을 수 있는 바, 이하 그 점에 대해 설명한다.

제24도에 도시된 반도체 메모리에 의하면, 비록 데이터의 출력에 따라 발생하는 전원변동에 의해 감지증폭기(21)에 오동작이 발생되어 제26도에서 ˝A˝로 표시한 바와 같이 잘못된 출력이 나타나게 되더라도, 그와 동시에 펄스신호(P)가 ˝0˝레벨로 설정되어 전송제어회로(22)가 동작상태로 되므로 전송제어회로(22)에 의해 잘못된 출력이 흡수되고, 그에 따라 전송제어회로(22)의 출력은 감지증폭기(21)로부터의 잘못된 출력의 존속기간 소정기간 이내로 되어 있는 한 변화되지 않게 됨으로써, 출력버퍼회로(23)에서 잘못된 데이터가 출력되는 것을 방지할 수 있게 되어 출력버퍼 트랜지스터의 구동능력을 크게 설정할 수 있게 됨과 더불어 데이터독출속도를 더욱 증대시킬 수 있게 된다.

여기서, 상기 전원전압이 변동되어 어드레스입력단에서 펄스데이터가 출력되면 그 전원변동에 대응하는 펄스가 포함된 어드레스에 대응하는 잘못된 메모리셀의 데이터가 감지증폭기(21)에서 독출되므로, 제26도에서 B로 나타낸 바와 같이 감지증폭기921)의 출력에 잘못된 출력이 나타나게 되는데, 이 경우 펄스신호(P)가 ˝1˝레벨로 설정되면 전송제어회로(22)가 비동작상태로 설정되고 데이터랫치회로(27)는 비동작상태로 설정된다. 그에 따라, 데이터랫치회로(27)는 어드레스가 변화한 다음에 어드레스에 대응하는 메모리셀로부터의 데이터를 랫치시키고 나서 출력버퍼회로로 출력하게 된다. 비록 소정시간이 경과한 다음에 펄스신호(P)가 ˝0˝레벨로 설정되더라도, 감지증폭기의 출력이 데이터랫치회로(27)에서 랫치된 데이터가 일치하기 때문에 출력버퍼회로(23)의 출력이 ˝1˝레벨에서 ˝0˝레벨 또는 ˝0˝레벨에서 ˝1˝레벨로 변화하지 않게 된다.

또, 해당 반도체 메모리의 입력단에 다른 반도체 메모리의 데이터가 입력되는 경우에 다른 반도체 메모리에서 입력되는 신호에 잡음이 혼입되면, 해당 반도체 메모리의 내부회로에서는 그 잡음신호를 입력데이터의 변화로서 처리하게 되어 오동작이 발생하지만, 제26도에서 ˝C˝로 표시한 바와 같이 잡음이 어드레스입력데이터에 혼입되어 펄스신호발생기(25)가 그 잡음신호를 검출해서 펄스신호(P)를 ˝1˝레벨로 설정하게 되더라도 이 기간동안 데이터랫치회로(27)가 동작상태로 되어 선행데이터를 랫치시킨 다음에 출력버퍼회로(23)를 통해 그 선행데이터를 출력하게 되므로, 잘못된 데이터가 출력되지 않게 되어 반도체 메모리에서 오동작이 발생하지 않게 된다.

상기한 바와 같이 제24도에 도시된 구성에 의하면 높은 신뢰성을 갖는 반도체 메모리를 실현할 수 있게되고, 이 반도체 메모리에서는 어드레스입력신호가 변화되어 출력버퍼회로(23)가 데이터독출동작을 수행하게 되면 전송제어회로(22)는 비동작상태로 되는 반면에 데이터랫치회로(27)는 소정기간동안 입력데이터를 랫치시키도록 펄스신호발생기(25)로부터 출력되는 펄스신호에 기초해서 동작상태로 되므로 출력데이터의 변화에 따른 전원변동 또는 외부잡음입력에 의한 오동작을 방지할 수 있게 된다. 또, 출력버퍼트랜지스터의 구동능력을 크게 해 줄 수 있게 됨과 더불어 데이터독출속도를 고속으로 유지시키면서 전원변동과 잡음에 대한 반도체 메모리의 동작마아진을 증대시킬 수 있게 된다.

여기서, 제24도에 도시된 회로구성의 반도체 메모리에 비해 출력데이터의 변화에 따른 전원변동과 외부잡음입력에 의한 반도체 메모리의 동작마아진이 더욱 향상되는 본 발명의 또 다른 실시예에 관해 설명한다.

제27도에 도시된 반도체 메모리의 구성에서는 제4도에 도시된 반도체 메모리에 비해 펄스신호발생기(25)에서 출력되는 펄스신호(P)를 인가받아 감지증폭기제어신호(ST)와 전송제어호로제어신호(DLY), 데이터랫치회로제어신호(LTH) 및 출력버퍼제어회로제어신호(CED)를 발생시켜 각각 감지증폭기(21)와 전송제어회로(22), 데이터랫치회로(27) 및 출력버퍼제어회로(100)에 인가해 주는 제어회로(112)와, 외부적으로 입력되는 칩이네이블신호(CE)를 증폭해서 파형정형해 주는 칩이네이블버퍼회로(31)에서 출력되는 내부칩이네이블신호(CEi)에 기초해서 제어회로(112)를 제어하기 위한 제어신호(DHS)를 발생시키는 랫치모드변화회로(32) 및, 제어회로(112)에서 출력되는 출력버퍼제어회로제어신호(CED)와 랫치모드변화회로(32)에서 출력되는 제어신호(DHS)에 기초해서 출력버퍼회로(23)를 제어해 주는 출력버퍼제어회로(100)가 더 구비된 점이 다르고, 다른 구성은 동일하므로 이 제27도에서도 상기 제14도에 도시된 구성과 동일한 부분에 대해서는 동일한 참조부호를 붙혔다.

이와 같이 구성된 제27도의 반도체 메모리에는 예컨대 차동증폭기형 감지증폭기(21)를 사용해서 메모리셀의 데이터가 공급되는 열선의 저위가 더미열선의 전위를 비교함으로써 데이터를 검출하는 회로가 채용될 수 있고, 메모리셀어레이(18)와 열선택데이트(20) 및 감지증폭기(21)는 제21도를 참조해서 설명한 구성과 동일하므로 그에 대한 상세한 설명은 생략하기로 한다.

그리고, 상기 제어회로(112)의 구성이 제28도에 도시되어 있는 바, 이 제28도에 도시된 제어회로(112)는 제20도에 도시된 제어회로(112)에 비해 데이터랫치회로제어신호발생기(134)가 더 구비됨과 더불어 CED신호발생기(126)에 신호(P)가 입력되는 점이 다르고, 다른 회로구성은 제20도에 도시된 회로구성과 동일하므로 동일한 부분에 대해서는 제20도와 동일한 참조부호를 붙혔다.

이 제28도에 도시된 데이터랫치회로 제어신호발생기(134)에서 전원전압(VDD)과 접지전압(VSS)사이에 P챈널 트랜지스터(P8,P9)와, N챈널 트랜지스터(N8,N9)가 직렬로 접속되고, 상기 P챈널 및 N챈널 트랜지스터(P9,N8)의 각 게이트에 출력버퍼제어회로제어신호(CED)와 신호(OEi)가 입력되는 노아게이트(NR)의 출력신호가 입력되며, 상기 P챈널 트랜지스터(P9)에 병렬로 P챈널 트랜지스터(P10)가 접속되고, 이 P챈널 트랜지스터(P10)의 드레인과 접지전압(VSS)사이에는 N챈널 트랜지스터(N10)가 접속되며, N챈널 및 P챈널 트랜지스터(P10,N8)의 각 게이트에는 제어신호(DHS)가 입력된다. 또, P챈널 및 N챈널 트랜지스터(P10,N10)의 드레인과 P챈널 및 N챈널 트랜지스터(P9,N8)의 드레인의 공통노드에서 제어신호(LTH)가 얻어지게 되는데, 이 제어신호(LTH)를 인버터(I20)에 의해 반전시킴으로써 제어신호(LTH)가 얻어지게 된다. 또한, 전원전압(VD)과 접지전압(VSS)사이에는 P챈널 트랜지스터(P11,P12)와 N챈널 트랜지스터(N11,N12)가 직렬로 접속되고, 상기 N챈널 트랜지스터(N12)에는 N챈널 트랜지스터(N13)가 병렬로 접속되며, P챈널 및 N챈널 트랜지스터(P12,N11)의 드레인과 전원전압(VDD)의 노드사이에는 P챈널 트랜지스터(P13)가 접속되고, 상기 P챈널 및 N챈널 트랜지스터(P1,N13)의 각 게이트에는 제어신호(LTH)가 입력되며, 상기 P챈널 및 N챈널 트랜지스터(P12,N12)의 각 게이트에는 신호(OEi)가 입력되고, 트랜지스터(P13,N11)의 각 게이트에는 출력버퍼제어회로제어신호(CED)가 입력된다.

그리고, 상기 P챈널 및 N챈널 트랜지스터(P12,N11)의 드레인 공통노드에서는 인버터(I21)를 통해 전송제어회로제어신호(DLY)의 반전신호(DLY)가 얻어지게 되는 반면에 전송제어회로제어신호(DLY)는 상기 공통 노드에서부터 2개의 인버터(I22,I23)를 통해 얻어지게 되는데, 이 전송제어회로제어신호(DLY)는 P챈널 및 N챈널 트랜지스터(P10,N9)의 각 게이트에 입력된다.

이러한 구성에서 제어신호(DHS)가 ˝1˝레벨로 설정되는 경우에는 데이터랫치회로(27)가 비동작상태로 되도록 데이터랫치회로(LTH)가 ˝0˝레벨로 설정되고, 신호(DHS,LTH,CED)가 각각 ˝0˝레벨, ˝1˝레벨, ˝1˝레벨로 설정되는 경우에는 전송제어회로(22)가 비동작상태로 되도록 전송제어회로제어신호(DLY)가 ˝0˝레벨로 설정된다.

그리고, 상기 랫치모드변화회로(32)는 예컨대 제29도에 도시된 바와 가이 구성되는 바, 즉 전압전압(VDD)과 접지전압(VSS)사이에는 P채널 트랜지스터(P14,P15)와 N챈널 트랜지스터(N14,N15)가 직렬로 접속되는 한편, 상기 P챈널 및 N챈널 트랜지스터(P15,N14)의 각 게이트에는 출력버퍼제어회로제어신호(CED)가 입력되고, P챈널 트랜지스터(P15)는 P챈널 트랜지스터(P16)가 병렬로 접속되며, 이 P챈널 트랜지스터(P16)의 드레인과 접지전압(VSS)사이에는 N챈널 트랜지스터(N16)가 접속되고, 상기 P챈널 및 N챈널 트랜지스터(P14,N16)의 각 게이트에는 신호(CEi)가 입력된다. 또, 상기 P챈널 및 N챈널 트랜지스터(P16,N16)의 드레인과 P챈널 및 N챈널 트랜지스터(P15,N14)의 공통 노드에는 인버터(I24∼I28)의 직렬회로와 인버터(I29)가 접속되어 있고, 인버터(I29)의 출력이 상기 P챈널 및 N챈널 트랜지스터(P16,N15)에 입력된다.

이하, 상기 랫치모드변화회로의 동작에 대해 설명한다.

일반적인 반도체 메모리에서는 비동작상태에서 전류의 소비를 저감시키기 위해 칩이네이블신호(또는 칩선택신호)에 의해 동작이 제어되는 바, 반도체 메모리가 그 칩이네이블신호에 의해 동작상태로 되어 데이터가 독출되는 경우에는 칩이네이블신호에 의해 동작상태로 되어 데이터가 독출되는 경우에는 칩이네이블신호가 그 반도체 메모리의 버퍼회로에서 증폭되어 반도체 메모리의 각 회로에 전송됨으로써, 어드레스버퍼회로와 어드레스디코더, 감지증폭기 등이 동작상태에 제어된다.

이러한 구성에 의하면, 반도체 메모리가 비선택상태(비동작상태)에서 선택상태(동작상태로 전환되어 입력어드레스에 의해 메모리셀에서 데이터가 독출되는 경우, 즉 칩이네이블입력(또는 칩선택선호)이 변화되어 데이터가 독출되는 경우에는 펄스신호발생기(25)가 어드레스신호의 입력상태에 따라 동작하게 되고, 이 펄스신호발생기(25)가 동작하면 상기한 일련의 동작이 수행되어 데이터랫치회로(27)가 반도체 메모리의 비동작상태에서 잘못된 데이터를 랫치시키게 된다. 이 때문에, 반도체 메모리의 비선택상태[칩이네이블신호(CEi)가 ˝1˝레벨]에서 칩이네이블신호(또는 칩선택신호)의 변화에 의해 데이터가 독출되는 경우에는 랫치모드변화회로(32)에서 ˝1˝레벨의 제어신호(DHS)가 제어회로(112)에 인가되므로 제어회로(112)는 전송제어회로(22)와 데이터랫치회로(27)를 비동작상태로 제어함으로써 데이터도출동작에서의 오동작을 방지할 수 있게 된다.

또, 출력버퍼제어회로(100)는 예컨대 제30도에 도시된 바와 같이 구성되는 바, 즉 2-입력 노아게이트(NR9)의 한쪽 입력단에는 입력방지회로(135)를 통해 신호(OE)가 입력됨과 더불어 노아게이트(NR9)의 다른쪽 입력단에는 칩이네이블신호(CEi)가 입력된다. 그 노아게이트(NR9)의 출력이 인버터(I31)에 인가되고, 이 인버터(I31)의 출력이 2-입력 노아게이트(NR11)의 한쪽 입력단에 입력되며, 그 노아게이트(NR11)의 다른쪽 입력단에는 제어신호(DHS)가 입력되고, 이 노아게이트(NR11)의 출력이 2-입력 낸드게이트(NA2)의 한쪽 입력단에 입력되는데, 이 경우 낸드게이트(NA2)의 출력은 신호(OEi)로 되는 한편 이 신호(OEi)가 인버터(I30)에 의해 반전되어 신호(OEi)로 된다. 또, 상기 낸드게이트(NA2)의 출력은 2-입력 낸드게이트(NA3)의 한쪽 입력단에 인가되는 한편, 그 낸드게이트(NA3)의 다른쪽 입력단에 출력버퍼제어회로제어신호(CED)가 입력되고, 이 낸드게이트(NA3)의 출력이 상기 낸드게이트(NA2)의 다른쪽 입력단에 입력된다.

이러한 구성의 출력버퍼제어호로(100)에서 신호(OE,CEi,DHS,CED)가 각각 ˝0˝레벨, ˝0˝레벨, ˝0˝레벨, ˝1˝레벨로 설정되는 경우, 상기 신호(OE)는 노아게이트(NR9)와 인버터(I31), 노아게이트(NR11) 및 낸드게이트(NA2)를 통해 신호(OEi)로 변화되어 출력되는 한편, 인버터(I30)을 통해 신호(OEi)로서 출력되는데, 이 상보적인 시호(OEi,OEi)가 제어신호로서 출력버퍼회로(23)에 인가되게 된다.

그리고, 칩이네이블신호(CE)가 ˝0˝레벨로 변화됨에 따라 데이터가 독출되는 경우에는 제어신호(DHS)가 ˝1˝레벨로 설정되고, 낸드게이트(NR11)의 출력이 ˝0˝레벨로 설정되는데, 이 보다 앞서 출력버퍼제어회로제어신호(CED)가 ˝0˝레벨로 설정되고, 낸드게이트(NA3)의 출력이 ˝1˝레벨로 설정된다. 그에 따라, 노아게이트(NR11)에서 ˝0˝레벨의 출력이 인버터(I30)을 통해 ˝0˝레벨의 신호(OEi)로서 출력되고, 이들 상보적인 신호(OEi,OEi)가 제어신호로서 출력버퍼회로(23)에 인가되므로 출력버퍼회로(23)의 출력이 하이임피던스상태로 유지된다. 또, 제어신호(DHS)가 ˝0˝레벨로 설정되면 신호(OEi,OEi)가 각각 ˝0˝레벨과 ˝1˝레벨로 설정되므로 출력버퍼회로(23)의 출력의 하이임피던스상태가 해제된다.

다음으로, 제27도에 도시된 반도체 메모리의 동작에 대해 제31도에 도시된 타이밍차트를 참조해서 설명한다.

먼저, 새로운 메모리셀에서 데이터를 독출해 내기 위해 입력어드레스신호(ADD)가 변화되면 그 어드레스 입력에 대응하는 메모리셀이 선택되어 그 선택된 메모리셀에서의 데이터가 감지증폭기(21)에서 독출되고, 또 어드레스입력신호의 변화가 펄스신호발생기(25)에서 검출되어 펄스신호(P)가 소정시간동안 ˝1˝레벨로 설정되는데, 이러한 동작은 제24도에 도시된 반도체 메모리와 동일하게 된다. 이어, 상기 펄스신호(P)가 제어회로(112)에 입력되면, 제어회로(112)에서는 감지증폭기제어신호(ST,ST)와 전송제어회로제어신호(DLY,DLY), 데이터랫치회로제어신호(LTH,LTH) 및 출력버퍼제어호로제어신호(CED)를 각각 소정시간동안 발생시키게 되는데, 펄스신호(P)가 ˝1˝레벨로 설정되면 감지증폭기제어신호(ST)가 ˝0˝레벨로 설정되므로 데이터랫치회로제어신호(LTH)가 ˝1˝레벨로 설정되고, 이 데이터랫치회로제어신호(LTH)가 ˝1˝레벨로 설정된 다음에 전송제어회로제어신호(DLY)가 ˝0˝레벨로 설정되게 된다. 그 반면에, 펄스신호(P)가 ˝0˝레벨로 설정되면 감지증폭기제어신호(ST)가 소정의 지연시간이 경과한 다음에 ˝1˝레벨로 설정되고, 감지증폭기제어신호(ST)가 ˝1˝레벨로 설정된 다음에 전송제어회로제어신호(DLY)가 ˝1˝레벨로 설정되므로 제어시호(LTH)가 ˝0˝레벨로 설정되게 된다. 즉, 펄스신호(P)가 ˝1˝레벨로 설정되는 경우에는 펄스신호(P)와 감지증폭기제어신호(ST), 제어신호(LTH) 및 전송제어회로제어신호(DLY)가 열거된 순서대로 변화하는 반면, 펄스신호(P)가 ˝0˝레벨로 설정되는 경우에는 펄스신호(P)와 감지증폭기제어신호(ST), 전송제어회로제어신호(DLY) 및 제어신호(LTH)가 열거된 순서대로 변화하게 된다.

그리고, 감지증폭기제어신호(ST)가 ˝0˝레벨로 설정되는 경우에는 감지증폭기(21)가 소정시간동안 비동작상태로 유지되어 출력이 ˝0˝레벨로 되고, 제어신호(LTH)가 ˝1˝레벨로 설정되는 경우에는 데이터랫치회로(27)가 동작상태로 되므로 데이터랫치회로(27)는 어드레스입력신호가 변화되기 이전에 메모리셀에서 독출된 데이터에 대응하는 전송제어회로(22)로부터의 출력을 소정시간동안 랫치시키게 되고, 이렇게 랫치된 데이터가 출력버퍼회로(23)를 통해 출력되게 된다. 이어서, 전송제어회로제어신호(DLY)가 ˝0˝레벨로 설정되고 전송제어회로(22)가 비동작상태로 되므로 감지증폭기(21)에서 입력된 데이터가 신속하게 출력되는데, 이 경우 전송제어호로(22)에서는 전송제어회로제어신호(DLY)가 ˝0˝레벨로 설정되어 있음에 따라 제16도에 도시된 전송게이트(TG3)가 온상태로 됨과 더불어 클럭제어형 인버터(CI1)가 활성상태로 된다.

이러한 타이밍에서 반도체 메모리가 동작하게 되는 경우에는 감지증폭기(21)가 비동작상태로 되어 그 출력이 ˝0˝레벨로 되더라도 전송제어회로(22)가 동작상태로 되어 어드레스입력신호가 변화되기 이전에 메모리셀에서 독출된 데이터에 대응하는 감지증폭기(21)로부터의 출력을 유지하게 되는데, 이 데이터는 데이터랫치회로(27)에 의해 랫치되고, 어드레스입력신호가 변화되기 이전에 메모리셀로부터 독출된 데이터에 대응하는 전송제어회로(22)로부터의 출력이 소정시간동안 출력버퍼회로(23)를 통해 출력되게 된다. 상기 데이터랫치회로(27)에 데이터가 랫치된 다음에 전송제어회로(22)는 비동작상태로 된다.

이러한 동작이 수행되는 동일한 타이밍에서 감지증폭기제어신호(ST)는 어드레스입력신호가 변화된 다음에 어드레스에 대응하는 메모리셀로부터 데이터가 독출될 수 있는 상태로 되는 시점과 거의 동일한 타이밍에서 ˝1˝레벨로 설정되고, 이러한 동작에 의해 감지증폭기(21)가 다시 동작상태로 되므로 감지증폭기(21)는 새롭게 선택된 어드레스에 대응하는 메모리셀로부터의 데이터에 따라 '1˝레벨 또는 ˝0˝레벨의 데이터를 출력하며, 이 감지증폭기(21)의 출력변화에 따라 전송제어회로(22; 이 시점에서는 동작상태)의 출력이 변화되고, 이 전송제어호로(22)의 출력이 새롭게 선택된 어드레스에 대응하는 메모리셀로부터의 데이터에 따라 ˝1˝레벨로 또는 ˝0˝레벨로 변화되는 시점과 거의 동일한 타이밍에서 전송제어회로제어신호(DLY)가 ˝1˝레벨로 설정되므로 전송제어회로(22)가 동작상태로 설정되게 된다.

그리고, 제어신호(LTH)가 ˝0˝레벨로 설정되는 경우에는 이터랫치회로(27)가 비동작상태로 되므로 새롭게 선택된 어드레스에 대응하는 메모리셀로부터의 ˝1˝레벨 또는 ˝0˝레벨 데이터가 전송제어회로(22)의 출력에 따라 출력버퍼회로(23)에 출력된다.

제27도에 도시된 반도체 메모리에 의하면 감지증폭기(21)와 전송제어회로(22), 데이터랫치회로(27) 및 출력버퍼제어회로(100)가 각각 다른 신호에 의해 제어되므로 회로의 동작마아진이 향상되게 된다. 또, 데이터의 출력에 의해 전원변동에 기인하는 반도에 메모리의 어드레스입력부에서 오동작이 발생하는 펄스신호(P)가 ˝1˝레벨로 설정되더라도 전송제어회로(22)가 비동작상태로 되고 데이터랫치회로(27)가 동작상태로 되므로 데이터랫치회로(27)는 오동작 이전의 어드레스에 대응하는 메모리셀로부터의 데이터를 랫치시킨 다음에 출력버퍼회로(23)에 출력되게 된다. 또, 비록 펄스신호(P)가 소정의 시간이 경과한 다음에 ˝0˝레벨로 설정되더라도 감지증폭기(21)로부터의 출력이 데이터랫치회로(27)에 랫치된 데이터와 일치하므로 출력버퍼회로(23)로부터의 출력이 ˝1˝레벨에서 ˝0˝레벨 또는 ˝1˝레벨로 변화하지 않게 된다. 그에 따라, 반도체 메모리의 오동작을 방지할 수 있게 된다.

이와 마찬가지로, 어드레스입력데이터에 잡음이 혼입되고 펄스신호 발생회로(25)에서 그 잡음신호에 의한 변화가 검출되어 펄스신호(P)가 ˝1˝레벨로 설정된 경우에는, 그 기간에 선행데이터를 랫치하도록 데이터랫치회로(27)가 동작상태로 유지되고 그 랫치된 데이터가 출력버퍼회로(23)를 통해 출력되므로 잘못된 데이터가 출력되지 않게 되어 반도체 메모리에서 오동작이 발생되지 않게 된다.

즉, 제27도에 도시된 구성에 의하면 높은 신뢰성을 갖는 반도체 메모리를 실현할 수 있게 되는바, 이러한 반도체 메모리에서는 전원변동 또는 외부잡음에 으해 반도체 메모리의 내부회로에서 오동작이 발생하는 것을 방지할 수 있게 되고, 출력버퍼 트랜지스터의 구동능력을 크게 설정할 수 있게 되어 고속의 데어터독출속도를 유지하면서 전원변동과 잡음에 대한 반도체 메모리의 동작마아진을 향상시킬 수 있게 된다.

제32도는 본 발명의 또 다른 실시예에 따른 반도체 메모리의 전체구성을 타나낸 블록도로서, 이 제32도에 도시된 반도체 메모리는 상기 제4도에 도시된 반도체 메모리에 비해 펄스폭검출회로가 구비된 점이 다르게 되어 있다. 이 펄스폭검출회로(26)는 펄스신호발생기(25)에서 발생되는 펄스신호(P)의 펄스폭이 소정의 폭을 초과하는 경우에 펄스신호를 발생시키고, 메모리셀어레이(18)와 감지증폭기(21) 및 출력버퍼호로(23)는 펄스신호발생기(25)에서 발생되어 출력되는 펄스신호(P)에 의해 제어되는데, 예컨대 메모리셀어레이(18)에서의 각 비트선(19)의 선충전동작과 감지증폭기(21)에서의 데이터감지동작 및 출력버퍼회로(23)의 데이터출력동작이 각각 상기 펄스신호에 기초해서 개시된다.

한편, 정 송제어회로(22)의 동작은 펄스폭검출회로(26)의 출력펄스신호에 의해 제어되는 바. 즉 펄스폭검출회로(26)로부터 출력신호가 인가됨에 따라 전송제어회로(22)는 감지증폭기(21)로부터의 검출데이터를 전송제어회로(23)에 신속하게 전송시키게 된다. 이 경우, 펄스신호발생기(25)에서 발생되는 신호의 ㅍ러스폭은 메모리셀어레이(18)와 감지증폭기(21) 및 출력버퍼회로(23)가 충분한 마아진을 갖고 동작할 수 있도록 설정된다.

여기서, 제32도에 도시된 구성에서 출력버퍼회로(23)에서 데이터가 출력될 때 열어드레스버퍼(12)와 행어드레스버퍼(130에서 전원잡음에 의해 오동작이 발생하는 경우, 즉 내부의 열어드레스신호 또는 행어드레스신호가 열어드레스버퍼(12) 또는 행어드레스버퍼(13)에 인가되는 전원전압 또는 접지전압의 번동에 기인해서 일시적으로 변화하는 경우를 고려해 보면, 이때에는 펄스신호발생기(25)에서 어드레스입력이 정상적으로 변화하는 경우와 동일한 형태로 펄스신호가 발생하게 되고, 이 펄스신호를 수신함에 따라 메모리셀어레이(18)와 감지증폭기(21) 및 출력버퍼회로(23)가 각각 어드레스입력이 정상적으로 변화하는 경우와 동일한 형태로 동작을 개시하게 된다. 이 경우, 펄스신호발생기(25)에서 발생되는 펄스신호는 어드레스입력이 정상적으로 변화하는 경우에 발생되는 펄스신호의 폭보다 충분히 저은 펄스폭을 갖게 된다. 그에 따라, 펄스폭검출회로(26)는 펄스신호발생기(25)에서 발생된 펄스신호의 펄스폭이 소정치보다 작다는 것을 검출하여 펄스신호를 발생시키지 않게 되고, 전송제어회로(22)에는 펄스신호가 공급되지 않게 되므로 비록 감지증폭기(21)가 새로운 바람직하지 않은 데이터를 검출하더라도 이 검출된 데이터가 출력버퍼회로(23)에 공급되지 않게 된다. 따라서, 출력버퍼회로(23)에서 이미 출력된 데이터의 레벨이 변화되지 않게 되어, 종래 기술에서와 같이 바람직하지 않은 데이터가 출력되는 등과 같은 오동작을 방지할 수 있게 된다.

제33도는 제32도에 도시된 본 발명의 실시예에 따른 반도체 메모리에서 행어드레스버퍼(12)와 열어드레스버퍼(13)의 1비트 구성을 상세하게 나타낸 회로도이다. 어드레스입력단(11)에 인가되는 1비트 어드레스신호(Ai)는 내부어드레스신호(Ai)와 동일한 논리레벨을 갖는 내부어드레스신호(Ai)로서 출력되도록 우수(even number; 제33도에서는 4)개의 CMOS인버터(131,132,133,134)를 경유하게 되는 반면에, 1비트 어드레스신호(Ai)가 내부어드레스신호(Ai)와 반대로 논리레벨을 갖는 내부어드레스신호(Ai)로서 출력되도록 기수(odd number; 제33도에서의 3)개의 CMOS인버터(131,132,135)를 경유하게 된다. 그리고, 제32도에 도시된 펄스신호발생기(25)는 제10도에 도시된 펄스신호발생기와 동이하게 구성되므로 그에 대한 설명은 생략하기로 한다.

제34도는 제32도에 도시된 펄스신호발생기(25)에서 사용되는 어드레스변화검출회로의 구성을 상세하게 나타낸 회로도이고, 제35도는 그 어드레스벼화검출회로의 동작을 설명하기 위한 타이밍차트이다. 이 어드레스변화검출회로는 소정시간동안 1비트 내부어드레스신호(Ai)를 지연시키는 지연회로(51)와, 이 지연회로(51)와 동일한 시간동안 1비트 내부어드레스신호(Ai)를 지연시키는 지연회로(52), 상기 지연회로(51)의 지연출력(AiD)과 내부어드레스신호(Ai)가 인가되는 CMOS낸드게이트(53), 상기 지연회로(52)로부터의 지연출력(AiD)과 내부어드레스신호(Ai)가 인가되는 CMOS낸드게이트회로(54) 및, 상기 낸드게이트(53,54)의 출력에 기초해서 신호(Pi)를 출력하는 CMOS낸드게이트(55)로 구성되어 있다.

그리고, 제35도에 타이밍차트에서 1쌍의 내부어드레스신호(Ai,Ai)가 어드레스입력의 정상적인 변화에 따라 변화되는 경우에는 충분히 큰 펄스폭(T1)을 갖는 펄스신호가 출력(Pi)으로서 발생되고, 그 반면에 내부어드레스신호(Ai,Ai)가 잡음에 의해 변화되는 경우에는 펄스폭(T1)보다 작은 펄스폭(T2)을 갖는 펄스형태의 신호가 발생되게 된다.

제36도는 제32도에 도시된 실시예에 다른 반도체 메모리에서 펄스폭 검출회로(26)의 구성을 상세히 나타낸 도면이고, 제37도는 그 펄스폭검출회로(26)의 동작을 설명하기 위한 타이밍차트이다. 이 펄스폭검출회로는 펄스신호발생기(25)로부터의 출력신호(P)를 소정시간동안 지연시키는 지연회로(61)와, 이 지연회로(61)에 의해 지연되기 이전의 신호(P)와 지연회로(61)와, 이 지연회로(61)에 의해 지연되기 이전의 신호(P)와 지연회로(61)의 지연출력(PD)이 인가되는 CMOS낸드게이트(62) 및, 이 낸드게이트(62)의 출력을 반전시켜 신호(P0)를 출력하는 CMOS인버터(63)로 구성되어 있다.

제37도에 도시된 타이밍차트에서 어드레스입력이 정상적으로 변화됨과 더불어 충분히 큰 펄스폭(T1)을 갖는 펄스형태의 신호가 펄스신호(P)로서 입력되는 경우에는 출력신호(P0)가 발생하는 반면에, 잡음에 의해 작은 펄스폭(T2)을 갖는 펄스형태의 신호가 입력되는 경우에는 출력신호(P0)가 발생하지 않게 된다. 따라서, 어드레스입력이 정상적으로 변화하는 경우에만 펄스폭검출회로(26)에서 펄스신호가 출력되고, 이러한 동작에 의해 전송제어호로(22)의 동작이 제어된다.

제38도는 상기 펄스폭검출회로(26)의 다른 구성예를 상세하게 나타낸 회로도이고, 제39도는 이 제38도에 도시된 펄스폭검출회로(26)의 동작을 설명하기 위한 타이밍차트이다. 펄스폭검출회로는 펄스신호발생기(25)로부터 입력되는 신호(P)를 반전시키는 CMOS인버터(71)와, 인버터(71)의 출력단에 각 한쪽 단자가 접속되면서 소오스-드레인통로가 병력접속된 N채널 및 P채넌 MOS트랜지스터로 구성된 저항회로(72), 이 저항회로(72)의 다른쪽 단자와 접지전압(VSS)사이에 삽입된 캐패시터(73), 상기 저항회로(72)의 다른쪽 단자와 전원전압(VDD)사이에 삽입된 소오스-드레인통로를 갖춘 P챈널 MOS트랜지스터(74), 상기 저항회로(72)의 다른쪽 단자에 접속된 CMOS인버터(75)와 후술하게 될 지연회로(79)의 출력을 수신하도록 채용된 플립플롭회로(76), 이 플리플롭회로(76)의 출력을 반전시켜 출력신호(P0)를 얻는 CMOS인버터(77), 상기 플립플롭회로(76)의 출력을 반전시키는 CMOS인버터(78) 및, 이 인버터(78)의 출력을 지연시켜 상기 플립플롭회로(76)에 지연된 신호를 공급해 주는 지연회로(79)로 구성되어 있다.

이러한 구성의 펄스폭검출회로(26)에서 신호(P)가 로우레벨로 되는 경우에는 캐패시터(73)가 트랜지스터(74)를 통해 하이레벨로 충전된다. 제39도의 타이밍차트에 도시된 바와같이 어드레스입력이 정상적으로 변화하면서 충분히 큰 펄스폭(T1)을 갖는 펄스형태의 신호가 신호(P)로서 입력되면, 캐패시터(73)는 저항회로(72)와 인버터(71)의 N챈털 MOS트랜지스터를 통해 방전하게 되므로 저항회로(72)의 다른쪽 단자에서 신호(a)의 전위가 매우 낮은 값으로 저하되게 된다. 그에 따라, 상기 신호(a)가 인가되는 인버터(75)의 출력(b)이 소정기간동안 ˝1˝레벨로 유지되지만, 잡음에 의해 자은 펄스폭(T2)을 갖는 펄스형태의 신호가 입력되면 신호(a)의 전위가 충분히 저하도기 이전에 방전동작이 종료됨에 따라 인버터(75)의 출력(b)이 ˝0˝레벨로 유지되게 된다. 인버터(75)의 출력(b)이 ˝1˝레벨로 상승한 다음에 플리플롭회로(76)가 리셋트되므로 플립플롭회로(76)의 출력이 ˝1˝레벨로 되고, 그 후 인버터(78)의 출력이 ˝1˝레벨로 상승하게 된다. 또, 지연회로(79)의 출력(d)이 그 지연회로(79)의 지연시간이 경과한 다음에 ˝1˝ 레벨로 상승하고, 이러한 동작에 의해 플립플롭회로(76)가 셋트되어 출력신호(c)가 ˝1˝레벨로 상승하게 되므로, 어드레스입력이 정상적으로 변화하는 경우에만 인버터(77)로부터의 출력신호(P0)로서 상기 출력신호(c)와 반대되는 레벨을 갖는 펄스형태의 신호가 얻어지게 된다.

제40도는 상기 펄스폭검출회로(26)의 또 다른 구성예를 상세하게 나타낸 회로도로서, 이 제40도에 도시된 펄스폭검출회로(26)는 제36도에 도시된 펄스폭검출회로(26)와 결합되어 사용된다. 또, 제41도는 이 제40도에 도시된 펄스폭검출회로(26)의 동작을 설명하기 위한 타이밍차트이다.

여기서, 상기 제40도에 도시된 펄스폭검출회로(26)는 제36도에 도시된 펄스폭검출회로의 출력(P0)을 반전시키는 CMOS인버터(81)와, 이 인버터(81)의 출력단에 한쪽단자가 접속되고 소오스-드레인통로가 병렬 접속된 N챈널 및 P챈널 MOS트랜지스터로 구성된 저항회로(82), 이 저항회로(82)의 다른쪽 단자와 접지전압(VSS)사이에 삽입된 캐패시터(83), 상기 저항회로(82)의 다른쪽 단자에 접속되고 제36도에 도시된 펄스폭검출회로(26)의 출력신호(P0)가 게이트에 인가되는 N챈널 MOS트랜지스터(84) 및 , 저항회로(82)의 다른쪽 단자와 제36도에 도시된 펄스폭검출회로(26)의 출력(P0)의 출력(P0)이 인가되는 노아게이트(85)로 구성되어 있다.

이러한 회로구성에서 입력신호(P0)가 ˝0˝레벨이면 캐패시터(83)는 인버터(81)의 P챈널 트랜지스터를 통해 ˝1˝레벨로 충전된다. 제41도의 타이밍차트에 도시된 바와같이 입력신호(P0)가 ˝1˝레벨로 상승하면 트랜지스터(84)가 온상태로 되므로 캐패시터(83)에 저장된 전하가 트랜지스터(84)를 통해 고속으로 방전됨으로써, 저항회로(82)의 다른쪽 단자에서 신호(e)는 접지전압(VSS)으로 설정되게 된다. 그후, 제36도에 도시된 펄스폭검출회로(26)로부터 인가되는 신호(P0)가 ˝0˝레벨로 된 다음에 소정의 펄스폭을 갖는 펄스형태의 신호가 CMOS인버터(85)의 출력(PO1)으로 얻어지게 된다. 따라서, 제36도에 도시된 펄스폭검출회로와 결합된 제40도의 펄스폭검출회로를 사용함으로써 전송제어회로(22)가 지연된 타이밍에서 동작을 개시하게 되므로, 메모리셀어레이(18)와 감지증폭기(21)의 동작마아진을 향상시킬 수 있게 된다.

제42도는 제32도에 도시된 반도체 메모리의 블록도에서 전송제어회로(22)의 구성을 상세하게 나타낸 도면이다. 이 전송제어회로(22)는 상기 감지증폭기(21)와 출력버퍼회로(23)사이에 소오스-드레인통로가 삽입되고 제36도 또는 제38도에 도시된 펄스폭검출회로에서 얻어지는 신호(P0) 또는 제40도에 도시된 펄스폭검출회로에서 얻어지는 신호(P01)가 게이트에 인가되는 N챈널 MOS트랜지스터로 이루어진 스위치소자(91)와 예컨대 저항(92)과 캐패시터(93)로 구성되어 상기 감지증폭기(21)와 출력버퍼회로(23)사이에 삽입된 잡음제거회로(94)로 구성되어 있다.

이하, 제32도에 도시된 반도체 메모리의 동작을 설명한다.

먼저, 입력어드레스가 변화하여 제32도에 도시된 메모리셀어레이(18)에서 새로운 선택되면 그 선택된 메모리셀의 데이터가 감지증폭기(21)에서 검출되는데, 이 경우 펄스폭검출회로(26)에서 펄스신호가 발생되므로 전송제어회로(22)의 스위치소자(91)가 온상태로 되어 감지증폭기(21)에서 검출된 데이터가 신속하게 출력버퍼회로(23)로 전송되게 된다.

그 반면에, 열어드레스버퍼(12) 또는 행어드레스버퍼(13)에서의 오동작에 의해 메모리셀어레이(18)에서 새로운 메모리셀이 선택되면 펄스폭검출회로(26)에서 펄스신호가 발생하지 않게 되므로 전송제어회로의 스위치소자(91)가 온상태로 되지 않게 된다. 이 경우, 감지증폭기(21)에 의해 검출된 데이터가 잡음제거회로(94)에서 제거되어 출력버퍼회로(23)에 전송되지 않게 되고, 이와같이 해서 새로운 데이터가 전송되지 않게 되므로 비록 펄스신호발생기(25)에서 펄스신호가 공급되더라도 데이터출력단자(24)에서 출력되는 데이터가 동일한 레벨로 유지되게 된다.

제43도는 상기 실시예에 따른 반도체 메모리에서 전송제어회로(22)는 또 다른 구성예를 상세히 나타낸 회로도이다. 이 전송제어회로(22)는 감지증폭기(21)에서 검출된 데이터를 반전시키는 CMOS인번터(101)와, 이 인버터(101)의 출력을 반전시키는 CMOS인버터(102), 이 인버터(102)의 출력을 반전시키는 CMOS인번터(103), 이 인버터(103)의 출력을 반전시키는 CMOS인번터(104), 이 인버터(104)의 출력을 반전시키기 위해 제36도 또는 제38도에 도시된 펄스폭검출회로에 의해 얻더진 신호(PO) 또는 제40도에 도시된 펄스폭섬출회로에서 얻어진 신호(PO1)가 ˝1˝레벨로 되는 경우에만 동작하게 되는 CMOS인번터(105), 이 CMOS인번터(105)와 인버터(104)의 공통출력노드(106)와 접지전압(VSS)사이에 접속된 캐패시터(107), 상기 공통출력노드(106)로부터 인가되는 신호를 수신하는 CMOS인번터(108), 인버터(102)의 출력을 반전시키기 위해 신호(P0 또는 PO1)가 ˝1˝레벨로 되는 경우에만 동작하는 CMOS논리회로(109), 이 CMOS논리회로(109)와 인버터(108)의 공통노드(110)와 접지전압(VSS)사이에 접속된 캐패시터(113), 상기 공통노드(110)의 신호를 수신하는 CMOS인번터(112)로 구성되고, 이 인버터(112)의 출력이 출력버퍼회로(23)에 인가된다.

여기서, 상기와 같이 구성된 전송제어회로(22)의 동작을 설명하면, 먼저 입력어드레스가 변화되어 제32도에 도시된 메모리셀어레이(18)에서 새로운 메모리셀이 선택되는 경우에만 그 선택된 메모리셀의 데이터가 감지증폭기(21)에서 검출된다. 이 경우, 펄스폭검출회로(26)에서 펄스신호가 발생되므로 CMOS논리회로(105, 109)가 각각 인버터로서 동작하게 된다. 그에따라, 상기 인버터(104)와 CMOS논리회로(105)의 출력에 응답해서 캐패시터(107)가 고속으로 충전과 방전을 하게 되는 한편, 상기 인버터(108)와 CMOS논리회로(109)의 출력에 응답해서 캐패시터(113)가 고속으로 충전과 방전을 하게 되므로, 인버터(101)에서 인가된 검출데이터가 짧은 시간내에 인버터(112)에서 출력되어 신속하게 출력버퍼회로(23)에 전송된다.

그 반면에, 열어드레스버퍼(12) 또는 행어드레스버퍼(13)의 오동작에 의해 메모리셀어레이(18)에서 새로운 메모리셀이 선택되는 경우에는 펄스폭검출회로(26)에서 펄스신호가 발생되지 않게 되므로, CMOS논리회로(105,109)가 동작하지 않게 된다. 이 경우, 감지증폭기(21)에서 검출된 데이터변화가 노드(106,110)에서 거의 나타나지 않게 되므로, 그 데이터변화가 출력버퍼회로(23)에 전송되지 않게 된다.

제44는 본 발명이 RAM과 같은 반도체 메모리에 적용된 경우의 또 다른 실시예에 대한 구성을 나타낸 블록도로서, 이 실시예에 따른 RAM에서는 전송제어회로(22) 대신에 대이터랫치회로(27)가 감지증폭기(21)와 출력버퍼회로(23)사이에 설치되어 있다. 이 랫치회로(27)는 감지증폭기(21)로부터의 데이터를 랫치하고, 펄스폭검출회로(26)에서 펄스신호가 출력되는 경우에 그 랫치된 데이터를 출력버퍼회로(23)에 출력하게 된다.

또, 열어드레스버퍼(12)와 행어드레스버퍼(13)의 오동작에 의해 메모리셀어레이(18)에서 새로운 메모리셀이 선택된 경우 랫치회로(27)가 새로운 데이터를 랫치하지 않게 되어 출력버퍼회로(23)의 출력데이터가 변화되지 않게 된다.

제45도는 제4도와 제13도, 제18도, 제24도, 제27도, 제32도, 제44도에 도시된 본 발명의 반도체 집적회로에서 지연회로의 구성을 상세하게 나타낸 회로도로서, 이 제45도에 도시된 지연회로를 이용함으로써 상기한 바와 동일한 효과를 얻을 수있다.

제46도는 제45도에 도시된 지연회로의 동작에 관한 타이밍차트이다.

그리고, 본 발명은 상술한 실시예에 한정되지 않고 발명의 기술적 요지를 벗어나지 않는 범위내에서 여러 가지로 변형하여 실시할 수 있다.

한편, 특허청구의 범위에 각 구성요소에 병기한 도면에 대응하는 참조부호는 본 발명의 이해를 용이하게 하기 위한 것일 뿐, 본 발명의 기술적 범위를 도면에 나탠 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

상기한 바와같이 본 발명에 의하면 출력데이터의 변화에 따른 전원변동 또는 외부잡음입력에 의해 내부회로가 오동작되는 것을 방지해 주고 있으므로 높은 신뢰성을 갖는 반도체 집적회로를 실현할 수 있게 된다.

Claims

데이터저장수단(18)과, 어드레스입력의 변화를 검출해서 제1펄스신호를 발생시키는 펄스신호발생수단(25), 어드레스입력에 대응해서 상기 데이터저장수단(18)에 저장된 데이터를 검출하는 데이터검출수단(21), 상기 데이터검출수단(12)에서 검출한 데이터를 외부로 출력하는 데이터출력수단(23) 및, 상기 펄스신호발생수단(25)에서 발생되는 제1펄스신호의 펄스폭이 소정값보다 작은 경우 상기 데이터출력수단(23)으로부터 출력되는 데이터의 레벨이 변화되지 않도록 제어해 주고, 상기 펄스폭이 소정값보다 큰 경우 상기 데이터출력수단(23)이 상기 데이터검출수단(21)에서 검출된 데이터를 기초로 해서 출력데이타의 레벨을 설정하도록 하는 데이터출력동작제어수단(26,27)을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 데이터출력동작제어수단(26,27)은, 상기 펄스신호발생수단(25)으로부터의 제1펄스신호출력의 펄스폭이 소정값보다 큰 경우에 제2펄스신호를 출력하는 펄스폭검출수단과, 상기 데이터 검출수단(21)과 상기 데이터출력수단(23)사이에 설치되어, 상기 제2펄스신호가 상기 펄스폭검출수단으로부터 입력될 경우에 상기 데이터검출수단(21)으로부터의 검출데이터를 상기 데이터출력수단(23)으로 전송하는 데이터전송제어수단으로 이루어진 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 데이터출력동작제어수단(26,27)은, 상기 펄스신호발생수단(25)에 의해 발생된 제1펄스신호출력의 펄스폭이 소정값보다 큰 경우에 제2펄스신호를 출력하는 펄스폭검출수단과, 상기 데이터검출수단(21)과 상기 데이터출력수단(23)사이에 설치되어, 상기 펄스폭검출수단으로부터의 제2펄스신호를 이용하여 상기 데이터검출수단(21)으로부터의 검출데이터를 랫치시키고, 이 랫치된 데이터를 상기 데이터출력수단(23)으로 출력하는 데이터랫치수단으로 이루어진 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 어드레스입력을 수신하는 입력단자와, 상기 어드레스입력이 통과하도록 하여 상기 어드레스입력과 동일한 레벨을 갖는 내부어드레스신호를 출력하는 우수개의 인버터 및, 상기 우수개의 인버터중 상기 입력단자로부터의 유수번째에 위치한 한개의 인버터의 출력단자에 접속된 입력단자를 갖추고서 상기 어드레스입력과 반대의 논리레벨을 갖는 내부어드레스신호를 출력하는 인버터를 각각 구비한 열 어드레스버퍼회로와 행어드레스버퍼회로를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
제4항에 있어서, 상기 펄스신호발생수단(25)은, 상기 열어드레스버퍼회로와 행어드레스버퍼회로로부터 각각 출력된 한쌍의 상보적인 내부어드레스신호에서의 변화를 검출하여 펄스신호를 출력하는 어드레스변화검출회로와, 상기 어드레스변화검출회로로부터의 출력에 기초하여 펄스신호를 출력하는 오아게이트회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제5항에 있어서, 상기 어드레스변화검출회로는, 1비트 내부어드레스신호를 소정시간동안 지연시키는 제1지연회로와, 상기 1비트 내부어드레스신호를 상기 제1지연회로와 동일한 시간동안 지연시키는 제2지연회로, 상기 내부어드레스신호와 상기 제1지연회로로부터의 지연된 출력을 수신하는 제1CMOS낸드게이트회로, 상기 내부어드레스신호와 상기 제2지연회로로부터의 지연된 출력을 수신하는 제2CMOS낸드게이트회로 및, 상기 제1 및 제2CMOS낸드게이트회로로부터의 출력에 기초하여 신호를 발생시키는 CMOS낸드게이트회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 펄스폭검출수단은, 상기 펄스신호발생수단(25)으로부터의 제1펄스신호를 소정시간동안 지연시키는 지연회로와, 상기 지연회로의 지연된 출력과 상기 지연회로의 지연동작 이전의 상기 제1펄스신호를 수신하는 CMOS낸드게이트회로 및, 상기 CMOS낸드게이트회로의 출력을 반전시켜 제2펄스신호를 출력하는 CMOS인버터로 이루어진 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 펄스폭검출수단은, 상기 펄스신호발생수단의 출력을 반전시키는 CMOS인버터와 소오스-드레인통로가 병렬로 연결된 N채널 및 P챈널 MOS트랜지스터로 이루어져 한쪽 단자가 상기 CMOS인버터의 출력단자에 접속된 저항회로, 상기 저항회로의 다른쪽 단자와 접지전압 사이에 삽입된 캐패시터, 상기 저항회로의 다른쪽 단자와 전원전압의 노드 사이에 소오스-드레인통로가 삽입되고 그 게이트가 신호를 수신하는 P챈털 MOS트랜지스터, 상기 저항회로의 다른쪽 단자에 접속된 CMOS인버터, 2개의 노아게이트회로로 구성되어 상기 CMOS인버터의 출력과 지연회로의 출력을 수신하는 플립플롭회로, 상기 플립플롭회로의 출력을 반전시켜 반전된 출력을 얻는 CMOS인버터, 상기 플립플롭회로의 출력을 반전시키는 CMOS인버터 및, 상기 CMOS인버터의 출력을 소정의 시간동안 지연시켜 이 지연된 출력을 상기 플립플롭호로에 인가하는 상기 지연회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 펄스폭검출수단은, 상기 펄스신호발생수단으로부터의 제1펄스신호를 소정의 시간동안 지연시키는 지연회로와, 상기 지연회로로부터의 지연된 출력과 상기 지연회로의 지연동작 이전의 제1펄스신호를 수신하는 CMOS낸드게이트회로, 상기 낸드게이트회로의 출력을 반전시켜 제2펄스신호를 출력하는 제1CMOS인버터, 상기 제1CMOS인버터의 출력을 반전시키는 제2CMOS인버터, 소오스-드레인통로가 병렬로 연결된 N챈널 및 P챈널 MOS트랜지스터로 이루어져 한쪽 단자가 상기 제12CMOS인버터의 출력단에 접속된 저항회로, 상기 저항회로의 다른쪽 단자와 접지전압 사이에 삽입된 캐패시터, 게이트가 상기 저항회로의 다른쪽 단자에 접속되어 상기 제1CMOS인버터의 출력을 수신하는 N챈널 MOS트랜지스터 및, 상기 저항회로의 다른쪽 단자로부터의 신호와 상기 제1CMOS인버터의 출력을 수신하는 CMOS노아게이트회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제2항에 있어서, 상기 데이터전송제어수단은, 소오스-드레인통로가 상기 데이터검출수단과 상기 출력버퍼회로 사이에 삽입되고 그 게이트가 상기 펄스폭검출수단으로부터의 신호를 수신하는 N챈널 MOS트랜지스터와, 저항과 캐패시터로 구성되어 상기 데이터검출수단과 상기 출력버퍼회로 사이에 삽입된 잡음제거회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제2항에 있어서, 상기 데이터전송제어수단은, 상기 데이터검출수단으로부터의 검출데이터를 바전시키는 CMOS인버터와, 상기 CMOS인버터의 출력을 반전시키는 제1CMOS인버터, 상기 제1CMOS인버터의 출력을 반전시키는 제2CMOS인버터, 상기 제2CMOS인버터의 출력을 반전시키는 제3CMOS인버터, 상기 펄스폭검출수단에 의해 얻은 신호가 ˝1˝레벨로 설정된 경우에만 상기 제3CMOS인버터의 출력을 반전시키도록 동작하는 제1CMOS논리회로, 상기 제1CMOS논리회로와 상기 제3CMOS인버터의 제1공통출력노드와 접지전압 사이에 접속된 제1캐패시터, 상기 제1공통출력노드로부터의 신호를 수신하는 제4CMOS인버터, 상기 펄스폭 검출수단에 의해 얻은 신호가 ˝1˝레벨로 설정된 경우에만 싱기 제1CMOS인버터의 출력을 반전시키도록 동작하는 제2CMOS논리회로, 상기 제2CMOS논리회로와 상기 제4CMOS인버터의 제2공통출력노드와 접지전압 사이에 접속된 제2캐패시터 및, 상기 제2공통출력노드로부터의 신호를 수신하는 제5CMOS인버터로 이루어진 것을 특징으로 하는 반도체 집적회로.
제3항에 있어서, 상기 펄스폭검출수단은, 상기 펄스신호발생수단으로부터의 제1펄스신호를 소정시간동안 지연시키는 지연회로와, 상기 지연회로의 지연동작 이전의 제1펄스신호를 수신하는 CMOS낸드게이트회로, 및 상기 CMOS낸드게이트회로의 출력을 반전시켜 제2펄스신호를 출력하는 CMOS인버터로 이루어진 것을 특징으로 하는 반도체 집적회로.
제3항에 있어서, 상기 펄스폭검출수단은, 상기 펄스신호발생수단의 출력을 반전시키는 CMOS인버터와, 소오스-드레인통로가 병렬로 연결된 N챈널 및 P챈널 MOS트랜지스터로 이루어져 한쪽 단자가 상기 CMOS인버터에 접속된 저항회로, 상기 저항회로의 다른쪽 단자와 접지전압 사이에 삽입된 캐패시터, 상기 저항회로의 다른쪽 단자와 전원전압 사이에 소오스-드레인통로가 삽입되고 그 게이트가 신호를 수신하는 P챈널 MOS트랜지스터, 상기 저항회로의 다른쪽 단자에 접속된 CMOS인버터, 2개의 노아게이트회로로 구성되어 상기 CMOS인버터의 출력과 지연회로의 출력을 수신하는 플립플롭회로, 상기 플립플롭회로의 출력을 반전시켜 반전된 출력을 얻는 CMOS인버터, 상기 플립플롭회로의 출력을 반전시키는 CMOS인버터 및, 상기 인버터의 출력을 소정시간동안 지연시켜 이 지연된 출력을 상기 플립플롭회로에 인가하는 상기 지연회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제3항에 있어서, 상기 펄스폭검출수단은, 상기 펄스신호발생수단으로부터의 제1펄스신호를 소정시간동안 지연시키는 지연회로와, 상기 지연회로로부터의 지연된 출력과 상기 지연회로의 지연동작 이전의 제1펄스신호를 수신하는 CMOS낸드게이트회로, 제1낸드게이트회로의 출력을 반전시켜 제2펄스신호를 출력은 제1CMOS인버터, 상기 제1CMOS인버터의 출력을 반전시키는 제2CMOS인버터, 소오스-드레인통로가 병렬로 연결된 N챈널 및 P챈널 MOS트랜지스터로 이루어져 한쪽 단자가 상기 제2인버터의 출력단에 접속된 저항회로, 상기 저항회로의 다른쪽 단자와 접지전압 사이에 접속된 캐패시터, 게이트가 상기 저항회로의 다른쪽 단자에 접속되어 상기 제1CMOS인버터의 출력을 수신하는 N챈널 MOS트랜지스터 및, 상기 저항회로의 다른쪽 단자로부터의 신호와 상기 제1CMOS인버터의 출력을 수신하는 CMOS노아게이트회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제3항에 있어서, 상기 데이터전송제어수단은, 소오스-드레인통로가 상기 데이터검출수단과 상기 출력버퍼회로 사이에 삽입되고 그 게이트가 상기 펄스폭검출수단으로부터의 신호를 수신하는 N챈널 MOS트랜지스터와, 저항과 캐패시터로 구성되어 상기 데이터검출수단과 상기 출력버퍼회로 사이에 삽입된 잡음제거회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제3항에 있어서, 상기 데이터전송제어수단은, 상기 데이터검출수단으로부터의 검출데이터를 반전시키는 CMOS인버터와, 상기 CMOS인버터의 출력을 반전시키는 제1CMOS인버터, 상기 제1CMOS인버터의 출력을 반전시키는 제2CMOS인버터, 상기 제2CMOS인버터의 출력을 반전시키는 제3CMOS인버터, 상기 펄스폭검출수단에 의해 얻은 신호가 ˝1˝레벨로 설정된 경우에만 상기 제3CMOS인버터의 출력을 반전시키도록 동작하는 제1CMOS논리회로, 상기 제1CMOS논리회로와 상기 제3CMOS인버터의 제1공통출력노드와 접지전압 사이에 접속된 제1캐패시터, 상기 제1공통출력노드로부터의 신호를 수신하는 제4CMOS인버터, 상기 필스폭검출수단에 의해 얻은 신호가 ˝1˝레벨로 설정된 경우에만 상기 제1CMOS인버터의 출력을 반전시키도록 동작하는 제2CMOS논리회로, 상기 제2CMOS논리회로와 상기 제4CMOS인버터의 제2공통출력노드와 접지전압 사이에 접속된 제2캐패시터 및 , 상기 제2공통출력노드로부터의 신호를 수신하는 제5CMOS인버터로 이루어진 것을 특징으로 하는 반도체 집적회로.
데이터저장수단(18)과, 어드레스입력의 변화를 검출하여 제1펄스신호를 발생시키는 펄스신호발생수단(25), 상기 어드레스입력에 대응하는 상기 데이터저장수단(18)에 저장된 데이터를 검출하는 데이터검출수단(21), 상기 데이터검출수단(21)에 접속되어 제1응답시간과 이 제1응답시간 보다 긴 제2응답시간을 갖는 데이터전송수단(22), 상기 데이터전송수단(22)에 의해 전송된 데이터를 외부로 출력하는 데이터출력수단(23) 및, 상기 펄스신호발생수단(25)에 의해 발생된 제1펄스신호가 소정값보다 큰 경우에 제2펄스신호를 발생시키는 펄스폭검출수단(26)을 구비하여 이루어지고, 상기 데이터전송수단(22)은 상기 펄스폭검출수단(26)에 의해 발생된 제2펄스신호에 의해 제어되고, 상기 데이터는 제2펄스신호가 상기 펄스폭검출수단(26)에 의해 발생될 경우에 제1응답시간내에 상기 데이터출력수단(23)으로 전송되는 반면에, 상기 제2펄스신호가 상기 펄스폭검출수단(26)에 의해 발생되지 않는 경우에 제2응답시간내에 상기 데이터출력수단(23)으로 전송되는 것을 특징으로 하는 반도체 집적회로.
어드레스입력신호의 변화를 검출하여 펄스신호를 발생시키는 어드레스변화검출회로(25)와, 데이터를 저장하는 메모리셀(18), 상기 메모리셀(18)에 저장된 데이터를 검출하는 데이터검출회로(21), 상기 데이터검출회로(21)에 접속되어 상기 어드레스변화검출회로(25)로부터의 펄스신호에 의해 제어되는 지연시간을 갖는 데이터지연회로(22), 상기 데이터지연회로(22)에 접속된 출력버퍼회로(23) 및, 상기 어드레스변화검출회로(25)로부터의 펄스신호에 의해 제어되어 상기 출력버퍼회로(23)가 소정의 시간동안 상기 데이터검출회로(21)로부터의 데이터를 출력하지 못하도록 하는 출력버퍼제어회로(100)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
제18항에 있어서, 상기 어드레스변화검출회로(25)로부터의 펄스신호출력은, 어드레스입력이 변화하는 타이밍에 대해 소정의 지연시간을 두고서 발생되고, 적어도 상기 메모리셀(18)에 저장된 데이터가 어드레스입력신호에 따라 상기 데이터검출회로(21)에 의해 검출되어 상기 출력버퍼회로(23)에 도달할 때가지 계속해서 유지되는 것을 특징으로 하는 반도체 집적회로.
제19항에 있어서, 상기 어드레스변화검출회로(25)가 어드레스입력신호의 변화후에 펄스신호를 출력하는 소정시간은 100pF의 캐패시터가 상기 출력버퍼회로(23)에 접속되어 상기 출력버퍼회로(23)가 데이터의 출력을 개시하는 시점과, 데이터가 완전히 출력된 시점 사이의 시간간격보다 길지 않게 설정되어 있는 것을 특징으로 하는 반도체 집적회로.
제18항에 있어서, 상기 어드레스변화검출회로(25)는, 내부 이네이블신호의 활성화에 의해 출력노드의 레벨을 제1레벨로 변화시키는 제1인버터와, 어드레스입력신호의 변화에 의해 상기 제1인버터의 출력노드의 레벨을 제2레벨로 변화시키는 트랜지스터 및, 상기 제1인터버의 출력노드의 레벨을 소정시간 후에 제1레벨로 변화시키는 지연회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제18항에 있어서, 상기 데이터지연회로(22)는, 상기 데이터검출호로(21)로부터 정상적인 어드레스입력신호 이외의 신호가 입력되는 경우에 정상적인 어드레스입력신호 이회의 신호가 입력되는 시간보다 긴 시간동안 잡암의 출력을 지연시키는 지연회로와, 상기 어드레스변화검출회로(25)로부터의 펄스신호가 변화되는 경우에 상기 데이터검출회로(21)로부터의 데이터를 순간적으로 출력는 바이패스회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제18항에 있어서, 상기 출력버퍼제어회로(100)는, 출력 칩이네이블제어신호와 내부칩이네이블신호를 수신하는 제1노아게이트와, 한쪽 입력으로서 접지전압과, 다른쪽 입력으로서 상기 제1노아게이트의 출력을 수신하는 제2노아게이트, 한쪽 입력으로서 상기 어드레스변화검출회로(25)로부터의 펄스신호와, 다른쪽 입력으로서 상기 제2노아게이트의 출력을 수신하는 제3노아게이트, 상기 제3노아게이트의 출력을 반전시키는 제1인버터 및, 상기 제1인버터의 출력을 반전시켜 상기 제1인버터의 출력신호와 상보적인 출력신호를 출력하는 제2인버터로 이루어진 것을 특징으로 하는 반도체 집적호로.
제18항에 있어서, 상기 데이터지연회로(22)는, 지연회로수단과, 상기 지연회로수단과 병렬로 접속되고 상기 지연회로수단의 지연시간보다 짧은 지연시간을 갖는 회로수단으로 이루어져서, 상기 어드레스변화검출회로(25)로부터 펄스신호가 출력되는 동안 상기 데이터검출회로(21)로부터의 신호를 상기 회수단을 통해 출력하는 반면에, 상기 어드레스변화검출회로(25)로부터 펄스신호가 출력되지 않는 동안 상기 데이터검출회로(21)로부터의 신호를 상기 지연회로수단을 통해 출력하도록 제어되는 것을 특징으로 하는 반도체 집적회로.
제18항에 있어서, 상기 데이터지연회로(22)의 지연시간은 상기 어드레스변화검출회로(25)로부터의 펄스신호를 이용하여 소정의 시간동안 짧게 설정되고, 상기 데이터검출회로(21)의 출력은 상기 지연시간이 상기 소정의 시간보다 길게 설정되는 동안 상기 출력버퍼회로(23)로부터 출력되는 것을 특징으로 하는 반도체 집적회로.
어드레스입력신호에서의 변화를 검출하여 펄스신호를 발생시키는 어드레스변화펄스발생기(25)와, 데이터를 저장하는 메모리셀(18), 상기 어드레스변화펄스발생기(35)로부터의 펄스신호를 수신하여 감지증폭기 제어신호와 데이터지연회로제어신호 및 출력버퍼제어회로제어신호를 출력하는 제어회로(112), 상기 제어회로(112)로부터의 감지증폭기제어신호에 기초하여 제어되어 상기 메모리셀(18)에 저장된 데이터를 검출하는 데이터검출회로(21), 상기 데이터검출회로(21)에 접속되고 상기 제어회로(100)로부터의 데이터지연회로(22) 및, 상기 데이터지연회로(22)에 접속되어 상기 제어회로(100)로부터의 출력버퍼제어회로제어신호에 기초하여 상기 데이터검출회로(21)로붜의 데이터입력을 출력하지 못하도록 제어되는 출력버퍼회로(23)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
제26항에 있어서, 상기 지연시간을 제어하기 위한 데이터지연회로제어신호는, 상기 출력버퍼회로(23)를 제어하는 적어도 출력버퍼제어회로제어신호의 발생후에 발생하고, 상기 데이터검출회로(21)를 제어하는 감지증폭기제어신호의 발생후에 발생하지 않도록 설정되며, 상기 데이터지연회로(22)와 지연시간은 데이터 지연회로제어신호가 발생하는 동안 짧게 되도록 제어되는 것을 특징으로 하는 반도체 집적회로.
제26항에 있어서, 상기 제어회로(112)는, 인버터버퍼등가회로와, 행디코더등가회로, 워드선등가호로, 어드레스입력신호가 변화되거나 칩이 선택상태로 설정된 후에 메모리셀어레이의 소정 워드선이 선택되는 때와 동일한 타이밍에서 감지증폭기제어신호를 출력하도록 동작하는 타이밍검출회로, 감지증폭기제어신호를 출력하는 감지증폭기제어신호발생기, 상기 감지증폭기제어신호발생기로부터의 감지증폭기제어신호를 수신함에 따라 출력버퍼제어회로제어신호를 출력하는 출력버퍼제어회로제어신호발생기 및, 출력버퍼제어회로제어신호를 수신함에 따라 데이터지연회로제어신호를 출력하는 데이터지연회로제어신호발생기로 이루어진 것을 특징으로 하는 반도체 집적회로.
제26항에 있어서, 상기 데이터검출회로(21)는, 열선과, 더미열선 사이에 설치되고 데이터검출회로제어신호와 그 반전신호를 각각 수신하는 두 개의 게이트 갖춘 CMOS전송게이트와, 도전통로의 단자가 전원에 접속되고 게이트가 상기 반전신호를 수신하는 트랜지스터 및, 열산과 더미열산 사이에 설치되어 열선의 전위와 더미열선의 전위를 수신하는 데이터검출회로부터 이루어진 것을 특징으로 하는 반도체 집적회로.
제26항에 있어서, 상기 출력버퍼회로(23)는, 한쪽 입력단자가 내부칩이네이블신호를 수신하고 다른쪽 입력단자가 출력이네이블신호를 수신하는 제1노아게이트와, 한쪽 입력단자가 접지전위를 수신하고 다른쪽 입력단자가 상기 제1노아게이트의 출력을 수신하는 제2노아게이트, 한쪽 입력단자가 출력버퍼제어회로제어신호를 수신하고 다른쪽 입력단자가 상기 제2노아게이트의 출력을 수신하는 제3노아게이트, 한쪽, 입력단자가 데이터지연회로제어신호를 수신하고 다른쪽 입력단자가 상기 제3노아게이트의 출력을 수신하는 낸드게이트 및, 상기 낸드게이트의 출력을 수신하는 인버터로 이루어진 것을 특징으로 하는 반도체 집적회로.
제26항에 있어서, 상기 데이터지연회로(22)는, 지연회로수단과, 상기 지연회로수단과 병렬로 접속되고 상기 지연회로수단의 지연시간보다 짧은 지연시간을 갖는 회로수단으로 이루어져서, 상기 어드레스변화펄스발생기(25)로부터 펄스신호가 출력되는 동안 상기 데이터검출회로(21)로부터의 신호를 상기 회로수단을 통해 출력하는 반면에, 상기 어드레스변화펄스발생기(25)로부터 펄스신하고 출력되지 않는 동안 상기 데이터검출회로(21)로부터의 신호를 상기 지연회로수단을 통해 촐력하도록 제어되는 것을 특징으로 하는 반도체 집적회로.
제26항에 있어서, 상기 데이터검출회로(21)는 데이터에 따라 변화되는 열선의 전위와 더미열선의 기준전위 사이의 전위차에 기초하여 상기 메모리셀의 데이터 내용을 검출하는 데이터검출회로부와, 열선과 더미열선 사이에 접속된 트랜지스터로 이루어지고, 상기 트랜지스터는 상기 어드레스변화펄스발생기(25)로부터의 펄스신호출력이 발생되는 동안에 온상태로 되고, 상기 어드레스변화펄스발생기(25)로부터의 펄스신호출력이 발생되지 않는 동안에 오프상태로 되도록 제어되는 것을 특징으로 하는 반도체 집적회로.
제26항에 있어서, 상기 어드레스변화펄스발생기(25)의 지연시간은 상기 어드레스변화펄스발생기(25)로부터의 펄스신호를 이용하여 소정의 시간 동안 짧게 설정되고, 상기 데이터검출회로(21)의 출력은 지연시간이 상기소정의 시간보다 길게 설정되는 동안 상기 출력버퍼회로(23)로부터 출력되는 것을 특징으로 하는 반도체 집적회로.
어드레스입력신호의 변화를 검출하여 펄스신호를 발생시키는 어드레스변화검출회로(25)와, 데이터를 저장하는 메모리셀(18), 상기 메모리셀(18)에 저장된 데이터를 검출하는 데이터검출회로(21), 상기 데이터검출회로(21)에 접속되고 상기 어드레스변화검출회로(25)로부터의 펄스신호에 의해 제어되는 지연시간을 갖는 데이터지연회로(22), 상기 데이터지연회로(22)에 접속되어 상기 어드레스변화검출회로(25)로부터의 펄스신호에 의해 그 랫치동작이 제어되는 데이터랫치회로(27) 및, 상기 메모리셀(18)에 저장된 데이터를 출력하는 출력버퍼회로(23)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
제34항에 있어서, 상기 데이터랫치회로(27)는 상기 어드레스변화검출회로(25)로부터의 펄스신호를 수신하여 어드레스입력신호가 변화되기 이전의 어드레스입력신호에 의해 지정된 상기 메모리셀(18)의 데이터를 랫치시키는 것을 특징으로 하는 반도체 집적회로.
제34항에 있어서, 상기 데이터랫치회로(27)는, 직렬접속된 제1, 제2, 제3인버터와, 상기 제1인버터의 입력단에 접속된 제1클럭제어형인버터 및, 싱기 제1인버터의 입력단과 상기 제2인버터의 입력단 사이에 접속되어 상기 어드레스변화검출회로(25)로부터의 펄스신호에 따라 데이터를 래치시키는 제2클럭제어형인버터로 이루어진 것을 특징으로 하는 반도체 집적회로.
제34항에 있어서, 상기 데이터지연회로(22)는, 지연회로수단과, 상기 지연회로수단에 접속되어 상기 지연회로수단의 지연시간보다 짧은 지연시간을 갖는 회로수단으로 이루어져서, 상기 어드레스변화검출회로(25)로부터 펄스신호가 출력되는 동안 상기 데이터검출회로(21)로부터의 신호를 상기 회수단을 통해 출력하는 반면에, 상기 어드레스변화검출회로(25)로부터 펄스신호가 출력되지 않는 동안에 데이터검출회로(21)로부터의 신호를 상기 지연회로수단을 통해 출력하도록 제어되는 것을 특징으로 하는 반도체 집적회로.
제34항에 있어서, 상기 데이터지연회로(22)의 지연시간은 상기 어드레스변화검출회로(25)로부터의 펄스시호를 이용하여 소정의 시간동안 짧게 설정되고, 상기 데이터검출회로(21)의 출력은 지연시간이 상기 소정의 시간보다 길게 설정되는 동안 상기 출력버퍼회로(23)로부터 출력되는 것을 특징으로 하는 반도체 집적회로.
어드레스압력신호의 변화를 검출하여 펄스신호를 발생시키는 어드레스변화펄스발생기(25)와 데이터를 저장하는 메모리셀(18), 상기 어드레스변화펄스발생기(25)로부터의 펄스신호를 수신하여 감지증폭기제어신호와 데이터지연회로제어신호, 데이터랫치회로제어신호 및 출력버퍼제어회로제어신호를 발생시키는 제어회로(112), 상기 감지증폭기제어신호에 의해 제어되는 상기 메모리셀(18)에 저장된 데이터를 검출하는 데이터검출회로(21), 상기 데이터검출회로(21)에 접속되고 상기 제어회로(112)로부터의 데이터지연회로제어신호에 기초하여 제어되는 지연시간을 갖는 데이터지연회로(22), 상기 데이터지연회로(22)에 접속되어 상기 제어회로(112)로부터의 데이터랫치회로제어신호에 의해 그 랫치동작이 제어되는 데이터랫치회로(27), 칩이네이블신호를 증폭하고 정형하여 내부 칩이네이블신호를 출력하는 칩이네이블버퍼회로(31), 상기 칩이네이블버퍼회로(31)로부터의 내부 칩이네이블신호에 기초하여 상기 제어회로(112)를 제어하기 위해 제어신호를 발생시키는 랫치모드변화회로(32), 상기 제어회로(112)로부터의 출력버퍼제어회로제어신호와 상기 랫치모드변화회로(32)로부터의 제어신호에 기초하여 제어신호를 출력하는 출력버퍼제어회로(100) 및, 상기 출력버퍼제어회로(100)으로부터 신호에 의해 제어되는 출력버퍼회로(23)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
제39항에 있어서, 상기 지연시간을 제어하는 펄스신호는 적어도 상기 데이터랫치회로(27)의 랫치동작이 실행된 다음에 발생되어 상기 지연시간을 제어하는 펄스신호가 발생되는 동안에 상기 데이터지연회로(22)의 지연시간이 짧게 되도록 제어하는 것을 특징으로 하는 반도체 집적회로.
제39항에 있어서, 상기 랫치모드변화회로(32)에 의해 발생된 제어신호를 이용하여 상기 반도체 집적회로가 외부입력신호에 의해 데이터를 독출할 수 있는 상태로 된 후에 상기 데이터지연회로(22)의 기연시간이 짧게 도도록 제어하여 상기 데이터랫치회로(27)가 랫치되지 않는 상태로 설정되도록 하는 수단을 더 구비하여 이루어진 반도체 집적회로.
제39항에 있어서, 상기 데이터지연회로(22)는, 지연회로수단과, 상기 지연회로수단과 병렬로 접속되고 상기 지연회로수단의 지연시간보다 짧은 지연시간을 갖는 회로수단으로 이루어져서, 상기 어드레스변화펄스발생기(25)로부터 펄스신호가 출력되는 동안 상기 데이터검출회로(21)로부터의 신호를 상기 회로수단을 통해 출력하는 반면에, 상기 어드레스변화펄스발생기(25)로부터 펄스신호가 출력되지 않는 동안 상기 데이터검출회로(21)로부터의 신호를 상기 지연회로수단을 통해 출력하도록 제어되는 것을 특징으로 하는 반도체 집적회로.
제39항에 있어서, 상기 데이터검출회로(21)는 데이터에 따라 변화되는 열선의 전이와 더미열선의 기준전이 사이의 전위차에 기초하여 상기 메모리셀(18)의 데이터 내용을 검출하는 데이터검출회로부와, 열선과 더미열선 사이에 접속된 트랜지스터로 이루어지고, 상기 트랜지스터는 상기 어드레스변화펄스발생기(25)로부터의 펄스신호출력이 발생되는 동안에 온상태로 되고, 상기 어드레스변화펄스발생기(25)로부터의 펄스신호출력이 발생되지 않는 동안에 오프상태로 되도록 제어되는 것을 특징으로 하는 반도체 집적회로.
제39항에 있어서, 상기 데이터지연회로(22)의 지연시간은 상기 어드레스변화펄스발생기(25)로부터의 펄스신호를 이용하여 소정의 시간동안 짧게 설정되고, 상기 데이터검출회로(21)의 출력은 지연시간이 상기 소정의 시간보다 길게 설정되는 동안 상기 출력버퍼회로(23)로부터 출력되는 것을 특징으로 하는 반도체 집적회로.
제39항에 있어서, 상기 제어회로(112)는, 어드레스버퍼등가회로와, 행디코더등가회로, 워드선등가회로, 어드레스입력신호가 변화되거나 칩이 선택상태로 설정된 후에 메모리셀어레이의 소정 워드선이 선택되는 때와 동일한 타이밍에서 감지증폭기제어신호를 출력하도록 동작하는 타이밍검출회로, 감지증폭기제어신호를 출력하는 감지증폭기제어신호발생기, 상기 감지증폭기제어신호발생기로부터의 감지증폭기제어신호를 수신함에 따라 출력버퍼제어회로제어신호를 출력하는 출력버퍼제어회로제어신호발생기 및, 상기 랫치모드변화회로(32)로부터의 제어신호가 하이레벨로 설정된 때에 데이터랫치회로제어신호를 로우레벨로 설정함으로서 상기 데이터랫치회로(27)를 비동작상태로 설정하고, 상기 랫치모드변화회로(32)로부터의 제어신호가 로우레벨로 설정되고 데이터랫치회로제어신호가 하이레벨로 설정되며 출력버퍼제어신호가 하이레벨로 설정된때에 데이터지연회로제어신호를 로우레벨로 설장함으로써 상기 데이터지연회로(22)를 비동작상태로 설정하는 데이터랫치회로제어신호발생부로 이루어진 것을 특징으로 하는 반도체 집적회로.
제39항에 있어서, 상기 랫치모드변화회로(32)는, 상기 데이터지연회로(22)와 상기 데이터랫치회로(27)가 비동작상태로 되도록 제어하기 위한 신호를 상기 제어회로(112)가 출력하도록 내부 칩이네이블신호를 변화시킴으로써, 상기 메모리셀에 저장된 데이터의 독출동작 동안 제어신호를 상기 제어회로(112)로 출력하는 것을 특징으로 하는 반도체 집적회로.
제39항에 있어서, 상기 출력버퍼제어회로(100)는, 한쪽 입력단자가 내부 칩이네이블신호를 수신하고 다른쪽 입력단자가 출력이네이블신호를 수신하는 제1노아게이트와, 상기 제1노아게이트의 출력을 수신하는 제1인버터, 한쪽 입력단자가 상기 제1인버터의 출력을 수신하고 다른쪽 입력단자가, 상기 랫치모드변화회로(32)의 출력을 수신하는 제2노아게이트, 한쪽 입력단자를 통해 상기 제2노아게이트부터의 출력을 수신하여 상기 출력버퍼제어회로의 출력으로서 출력을 발생시키는 제1낸드게이트, 상기 낸드게이트로부터의 출력을 반전시키는 제2인버터 및, 한쪽 입력단자가 사이 낸드게이트의 출력을 수신하고 다른쪽 입력단자가 상기 제어회로(112)로부터의 출력버퍼제어신호를 수신하여 출력을 사이 제1낸드게이트의 다른쪽 입력단자로 출력하는 제2낸드게이트로 이루어진 것을 특징으로 하는 반도체 집적회로.
데이터저장수단과, 어드레스입력에서의 변화를 검출하여 펄스신호를 발생시키는 펄스신호발생수단, 어드레스입력에 대응하는 상기 데이터저장수단에 저장된 데이터를 검출하는 데에티검출수단, 상기 데이터검출수단에 의해 검출된 데이터를 데이터출력수단으로 전송하는 데이터전송수단, 상기 데이터전송수단으로부터의 데이터를 외부로 출력하는 상기 데이터출력수단, 펄스신호를 이용하여 상기 데이터전송수단의 응답시간을 제어하는 데이터전송제어수단을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
제48항에 있어서, 어드레스입력단다와 상기 펄스신호발생수단 사이에 설치되어 상기 어드레스입력단자로부터 입력되는 어드레스입력에 혼입된 노이즈를 제거하는 노이즈제거를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
제48항에 있어서, 상기 데이터전송수단은, 상기 데이터검출수단에 의해 검출된 데이터가 상기 데이터출력수단에 전송된 때에 닫히고 상기 데이터가 상기 데어터출력수단에 전송된 후에 열리는 스위치소자와, 상기 스위치소자와 병렬로 접속된 지연회로로 이루어진 것을 특징으로 하는 반도체 집적회로.
제50항에 있어서, 상기 지연회로는 저항성 소자와 용량성 소자로 이루어진 집적회로로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
제50항에 있어서, 상기 지연회로 MOS트랜지스터로 이루어지고, 상기 스위치소자는 MOS트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
제50항에 있어서, 상기 데이터전송제어수단은, 상기 데어터검출수단으로부터의 검출데이터를 반전시키는 CMOS인버터와, 상기 CMOS인버터의 출력을 반전시키는 제1CMOS인버터, 상기 제1CMOS인버터의 출력을 반전시키는 제2CMOS인버터, 상기 제2CMOS인버터의 출력을 반전시키는 제3CMOS인버터, 상기 펄스폭검출수단에 의해 얻은 신호가 하이레벨로 설정된 경우에만 상기 제3CMOS인버터의 출력을 반전시키도록 동작하는 제1CMOS논리회로, 상기 CMOS논리회로와 상기 제3CMOS인버터의 제1공통출력노드와 접지전압 사이에 접속된 제1캐패시터, 상기 제1공통출력노드부터의 신호를 수신하는 제4CMOS인버터, 상기 펄스폭검출수단에 의해 얻은 신호가 하이레벨로 설정된 경우에만 상기 제1CMOS인버터의 출력을 반전시키도록 동작하는 제2CMOS논리회로, 상기 제2CMOS논리회로와 상기 제4CMOS논리회로의 제2공통출력노드와 접지전압 사이에 접속된 제2캐패시터 및, 상기 제2공통출력노드로부터의 신호를 수신하는 제5CMOS인버터로 이루어진 것을 특징으로 하는 반도체 집적회로.