JP2530012B2

JP2530012B2 - 半導体集積回路

Info

Publication number: JP2530012B2
Application number: JP63291969A
Authority: JP
Inventors: 秀雄加藤; 弘岩橋; 雄一辰巳
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-11-18
Filing date: 1988-11-18
Publication date: 1996-09-04
Anticipated expiration: 2011-09-04
Also published as: JPH02139796A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路に係り、特にデータ読出し
回路に関する。

（従来の技術）従来、半導体集積回路、例えばEPROM（紫外線消去型
・再書込み可能な不揮発性半導体メモリ）は、第20図に
示すように構成されている。第20図において、A₀〜Aiは
ローアドレス入力信号であり、ローアドレス・バッファ
回路41により増幅・整形されたのちローデコーダ回路42
に入力する。Bi＋１〜Bjはカラムアドレス入力信号であ
り、カラムアドレス・バッファ回路43により増幅・整形
されたのちカラムデコーダ回路44に入力する。ローデコ
ーダ回路42は、データを記憶するメモリセルが配列され
たメモリセルアレイ45のワード線を１本だけ選択し、カ
ラムデコーダ回路44はカラム選択ゲート46を制御してメ
モリセルアレイ45のビット線を１本だけ選択する。これ
によって、メモリセルアレイ45の中から１個のメモリセ
ルトランジスタが選択され、この選択されたメモリセル
の情報に応じてセンスアンプ回路47が検知・増幅を行
い、このセンスアンプ回路47の出力が出力バッファ回路
48を経てチップ外部へ読出される。

一般に、半導体メモリでは、その出力によって外部に
存在する大きな容量、例えば100pF程度の負荷容量を駆
動する必要がある。このため、半導体メモリの内部デー
タを外部へ出力する出力バッファ回路48は、大きな負荷
容量を十分に駆動し得るように、その出力段トランジス
タの電流駆動能力が極めて大きく設定されている。

次に、出力バッファ回路48の一例を第21図に示し、こ
の出力バッファ回路48の動作と問題点について述べる。
メモリ内部で形成された内部データDiは、出力バッファ
回路48の入力端子51に供給される。この出力バッファ回
路48を動作させる期間では、制御信号▲▼が、
“0"レベルに、制御信号OEiが“1"レベルにされる。こ
れにより、制御信号▲▼により制御されるＰチャ
ネルMOSトランジスタ52がオン、ＮチャネルMOSトランジ
スタ53がオフになる。これにより、内部データDiは、Ｐ
チャネルMOSトランジスタ54とＮチャネルMOSトランジス
タ55とからなる実質的なCMOSインバータ、およびＰチャ
ネルMOSトランジスタ56とＮチャネルMOSトランジスタ57
とからなるCMOSインバータを順次介して、出力段のＰチ
ャネルMOSトランジスタ58のゲートに供給される。

他方、制御信号OEiにより制御されるＮチャネルMOSト
ランジスタ59がオン、ＰチャネルMOSトランジスタ60が
オフになる。これにより、内部データDiは、Ｐチャネル
MOSトランジスタ61とＮチャネルMOSトランジスタ62とか
らなる実質的なCMOSインバータ、およびＰチャネルMOS
トランジスタ63とＮチャネルMOSトランジスタ64とから
なるCMOSインバータを順次介して、出力段のＮチャネル
MOSトランジスタ65のゲートに供給される。ここで、出
力段のトランジスタ58、65の各ソースは正極性の電源電
圧Vcc、接地電位Vssにそれぞれ接続され、各ドレインは
共に出力端子66に接続されている。

このような出力バッファ回路では、内部データDiのレ
ベルに応じて出力段のトランジスタ58、65のいずれか一
方がオンになり、このオン状態のトランジスタを介し
て、出力端子66に接続されている負荷容量67をVcc電位
に充電し、もしくはVss電位に放電させる。この場合、
負荷容量67を大きな電流で充電もしくは放電して出力端
子66から出力すべきデータDoutの立上がり、立下がりを
急俊にするため、出力段のトランジスタ58、65の素子寸
法が大きくされ、それぞれのコンダクタンスが大きく設
定されている。

ところで、このような出力バッファ回路を有する半導
体集積回路をシステム製品に組込む場合、電源電圧Vc
c、接地電位Vssは、それぞれ電源装置70から配線を介し
てこの半導体集積回路に供給される。このため、Vcc配
線およびVss配線に存在するインダクタンス71、72の影
響により、これらの配線に大きな電流が流れると、Vcc
電位またはVss電位に大きな電位変動が発生する。即
ち、これらの配線に存在するインダクタンス成分をＬ、
配線に流れる電流の時間的変化の割合をdi/dtで表す
と、配線には次の式で表されるような電位変化Δｖが生
じる。

Δｖ＝Ｌ・（di/dt） ……（１）第22図は、出力バッファ回路48における各部分の電
圧、電流波形を示している。ここで、Vaは出力段のＰチ
ャネルMOSトランジスタ58のゲート電圧、Vbは出力段の
ＮチャネルMOSトランジスタ65のゲート電圧、IsはＰチ
ャネルMOSトランジスタ58のドレイン電流、ItはＮチャ
ネルMOSトランジスタ65のドレイン電流、Doutは出力信
号である。

第22図に示すように、内部データDiのレベルが変化し
た後に、出力段のＰチャネルMOSトランジスタ58のゲー
ト電位VaおよびＮチャネルMOSトランジスタ65のゲート
電位Vbが変化し、このトランジスタ58およびトランジス
タ65がそれぞれスイッチング動作する。この結果、トラ
ンジスタ58のドレイン電流Isもしくはトランジスタ65の
ドレイン電流Itが流れ、この電流によってVcc電位また
はVss電位に電位変動が生じる。

このように、出力バッファ回路48からデータが出力さ
れる時、出力段に大きな電流が流れることにより、集積
回路内部で電源電圧Vcc、接地電位Vssの電位変動（以
下、電源変動と言う）が生じ、この電源変動により集積
回路内部回路に誤動作が引き起こされるようになってき
た。このような負荷容量に対する充、放電電流により引
き起こされる誤動作は、集積回路に高速性が要求され、
より短時間で外部負荷容量の充、放電を行う必要がある
場合、より大きな電流を流す必要があるので、益々起り
易くなる。

このような電源変動により引き起こされる誤動作とし
ては種々あるが、その中の１つにセンスアンプの誤動作
がある。通常、センスアンプは、半導体メモリにおいて
データを高速に読出すために、極めて微小な電位変化を
検知する必要がある。ところが、このセンスアンプにも
集積回路内部の電源電圧Vcc、接地電位Vssが供給されて
いるので、この電位変動によりセンスアンプの誤動作が
引き起こされる。

例えば、センスアンプは２つの入力ノードの電位を比
較し、その電位の高低に応じて“0"レベルもしくは“1"
レベルのデータを出力する。この時、上記２つの入力ノ
ードの寄生容量の差などによりVcc電位あるいはVss電位
の変化に対する応答（追従速度）が異なり、２つの入力
ノードの電位が一時的に逆転し、誤ったデータがセンス
アンプから出力されるという誤動作が生じることにな
る。

このような誤動作は、センスアンプの２つの入力ノー
ドの電位差が小さいほど起こり易い。しかし、読出し速
度の高速化のためには、上記２つの入力ノードの電位差
は小さいほどよく、高速性が要求される半導体メモリで
は、上記したような誤動作がますます起こり易くなる。

さらに、前記したような電源変動により入力段、例え
ばアドレス入力部でも誤動作が生じる。即ち、前記した
ような電源変動は、データを外部に出力している集積回
路の内部で発生する。従って、データを外部に出力して
いる集積回路の内部で電源変動が発生しても、このアド
レス入力部に他の半導体集積回路から入力するデータの
電位レベルは変化しないので、これにより誤動作が引き
起こされる。

例えば“0"レベルのデータがアドレス入力部に入力し
ているとき、集積回路の接地電位が負方向に変動する
と、この接地電位を基準としているアドレス入力部は、
上記入力データと接地電位との差が大きくなるので上記
入力データを“1"レベルとみなしてしまうことがある。
即ち、接地電位が負方向に変動すると、入力データの
“0"レベルと接地電位との差が大きくなり、接地電位を
基準に考えると、相対的に入力データの“0"レベルの電
位が上昇したことになり、アドレス入力部は入力データ
が“0"レベルであるにも拘らず、これを“1"レベルとし
て読み取って集積回路内部に伝達してしまい、これによ
り誤動作が生じる。

（発明が解決しようとする課題）本発明は、上記したように出力データの変化時におけ
る電源変動、あるいは外部からのノイズ入力に伴って集
積回路内部回路に誤動作が発生し、その結果、誤ったデ
ータが出力バッファから出力されるという問題点を解決
すべくなされたもので、出力データ変化時における電源
変動、あるいは外部からのノイズ入力による集積回路内
部回路の誤動作を防止でき、出力段トランジスタの駆動
能力を大きく設定でき、データ読出し速度の高速性を保
ったまま、上記電源変動やノイズ入力に対する集積回路
チップの動作マージンが大きくて信頼性の高い半導体集
積回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明の半導体集積回路の一つは、アドレス入力信号
の変化を検知してパルス信号を発生するアドレス変化検
知回路と、データを記憶するメモリセルと、このメモリ
セルに記憶されたデータを検知するためのデータ検知回
路と、このデータ検知回路に接続され、前記アドレス変
化検知回路のパルス信号を利用して遅延時間が制御され
る遅延回路と、この遅延回路に接続される出力バッファ
回路と、前記アドレス入力信号の変化より所定時間遅れ
た時点から発生し、前記アドレス入力に対応したメモリ
セルに記憶されたデータが前記データ検知回路により検
知されて出力バッファ回路に到達するまで少なくとも発
生し続ける前記アドレス変化検知回路のパルス信号を利
用して前記データ検知回路の出力データを前記出力バッ
ファ回路から所定の期間出力しない状態とする出力バッ
ファ制御回路とを具備し、前記所定時間として、前記出
力バッファ回路に100pFの容量が接続された時に前記出
力バッファ回路からデータ出力が開始されてからデータ
が完全に出力されてしまうまでの時間と等しいか、これ
より遅く設定されることを特徴とする。

また、本発明の半導体集積回路の一つは、アドレス入
力信号の変化を検知してパルス信号を発生するためのア
ドレス変化パルス発生回路と、データを記憶するメモリ
セルと、前記アドレス変化パルス発生回路からのパルス
信号出力に基づいて制御され、前記メモリセルに記憶さ
れたデータを検知するためのデータ検知回路と、このデ
ータ検知回路に接続され、前記アドレス変化パルス発生
回路からのパルス信号出力に基づいて遅延時間が制御さ
れる遅延回路と、この遅延回路に接続され、前記アドレ
ス変化パルス発生回路からのパルス信号出力に基づいて
前記データ検知回路の出力データを出力しない状態とす
る出力バファ回路とを具備し、前記遅延時間を制御する
ためのパルス信号は、少なくとも前記出力バッファ回路
を制御するためのパルス信号の発生後に発生され、前記
データ検知回路を制御するためのパルス信号が発生しな
くなった後に発生しなくなるように設定され、この遅延
時間を制御するためのパルス信号が発生している間は前
記遅延回路を遅延時間が短い状態に制御することを特徴
とする。

また、本発明の半導体集積回路の一つは、アドレス入
力信号の変化を検知してパルス信号を発生するためのア
ドレス変化パルス発生回路と、データを記憶するメモリ
セルと、前記アドレス変化パルス発生回路からのパルス
信号出力に基づいて制御され、前記メモリセルに記憶さ
れたデータを検知するためのデータ検知回路と、このデ
ータ検知回路に接続され、前記アドレス変化パルス発生
回路からのパルス信号出力に基づいて遅延時間が制御さ
れる遅延回路と、この遅延回路に接続され、前記アドレ
ス変化パルス発生回路からのパルス信号出力に基づいて
ラッチ動作が制御されるラッチ回路と、前記メモリセル
に記憶されたデータを出力するための出力バファ回路
と、この半導体集積回路の動作状態を制御するための外
部入力信号により前記ラッチ動作を制御する制御信号を
発生するためのラッチモード切換回路とを具備し、前記
遅延時間を制御するためのパルス信号は、少なくとも前
記ラッチが行われた後に発生され、この遅延時間を制御
するためのパルス信号が発生している間は前記遅延回路
を遅延時間が短い状態に制御することを特徴とする。

また、本発明の半導体集積回路の一つは、アドレス入
力信号の変化を検知してパルス信号を発生するためのア
ドレス変化パルス発生回路と、データを記憶するメモリ
セルと、前記アドレス変化パルス発生回路からのパルス
信号出力に基づいて制御され、前記メモリセルに記憶さ
れたデータを検知するためのデータ検知回路と、このデ
ータ検知回路に接続され、前記アドレス変化パルス発生
回路からのパルス信号出力に基づいて遅延時間が制御さ
れる遅延回路と、この遅延回路に接続され、前記アドレ
ス変化パルス発生回路からのパルス信号出力に基づいて
ラッチ動作が制御されるラッチ回路と、前記メモリセル
に記憶されたデータを出力するための出力バファ回路
と、この半導体集積回路の動作状態を制御するための外
部入力信号により前記ラッチ動作を制御する制御信号を
発生するためのラッチモード切換回路と、前記ラッチモ
ード回路が発生する制御信号により、前記外部入力信号
によってこの半導体集積回路がデータ読み出し状態にな
った後の所定の期間、遅延回路を遅延時間が短い状態に
制御し、前記ラッチ回路を非ラッチ状態にする手段とを
具備することを特徴とする。

（作用）上記半導体集積回路においては、アドレス入力信号が
変化した後、アドレス変化検知回路のパルス出力に基づ
いて、遅延回路の遅延時間を短く設定すると共に出力バ
ッファ制御回路によってデータ検知回路の出力データが
出力バッファ回路から出力しない状態とし、出力バッフ
ァ回路からデータが出力される時は、遅延回路の遅延時
間を長く設定することによって、出力データ変化時にお
ける電源変動、あるいは外部からのノイズ入力による誤
動作を防止でき、出力バッファトランジスタの駆動能力
を大きく設定でき、データ読出し速度の高速性を保った
まま、電源変動やノイズに対する集積回路チップの動作
マージンが大きくて信頼性の高い半導体集積回路が得ら
れる。

また、上記半導体集積回路においては、前記遅延時間
を制御するためのパルス信号を、少なくとも前記出力バ
ッファ回路を制御するためのパルス信号の発生後に発生
し、前記データ検知回路を制御するためのパルス信号が
発生しなくなった後に発生しなくするに設定し、この遅
延時間を制御するためのパルス信号が発生している間は
前記遅延回路を遅延時間が短い状態に制御することによ
って、出力データ変化時における電源変動、あるいは外
部からのノイズ入力による誤動作を防止でき、出力バッ
ファトランジスタの駆動能力を大きく設定でき、データ
読出し速度の高速性を保ったまま、電源変動やノイズに
対する集積回路チップの動作マージンが大きくて信頼性
の高い半導体集積回路が得られる。

また、上記半導体集積回路においては、アドレス入力
信号が変化した後、アドレス変化検知回路のパルス出力
に基づいて、遅延回路の遅延時間を短く設定すると共に
ラッチ回路によってアドレス入力信号の変化以前のデー
タ検知回路の出力データを所定時間ラッチすることによ
って、出力データ変化時における電源変動、あるいは外
部からのノイズ入力による誤動作を防止でき、出力バッ
ファトランジスタの駆動能力を大きく設定でき、データ
読出し速度の高速性を保ったまま、電源変動やノイズに
対する集積回路チップの動作マージンが大きくて信頼性
の高い半導体集積回路が得られる。

また、上記半導体集積回路においては、前記遅延時間
を制御するためのパルス信号を、少なくとも前記ラッチ
が行われた後に発生し、この遅延時間を制御するための
パルス信号が発生している間は前記遅延回路を遅延時間
が短い状態に制御することによって、出力データ変化時
における電源変動、あるいは外部からのノイズ入力によ
る誤動作を防止でき、出力バッファトランジスタの駆動
能力を大きく設定でき、データ読出し速度の高速性を保
ったまま、電源変動やノイズに対する集積回路チップの
動作マージンが大きくて信頼性の高い半導体集積回路が
得られる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明
する。

第１図は、半導体集積回路、例えばEPROMの一部を示
しており、第20図に示した従来のEPROMと比べて、アド
レス入力信号の変化を検知してパルス信号を発生するア
ドレス変化検知回路11を有し、このアドレス変化検知回
路11のパルス信号出力に基づいて遅延時間が制御される
データ遅延回路９がセンスアンプ回路７と出力バッファ
回路８との間に接続され、アドレス変化検知回路11のパ
ルス信号出力に基づいてセンスアンプ回路７の出力デー
タを出力バッファ回路８から出力しない状態とする出力
バッファ制御回路10が設けられている点が異なる。

即ち、第１図において、A₀〜Aiはローアドレス入力信
号であり、ローアドレス・バッファ回路１により増幅・
整形されたのちローデコーダ回路２に入力する。Bi＋１
〜Bjはカラムアドレス入力信号であり、カラムアドレス
・バッファ回路３により増幅・整形されたのちカラムデ
コーダ回路４に入力する。ローデコーダ回路２は、デー
タを記憶するメモリセルが配列されたメモリセルアレイ
５のワード線を選択し、カラムデコーダ回路４はカラム
選択ゲート６を制御してメモリセルアレイ５のビット線
を選択する。これによって、メモリセルアレイ５の中か
ら入力されたアドレスに対応したメモリセルが選択さ
れ、この選択されたメモリセルの情報をセンスアンプ回
路７が検知・増幅を行う。このセンスアンプ回路の出力
は、データ遅延回路９および出力バッファ回路８を経て
チップ外部へ読出されるが、この出力バッファ回路８の
出力は出力バッファ制御回路10により制御される。

一方、ローアドレス・バッファ回路１の出力およびカ
ラムアドレス・バッファ回路３の出力は、アドレス変化
検知回路11にそれぞれ対応して入力し、このアドレス変
化検知回路11のそれぞれのパルス出力がオア回路14で合
成され、アドレス入力信号（A₀〜Ai、Bi＋１〜Bj）のう
ちの少なくとも１つの変化時にパルス信号（アドレス変
化検知出力）ATDが発生する。そして、この信号ATDは、
データ遅延回路９の遅延時間を制御すると共に出力バッ
ファ制御回路10を制御する。

次に、上記第１図のメモリの動作について第２図のタ
イミングチャートを参照して説明する。新しくメモリセ
ルからデータを読出すために、時刻t₁において、アドレ
ス入力信号が変化すると、ローデコーダ回路２とカラム
デコーダ回路４およびカラム選択ゲート６によって、メ
モリセルアレイ５中のアドレス入力に対応するメモリセ
ルが選択され、この選択されたメモリセルのデータがセ
ンスアンプ回路７に読出される。

このような通常の読出し動作のほかに、前記アドレス
入力信号の変化は、アドレス変化検知回路11で検知さ
れ、パルス信号ATDが発生（“1"レベル）し、この信号A
TDが発生している期間は、データ遅延回路９はその遅延
時間が短く設定され、データ遅延回路９の入力は瞬時に
出力して出力バッファ回路８に入力される。また、信号
ATDが発生している期間は、出力バッファ制御回路10
は、出力バッファ回路８の出力を高インピーダンス状態
に設定するように制御する。

ここで、信号ATDが発生している期間として、ローデ
コーダ回路２とカラムデコーダ回路４およびカラム選択
ゲート６によってメモリセルが選択され、この選択され
たメモリセルのデータがセンスアンプ回路７に読出され
た後にデータ遅延回路９を経て出力バッファ回路８に到
達するまでの時間にほぼ等しく設定されている。そこ
で、新しく選択されたメモリセルのデータが出力バッフ
ァ回路８に到達した時に信号ATDが“0"レベルになり、
これによって出力バッファ回路８の出力は高インピーダ
ンス状態が解除され、選択されたメモリセルからのデー
タをチップ外部へ出力する。また、信号ATDが“0"レベ
ルになると、データ遅延回路９はその遅延時間が所定の
大きさを持つように設定されることになる。

従って、信号ATDが“0"レベルの時には、データ遅延
回路９の入力信号の時間幅がデータ遅延回路９の所定の
大きさの遅延時間以下であると、この入力はデータ遅延
回路９で吸収されてしまい、このデータ遅延回路９の出
力は変化しない。

次に、上記したような第１図のメモリにおける効果を
述べる。通常、半導体メモリでは、その出力によって外
部に存在する例えば100pF程度の大きな負荷容量をす速
く駆動する必要があるため、出力バッファ回路８はその
出力段トランジスタの電流駆動能力が極めて大きく設定
されている。このため、データ出力時に出力バッファト
ランジスタに流れる大電流により、電源電圧Vccあるい
は接地電位Vssが変動する。データをより速く出力しよ
うとして、出力バッファトランジスタの駆動能力をより
大きく設定すると、電源変動はより大きくなり、従来は
集積回路内部回路に誤動作が引き起こされるという問題
があった。

しかし、第１図のメモリによれば、データ出力に伴う
電源変動によってセンスアンプ回路７に誤動作が生じて
第２図中のＡ部に示すように誤動作出力が生じても、こ
の時は信号ATDが“0"レベルになっていてデータ遅延回
路９の遅延時間が大きい状態にあるので、センスアンプ
回路７の誤動作出力の時間幅が前記所定時間以内であれ
ば、データ遅延回路９で吸収されてしまってデータ遅延
回路９の出力は変化せず、出力バッファ回路８から誤っ
たデータが出力されることを防ぐことができる。従っ
て、出力バッファトランジスタの駆動能力を大きく設定
でき、データの読出し速度をより速くすることができ
る。

なお、前述したように、信号ATDが“1"の期間に出力
バッファ回路８の出力を高インピーダンス状態に設定す
る理由は、以下に述べる通りである。各アドレス入力信
号A₀〜Ai、Bi＋１〜Bjは全て同時に変化するとは限らな
い。各アドレス入力信号A₀〜Ai、Bi＋１〜Bj毎に変化時
間に僅かながらずれがある。このため、各信号A₀〜Ai、
Bi＋１〜Bjのうち最初に変化したものと最後に変化した
ものとの変化時点の間は、間違ったアドレスが入力され
たことになり、この期間は間違ったメモリセルからデー
タが読出されてしまい、アドレスの最後の変化後の最終
的な正しいアドレスに対応するメモリセルからのデータ
は上記間違ったメモリセルからのデータ出力の後で出力
されることになる。

この時、信号ATDが“1"レベルになっていてデータ遅
延回路９の遅延時間が短い状態にあるので、上記間違っ
たメモリセルからのデータ出力が瞬時にデータ遅延回路
９を経て出力バッファ回路に入力する。そこで、この期
間、出力バッファ回路８の出力を高インピーダンス状態
に設定しておけば、アドレスの最後の変化時点から所定
期間の間は信号ATDが“1"レベルのままであるので、出
力バッファ回路８の出力の高インピーダンス状態は保持
され、アドレスの最後の変化後の最終的な正しいアドレ
スに対応するメモリセルからのデータ出力が瞬時にデー
タ遅延回路９を経て出力バッファ回路８に入力する時点
で信号ATDが“0"レベルになって出力バッファ回路８の
出力の高インピーダンス状態が解除される。この場合、
最終的なアドレスにより選択されたメモリセルのデータ
がデータ遅延回路９に到達した時に、信号ATDを“1"レ
ベルにし、データ遅延回路９の遅延時間を短かくしてデ
ータをす速く伝達させればよい。

従って、信号ATDを“1"レベルにするのは、ローアド
レス・バッファ回路１の出力またはカラムアドレス・バ
ッファ回路３の出力が変化して直ぐである必要はなく、
むしろ、この変化時点から所定時間後に信号ATDを“1"
レベルにした方がよい。

前記したような電源変動により入力段、例えばアドレ
スバッファ回路（ローアドレス・バッファ回路１および
カラムアドレス・バッファ回路３）は入力が変化したと
みなしてしまい、アドレスバッファ回路の出力に電源変
動分のパルスを出力するという誤動作が生じる時があ
り、この電源変動分のパルスを含む間違ったアドレスに
対応する間違ったメモリセルからのデータがセンスアン
プ回路７に読出されてしまう。しかし、上記電源変動は
データ出力に伴って生じているのであり、このデータ出
力の開始時点は信号ATDが“0"レベルになっている。

そこで、前記アドレスバッファ回路から出力する電源
変動分のパルスをアドレス変化検知回路11が検知して信
号ATDを出力する際、アドレス信号が変化した時点から
所定時間後に信号ATDが“1"レベルになるように設定し
ておけば、上記電源変動によってアドレスがパルス状に
変化してセンスアンプ回路７の出力が誤ったとしても、
この時は信号ATDが“0"レベルになっていて、データ遅
延回路９の遅延時間が大きい状態にあるので、この遅延
時間の間はデータ遅延回路９はそれまでに出力している
正しいデータを保持し、出力バッファ回路８はそれまで
に出力している正しいデータを完全に出力してしまう。
この時点で信号ATDが“1"レベルになって出力バッファ
回路８の出力が高インピーダンス状態になっても、出力
バッファ回路８は既に正しいデータを出力しており、こ
の正しいデータは出力バッファ回路８の出力部の寄生容
量により保持される。

即ち、出力バッファ回路８からデータ出力が開始され
てからデータが完全に出力されてしまうまでの時間と、
アドレス信号が変化してから信号ATDが“1"レベルにな
るまでの時間をほぼ等しく設定しておけばよい。また、
電源変動によってアドレスがパルス状に変化している時
間は、出力バッファ回路８からデータが出力されている
期間内であるので、電源変動によるアドレス変化に伴う
センスアンプ回路７の誤出力がデータ遅延回路９を経て
出力バッファ回路８から出力される期間よりも信号ATD
の“1"レベルの期間を少し長くしておけば、上記電源変
動によるアドレス変化が終了してから所定時間後に正し
いデータがデータ遅延回路９の出力に再度現れた時、信
号ATDが“0"レベルなっていて出力バッファ回路８の出
力は高インピーダンス状態が解除され、正しいデータが
出力されることになり、誤動作は生じない。

また、集積回路の入力データは他の集積回路から供給
されているので、他の集積回路からの入力信号にノイズ
がのった場合でも、集積回路内部では入力データが変化
したものとみなしてしまい、誤動作を起こしてしまうお
それがある。しかし、第２図中のＣ部に示すようにアド
レス入力データにノイズがのった場合、これをアドレス
変化検知回路が検知して信号ATDが“1"レベルになり、
前記したように出力バッファ回路８の出力が高インピー
ダンス状態になっても、出力バッファ回路８は既に正し
いデータを出力しており、この正しいデータは出力バッ
ファ回路８の出力部の寄生容量により保持されるので、
間違ったデータは出力されず、集積回路チップの誤動作
は生じなくなる。

上記したように、第１図の構成によれば、出力データ
変化時における電源変動、あるいは外部からのノイズ入
力による集積回路内部回路の誤動作を防止でき、出力バ
ッファトランジスタの駆動能力を大きく設定でき、デー
タ読出し速度の高速性を保ったまま、上記電源変動やノ
イズ入力に対する集積回路チップの動作マージンが大き
くて信頼性の高い半導体集積回路を得ることが可能にな
る。

次に、前記アドレスバッファ回路（ローアドレス・バ
ッファ回路１およびカラムアドレス・バッファ回路３）
およびアドレス変化検知回路11の１ビット分を代表的に
取出してその一具体例を第３図に示し、データ遅延回路
９の一具体例を第４図に示し、出力バッファ制御回路10
の一具体例を第５図に示し、それぞれ簡単に説明する。

第３図に示すアドレスバッファ回路およびアドレス変
化検知回路において、Aiはアドレス入力、▲▼は
外部からのチップイネーブル信号（あるいはチップ選択
信号）入力CEに基づいてチップイネーブルバッファ回路
（図示せず）により生成された集積回路チップを動作状
態にしたり待機状態にするための内部チップイネーブル
信号、Vccは電源電位、Vssは接地電位である。上記Ai入
力および信号▲▼は、アドレスバッファ回路にお
ける二入力のノアゲートNR1に入力し、このノアゲートN
R1の出力側には、三段のインバータI1〜I3が接続され、
また、このインバータI1の出力側には、三段のインバー
タI1′〜I3′が接続されている。インバータI3の出力Ai
およびインバータI3′の出力▲▼は、アドレス変化
検知回路部11に入力する。

アドレス変化検知回路部11においては、インバータI3
の出力AiがインバータI4に入力し、このインバータI4の
出力側に、ゲートにVcc電位が与えられたＮチャネルト
ランジスタとゲートにVss電位が与えられたＰチャネル
トランジスタとが並列に接続されてなる転送ゲートTG1
を介して二段のインバータI5、I6が接続されている。転
送ゲートTG1の出力ノードには、ソース・ドレインにVcc
電位が与えられたＰチャネルトランジスタからなる容量
CP1およびドレイン・ソースにVss電位が与えられたＮチ
ャネルトランジスタからなる容量CN1が接続されている
と共に、Vcc電位との間にＰチャネルトランジスタP1が
接続され、このトランジスタP1のゲートにインバータI3
の出力Aiが入力している。

そして、インバータI6の出力は、ソースがVss電位に
接続されたＮチャネルトランジスタN1のゲートに接続さ
れ、このＮチャネルトランジスタN1のドレインにはＮチ
ャネルトランジスタN2のソースが接続されている。

また、インバータI3′の出力▲▼がインバータI
4′に入力し、このインバータI4′の出力側に、ゲート
にVcc電位が与えられたＮチャネルトランジスタとゲー
トにVss電位が与えられたＰチャネルトランジスタとが
並列に接続されてなる転送ゲートTG1′を介して二段の
インバータI5′、I6′が接続されている。転送ゲートTG
1′の出力ノードには、ソース・ドレインにVcc電位が与
えられたＰチャネルトランジスタからなる容量CP1′お
よびドレイン・ソースにVss電位が与えられたＮチャネ
ルトランジスタからなる容量CN1′が接続されていると
共に、Vcc電位との間にＰチャネルトランジスタP1′が
接続され、このトランジスタP1′のゲートにインバータ
I3′の出力▲▼が入力している。

そして、インバータI6′の出力は、ソースがVss電位
に接続されたＮチャネルトランジスタN1′のゲートに接
続され、このＮチャネルトランジスタN1′のドレインに
はＮチャネルトランジスタN2′のソースが接続されてい
る。このＮチャネルトランジスタN2′およびＮチャネル
トランジスタN2の各ゲートには、アドレスバッファ回路
におけるインバータI2の出力およびインバータI2′の出
力が対応して入力し、ＮチャネルトランジスタN2′およ
びＮチャネルトランジスタN2の各ドレイン相互は接続さ
れており、この接続点（ノードND1）にはインバータI8
の入力端が接続されると共に、信号▲▼が入力す
るインバータI7の出力端が接続されている。

なお、インバータI4からＮチャネルトランジスタN1ま
での回路、およびインバータI4′からＮチャネルトラン
ジスタN1′までの回路は、それぞれ遅延時間Ｔを有する
遅延回路を形成している。

第３図のアドレスバッファ回路およびアドレス変化検
知回路において、信号▲▼が活性化（“0"）して
チップが選択状態（動作状態）になると、インバータI7
の出力ノードND1が“1"になる。この時、アドレス入力A
iが変化すると、ＮチャネルトランジスタN2′またはＮ
チャネルトランジスタN2の対応するものがオンになり、
ノードND1が“0"になる。この後、前記遅延回路の遅延
時間Ｔ後に、ＮチャネルトランジスタN1′またはＮチャ
ネルトランジスタN1の対応するものがオフになり、ノー
ドND1が再び“1"になり、インバータI8からパルス幅Ｔ
を有する信号ATDiが出力される。アドレス入力の各ビッ
トにそれぞれ対応して設けられる第３図のアドレスバッ
ファ回路およびアドレス変化検知回路からの信号ATDi
は、オア回路により１つにまとめられて信号ATDとな
る。

第４図に示すデータ遅延回路においては、センスアン
プ回路からのデータ入力DiがインバータI9を経て遅延回
路91および回路92に入力する。この遅延回路91は、イン
バータI9の出力がインバータI10に入力し、このインバ
ータI10の出力側に、ゲートにVcc電位が与えられたＮチ
ャネルトランジスタとゲートにVss電位が与えられたＰ
チャネルトランジスタとが並列に接続されてなる転送ゲ
ートTG2を介してインバータI11が接続されている。ま
た、転送ゲートTG2とインバータI11との間には、ソース
・ドレインにVcc電位が与えられたＰチャネルトランジ
スタからなる容量CP2、およびドレイン・ソースにVss電
位が与えられたＮチャネルトランジスタからなる容量CN
2が接続されている。

一方、回路92は遅延回路91に並列接続されており、イ
ンバータI9の出力がインバータI10′に入力し、このイ
ンバータI10′の出力側に、ゲートに信号ATDの反転信号
▲▼が与えられたＰチャネルトランジスタとゲー
トに信号ATDが与えられたＮチャネルトランジスタとが
並列に接続されてなる転送ゲートTG3の一端が接続され
ており、この転送ゲートTG3の他端にクロックドインバ
ータCI1が接続されている。このクロックドインバータC
I1は、信号ATDの反転信号▲▼の“0"レベルによ
りオンになるＰチャネルトランジスタと、信号ATDの
“1"レベルによりオンになるＮチャネルトランジスタと
が、インバータに直列に接続されている。また、転送ゲ
ートTG3の他端は、遅延回路91のインバータI11の入力端
にも接続されており、クロックドインバータCI1の出力
端およびインバータI11の出力端は共通接続されてお
り、この共通接続点にインバータI12が接続されてい
る。

遅延回路91は、インバータI9からの入力を所定時間
（例えば数十ns）遅延させて出力し、この出力がインバ
ータI11およびI12を経てデータ遅延回路の出力となる。
従って、インバータI9からの入力にノイズがのっても上
記所定の大きさの遅延時間以下であると、このノイズは
この遅延回路91で吸収され、この遅延回路91は一種のノ
イズキャンセラとして動作する。

また、回路92内のインバータI10′および転送ゲートT
G3は、遅延回路91内のインバータI10および転送ゲートT
G2に比べて駆動能力を極めて大きく設定しているので、
アドレス入力信号が変化して信号ATDが“1"の時に、転
送ゲートTG3がオンになると共にクロックドインバータC
I1が活性化し、インバータI9からの入力を瞬時に出力
し、この出力がインバータI12を経てデータ遅延回路の
出力となる。従って、回路92は、遅延回路91に対してバ
イパス回路として作用する。

第５図に示す出力バッファ制御回路において、▲
▼は出力イネーブル制御信号であり、この信号▲▼
および信号▲▼は、二入力のノアゲートNR2に入
力し、このノアゲートNR2の出力は、一方の入力としてV
ss電位が与えられた二入力のノアゲートNR3を介して二
入力のノアゲートNR4の一方の入力となり、このノアゲ
ートNR4の出力側には、二段のインバータI13、I14が接
続されている。ノアゲートNR4の他方の入力として信号A
TDが入力している。

上記出力バッファ制御回路において、信号▲▼
が“0"、信号ATDが“0"の時には、信号▲▼がノア
ゲートNR2〜NR4、インバータI13を経て信号▲▼
となり、この信号▲▼がインバータI14を経て信
号OEiとなる。この相補的な信号▲▼および信号O
Eiは、出力バッファ回路８へ制御信号として供給され
る。そして、信号ATDが“1"の時には、ノアゲートNR4の
出力が“0"になり、インバータI13の出力信号▲
▼は“1"になり、インバータI14の出力信号OEiは“0"に
なる。

次に、第１図の構成に比べて、出力データ変化時にお
ける電源変動、あるいは外部からのノイズ入力による集
積回路チップの動作マージンがさらに大きくなる他の実
施例について説明する。

第６図はEPROMの一部を示しており、第１図に示したE
PROMと比べて、アドレス変化検知回路11およびアドレス
変化検知回路11からの出力信号ATDを受けるコントロー
ル回路12を含むアドレス変化パルス発生回路20を設けた
点が異なり、ここでセンスアンプ回路制御信号ST、デー
タ遅延回路制御信号DLY、出力バッファ制御回路制御信
号▲▼をそれぞれ発生し、それぞれ対応してセン
スアンプ回路７、データ遅延回路９、出力バッファ制御
回路10に供給する。このほかは同一であるので第１図中
と同一符号を付している。この場合、データ遅延回路９
は、第４図に示すように、信号ATDに代えて信号DLYの反
転信号▲▼が与えられ、信号▲▼に代えて
信号DLYが与えられる。

次に、第６図のメモリの動作について第11図のタイミ
ングチャートを参照して説明する。新しくメモリセルか
らデータを読出すために、時刻t₁において、アドレス入
力信号Addが変化すると、アドレス入力に対応するメモ
リセルが選択されてそのデータがセンスアンプ回路７に
読出され、アドレス入力信号Addの変化がアドレス変化
検知回路11で検知されて所定時間信号ATDが“1"レベル
になる動作は、第１図のメモリの動作と同様である。こ
の信号ATDはコントロール回路12に入力され、ここでセ
ンスアンプ回路制御信号（信号STとその反転信号▲
▼）、データ遅延回路制御信号（信号DLYとその反転信
号▲▼）、出力バッファ制御回路制御信号▲
▼がそれぞれ作られる。

上記センスアンプ回路制御信号（信号STとその反転信
号▲▼）は、より高速にデータを読出すために利用
されるものであり、センスアンプ回路７を制御すると同
時にメモリセルからデータが読出される列線の電位を制
御するためにも用いられる。この信号STとその反転信号
▲▼は、メモリセルからデータが読出される列線の
電位を、メモリセルのデータの“1"、“0"にそれぞれ対
応する列線の電位の中間レベルに設定制御するためにも
利用される。

即ち、アドレス入力信号が変化した後、新しくメモリ
セルが選択されてセルデータが列線に伝達されるまでの
期間を利用して、信号STとその反転信号▲▼とによ
り列線の電位を上記中間レベルに設定することにより、
メモリセルのデータを列線に読出した時に列線の電位が
上記中間レベルから“1"電位または“0"電位へ変化する
ので、従来のようにメモリセルのデータを列線に読出し
た時に列線の電位が“1"電位から“0"電位、または“0"
電位から“1"電位へ変化する場合に比べて、列線上のデ
ータの変化に要する時間は従来の半分で済むことにな
る。この列線の電位が上記中間レベルの時、センスアン
プ回路７が上記中間レベルを検知しても正しいデータで
はないので、この時に信号STは“0"となってセンスアン
プ回路７を非動作状態に制御してセンスアンプ回路７に
余分な消費電流を流さないようにしている。

また、半導体メモリでは、差動アンプを利用して、列
線とダミー列線の電位を比較してメモリセルに記憶され
ているデータを検出するものもある。この種のメモリで
あれば、次に述べるように制御する。

アドレス入力信号が変化して信号ATDが“1"レベルに
なると、信号STは“0"となってセンスアンプ回路７を消
費電流削減のために非動作状態に制御してセンスアンプ
回路７の出力を“0"レベルにすると共に、前記列線とダ
ミー列線との間に接続されているイコライズ用のトラン
ジスタ（後述する第８図のN5、P3、N6）をオンにして列
線の電位とダミー列線の電位とをほぼ等しくする。この
後、新しく選択されたメモリセルからのデータが列線に
現われる時、信号STが“1"になる。この時、列線の電位
とダミー列線の電位とはほぼ等しくなっているので、メ
モリセルおよびダミーセルからのデータが列線およびダ
ミー列線に現れると、列線の電位とダミー列線の電位と
の間に電位差が直ぐに生じ、この電位差が差動増幅器に
よりセンスされて増幅されるので、より高速の読出し動
作が可能となる。上記したように信号STが“1"になる
と、センスアンプ回路７は動作状態となり、新しく選択
されたメモリセルからのデータをセンス・増幅してデー
タ遅延回路９の入力とする。

一方、信号STが“0"になると、出力バッファ制御回路
制御信号▲▼が“1"となり、これによって出力バ
ッファ制御回路10の出力▲▼が“1"となって出力
バッファ回路８の出力は高インピーダンス状態となる。
また、信号STが“0"になると、データ遅延回路制御信号
DLYが“0"となり、データ遅延回路９の遅延時間が短く
設定され、データ遅延回路９の入力は瞬時に出力して出
力バッファ回路８へ供給されるようになる。この時、出
力バッファ回路８の出力を高インピーダンス状態にする
のは、前述したように、アドレス入力信号の各ビットA₀
〜Ai、Bi＋１〜Bj毎に変化時間に僅かながらずれがあ
り、最後に変化したビットの変化時点までの間は、間違
ったアドレスに対応するメモリセルからデータが出力さ
れることになり、この時、信号DLYが“0"レベルになる
と上記間違ったメモリセルからのデータ出力が瞬時にデ
ータ遅延回路９を経て出力バッファ回路８に入力する。

そこで、この時、出力バッファ回路８の出力を高イン
ピーダンス状態に設定しておけば、上記間違ったメモリ
セルからのデータを出力することを防止できる。さら
に、前記したようにセンスアンプ回路７を非動作状態に
制御している間は、センスアンプ回路７の出力を出力バ
ッファ回路８から出力する必要がないので、このために
も上記したように出力バッファ回路７の出力を高インピ
ーダンス状態に設定しておくのである。

また、新しく選択されたメモリセルのデータがセンス
アンプ回路７により検知・増幅されてデータ遅延回路９
に到達した時に、信号DLYを“0"レベルにし、データ遅
延回路９の遅延時間を短かくしてデータをす速く伝達さ
せればよく、データ遅延回路９の遅延時間が長く設定さ
れていてノイズキャンセラーとして動作している時はデ
ータ遅延回路９の出力を出力バッファ回路８から出力し
続ける方がよい。従って、信号STが“0"になった時点か
ら直ぐに信号▲▼あるいは信号DLYを切換える必
要はなく、むしろ、この信号STが“0"になった時点から
所定時間後に信号▲▼あるいは信号DLYを切換え
た方がよい。

また、信号STは、列線の電位とダミー列線の電位とが
ほぼ等しくなった時に“1"になり、これにより新しく選
択されたメモリセルからのデータがセンスアンプ回路７
によりセンス・増幅されてデータ遅延回路９の入力とな
る。この時、信号DLYは“0"レベルであり、データ遅延
回路９の遅延時間は短かいのでデータ遅延回路９の入力
は瞬時に出力して出力バッファ回路８へ供給されるよう
になる。制御信号▲▼は、新しく選択されたメモ
リセルのデータが出力バッファ回路８に到達した時に
“0"となり、これによって出力バッファ制御10の出力▲
▼が“0"となって出力バッファ回路８の出力は高
インピーダンス状態が解除され、新しく選択されたメモ
リセルのデータを外部に出力する。制御信号▲▼
が“0"レベルになると、信号DLYは“1"レベルになり、
データ遅延回路９の遅延時間が長く設定されることにな
る。

即ち、データ遅延回路９は、信号DLYが“0"レベルの
時はその遅延時間が短く設定され、その入力を瞬時に出
力し、信号DLYが“1"レベルの時はその遅延時間が所定
の大きさを持つように長く設定されることになる。従っ
て、信号DLYが“1"レベルの時には、データ遅延回路９
の入力信号の時間幅がデータ遅延回路９の所定の大きさ
の遅延時間以下であると、この入力はデータ遅延回路９
で吸収されてしまい、このデータ遅延回路９の出力は変
化しない。このため、信号DLYが“0"レベルとなるの
は、センスアンプ回路７の出力に新しく選択されたメモ
リセルからのデータが現れた時、このデータをデータ遅
延回路９から瞬時に出力させる間に設定すればよい。

上記したような第６図のメモリによれば、センスアン
プ回路７、データ遅延回路９、出力バッファ制御回路10
を別々の信号で制御することにより、回路動作マージン
はより広がる。また、上記メモリによれば、データ出力
に伴う電源変動によってセンスアンプ回路７に誤動作が
生じても、この時は信号DLYが“1"レベルになっていて
データ遅延回路９の遅延時間が大きい状態にあるので、
センスアンプ回路７の誤動作出力の時間幅が前記所定時
間以内であれば、データ遅延回路９で吸収されてしまっ
てデータ遅延回路９の出力は変化せず、出力バッファ回
路８から誤ったデータが出力されることを防ぐことがで
きる。また、アドレス入力部あるいは入力信号にノイズ
がのっても、前述したように出力バッファ回路８から誤
ったデータが出力されることを防ぐことができる。

即ち、上記した第６図の構成によれば、出力データ変
化時における電源変動、あるいは外部からのノイズ入力
による集積回路内部回路の誤動作を防止でき、出力バッ
ファトランジスタの駆動能力を大きく設定でき、データ
読出し速度の高速性を保ったまま、上記電源変動やノイ
ズに対する集積回路チップの動作マージンが大きくて信
頼性の高い半導体集積回路を得ることが可能になる。

次に、第６図のEPROMにおけるコントロール回路12の
一具体例を第７図に示し、メモリセルアレイ５およびカ
ラム選択ゲート６およびセンスアンプ回路７の一具体例
を第８図に示し、出力バッファ制御回路10の一具体例を
第10図に示し、それぞれ簡単に説明する。なお、第６図
のEPROMは、メモリセルからデータを読出す場合とし
て、チップが選択状態（動作状態）のときにアドレス入
力が変化することによって新しく選択されたメモリセル
からデータを読出す場合と、チップが非選択状態（非動
作状態）から選択状態（動作状態）になったときに入力
されているアドレスによって選択されたメモリセルから
データを読出す場合とがある。即ち、アドレス入力が変
化してデータが読出される場合と、チップイネーブル入
力（あるいはチップ選択信号）が変化してデータが読出
される場合とがある。

そこで、第７図に示すコントロール回路12において
は、上記２つの場合に、アドレス入力が変化してから、
あるいは、チップが選択状態となってからメモリセルア
レイ内の所定のワード線が実際に選択されるまでの時間
と同じタイミングでST信号発生回路25から信号STおよび
その反転信号▲▼を出力するように、ST信号発生回
路25の前に、アドレスバッファ等価回路21、ローデコー
ダ等価回路22、ワード線等価回路23、タイミング検知回
路24が付加されている。

即ち、信号▲▼がアドレスバッファ等価回路21
を経てローデコーダ等価回路22に入力され、このローデ
コーダ等価回路22は出力段が信号ATDにより制御され、
このローデコーダ等価回路22の出力がワード線等価回路
23に入力し、このワード線等価回路23はワード線に相当
する信号線DWLにメモリセルCELL…が接続されており、
この信号線と接地端との間に信号ATDによりオンになる
ＮチャネルトランジスタＮ…が接続されており、このワ
ード線等価回路23の出力側にタイミング検知回路24が接
続されている。

従って、信号▲▼が“0"である活性化状態の時
にアドレス入力が変化して信号ATDが“1"になると、ワ
ード線等価回路23の出力は“0"になり、この後、信号AT
Dが“0"になると、ワード線等価回路23のワード線に相
当する信号線DWLはメモリセルアレイ５内のワード線が
充電されるのと同じ速度で“1"レベルに充電され、この
メモリセルアレイ５内のワード線が所定のレベルに達し
た時をタイミング検知回路24で検知するように構成され
ている。

また、アドレスが入力した状態の時に信号▲▼
が“0"になり活性化されると、この変化がアドレスバッ
ファ等価回路21、ローデコーダ等価回路22を順次経てワ
ード線等価回路23に入力し、ワード線等価回路23のワー
ド線に相当する信号線DWLはメモリセルアレイ５内のワ
ード線が充電されるのと同じ速度で“1"レベルに充電さ
れ、このメモリセルアレイ５内のワード線が所定のレベ
ルに達した時をタイミング検知回路24で検知する。この
タイミング検知回路24は、１個のＰチャネルトランジス
タP2と、互いに並列された２個のＮチャネルトランジス
タN3、N4とがVcc電位とVss電位との間に直列に接続さ
れ、各ゲートに入力が与えられるように構成されてい
る。この例では、２個のＮチャネルトランジスタを用い
たが、ＰチャネルトランジスタとＮチャネルトランジス
タとをそれぞれ複数個用意し、接続する個数を変えるよ
うにすれば、ＰチャネルトランジスタとＮチャネルトラ
ンジスタとのレシオを自由に変えることができるので、
ワード線等価回路23のワード線に相当する信号線DWLの
立ち上がりをこのタイミング検知回路24が検知する検知
レベル（閾値）を自由に設定できる。

タイミング検知回路24の出力はST信号発生回路25に入
力し、このST信号発生回路25の中間段の出力信号STは、
▲▼信号発生用の▲▼信号発生回路26に入
力し、この▲▼信号発生回路26の出力▲▼
は信号▲▼と共にDLY信号発生回路27に入力し、
この回路で信号DLYとその反転信号▲▼が発生さ
れる。これらの各回路において、Ｉ…はインバータ、Ｃ
…は容量、Ｐ…はＰチャネルトランジスタ、Ｎ…はＮチ
ャネルトランジスタ、NR…はノアゲート、NA…はナンド
ゲート、TG…はトランスファゲートである。

上記した第７図のコントロール回路12においては、信
号ATDが“1"になると、信号STは立下がり、この信号ST
の立下がりを検知して信号▲▼が立上がり、この
信号▲▼の立上がり後に第10図で説明する出力バ
ッファ制御回路10の出力信号▲▼が立上がり、こ
の立上がりを検知して信号DLYが立下がる。また、信号A
TDが“0"になると、ある一定時間の遅延時間後に信号ST
が立上がり、この信号STの立上がりを検知して信号▲
▼が立下がり、この立下がりを検知して信号DLYが
立上る。この信号DLYの立上がりを出力バッファ制御回
路10で検知して信号▲▼が立下がる。つまり、信
号ATDの立上がり時は、信号ATD→信号ST→信号▲
▼→信号▲▼→信号DLYの順番で変化し、信号ATD
の立下がり時は、信号ATD→信号ST→信号▲▼→
信号DLY→信号▲▼の順番で変化する。

第８図は、センスアンプ回路７として差動増幅器を利
用するEPROMにおけるメモリセルアレイ５およびカラム
選択ゲート６およびセンスアンプ回路７を示しており、
MC1〜MCnは浮遊ゲート型MOSトランジスタからなるメモ
リセル、DCmは浮遊ゲート型MOSトランジスタからなるダ
ミーセル、WLmは行線、BL1〜BLnは列線、DBLはダミー列
線、２は行デコーダ、４は列デコーダ、BT1〜BTnはカラ
ム選択ゲート用トランジスタ、DBTはカラム選択ゲート
用トランジスタBT1〜BTnの１個と等価なダミー列線選択
用トランジスタであって、そのゲートにVcc電位が与え
られ、ダミー列線DBLに挿入されている。BLはカラム選
択ゲート用トランジスタBT1〜BTnが共通に接続されてい
る列線、LD1はこの列線BLに接続されている第１の負荷
回路、LD2はこのダミー列線DBLに接続されている第２の
負荷回路である。第１の負荷回路LD1の出力側の列線B
L′の電位Vinおよび第２の負荷回路LD2の出力側のダミ
ー列線DBL′の電位（基準電位）Vrefは差動増幅型のセ
ンスアンプ回路のデータ検知回路部28（例えばCMOSカレ
ントミラーからなる）に入力する。

また、第１の負荷回路LD1と第２の負荷回路LD2との間
には、ゲートに信号▲▼が与えられるＮチャネルト
ランジスタN5が接続されており、列線BL′とダミー列線
DBL′との間（データ検知回路部28の２つの入力端の
間）には、ゲートに信号STが与えられるＰチャネルトラ
ンジスタP3とゲートに反転信号▲▼が与えられるＮ
チャネルトランジスタN6とが並列接続されてなるCMOSト
ランスファゲートが接続されている。

上記センスアンプ回路において、Vcc電位とデータ検
知回路部28との間には、ゲートに反転信号▲▼が与
えられる活性化制御用のＰチャネルトランジスタP4が接
続され、このトランジスタP4がオフの時にデータ検知回
路部28を非動作状態にして消費電流を削減するようにな
っている。また、データ検知回路部28の出力端と接地端
との間には、ゲートに反転信号▲▼が与えられるＮ
チャネルトランジスタN7が接続されている。第１の負荷
回路LD1には、ゲートに信号STが与えられるＰチャネル
トランジスタP5が設けられ、第２の負荷回路LD2にも、
ゲートに信号STが与えられるＰチャネルトランジスタP6
が設けられている。

上記した第８図の構成において、ダミーセルDCmのデ
ータに基づいて生成されるダミー列線DBL′の基準電位V
refと選択されたメモリセルから読出されたデータに基
づいて生成される列線BL′の電位Vinをセンスアンプ回
路で比較することによりメモリセルのデータを検知す
る。アドレス入力信号が変化すると、信号STが“0"にな
って活性化制御用のＰチャネルトランジスタP4がオフに
なり、トランジスタN5、N6、P3、P5、P6がオンになり、
列線BL′とダミー列線DBL′とはトランジスタN5、N6、P
3を介して短絡状態となり、ほぼ同一電位に設定され
る。この時、列線BL′とダミー列線DBL′とをより速く
同一電位に設定するために、第１の負荷回路LD1のＰチ
ャネルトランジスタP5および第２の負荷回路LD2のＰチ
ャネルトランジスタP6がオンになり、この負荷回路LD1
およびLD2の電流供給能力を通常の読出し時よりも大き
く設定する。また、この時、センスアンプ回路の出力側
のＮチャネルトランジスタN7がオンになり、センスアン
プ回路の出力は“0"レベルになる。

次に、第８図中のセンスアンプ回路の動作について、
前記実施例の動作波形（第９図ａ）およびトランジスタ
N5、N6、P3、P5、P6を用いない場合の動作波形（第９図
ｂ）を参照しながら説明する。選択されたメモリセルの
データが“1"の場合には、列線BL′の電位Vinはダミー
列線DBL′の基準電位Vrefより低くなる。この時、前記
実施例では、第９図（ａ）に示すように、信号STが“0"
になると、列線BL′とダミー列線DBL′とはトランジス
タN5、N6、P3を介してより速く同一電位に向かい、信号
STが“1"になって活性化制御用のＰチャネルトランジス
タP4がオンになると、列線BL′とダミー列線DBL′とは
ほぼ等しい電位から変化するので、即座に所要の電位差
が現われ、より高速にメモリセルのデータをセンス・増
幅して出力することが可能になる。

これに対して、トランジスタN5、N6、P3、P5、P6を用
いない場合には、第９図（ｂ）に示すように、選択され
たメモリセルのデータによって列線BL′の電位Vinが変
化し始めてからダミー列線DBL′の基準電位Vrefとの間
に所要の電位差が現われるまでの時間が長くなり、高速
にメモリセルのデータをセンス・増幅して出力すること
が不可能である。

第10図に示す出力バッファ制御回路において、▲
▼は出力イネーブル制御信号であり、この信号▲▼
および信号▲▼は二入力のノアゲートNR5に入力
し、このノアゲートNR5の出力は、一方の入力としてVss
電位が与えられている二入力のノアゲートNR6を介して
二入力のノアゲートNR7の一方の入力となる。このノア
ゲートNR7の他方として信号▲▼が入力し、この
ノアゲートNR7の出力は二入力のナンドゲートNA1の一方
の入力となる。このナンドゲートNA1の他方の入力とし
て信号DLYが入力し、このナンドゲートNA1の出力側に
は、インバータI15が接続されている。

上記出力バッファ制御回路において、信号▲▼
が“1"になると、ノアゲートNR7の出力が“0"になり、
ナンドゲートNA1の出力である信号▲▼が“1"に
なり、インバータI15の出力である信号OEiが“0"にな
り、この相補的な信号▲▼および信号OEiによっ
て出力バッファ回路８の出力は高インピーダンス状態に
なる。これに対して、信号▲▼が“0"、信号▲
▼が“0"、信号▲▼が“0"、信号DLYが“1"に
なると、信号▲▼が“0"になり、信号OEiが“1"
になり、出力バッファ回路８からデータが出力されるよ
うになる。

第12図は、本発明の半導体集積回路のさらに他の実施
例に係るEPROMの一部を示しており、第20図に示した従
来のEPROMと比べて、アドレス入力信号の変化を検知し
てパルス信号を発生するアドレス変化検知回路11を有
し、このアドレス変化検知回路11のパルス信号出力に基
づいて動作／非動作状態が制御されるデータ遅延回路９
がセンスアンプ回路７の出力側に接続されており、アド
レス変化検知回路11のパルス信号出力に基づいて動作／
非動作状態が制御されるデータラッチ回路15がデータ遅
延回路９と出力バッファ回路８との間に接続されている
点が異なる。

即ち、第12図において、A₀〜Aiはローアドレス入力信
号であり、ローアドレス・バッファ回路１により増幅・
整形されたのちローデコーダ回路２に入力する。Bi＋１
〜Bjはカラムアドレス入力信号であり、カラムアドレス
・バッファ回路３により増幅・整形されたのちカラムデ
コーダ回路４に入力する。ローデコーダ回路２は、デー
タを記憶するメモリセルが配列されたメモリセルアレイ
５のワード線を選択し、カラムデコーダ回路４はカラム
選択ゲート６を制御してメモリセルアレイ５のビット線
を選択する。これによって、メモリセルアレイ５の中か
ら１個のメモリセルが選択され、この選択されたメモリ
セルの情報に応じてセンスアンプ回路７が検知・増幅を
行う。このセンスアンプ回路７の出力は、データ遅延回
路９およびデータラッチ回路15および出力バッファ回路
８を経てチップ外部へ読出されるが、このデータ遅延回
路９およびデータラッチ回路15の動作が後述するように
制御される。

一方、ローアドレス・バッファ回路１の出力およびカ
ラムアドレス・バッファ回路３の出力は、アドレス変化
検知回路11にそれぞれ対応して入力し、このアドレス変
化検知回路11のそれぞれのパルス出力が例えばオア回路
（図示せず）を経ることによって１つのバスラインで結
ばれ、アドレス入力信号（A₀〜Ai、Bi＋１〜Bj）の変化
時に所定のパルス幅を有するパルス信号（アドレス変化
検知出力）ATDが発生する。そして、この信号ATDは、デ
ータ遅延回路９およびデータラッチ回路15の動作を制御
する。

第12図中のアドレスバッファ回路１、３およびアドレ
ス変化検知回路11は、第３図を参照して前述したものと
同様であるので、その説明を省略する。また、第12図中
のデータ遅延回路９は第４図を参照して前述したものと
同様であるので、その説明を省略するが、以後、データ
遅延回路９の動作状態とは、第４図中の遅延回路91が一
種のノイズキャンセラとして動作している状態を表わ
し、データ遅延回路９の非動作状態とは、回路92が遅延
回路91に対してバイパス回路として動作して入力を瞬時
に出力している状態を表わす。

第13図は、第12図中のデータラッチ回路15の一具体例
を示しており、データ遅延回路９の出力がクロックドイ
ンバータCI2に入力し、このクロックドインバータCI2の
出力側に三段のインバータI16〜I18が接続されており、
一段目のインバータI16の出力ノードと入力ノードとの
間にラッチ用のクロックドインバータCI3が接続されて
いる。入力段のクロックドインバータCI2は、信号ATDの
“0"レベルによりオンになるＰチャネルトランジスタと
信号ATDの反転信号▲▼の“1"レベルによりオン
になるＮチャネルトランジスタとがインバータに直列接
続されてなる。また、ラッチ用のクロックドインバータ
CI3は、信号ATDの反転信号▲▼の“0"レベルによ
りオンになるＰチャネルトランジスタと信号ATDの“1"
レベルによりオンになるＮチャネルトランジスタとがイ
ンバータに直列接続されてなる。

従って、信号ATDが“0"レベルの時には、入力段のク
ロックドインバータCI2が活性化し、ラッチ用のクロッ
クドインバータCI3は非活性状態であり、入力は入力段
のクロックドインバータCI2および三段のインバータI16
〜I18を経て出力バッファ回路８へ出力される。以後、
この状態を、データラッチ回路15の非動作（非ラッチ）
状態と表わす。また、信号ATDが“1"レベルの時には、
入力段のクロックドインバータCI2は非活性状態であ
り、ラッチ用のクロックドインバータCI3が活性化し、
このクロックドインバータCI3と一段目のインバータI16
とにより一段目のインバータI16の出力がラッチされ、
このラッチデータが後段のインバータI17およびI18を経
て出力バッファ回路８へ出力される。以後、この状態
を、データラッチ回路15の動作状態と表わす。

次に、第12図のメモリの動作について第14図のタイミ
ングチャートを参照して説明する。新しくメモリセルか
らデータを読出すために、時刻t₁において、アドレス入
力信号Addが変化すると、ローデコーダ回路２とカラム
デコーダ回路４およびカラム選択ゲート６によって、メ
モリセルアレイ５中のアドレス入力に対応するメモリセ
ルが選択され、この選択されたメモリセルのデータがセ
ンスアンプ回路７に読出される。このような通常の読出
し動作のほかに、アドレス入力信号Addの変化時は、ア
ドレス変化検知回路11で検知され、所定時間信号ATDが
発生（“1"レベル）し、この信号ATDが発生している期
間は、データ遅延回路９は非動作状態になり、データラ
ッチ回路15は動作状態になる。

従って、データラッチ回路15はアドレス変化前のアド
レスに対応するメモリセルからの読出しデータをラッチ
して出力バッファ回路８へ出力し、データ遅延回路９は
新しく選択されたメモリセルのデータがセンスアンプ回
路７に読出されて確定した出力を瞬時にデータラッチ回
路15へ出力する。一定時間後に信号ATDが“0"レベルに
なると、データ遅延回路９は動作状態になり、ノイズキ
ャンセラとして動作する。また、データラッチ回路15は
非動作状態になり、センスアンプ回路７の確定した出力
を出力バッファ回路８へ出力する。

次に、上記したような第12図のメモリにおいても、第
１図を参照して前述したメモリや第６図を参照して前述
したメモリと同様の効果が得られることについて述べ
る。即ち、第12図のメモリによれば、データ出力に伴う
電源変動によってセンスアンプ回路７に誤動作が生じて
第14図中のＡ部に示すように誤動作出力が生じても、こ
の時は信号ATDが“0"レベルになっていてデータ遅延回
路９は動作状態にあるので、センスアンプ回路７の誤動
作出力の時間幅が前記所定時間以内であれば、データ遅
延回路９で吸収されてしまってデータ遅延回路９の出力
は変化せず、出力バッファ回路８から誤ったデータが出
力されることを防ぐことができる。従って、出力バッフ
ァトランジスタの駆動能力を大きく設定でき、データの
読出し速度をより速くすることができる。

また、データ出力に伴う電源変動によってアドレス入
力部から電源変動分のパルスが出力するという誤動作が
生じ、上記電源変動分のパルスを含む間違ったアドレス
に対応する間違ったメモリセルからのデータがセンスア
ンプ回路７に読出されてセンスアンプ回路７の出力に第
14図中のＢ部に示すように誤動作出力が生じてしまう。
しかし、この時、信号ATDが“1"レベルになると、デー
タ遅延回路９は非動作状態になり、データラッチ回路15
は動作状態になる。従って、データラッチ回路15はアド
レス変化後のアドレスに対応するメモリセルからの読出
しデータをラッチして出力バッファ回路８へ出力してい
る。一定時間後に信号ATDが“0"レベルになっても、セ
ンスアンプ回路７の出力とデータラッチ回路15のラッチ
データとは一致しているので、出力バッファ回路８の出
力が“1"から“0"、または“0"から“1"へ変化するとい
うことは生じない。

また、集積回路のデータ入力段は他の集積回路から供
給されているので、他の集積回路からの入力信号にノイ
ズがのった場合でも、集積回路内部では入力データが変
化したものとみなしてしまい、誤動作を起こしてしまう
おそれがある。しかし、第14図中のＣ部に示すようにア
ドレス入力データにノイズがのった場合、これをアドレ
ス変化検知回路11が検知して信号ATDが“1"レベルにな
っても、その期間はデータラッチ回路15が動作状態とな
り、従前のデータをラッチして出力バッファ回路８を通
して出力し続けるので、間違ったデータは出力されず、
集積回路チップの誤動作は生じなくなる。

上記したように、第12図の構成によれば、アドレス入
力信号が変化して出力バッファ回路８が駆動されてデー
タが読出される時、アドレス変化検知回路11のパルス信
号出力に基づいて、データ遅延回路９を非動作状態にす
ると共にデータラッチ回路15を動作状態に制御してその
入力データを所定時間ラッチすることによって、出力デ
ータ変化時における電源変動、あるいは外部からのノイ
ズ入力による誤動作を防止でき、出力バッファトランジ
スタの駆動能力を大きく設定でき、データ読出し速度の
高速性を保ったまま、電源変動やノイズに対する集積回
路チップの動作マージンが大きくて信頼性の高い半導体
集積回路が得られる。

次に、第12図の構成に比べて、出力データ変化時にお
ける電源変動、あるいは外部からのノイズ入力による集
積回路チップの動作マージンがさらに大きくなる他の実
施例について説明する。

第15図はEPROMの一部を示しており、第12図に示したE
PROMと比べて、（１）アドレス変化検知回路11の出力信
号ATDをコントロール回路13に入力し、ここでセンスア
ンプ回路制御信号ST、データ遅延回路制御信号DLY、デ
ータラッチ回路制御信号LTH、出力バッファ制御回路制
御信号▲▼をそれぞれ発生し、それぞれ対応して
センスアンプ回路７、データ遅延回路９、データラッチ
回路15、出力バッファ制御回路33に供給するためのアド
レス変化パルス発生回路30を設けた点、（２）外部から
入力するチップイネーブル信号▲▼を増幅・整形す
るチップイネーブルバッファ回路31の出力である内部イ
ネーブル信号▲▼に基づいてコントロール回路13
を制御するための制御信号DHSを発生するラッチモード
切換回路32が設けられている点、（３）コントロール回
路13からの出力バッファ制御回路制御信号▲▼お
よびラッチモード切換回路32からの制御信号DHSに基づ
いて出力バッファ回路８を制御する出力バッファ制御回
路33が設けられている点が異なり、その他は同一である
ので第12図中と同一符号を付している。

第15図のEPROMは、例えばメモリセルのデータが読出
される列線の電位とダミー列線の電位とを差動増幅器型
のセンスアンプ回路７により比較してデータを検知する
方式のものであり、メモリセルアレイ５およびカラム選
択ゲート６およびセンスアンプ回路７は第８図を参照し
たものと同様であるのでその説明を省略する。

また、コントロール回路13は、例えば第16図に示すよ
うに構成されており、第７図を参照して前述したコント
ロール回路12と比べて、データラッチ回路制御信号発生
部34が付加されている点、および▲▼信号発生回
路に信号ATDが入力されている点が異なり、その他は同
一であるので第７図中と同一符号を付している。

即ち、データラッチ回路制御信号発生部34では、Vcc
電位とVss電位との間にＰチャネルトランジスタP8、P9
およびＮチャネルトランジスタN8、N9が直列に接続さ
れ、ＰチャネルトランジスタP9およびＮチャネルトラン
ジスタN8の各ゲートに、信号▲▼および信号▲
▼が入力するノアゲートNRの出力信号が入力してい
る。ＰチャネルトランジスタP9に並列にＰチャネルトラ
ンジスタP10が接続され、このＰチャネルトランジスタP
10のドレインとVss電位との間にＮチャネルトランジス
タN10が接続され、このＮチャネルトランジスタN10とＰ
チャネルトランジスタP8の各ゲートに信号DHSが入力し
ている。ＰチャネルトランジスタP10のドレインおよび
ＮチャネルトランジスタN10のドレインおよびＰチャネ
ルトランジスタP9のドレインおよびＮチャネルトランジ
スタN8のドレイン相互接続点には信号LTHが得られ、こ
の信号LTHがインバータI20により反転されて信号▲
▼が得られる。

また、Vcc電位とVss電位との間にＰチャネルトランジ
スタP11、P12およびＮチャネルトランジスタN11、N12が
直列に接続され、このＮチャネルトランジスタN12に並
列にＮチャネルトランジスタN13が接続され、Ｐチャネ
ルトランジスタP12およびＮチャネルトランジスタN11の
ドレイン相互接続点とVcc電位との間にはＰチャネルト
ランジスタP13が接続されている。Ｐチャネルトランジ
スタP11およびＮチャネルトランジスタN13の各ゲートに
信号LTHが入力しており、ＰチャネルトランジスタP12お
よびＮチャネルトランジスタN12の各ゲートに信号▲
▼が入力しており、ＰチャネルトランジスタP13お
よびＮチャネルトランジスタN11の各ゲートに信号▲
▼が入力している。

そして、ＰチャネルトランジスタP12およびＮチャネ
ルトランジスタN11のドレイン相互接続点からインバー
タI21を介して信号DLYの反転信号▲▼が得られ、
上記接続点から二段のインバータI22、I23を介して信号
DLYが得られ、この信号DLYはＰチャネルトランジスタP1
0およびＮチャネルトランジスタN9の各ゲートに入力し
ている。

従って、制御信号DHSが“1"の時にデータラッチ回路
制御信号LTHが“0"になってデータラッチ回路15が非動
作状態になる。また、信号DHSが“0"、信号LTHが“1"、
信号▲▼が“1"の時にデータ遅延回路制御信号DL
Yが“0"になってデータ遅延回路９が非動作状態にな
る。

また、ラッチモード切換回路32は、例えば第17図に示
すように構成されている。すなわち、Vcc電位とVss電位
との間にＰチャネルトランジスタP14、P15およびＮチャ
ネルトランジスタN14、N15が直列に接続され、Ｐチャネ
ルトランジスタP15およびＮチャネルトランジスタN14の
各ゲートに信号▲▼が入力している。Ｐチャネル
トランジスタP15に並列にＰチャネルトランジスタP16が
接続され、このＰチャネルトランジスタP16のドレイン
とVss電位との間にＮチャネルトランジスタN16が接続さ
れており、ＰチャネルトランジスタP14およびＮチャネ
ルトランジスタN16の各ゲートに信号▲▼が入力
している。

そして、ＰチャネルトランジスタP16のドレインおよ
びＮチャネルトランジスタN16のドレインおよびＰチャ
ネルトランジスタP15のドレインおよびＮチャネルトラ
ンジスタN14のドレイン相互接続点に五段のインバータI
24〜I28が接続されている。また、上記接続点にインバ
ータI29の入力端が接続され、このインバータI29の出力
がＰチャネルトランジスタP16およびＮチャネルトラン
ジスタN15の各ゲートに入力している。

ここで、ラッチモード切換回路32の動作を説明する。
一般の半導体集積回路では、チップが非選択状態の時の
消費電流を削減するために、その動作がチップイネーブ
ル信号（あるいはチップ選択信号）で制御される。この
チップイネーブル信号によりチップが動作状態となって
データを読出す場合、このチップイネーブル信号をチッ
プ内部のバッファ回路により増幅してチップ内部の各回
路へ伝達し、アドレスバッファ回路、アドレスデコー
ダ、センスアンプ回路等を動作状態に制御している。

従って、チップが非選択状態（非動作状態）から選択
状態（動作状態）になったときに入力されているアドレ
スによって選択されたメモリセルからデータを読出す場
合、即ち、チップイネーブル入力（あるいはチップ選択
信号）が変化してデータが読出される場合、アドレス信
号の入力状態によっては、アドレス変化パルス発生回路
30が動作することが起こり得る。このアドレス変化パル
ス発生回路30が動作すると、前述したような一連の動作
が起こり、チップが非動作状態時の誤ったデータをデー
タラッチ回路15にラッチするおそれがある。このため、
チップが非選択（信号▲▼が“1"レベル）の状態
からチップイネーブル入力（あるいはチップ選択信号）
を変化させてデータを読出す場合は、ラッチモード切換
回路32から“1"レベルの信号DHSをアドレス変化パルス
発生回路30に出力し、このアドレス変化パルス発生回路
30によりデータ遅延回路９およびデータラッチ回路15を
非動作状態に制御してデータを読出し時の誤動作を防ぐ
ようにしている。

また、出力バッファ制御回路33は、例えば第18図に示
すように構成されている。すなわち、信号▲▼は入
力保護回路35を経て二入力のノアゲートNR9の一方の入
力となり、このノアゲートNR9の他方の入力として信号
▲▼が入力される。このノアゲートNR9の出力
は、インバータI31の入力となり、このインバータI31の
出力は、二入力のノアゲートNR11の一方の入力となり、
このノアゲートNR11の他方の入力として信号DHSが入力
する。このノアゲートNR11の出力は、二入力のナンドゲ
ートNA2の一方の入力となり、このナンドゲートNA2の出
力は信号▲▼となると共にインバータI30により
反転されて信号OEiとなる。また、ナンドゲートNA2の出
力は、二入力のナンドゲートNA3の一方の入力となり、
このナンドゲートNA3の他方の入力として信号▲
▼が入力する。そして、このナンドゲートNA3の出力は
ナンドゲートNA2の他方の入力となる。

上記出力バッファ制御回路33において、信号▲▼
が“0"、信号▲▼が“0"、信号DHSが“0"、信号
▲▼が“1"の時には、信号▲▼がノアゲート
NR9、インバータI31、ノアゲートNR11、ナンドゲートNA
2を経て信号▲▼となって出力し、さらに、イン
バータI30を経て信号OEiとなって出力する。この相補的
な信号▲▼および信号OEiは出力バッファ回路８
の制御信号として供給される。

そして、チップイネーブル信号▲▼の“0"レベル
への変化によりデータを読出す時には、信号DHSが“1"
レベルになってノアゲートNR11の出力が“0"になる。ま
た、この前に信号▲▼が“0"レベルになってナン
ドゲートNA3の出力が“1"になる。従って、ノアゲートN
R11の出力“0"がナンドゲートNA2を経て“1"レベルの信
号▲▼として出力され、さらに、インバータI30
を経て“0"レベルの信号OEiとして出力される。この相
補的な信号▲▼および信号OEiが出力バッファ回
路８の制御信号として供給され、この出力バッファ回路
８の出力が高インピーダンス状態に保たれる。この信号
DHSが“0"レベルになると、信号▲▼が“0"、信
号OEiが“1"となり、出力バッファ回路８の出力の高イ
ンピーダンス状態が解除される。

次に、第15図のメモリの動作について第19図のタイミ
ングチャートを参照して説明する。新しくメモリセルか
らデータを読出すために、アドレス入力信号Addが変化
すると、アドレス入力に対応するメモリセルが選択され
てそのデータがセンスアンプ回路７に読出され、アドレ
ス入力信号Addの変化がアドレス変化検知回路11で検知
されて所定時間信号ATDが“1"レベルになる動作は、第1
2図のメモリの動作と同様である。この信号ATDはコント
ロール回路13に入力され、センスアンプ回路制御信号
（STとその反転信号▲▼）、データ遅延回路制御信
号（DLYとその反転信号▲▼）、データラッチ回
路制御信号（LTHとその反転信号▲▼）、出力バ
ッファ制御回路制御信号▲▼がそれぞれある一定
期間発生する。信号ATDが“1"になると、信号STは“0"
になり、この信号STの“0"により信号LTHが“1"にな
る。この信号LTHの立上がりにより信号DLYが“0"にな
る。

また、信号ATDが“0"になると、ある一定時間の遅延
時間後に信号STが“1"になり、この信号STの立上がりに
よって信号DLYが“1"になる。これにより信号LTHが“0"
になる。つまり、信号ATDの立上がり時は、信号ATD→信
号ST→信号LTH→信号DLYの順番で変化し、信号ATDの立
下がり時は、信号ATD→信号ST→信号DLY→信号LTHの順
番で変化する。

信号STが“0"であると、センスアンプ回路７はある一
定時間非動作状態となってその出力が“0"レベルにな
る。次に、信号LTHが“1"になると、データラッチ回路1
5が動作状態となり、アドレス入力信号が切換わる前の
メモリセルのデータに対応したデータ遅延回路９の出力
がある一定時間ラッチされ、このラッチされたデータが
出力バッファ回路８を経て出力する。次に、信号DLYが
“0"になり、データ遅延回路９が非動作状態となり、セ
ンスアンプ回路７からのデータを瞬時に出力する。この
場合、データ遅延回路９は、信号DLYの“0"レベルによ
り第４図中のトランスファゲートTG3がオン、クロック
ドインバータCI1が活性化状態になっている。

上記したようなタイミングにより動作すると、センス
アンプ回路７が非動作状態となって出力が“0"レベルに
なっても、データ遅延回路９が動作状態であってアドレ
ス入力信号が切換わる前のメモリセルのデータに対応し
たセンスアンプ回路７の出力を保持した状態となってお
り、このデータがデータラッチ回路15にラッチされ、ア
ドレス入力信号が切換わる前のメモリセルのデータに対
応したデータ遅延回路９の出力がある一定時間出力バッ
ファ回路８を経て出力する。そして、データラッチ回路
15にデータがラッチされた後にデータ遅延回路９が非動
作状態となる。

上記したような動作と同時に、アドレス入力信号の変
化後のアドレスに対応するメモリセルのデータが読出し
可能な状態になる時点とほぼ同じタイミングで信号STが
“1"になる。これにより、センスアンプ回路７は再び動
作状態となり、新しく選択されたアドレスに対応するメ
モリセルのデータに応じてセンスアンプ回路７から“1"
レベルもしくは“0"レベルのデータが出力される。この
センスアンプ回路７の出力の変化に追従してデータ遅延
回路（この時、非動作状態）９の出力が変化する。この
データ遅延回路９の出力が新しく選択されたアドレスに
対応するメモリセルのデータに応じて“1"レベルもしく
は“0"レベルに変化した時点とほぼ同じタイミングで信
号DLYを“1"にしてデータ遅延回路９を動作状態とす
る。

次に、信号LTHを“0"にすると、データラッチ回路15
は非動作状態となり、データ遅延回路９の出力に対応し
て出力バッファ回路８から新しく選択されたアドレスに
対応するメモリセルの“1"レベルデータもしくは“0"レ
ベルデータが出力する。

上記したような第15図のEPROMによれば、センスアン
プ回路７、データ遅延回路９、データラッチ回路15、出
力バッファ制御回路33を別々の信号で制御することによ
り、回路動作マージンはより広がる。また、上記EPROM
において、データ出力に伴う電源変動によってアドレス
入力部に誤動作が生じ、信号ATDが“1"になったとす
る。この時はデータ遅延回路９は非動作状態になり、デ
ータラッチ回路15は動作状態になる。従って、データラ
ッチ回路15は、アドレスの誤動作前のアドレスに対応す
るメモリセルからの読出しデータをラッチして出力バッ
ファ回路８へ出力している。一定時間後に信号ATDが
“0"レベルになっても、センスアンプ回路７の出力とデ
ータラッチ回路15のラッチデータとは一致しているの
で、出力バッファ回路８の出力が“1"から“0"、または
“0"から“1"へ変化するということは生じない。従っ
て、集積回路チップの誤動作を防止できる。

また、アドレス入力データにノイズがのった場合も同
様に、これをアドレス変化検知回路11が検知して信号AT
Dが“1"レベルになっても、その期間はデータラッチ回
路15が動作状態となり、従前のデータをラッチして出力
バッファ回路８を通して出力し続け、間違ったデータは
出力されず、集積回路チップの誤動作は生じなくなる。

即ち、上記した第15図の構成によれば、出力データ変
化時における電源変動、あるいは外部からのノイズ入力
による集積回路内部回路の誤動作を防止でき、出力バッ
ファトランジスタの駆動能力を大きく設定でき、データ
読出し速度の高速性を保ったまま、上記電源変動やノイ
ズに対する集積回路チップの動作マージンが大きくて信
頼性の高い半導体集積回路を得ることが可能になる。

なお、本発明は、前記実施例のEPROMに限らず、EEPRO
M、マスクROM、SRAM等、その他の半導体メモリに適用で
きることは勿論、入力ピンと内部データを出力する外部
ピンを有する半導体集積回路に一般的に適用可能であ
り、信頼性の高い半導体集積回路を得ることができる。

［発明の効果］上述したように本発明によれば、データ出力時におけ
る電源変動あるいは外部からのノイズ入力による集積回
路内部回路の誤動作を防止でき、出力バッファトランジ
スタの駆動能力を大きく設定でき、データ読出し速度の
高速性を保ったまま、上記電源変動やノイズに対する集
積回路チップの動作マージンが大きくて信頼性の高い半
導体集積回路を実現できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例に係るEPRO
Mの一部を示すブロック図、第２図は第１図のEPROMの動
作を示すタイミング波形図、第３図は第１図中のアドレ
スバッファ回路およびアドレス変化検知回路の１ビット
分の一具体例を示す回路図、第４図は第１図中のデータ
遅延回路の一具体例を示す回路図、第５図は第１図中の
出力バッファ制御回路の一具体例を示す回路図、第６図
は本発明の他の実施例に係るEPROMの一部を示すブロッ
ク図、第７図は第６図中のコントロール回路の一具体例
を示す回路図、第８図は第６図中のメモリセルアレイお
よびデータ検知回路の一具体例を示す回路図、第９図
（ａ）は第８図中のデータ検知回路の動作を示す波形
図、第９図（ｂ）は第８図中のデータ検知回路のトラン
ジスタN5およびN6およびP3およびP5およびP6がない場合
の動作を示す波形図、第10図は第６図中の出力バッファ
制御回路の一具体例を示す回路図、第11図は第６図のEP
ROMの動作を示すタイミング波形図、第12図は本発明の
さらに他の実施例に係るEPROMの一部を示すブロック
図、第13図は第12図中のデータラッチ回路の一具体例を
示す回路図、第14図は第12図のEPROMの動作を示すタイ
ミング波形図、第15図は本発明のさらに他の実施例に係
るEPROMの一部を示すブロック図、第16図は第15図中の
コントロール回路の一具体例を示す回路図、第17図は第
15図中のデータラッチ回路の一具体例を示す回路図、第
18図は第15図中の出力バッファ制御回路の一具体例を示
す回路図、第19図は第15図のEPROMの動作を示すタイミ
ング波形図、第20図は従来のEPROMの一部を示すブロッ
ク図、第21図は第20図中の出力バッファ回路を示す回路
図、第22図は第20図のEPROMの動作を示すタイミング波
形図である。１……ローアドレス・バッファ回路、２……ローデコー
ダ回路、３……メモリセルアレイ、４……カラムアドレ
ス・バッファ回路、５……カラムデコーダ回路、６……
カラム選択ゲート、７……センスアンプ回路、８……出
力バッファ回路、９……データ遅延回路、10、33……出
力バッファ制御回路、11……アドレス変化検知回路、1
2、13……コントロール回路、14……オア回路、15……
データラッチ回路、20、30……アドレス変化パルス発生
回路、21……アドレスバッファ等価回路、22……ローデ
コーダ等価回路、23……ワード線等価回路、24……デー
タ検知回路部、25……ST信号発生回路、26……▲
▼信号発生回路、27……DLY信号発生回路、28……デー
タ検知回路部、31……チップイネーブネ・バッファ回
路、32……ラッチモード切換回路、34……データラッチ
回路制御信号発生部、91……遅延回路、92……回路、NR
1〜NR9、NR11、NR……ノアゲート、NA1〜NA3、NA……ナ
ンドゲート、I1〜I31、Ｉ……インバータ、P1〜P16……
Ｐチャネルトランジスタ、N1〜N16……Ｎチャネルトラ
ンジスタ。

フロントページの続き (72)発明者辰巳雄一神奈川県川崎市川崎区駅前本町25番地１東芝マイコンエンジニアリング株式会社内

Claims

(57)【特許請求の範囲】

【請求項１】アドレス入力信号の変化を検知してパルス
信号を発生するアドレス変化検知回路と、データを記憶するメモリセルと、このメモリセルに記憶されたデータを検知するためのデ
ータ検知回路と、このデータ検知回路に接続され、前記アドレス変化検知
回路のパルス信号を利用して遅延時間が制御される遅延
回路と、この遅延回路に接続される出力バッファ回路と、前記アドレス入力信号の変化より所定時間遅れた時点か
ら発生し、前記アドレス入力に対応したメモリセルに記
憶されたデータが前記データ検知回路により検知されて
出力バッファ回路に到達するまで少なくとも発生し続け
る前記アドレス変化検知回路のパルス信号を利用して前
記データ検知回路の出力データを前記出力バッファ回路
から所定の期間出力しない状態とする出力バッファ制御
回路とを具備し、前記所定時間として、前記出力バッファ回路に100pFの
容量が接続された時に前記出力バッファ回路からデータ
出力が開始されてからデータが完全に出力されてしまう
までの時間と等しいか、これより遅く設定されることを
特徴とする半導体集積回路。
【請求項２】アドレス入力信号の変化を検知してパルス
信号を発生するためのアドレス変化パルス発生回路と、データを記憶するメモリセルと、前記アドレス変化パルス発生回路からのパルス信号出力
に基づいて制御され、前記メモリセルに記憶されたデー
タを検知するためのデータ検知回路と、このデータ検知回路に接続され、前記アドレス変化パル
ス発生回路からのパルス信号出力に基づいて遅延時間が
制御される遅延回路と、この遅延回路に接続され、前記アドレス変化パルス発生
回路からのパルス信号出力に基づいて前記データ検知回
路の出力データを出力しない状態とする出力バッファ回
路とを具備し、前記遅延時間を制御するためのパルス信号は、少なくと
も前記出力バッファ回路を制御するためのパルス信号の
発生後に発生され、前記データ検知回路を制御するため
のパルス信号が発生しなくなった後に発生しなくなるよ
うに設定され、この遅延時間を制御するためのパルス信
号が発生している間は前記遅延回路を遅延時間が短い状
態に制御することを特徴とする半導体集積回路。
【請求項３】アドレス入力信号の変化を検知してパルス
信号を発生するためのアドレス変化パルス発生回路と、データを記憶するメモリセルと、前記アドレス変化パルス発生回路からのパルス信号出力
に基づいて制御され、前記メモリセルに記憶されたデー
タを検知するためのデータ検知回路と、このデータ検知回路に接続され、前記アドレス変化パル
ス発生回路からのパルス信号出力に基づいて遅延時間が
制御される遅延回路と、この遅延回路に接続され、前記アドレス変化パルス発生
回路からのパルス信号出力に基づいてラッチ動作が制御
されるラッチ回路と、前記メモリセルに記憶されたデータを出力するための出
力バッファ回路と、この半導体集積回路の動作状態を制御するための外部入
力信号により前記ラッチ動作を制御する制御信号を発生
するためのラッチモード切換回路とを具備し、前記遅延時間を制御するためのパルス信号は、少なくと
も前記ラッチが行われた後に発生され、この遅延時間を
制御するためのパルス信号が発生している間は前記遅延
回路を遅延時間が短い状態に制御することを特徴とする
半導体集積回路。
【請求項４】アドレス入力信号の変化を検知してパルス
信号を発生するためのアドレス変化パルス発生回路と、データを記憶するメモリセルと、前記アドレス変化パルス発生回路からのパルス信号出力
に基づいて制御され、前記メモリセルに記憶されたデー
タを検知するためのデータ検知回路と、このデータ検知回路に接続され、前記アドレス変化パル
ス発生回路からのパルス信号出力に基づいて遅延時間が
制御される遅延回路と、この遅延回路に接続され、前記アドレス変化パルス発生
回路からのパルス信号出力に基づいてラッチ動作が制御
されるラッチ回路と、前記メモリセルに記憶されたデータを出力するための出
力バッファ回路と、この半導体集積回路の動作状態を制御するための外部入
力信号により前記ラッチ動作を制御する制御信号を発生
するためのラッチモード切換回路と、前記ラッチモード切換回路が発生する制御信号により、
前記外部入力信号によってこの半導体集積回路がデータ
読み出し状態になった後の所定の期間、遅延回路を遅延
時間が短い状態に制御し、前記ラッチ回路を非ラッチ状
態にする手段とを具備することを特徴とする半導体集積
回路。
【請求項５】前記遅延回路は、遅延回路手段と、この遅
延回路手段に並列接続され、この遅延回路手段より遅延
時間が短い回路手段とを具備し、前記アドレス変化パル
ス発生回路のパルス信号が発生している間は前記データ
検知回路からの信号を前記回路手段を介して出力し、そ
の他の時間は前記データ検知回路からの信号を前記遅延
回路手段を介して出力するように制御されることを特徴
とする請求項２ないし４いずれか記載の半導体集積回
路。
【請求項６】前記データ検知回路は、メモリセルのデー
タにより変化する列線の電位とダミー列線の基準電位と
の電位差により前記データの内容を検知するデータ検知
回路部と、前記列線とダミー列線との間に接続されてい
るトランジスタとを具備し、このトランジスタは前記ア
ドレス変化パルス発生回路のパルス信号出力が発生して
いる間はオン状態となり、その他の時間はオフ状態とな
るように制御されることを特徴とする請求項２ないし４
いずれか記載の半導体集積回路。
【請求項７】前記遅延回路は、前記アドレス変化パルス
発生回路のパルス信号を利用して所定の期間遅延時間が
短く設定され、前記所定の期間後、遅延時間が長く設定
された状態で前記データ検知回路の出力を前記出力バッ
ファ回路から出力させることを特徴とする請求項２ない
し４いずれか記載の半導体集積回路。