JPH0778998B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0778998B2 JPH0778998B2 JP23686988A JP23686988A JPH0778998B2 JP H0778998 B2 JPH0778998 B2 JP H0778998B2 JP 23686988 A JP23686988 A JP 23686988A JP 23686988 A JP23686988 A JP 23686988A JP H0778998 B2 JPH0778998 B2 JP H0778998B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は二重ゲート構造を有する不揮発性メモリセル
を使用したデータの書込みが可能な不揮発性半導体記憶
装置に係り、特にデータの誤書込み防止を図るようにし
たものである。
を使用したデータの書込みが可能な不揮発性半導体記憶
装置に係り、特にデータの誤書込み防止を図るようにし
たものである。
（従来の技術） 第４図は、メモリセルとしてフローティングゲート型の
トランジスタを使用した従来のEPROMの一部分の構成を
示す回路図である。
トランジスタを使用した従来のEPROMの一部分の構成を
示す回路図である。
MC11,MC12,…,MC1n,…,MCmnはそれぞれメモリセル、WL
1,WL2,…WLmはワード線、BL1,BL2,…BLnはビット線、BT
1,BT2,…BTnはＰチャネルのビット線選択用トランジス
タ、11はロウデコーダ、12はカラムデコーダ、13は上記
ビット線選択用トランジスタBT1,BT2,…BTnのソースが
共通接続されているノード、14はＰチャネルの書込み選
択用トランジスタ、15はこのトランジスタ14のソースが
接続され、データ読み出し期間には低電位の電源電圧V
CCが、データ書込み期間には高電圧の電源電圧VPPがそ
れぞれ供給される電源端子、16は電源変換回路、17はこ
の電源変換回路16の出力ノードである。電源変換回路16
は、ＰチャネルMOSトランジスタ18,19及びＮチャネルMO
Sトランジスタ20,21で構成されており、データ書込み期
間に入力される書込みデータDinに基づいて高電位VPPも
しくは接地電位VSSをその出力ノード17から出力する。
1,WL2,…WLmはワード線、BL1,BL2,…BLnはビット線、BT
1,BT2,…BTnはＰチャネルのビット線選択用トランジス
タ、11はロウデコーダ、12はカラムデコーダ、13は上記
ビット線選択用トランジスタBT1,BT2,…BTnのソースが
共通接続されているノード、14はＰチャネルの書込み選
択用トランジスタ、15はこのトランジスタ14のソースが
接続され、データ読み出し期間には低電位の電源電圧V
CCが、データ書込み期間には高電圧の電源電圧VPPがそ
れぞれ供給される電源端子、16は電源変換回路、17はこ
の電源変換回路16の出力ノードである。電源変換回路16
は、ＰチャネルMOSトランジスタ18,19及びＮチャネルMO
Sトランジスタ20,21で構成されており、データ書込み期
間に入力される書込みデータDinに基づいて高電位VPPも
しくは接地電位VSSをその出力ノード17から出力する。
上記各メモリセルでは、フローティングゲートに対する
ホットエレクトロンの注入による閾値電圧の変化を利用
してデータの記憶が行なわれる。例えば、エレクトロン
が注入されていないメモリセルはデータ“1"に相当し、
エレクトロンが注入されているメモリセルはデータ“0"
に相当する。エレクトロンの注入を行なうには、メモリ
セルのドレインとゲートにそれぞれ書込み用の高電位を
同時に印加する。いま、メモリセルMC11にデータ書込み
を行なう場合を考える。ロウデコーダ11によりワードWL
1を選択し、その電位を書込み用の高電位に設定する。
また、カラムデコーダ12の出力によってビット線選択用
トランジスタBT1を導通させ、ビット線BL1を選択する。
このとき、“0"データの書込みを行なう場合には書込み
選択用トランジスタ14を導通状態とすることにより、ビ
ット線BL1には書込み選択用トランジスタ14及びビット
線選択用トランジスタBT1を介して、電源端子15からの
電源電圧VPPによる高電位が印加される。このとき、メ
モリセルMC11が導通してソース・ドレイン間に電流が流
れるので、上記両トランジスタ14,BT1における電圧降下
によりビット線BL1の電位はVPPに比べて低くなるが、デ
ータ読み出し状態におけるビット線電位を比べれば十分
に高くなる（以下、この電圧をVPP′と称する）。従っ
て、上記メモリセルMC11にはゲートとドレインの両方に
同時に高電位が印加されることになり、オース・ドレイ
ン間のチャネル領域のドレイン近傍でホットエレクトロ
ンが発生し、これがフローティングゲートに注入され、
データが“0"の書込みが行われる。他方、“1"データの
書込みを行なう場合は、書込み選択用トランジスタ14を
非導通状態とする。このとき、ビット線BL1には高電位
は印加されない。従って、メモリセルMC11はゲートのみ
に高電位が印加されるが、ドレインには低い電位しか印
加されないので、フローティングゲートへのエレクトロ
ン注入は起こらず、データ“1"が保存される。なお、
“0"書込みの場合であっても、ドレインとゲートが同時
に高電位となるのはメモリセルMC11のみであるため、他
のメモリセルでフローティングゲートへのエレクトロン
注入が起こることはなく、アドレスにより指定されたメ
モリセルにのみデータ書込みを行なうことができる。
ホットエレクトロンの注入による閾値電圧の変化を利用
してデータの記憶が行なわれる。例えば、エレクトロン
が注入されていないメモリセルはデータ“1"に相当し、
エレクトロンが注入されているメモリセルはデータ“0"
に相当する。エレクトロンの注入を行なうには、メモリ
セルのドレインとゲートにそれぞれ書込み用の高電位を
同時に印加する。いま、メモリセルMC11にデータ書込み
を行なう場合を考える。ロウデコーダ11によりワードWL
1を選択し、その電位を書込み用の高電位に設定する。
また、カラムデコーダ12の出力によってビット線選択用
トランジスタBT1を導通させ、ビット線BL1を選択する。
このとき、“0"データの書込みを行なう場合には書込み
選択用トランジスタ14を導通状態とすることにより、ビ
ット線BL1には書込み選択用トランジスタ14及びビット
線選択用トランジスタBT1を介して、電源端子15からの
電源電圧VPPによる高電位が印加される。このとき、メ
モリセルMC11が導通してソース・ドレイン間に電流が流
れるので、上記両トランジスタ14,BT1における電圧降下
によりビット線BL1の電位はVPPに比べて低くなるが、デ
ータ読み出し状態におけるビット線電位を比べれば十分
に高くなる（以下、この電圧をVPP′と称する）。従っ
て、上記メモリセルMC11にはゲートとドレインの両方に
同時に高電位が印加されることになり、オース・ドレイ
ン間のチャネル領域のドレイン近傍でホットエレクトロ
ンが発生し、これがフローティングゲートに注入され、
データが“0"の書込みが行われる。他方、“1"データの
書込みを行なう場合は、書込み選択用トランジスタ14を
非導通状態とする。このとき、ビット線BL1には高電位
は印加されない。従って、メモリセルMC11はゲートのみ
に高電位が印加されるが、ドレインには低い電位しか印
加されないので、フローティングゲートへのエレクトロ
ン注入は起こらず、データ“1"が保存される。なお、
“0"書込みの場合であっても、ドレインとゲートが同時
に高電位となるのはメモリセルMC11のみであるため、他
のメモリセルでフローティングゲートへのエレクトロン
注入が起こることはなく、アドレスにより指定されたメ
モリセルにのみデータ書込みを行なうことができる。
ところで、データ読み出し期間では電源端子15に低い電
源電圧VCCが供給されるが、上記のようなデータ書込み
期間には電源電圧VCCの代わりに高電位の電源電圧VPPが
供給され、データ書込み動作はこの電源端子15に供給さ
れる電圧の切替わりを図示しない電圧検出回路によって
検出することによって開始される。
源電圧VCCが供給されるが、上記のようなデータ書込み
期間には電源電圧VCCの代わりに高電位の電源電圧VPPが
供給され、データ書込み動作はこの電源端子15に供給さ
れる電圧の切替わりを図示しない電圧検出回路によって
検出することによって開始される。
第５図はデータ書込み動作時の簡単なタイミングチャー
トである。データ書込み動作が行われる際には、電源端
子15に供給される電源電圧がVCCからVPPに切替わる。ま
た、この電圧の切替わりから所定時間後に、外部から入
力される書込み制御信号、例えばプログラム信号▲
▼やチップ・イネーブル信号▲▼が所定期間だけ
“0"レベルに設定される。この書込み制御信号に同期し
てワード線の電位がVCCからVPPの電位に切替えられる。
また、これと同時にビット線の電位が“0"書き、“1"書
き状態に応じてVPP′電位もしくはVSS電位に設定され
る。
トである。データ書込み動作が行われる際には、電源端
子15に供給される電源電圧がVCCからVPPに切替わる。ま
た、この電圧の切替わりから所定時間後に、外部から入
力される書込み制御信号、例えばプログラム信号▲
▼やチップ・イネーブル信号▲▼が所定期間だけ
“0"レベルに設定される。この書込み制御信号に同期し
てワード線の電位がVCCからVPPの電位に切替えられる。
また、これと同時にビット線の電位が“0"書き、“1"書
き状態に応じてVPP′電位もしくはVSS電位に設定され
る。
この第５図のタイミングチャートにおいて、T1は通常の
データ読み出し期間であり、T2以降が書込み期間とな
る。さらに書込み期間は、書込み可能期間T3と書込み禁
止期間T2,T4とからなっている。
データ読み出し期間であり、T2以降が書込み期間とな
る。さらに書込み期間は、書込み可能期間T3と書込み禁
止期間T2,T4とからなっている。
ここで、アドレスにより第４図中のメモリセルMC11が選
択されており、上記第５図のタイミングチャートの期間
T2の書込み禁止期間となっているとき、電源変換回路16
は電位VPPをノード17に出力する。このとき書込み選択
用トランジスタ14は非導通状態にされ、ビット線BL1に
は高電位が印加されないようになっている。次に、電源
端子15に印加される電圧がVCCからVPP切替わり、上記期
間T2が始まるときの回路動作について考える。この期間
T2が始まるときには、ノード17の電位が電源端子15と同
様にVCCからVPPに上昇しようとするが、電源変換回路16
が図示のようなフィードバック回路を用いた構成となっ
ているため、ノード17の電位の上昇が電源端子15の電位
の上昇に対して遅れる可能性がある。すなわち、書込み
データDinが“0"レベルにされているとき、電源変換回
路16内ではＮチャネルMOSトランジスタ20が非導通状
態、ＰチャネルMOSトランジスタ18が導通状態となり、
ノード17はトランジスタ18を介して電源端子15の電位V
CCに設定されている。この状態で電源端子15に印加され
る電圧が、第６図中の波形ａに示すようにVCCからVPPに
上昇するとき、ノード17はトランジスタ18を介して充電
が行われるため、トランジスタ18の抵抗成分とノード17
に存在する容量成分による遅れ時間により、このノード
17における電位の上昇は第６図中の波形ｂに示すように
波形ａに対して遅れが発生する。そして、この遅れによ
り両波形の電位差ΔＶがＰチャネルMOSトランジスタの
閾値電圧の絶対値|Vthp|よりも大きくなると、書込み選
択用トランジスタ14が導通してしまう。このトランジス
タ14が導通する第６図中の期間T11に、アドレスにより
選択されているビット線BL1がトランジスタ14を介して
電位VPPに充電されてしまう。電源端子15の電圧VPPとノ
ード17の電位との差が|Vthp|よりも小さくなり、書込み
選択用トランジスタ14が非導通状態に戻った後でも、従
来ではビット線BL1を放電する経路が存在しないため、
このビット線BL1は書込み用の高電位に充電されたまま
となっている。
択されており、上記第５図のタイミングチャートの期間
T2の書込み禁止期間となっているとき、電源変換回路16
は電位VPPをノード17に出力する。このとき書込み選択
用トランジスタ14は非導通状態にされ、ビット線BL1に
は高電位が印加されないようになっている。次に、電源
端子15に印加される電圧がVCCからVPP切替わり、上記期
間T2が始まるときの回路動作について考える。この期間
T2が始まるときには、ノード17の電位が電源端子15と同
様にVCCからVPPに上昇しようとするが、電源変換回路16
が図示のようなフィードバック回路を用いた構成となっ
ているため、ノード17の電位の上昇が電源端子15の電位
の上昇に対して遅れる可能性がある。すなわち、書込み
データDinが“0"レベルにされているとき、電源変換回
路16内ではＮチャネルMOSトランジスタ20が非導通状
態、ＰチャネルMOSトランジスタ18が導通状態となり、
ノード17はトランジスタ18を介して電源端子15の電位V
CCに設定されている。この状態で電源端子15に印加され
る電圧が、第６図中の波形ａに示すようにVCCからVPPに
上昇するとき、ノード17はトランジスタ18を介して充電
が行われるため、トランジスタ18の抵抗成分とノード17
に存在する容量成分による遅れ時間により、このノード
17における電位の上昇は第６図中の波形ｂに示すように
波形ａに対して遅れが発生する。そして、この遅れによ
り両波形の電位差ΔＶがＰチャネルMOSトランジスタの
閾値電圧の絶対値|Vthp|よりも大きくなると、書込み選
択用トランジスタ14が導通してしまう。このトランジス
タ14が導通する第６図中の期間T11に、アドレスにより
選択されているビット線BL1がトランジスタ14を介して
電位VPPに充電されてしまう。電源端子15の電圧VPPとノ
ード17の電位との差が|Vthp|よりも小さくなり、書込み
選択用トランジスタ14が非導通状態に戻った後でも、従
来ではビット線BL1を放電する経路が存在しないため、
このビット線BL1は書込み用の高電位に充電されたまま
となっている。
また、図示しないが、ビット線選択用トランジスタBT1
〜BTnのゲート駆動信号を発生するカラムデコーダ12
も、電源変換回路16と同様なフィードバック回路を用い
た構成となっている。このため、先の書込み選択用トラ
ンジスタ14と同様に、本来は非導通状態にあるはずの非
選択ビット線に接続されたビット線選択用トランジスタ
BT2〜BTnも一時的に導通する可能性がある。従って、従
来では選択されているビット線だけではなく、全てのビ
ット線が書込み用の高電位に充電される。しかし、前記
第５図中の書込み禁止期間T2では、ワード線電位はVCC
になっているために、この状態ではメモリセルにデータ
が書込まれることはない。その後、書込み制御信号が
“0"レベルに低下して書込み可能期間T3（第５図）に移
行し、ワード線電位がVPP′の高電位に上昇する。ここ
で“1"書きを行なう場合、書込み選択用トランジスタ14
は非導通状態にされ、本来、ビット線電位は高電位には
ならないはずである。しかし、先に述べた原因により、
予めビット線が高電位に充電されてしまっていると、ワ
ード線電位が高電位になったときはそのメモリセルに対
して“0"書きが行われる恐れがある。
〜BTnのゲート駆動信号を発生するカラムデコーダ12
も、電源変換回路16と同様なフィードバック回路を用い
た構成となっている。このため、先の書込み選択用トラ
ンジスタ14と同様に、本来は非導通状態にあるはずの非
選択ビット線に接続されたビット線選択用トランジスタ
BT2〜BTnも一時的に導通する可能性がある。従って、従
来では選択されているビット線だけではなく、全てのビ
ット線が書込み用の高電位に充電される。しかし、前記
第５図中の書込み禁止期間T2では、ワード線電位はVCC
になっているために、この状態ではメモリセルにデータ
が書込まれることはない。その後、書込み制御信号が
“0"レベルに低下して書込み可能期間T3（第５図）に移
行し、ワード線電位がVPP′の高電位に上昇する。ここ
で“1"書きを行なう場合、書込み選択用トランジスタ14
は非導通状態にされ、本来、ビット線電位は高電位には
ならないはずである。しかし、先に述べた原因により、
予めビット線が高電位に充電されてしまっていると、ワ
ード線電位が高電位になったときはそのメモリセルに対
して“0"書きが行われる恐れがある。
（発明が解決しようとする課題） このように従来の不揮発性半導体記憶装置では、本来、
書込むべきデータと異なるデータが書込まれる誤書込み
不良が発生する恐れがある。
書込むべきデータと異なるデータが書込まれる誤書込み
不良が発生する恐れがある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、データの誤書込みの発生を防止する
ことができる不揮発性半導体記憶装置を提供することに
ある。
あり、その目的は、データの誤書込みの発生を防止する
ことができる不揮発性半導体記憶装置を提供することに
ある。
［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体記憶装置は、ソース、ドレイ
ン及びゲートを有し、ソースが低電位に接続された二重
ゲート構造を有する不揮発性メモリセルと、上記メモリ
セルのドレインが接続されたビット線と、データの読み
出し期間には第１の電源電圧が供給され、データの書込
み期間にはこの第１の電源電圧よりも高電位の第２の電
源電圧が供給される電源端子と、ソース、ドレインの一
方が上記ビット線に、他方が上記電源端子にそれぞれ結
合され、書込みデータに基づいて導通制御されるＰチャ
ネルの第１のMOSトランジスタと、ソース、ドレインの
一方が上記ビット線に、他方が低電位にそれぞれ結合さ
れ、少なくとも上記電源端子に対し第２の電源電圧の供
給が開始されるときに一時的に導通状態に制御されるＮ
チャネルの第２のMOSトランジスタとを具備したことを
特徴とする。
ン及びゲートを有し、ソースが低電位に接続された二重
ゲート構造を有する不揮発性メモリセルと、上記メモリ
セルのドレインが接続されたビット線と、データの読み
出し期間には第１の電源電圧が供給され、データの書込
み期間にはこの第１の電源電圧よりも高電位の第２の電
源電圧が供給される電源端子と、ソース、ドレインの一
方が上記ビット線に、他方が上記電源端子にそれぞれ結
合され、書込みデータに基づいて導通制御されるＰチャ
ネルの第１のMOSトランジスタと、ソース、ドレインの
一方が上記ビット線に、他方が低電位にそれぞれ結合さ
れ、少なくとも上記電源端子に対し第２の電源電圧の供
給が開始されるときに一時的に導通状態に制御されるＮ
チャネルの第２のMOSトランジスタとを具備したことを
特徴とする。
さらにこの発明の不揮発性半導体記憶装置は、第２のMO
Sトランジスタのコンダクタンスが、前記電源端子と前
記ビット線との間に挿入されている前記第１のMOSトラ
ンジスタを含むいずれのMOSトランジスタのコンダクタ
ンスよりも大きく設定されていることを特徴とする。
Sトランジスタのコンダクタンスが、前記電源端子と前
記ビット線との間に挿入されている前記第１のMOSトラ
ンジスタを含むいずれのMOSトランジスタのコンダクタ
ンスよりも大きく設定されていることを特徴とする。
（作用） 電源端子に第２の電源電圧の供給が開始されるときに、
ビット線と低電位との間に挿入されたＮチャネルの第２
のMOSトランジスタが一時的に導通状態に制御されるこ
とにより、第２の電源電圧の供給の開始後にこの第２の
電源電圧で充電されたビット線電位が低電位に放電され
る。このとき、第２のMOSトランジスタのコンダクタン
スを、前記電源端子と前記ビット線との間に挿入されて
いる前記第１のMOSトランジスタを含むいずれのMOSトラ
ンジスタのコンダクタンスよりも大きく設定しておくこ
とにより、第２のMOSトランジスタ導通したときにビッ
ト線電位を十分に低電位に低下させることができる。
ビット線と低電位との間に挿入されたＮチャネルの第２
のMOSトランジスタが一時的に導通状態に制御されるこ
とにより、第２の電源電圧の供給の開始後にこの第２の
電源電圧で充電されたビット線電位が低電位に放電され
る。このとき、第２のMOSトランジスタのコンダクタン
スを、前記電源端子と前記ビット線との間に挿入されて
いる前記第１のMOSトランジスタを含むいずれのMOSトラ
ンジスタのコンダクタンスよりも大きく設定しておくこ
とにより、第２のMOSトランジスタ導通したときにビッ
ト線電位を十分に低電位に低下させることができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図は、この発明を従来と同様にメモリセルとしてフ
ローティングゲート型の不揮発性トランジスタを使用し
たEPROMに実施した場合の一部分の構成を示す回路図で
ある。
ローティングゲート型の不揮発性トランジスタを使用し
たEPROMに実施した場合の一部分の構成を示す回路図で
ある。
図において、MC11,MC12,…,MC1n,…,MCmnはそれぞれフ
ローティングゲート型トランジスタからなり、行列状に
配置されたメモリセルである。これらメモリセルMC11,M
C2,…,MC1n,MCmnのソースは全て接地されている。上記
メモリセルMC11,MC2,…,MC1n,…,MCmnのうち、同一行に
配置された各ｎ個のメモリセルのゲートは、ロウデコー
ダ11の出力で駆動されるｍ本のワード線WL1,WL2,…WLm
のうちの対応する１本に並列に接続されている。また、
同一列に配置された各ｍ個のメモリセルのドレインはｎ
本のビット線BL1,BL2,…BLnのうちの対応する１本に並
列に接続されている。上記ｎ本のビット線BL1,BL2,…BL
nには、カラムデコーダ12の出力で駆動されるＰチャネ
ルMOSトランジスタからなるビット線選択用トランジス
タBT1,BT2,…BTnそれぞれのドレインが接続されてい
る。これらトランジスタBT1,BT2,…BTnのソースはノー
ド13に共通に接続されている。上記ノード13にはＰチャ
ネルMOSトランジスタからなる書込み選択用トランジス
タ14のドレインが接続されている。上記トランジスタ14
のソースは、データ読み出し期間には低電位の電源電圧
VCCが供給され、データ書込み期間には高電位の電源電
圧VPPがそれぞれ供給される電源端子15に接続されてい
る。上記トランジスタ14のゲートにはフィードバック型
の電源変換回路16の出力ノード17の信号が供給される。
この電源変換回路16は、ＰチャネルMOSトランジスタ18,
19及びＮチャネルMOSトランジスタ20,21で構成されてお
り、データ書込み期間に入力される書込みデータDinに
基づいて高電位VPPもしくは接地電位VSSをその出力ノー
ド17から出力する。また、上記ノード13にはデータ読み
出し期間に、このノード13の電位を検出してデータを検
出するセンスアンプ22が接続されており、このセンスア
ンプ22で検出されたデータは出力バッファ23を介して読
み出しデータDoutとして出力される。
ローティングゲート型トランジスタからなり、行列状に
配置されたメモリセルである。これらメモリセルMC11,M
C2,…,MC1n,MCmnのソースは全て接地されている。上記
メモリセルMC11,MC2,…,MC1n,…,MCmnのうち、同一行に
配置された各ｎ個のメモリセルのゲートは、ロウデコー
ダ11の出力で駆動されるｍ本のワード線WL1,WL2,…WLm
のうちの対応する１本に並列に接続されている。また、
同一列に配置された各ｍ個のメモリセルのドレインはｎ
本のビット線BL1,BL2,…BLnのうちの対応する１本に並
列に接続されている。上記ｎ本のビット線BL1,BL2,…BL
nには、カラムデコーダ12の出力で駆動されるＰチャネ
ルMOSトランジスタからなるビット線選択用トランジス
タBT1,BT2,…BTnそれぞれのドレインが接続されてい
る。これらトランジスタBT1,BT2,…BTnのソースはノー
ド13に共通に接続されている。上記ノード13にはＰチャ
ネルMOSトランジスタからなる書込み選択用トランジス
タ14のドレインが接続されている。上記トランジスタ14
のソースは、データ読み出し期間には低電位の電源電圧
VCCが供給され、データ書込み期間には高電位の電源電
圧VPPがそれぞれ供給される電源端子15に接続されてい
る。上記トランジスタ14のゲートにはフィードバック型
の電源変換回路16の出力ノード17の信号が供給される。
この電源変換回路16は、ＰチャネルMOSトランジスタ18,
19及びＮチャネルMOSトランジスタ20,21で構成されてお
り、データ書込み期間に入力される書込みデータDinに
基づいて高電位VPPもしくは接地電位VSSをその出力ノー
ド17から出力する。また、上記ノード13にはデータ読み
出し期間に、このノード13の電位を検出してデータを検
出するセンスアンプ22が接続されており、このセンスア
ンプ22で検出されたデータは出力バッファ23を介して読
み出しデータDoutとして出力される。
なお、電源変換回路16としてフィードバック型回路を用
いる理由は次の通りである。電源端子15に高電位の電源
電圧VPPが供給されるときに書込みデータDinが“1"レベ
ルにされても電源変換回路16内のＰチャネルMOSトラン
ジスタ18は非導通状態とはならない。その理由は書込み
データDinの“1"レベルがVPPよりも低いVCCの電位のた
めである。従って、“1"レベルの書込みデータDinが入
力され、ＮチャネルMOSトランジスタ20が導通してノー
ド17がVSSに近い低電位にされたとき、このノード17の
電位によってＰチャネルMOSトランジスタ19を導通さ
せ、このトランジスタ19を介してVPPの電位をトランジ
スタ18のゲートに供給することにより、トランジスタ18
が非導通状態となるようにしたものである。なお、電源
変換回路16内のＮチャネルMOSトランジスタ21は、上記
トランジスタ18のゲート電位がVPPに設定されていると
きに、このVPPの電位が書込みデータDin側に伝わらない
ようにしている。
いる理由は次の通りである。電源端子15に高電位の電源
電圧VPPが供給されるときに書込みデータDinが“1"レベ
ルにされても電源変換回路16内のＰチャネルMOSトラン
ジスタ18は非導通状態とはならない。その理由は書込み
データDinの“1"レベルがVPPよりも低いVCCの電位のた
めである。従って、“1"レベルの書込みデータDinが入
力され、ＮチャネルMOSトランジスタ20が導通してノー
ド17がVSSに近い低電位にされたとき、このノード17の
電位によってＰチャネルMOSトランジスタ19を導通さ
せ、このトランジスタ19を介してVPPの電位をトランジ
スタ18のゲートに供給することにより、トランジスタ18
が非導通状態となるようにしたものである。なお、電源
変換回路16内のＮチャネルMOSトランジスタ21は、上記
トランジスタ18のゲート電位がVPPに設定されていると
きに、このVPPの電位が書込みデータDin側に伝わらない
ようにしている。
さらに上記ビット線BL1〜BLnには、それぞれＮチャネル
MOSトランジスタからなるビット線放電用トランジスタB
D1〜BDnの各ドレインがそれぞれ接続されている。これ
らトランジスタBD1〜BDnのソースは全て接地されてお
り、ゲートは共通接続され、この共通ゲートにはリセッ
ト信号RSTが供給されるようになっている。これら各ビ
ット線放電用トランジスタのコンダクタンス（gm値）
は、電源端子15とそれぞれのビット線との間に直列に挿
入されているトランジスタ14及びビット線選択用トラン
ジスタのいずれのコンダクタンスよりも十分大きくなる
ように設定されている。
MOSトランジスタからなるビット線放電用トランジスタB
D1〜BDnの各ドレインがそれぞれ接続されている。これ
らトランジスタBD1〜BDnのソースは全て接地されてお
り、ゲートは共通接続され、この共通ゲートにはリセッ
ト信号RSTが供給されるようになっている。これら各ビ
ット線放電用トランジスタのコンダクタンス（gm値）
は、電源端子15とそれぞれのビット線との間に直列に挿
入されているトランジスタ14及びビット線選択用トラン
ジスタのいずれのコンダクタンスよりも十分大きくなる
ように設定されている。
なお、この実施例のEPROMでは、以降の説明を簡単にす
るためにビット線選択用トランジスタは１段構成となっ
ているが、ビット線の本数に応じてビット線選択用トラ
ンジスタは二段以上直列接続され、ノード13を根元とし
てビット線に向かって逆ツリー構造をなすのが一般的で
ある。また、このEPROMが複数ビット構成の場合には、
一度に書込みもしくは読み出しが行われるデータのビッ
ト数分だけ、第１図のような構成の回路が設けられる。
しかし、ロウデコーダ11及びカラムデコーダ12のみは全
てのビットに対して共通に設けられる。
るためにビット線選択用トランジスタは１段構成となっ
ているが、ビット線の本数に応じてビット線選択用トラ
ンジスタは二段以上直列接続され、ノード13を根元とし
てビット線に向かって逆ツリー構造をなすのが一般的で
ある。また、このEPROMが複数ビット構成の場合には、
一度に書込みもしくは読み出しが行われるデータのビッ
ト数分だけ、第１図のような構成の回路が設けられる。
しかし、ロウデコーダ11及びカラムデコーダ12のみは全
てのビットに対して共通に設けられる。
次に上記のような構成のEPROMの動作を説明する。
第２図は上記実施例のEPROMの動作を説明するための簡
単なタイミングチャートであり、T1は通常のデータ読み
出し期間であり、T2以降が書込み期間である。さらに書
込み期間は、書込み可能期間T3、書込み禁止期間T2,T4,
T4及び書込みデータのベリファイ（verify）期間T5とか
らなっている。なお、このベリファイ期間とは、データ
の書込みが行われた直後に、アドレスを変えずに書込み
が行われたメモリセルからデータを読み出し、書込みデ
ータと一致するか等の検証が行われる期間である。
単なタイミングチャートであり、T1は通常のデータ読み
出し期間であり、T2以降が書込み期間である。さらに書
込み期間は、書込み可能期間T3、書込み禁止期間T2,T4,
T4及び書込みデータのベリファイ（verify）期間T5とか
らなっている。なお、このベリファイ期間とは、データ
の書込みが行われた直後に、アドレスを変えずに書込み
が行われたメモリセルからデータを読み出し、書込みデ
ータと一致するか等の検証が行われる期間である。
メモリセルに対してデータ書込み動作が行われる際に
は、従来の場合と同様に電源端子15に供給される電源電
圧がVCCからVPPに切替わる。そして、この電圧の切替わ
りから所定時間後に、書込み制御信号、例えばプログラ
ム信号▲▼やチップ・イネーブル信号▲▼が
所定期間だけ“0"レベルに設定され、この書込み制御信
号に同期してワード線の電位がVCCからVPPのレベルに切
替えられ、これと同時にビット線の電位が“0"書き、
“1"書き状態に応じてVPP′電位もしくはVSS電位に設定
される。
は、従来の場合と同様に電源端子15に供給される電源電
圧がVCCからVPPに切替わる。そして、この電圧の切替わ
りから所定時間後に、書込み制御信号、例えばプログラ
ム信号▲▼やチップ・イネーブル信号▲▼が
所定期間だけ“0"レベルに設定され、この書込み制御信
号に同期してワード線の電位がVCCからVPPのレベルに切
替えられ、これと同時にビット線の電位が“0"書き、
“1"書き状態に応じてVPP′電位もしくはVSS電位に設定
される。
ここで、アドレスにより第１図中のメモリセルMC11が選
択されているとき、電源端子15に印加される電圧がVCC
からVPPに切替わり、第２図中の書込み禁止期間T2が始
まるときの回路動作について考える。この期間T2が始ま
るときには、従来回路で説明したように、“0"レベルの
書込みデータDinが供給されているときには全てのビッ
ト線BL1〜BLnがトランジスタ14を介して電位VPPに充電
される可能性がある。しかし、この実施例では、ビット
線放電用トランジスタBD1〜BDnの共通ゲートに供給され
るリセット信号RSTは、電源端子15の電位が切替わり、
高電位の電源電圧VPPの供給が開始されるときに、例え
ば第２図のに示すように一時的に“1"レベルに設定さ
れる。このときの信号RSTの“1"レベル期間は、期間T2
と同等に設定される。これによりビット線放電用トラン
ジスタBD1〜BDnが全て導通し、電位VPPに充電されたビ
ット線BL1〜BLnがこれらのトランジスタBD1〜BDnを介し
て接地電位に放電される。その後、書込み制御信号が
“0"レベルに低下する第２図中の書込み可能期間T3の開
始と同時にリセット信号RSTが“0"レベルに低下し、ビ
ット線放電用トランジスタBD1〜BDnが全て非導通状態に
なる。従って、ワード線電位が高電位になったときでも
メモリセルに対して誤って“0"書きが行われることが防
止できる。
択されているとき、電源端子15に印加される電圧がVCC
からVPPに切替わり、第２図中の書込み禁止期間T2が始
まるときの回路動作について考える。この期間T2が始ま
るときには、従来回路で説明したように、“0"レベルの
書込みデータDinが供給されているときには全てのビッ
ト線BL1〜BLnがトランジスタ14を介して電位VPPに充電
される可能性がある。しかし、この実施例では、ビット
線放電用トランジスタBD1〜BDnの共通ゲートに供給され
るリセット信号RSTは、電源端子15の電位が切替わり、
高電位の電源電圧VPPの供給が開始されるときに、例え
ば第２図のに示すように一時的に“1"レベルに設定さ
れる。このときの信号RSTの“1"レベル期間は、期間T2
と同等に設定される。これによりビット線放電用トラン
ジスタBD1〜BDnが全て導通し、電位VPPに充電されたビ
ット線BL1〜BLnがこれらのトランジスタBD1〜BDnを介し
て接地電位に放電される。その後、書込み制御信号が
“0"レベルに低下する第２図中の書込み可能期間T3の開
始と同時にリセット信号RSTが“0"レベルに低下し、ビ
ット線放電用トランジスタBD1〜BDnが全て非導通状態に
なる。従って、ワード線電位が高電位になったときでも
メモリセルに対して誤って“0"書きが行われることが防
止できる。
他方、この期間T3のとき、“1"レベルの書込みデータDi
nが供給されているビットの電源変換回路16の出力ノー
ド17の電位は“0"レベル（VSS）となり、このビットの
書込み選択用トランジスタ14が導通するため、ノード13
はVPPの高電位に上昇する。従って、このビットでは正
常な“0"書き動作が行われる。
nが供給されているビットの電源変換回路16の出力ノー
ド17の電位は“0"レベル（VSS）となり、このビットの
書込み選択用トランジスタ14が導通するため、ノード13
はVPPの高電位に上昇する。従って、このビットでは正
常な“0"書き動作が行われる。
なお、第２図のに示すリセット信号RSTは、その後のT
4の期間でも“0"レベルに低下している。これは、この
後の期間T5におけるベリファイ期間では、メモリセルか
らデータを読み出すため、センスアンプ22によりビット
線をデータ読み出し用の低電位に設定する必要があるこ
とによる。すなわち、T4の期間でもビット線放電用トラ
ンジスタBD1〜BDnが全て導通してビット線BL1〜BLnが接
地電位に放電され、その後、アドレスに基づいて選択さ
れたビット線が、センスアンプ22内に設けられた図示し
ないデータ読み出し用の負荷回路によって改めて読み出
し時の低電位に設定される。なお、このベリファイ期間
T5は、外部から供給されるアウトプット・イネーブル信
号（出力イネーブル信号）▲▼を“0"レベルに低下
することによって開始される。
4の期間でも“0"レベルに低下している。これは、この
後の期間T5におけるベリファイ期間では、メモリセルか
らデータを読み出すため、センスアンプ22によりビット
線をデータ読み出し用の低電位に設定する必要があるこ
とによる。すなわち、T4の期間でもビット線放電用トラ
ンジスタBD1〜BDnが全て導通してビット線BL1〜BLnが接
地電位に放電され、その後、アドレスに基づいて選択さ
れたビット線が、センスアンプ22内に設けられた図示し
ないデータ読み出し用の負荷回路によって改めて読み出
し時の低電位に設定される。なお、このベリファイ期間
T5は、外部から供給されるアウトプット・イネーブル信
号（出力イネーブル信号）▲▼を“0"レベルに低下
することによって開始される。
上記のリセット信号RSTの代わりに、第２図中のの
ような信号を用いるようにしてもよい。このときのリセ
ットRSTの“1"レベル期間は、電源端子15の電圧がVCCか
らVPPに切替わった後から、次に書込み可能期間T3が始
まるまでの期間よりも短くなるように設定される。な
お、こののリセット信号RSTも期間T5におけるベリフ
ァイ動作を考慮し、図中、破線で示すように、その前の
期間T4の最初の所定期間だけ“0"レベルに低下させるよ
うにしてもよい。
ような信号を用いるようにしてもよい。このときのリセ
ットRSTの“1"レベル期間は、電源端子15の電圧がVCCか
らVPPに切替わった後から、次に書込み可能期間T3が始
まるまでの期間よりも短くなるように設定される。な
お、こののリセット信号RSTも期間T5におけるベリフ
ァイ動作を考慮し、図中、破線で示すように、その前の
期間T4の最初の所定期間だけ“0"レベルに低下させるよ
うにしてもよい。
一方、低電位の電源電圧VCCが外部から供給されると同
時に、電源端子15に高電位の書込み用の電源電圧VPPが
供給されるような使い方がされる場合には、第３図のタ
イミングチャートに示すように、電源電圧VCCの立ち上
がりに同期して所定期間“1"レベルに設定されるよう
な、のリセット信号RSTを用いるようにしてもよい。
時に、電源端子15に高電位の書込み用の電源電圧VPPが
供給されるような使い方がされる場合には、第３図のタ
イミングチャートに示すように、電源電圧VCCの立ち上
がりに同期して所定期間“1"レベルに設定されるよう
な、のリセット信号RSTを用いるようにしてもよい。
なお、上記のリセット信号RSTは、電源電圧VPPが供給
されている期間にアイトプット・イネーブル信号▲
▼が“1"レベルでかつ書込み制御信号が“0"レベルとな
っている期間と、電源電圧VPPが供給されている期間に
アウトプット・イネーブル信号▲▼が“0"レベルで
かつ書込み制御信号が“1"レベルとなっている期間以外
の期間にその出力が“1"レベルとなるような論理回路を
組むことによって発生させることができる。また、上記
のリセット信号RSTは、電源電圧VPPへの立ち上がり
を、通常のアドレストランジション・ディクタと同様に
検出する回路を用いることによって発生させることがで
きる。さらに、上記のリセット信号RSTは、電源電圧V
PPへの立ち上がりを検出するいわゆるパワーオン回路を
用いることによって発生させることができる。
されている期間にアイトプット・イネーブル信号▲
▼が“1"レベルでかつ書込み制御信号が“0"レベルとな
っている期間と、電源電圧VPPが供給されている期間に
アウトプット・イネーブル信号▲▼が“0"レベルで
かつ書込み制御信号が“1"レベルとなっている期間以外
の期間にその出力が“1"レベルとなるような論理回路を
組むことによって発生させることができる。また、上記
のリセット信号RSTは、電源電圧VPPへの立ち上がり
を、通常のアドレストランジション・ディクタと同様に
検出する回路を用いることによって発生させることがで
きる。さらに、上記のリセット信号RSTは、電源電圧V
PPへの立ち上がりを検出するいわゆるパワーオン回路を
用いることによって発生させることができる。
ところで、多くのEPROMでは、書込みモード（第２図中
の期間T3における動作モード）からベリファイモード
（同じく期間T5における動作モード）に移行する際に、
ビット線電位を放電するためのベリファイ用セットトラ
ンジスタが各ビット線に設けられている。従って、第１
図に示すように新たにトランジスタBD1〜BDnを設けるこ
となく、このベリファイ用リセットトランジスタを利用
することも可能である。すなわち、このベリファイ用リ
セットトランジスタのゲートに上記、、の各リセ
ット信号RSTをORゲート回路を介して供給することによ
り、ベリファイ用リセットトランジスタとトランジスタ
BD1〜BDnとを兼用させることができる。これにより、素
子数の削減を図ることができ、集積回路化する際のチッ
プ面積の増加を避けることができる。
の期間T3における動作モード）からベリファイモード
（同じく期間T5における動作モード）に移行する際に、
ビット線電位を放電するためのベリファイ用セットトラ
ンジスタが各ビット線に設けられている。従って、第１
図に示すように新たにトランジスタBD1〜BDnを設けるこ
となく、このベリファイ用リセットトランジスタを利用
することも可能である。すなわち、このベリファイ用リ
セットトランジスタのゲートに上記、、の各リセ
ット信号RSTをORゲート回路を介して供給することによ
り、ベリファイ用リセットトランジスタとトランジスタ
BD1〜BDnとを兼用させることができる。これにより、素
子数の削減を図ることができ、集積回路化する際のチッ
プ面積の増加を避けることができる。
なお、ベリファイ用リセットトランジスタと兼用する場
合でも、このトランジスタのコンダクタンスをトランジ
スタ14やビット線選択用トランジスタなどよりも十分に
大きく設定しておく必要がある。
合でも、このトランジスタのコンダクタンスをトランジ
スタ14やビット線選択用トランジスタなどよりも十分に
大きく設定しておく必要がある。
［発明の効果］ 以上説明したようにこの発明の不揮発性半導体記憶装置
では、電源端子に高電位の電源電圧の供給が開始される
ときに、ビット線と低電位との間に挿入されたＮチャネ
ルのMOSトランジスタを一時的に導通状態に制御してビ
ット線電位を低電位に放電させるようにしたので、デー
タの誤書込みの発生を防止することができる。
では、電源端子に高電位の電源電圧の供給が開始される
ときに、ビット線と低電位との間に挿入されたＮチャネ
ルのMOSトランジスタを一時的に導通状態に制御してビ
ット線電位を低電位に放電させるようにしたので、デー
タの誤書込みの発生を防止することができる。
第１図はこの発明の一実施の構成を示す回路図、第２図
及び第３図はそれぞれ上記実施例回路のタイミングチャ
ート、第４図は従来の回路図、第５図は上記従来回路の
タイミングチャート、第６図は上記従来回路の波形図で
ある。 MC11,MC12,〜,MC1n,〜,MCmn……メモリセル、WL1,WL2,
〜WLm……ワード線、BL1,BL2,〜BLn……ビット線、BT1,
BT2,〜BTn……ビット線選択用トランジスタ、11……ロ
ウデコーダ、12……カラムデコーダ、13……ノード、14
……書込み選択用トランジスタ、15……電源端子、16…
…電源変換回路、17……電源変換回路の出力ノード、22
……センスアンプ、23……出力バッファ。
及び第３図はそれぞれ上記実施例回路のタイミングチャ
ート、第４図は従来の回路図、第５図は上記従来回路の
タイミングチャート、第６図は上記従来回路の波形図で
ある。 MC11,MC12,〜,MC1n,〜,MCmn……メモリセル、WL1,WL2,
〜WLm……ワード線、BL1,BL2,〜BLn……ビット線、BT1,
BT2,〜BTn……ビット線選択用トランジスタ、11……ロ
ウデコーダ、12……カラムデコーダ、13……ノード、14
……書込み選択用トランジスタ、15……電源端子、16…
…電源変換回路、17……電源変換回路の出力ノード、22
……センスアンプ、23……出力バッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭62−6494（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ソース、ドレイン及びゲートを有し、ソー
スが低電位に接続された二重ゲート構造を有する不揮発
性メモリセルと、 上記メモリセルのドレインが接続されたビット線と、 データの読み出し期間には第１の電源電圧が供給され、
データの書込み期間にはこの第１の電源電圧よりも高電
位の第２の電源電圧が供給される電源端子と、 ソース、ドレインの一方が上記ビット線に、他方が上記
電源端子にそれぞれ結合され、書込みデータに基づいて
導通制御されるＰチャネルの第１のMOSトランジスタト
ランジスタと、 ソース、ドレインの一方が上記ビット線に、他方が低電
位にそれぞれ結合され、少なくとも上記電源端子に第２
の電源電圧の供給が開始されるときに一時的に導通状態
に制御され、コンダクタンスが上記電源端子と上記ビッ
ト線との間に挿入されている上記第１のMOSトランジス
タを含むいずれのMOSトランジスタのコンダクタンスよ
りも大きく設定されているＮチャネルの第２のMOSトラ
ンジスタと を具備したことを特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23686988A JPH0778998B2 (ja) | 1988-09-21 | 1988-09-21 | 不揮発性半導体記憶装置 |
| KR1019890013570A KR920005154B1 (ko) | 1988-09-21 | 1989-09-21 | 불휘발성 반도체기억장치 |
| US07/740,665 US5229963A (en) | 1988-09-21 | 1991-08-02 | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23686988A JPH0778998B2 (ja) | 1988-09-21 | 1988-09-21 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287394A JPH0287394A (ja) | 1990-03-28 |
| JPH0778998B2 true JPH0778998B2 (ja) | 1995-08-23 |
Family
ID=17007000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23686988A Expired - Fee Related JPH0778998B2 (ja) | 1988-09-21 | 1988-09-21 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0778998B2 (ja) |
| KR (1) | KR920005154B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883534B2 (ja) * | 1991-12-19 | 2007-02-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3495337B2 (ja) * | 1991-12-19 | 2004-02-09 | 株式会社東芝 | メモリベリファイ回路 |
| US6781895B1 (en) | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5452251A (en) | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| KR20000006907A (ko) * | 1999-11-11 | 2000-02-07 | 고유순 | 茶두부 제조방법 |
| KR102606199B1 (ko) * | 2023-04-11 | 2023-11-29 | 주식회사 더콩 | 즉석 포장 두부의 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504743B2 (ja) * | 1985-03-18 | 1996-06-05 | 日本電気株式会社 | 半導体記憶装置 |
-
1988
- 1988-09-21 JP JP23686988A patent/JPH0778998B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-21 KR KR1019890013570A patent/KR920005154B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920005154B1 (ko) | 1992-06-27 |
| KR900005467A (ko) | 1990-04-14 |
| JPH0287394A (ja) | 1990-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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