JPH0287394A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は二重ゲート構造を有する不揮発性メモリセル
を使用したデータの書込みが可能な不揮発性半導体記憶
装置に係り、特にデータの誤書込み防止を図るようにし
たものである。

（従来の技術） 第４図は、メモリセルとしてフローティングゲート型の
トランジスタを使用した従来のＥＰＲＯＭの一部分の構
成を示す回路図である。

ＭＣＩＩ、ＭＣ１２，−、ＭＣ１ｎ、−、ＭＣｔａｎは
それぞれメモリセル、ＷＬＩ　、ＷＬ２　、・・・ＷＬ
ｆｆｉはワード線、ＢＬＬ　、ＢＬ２、−ＢＬｎはビッ
ト線、ＢＴＩ、Ｂｒ３．・・・ＢＴｎはＰチャネルのビ
ット線選択用トランジスタ、１１はロウデコーダ、１２
はカラムデコーダ、１３は上記ビット線選択用トランジ
スタＢＴＩ、Ｂｒ３．・・・ＢＴｎのソースが共通接続
されているノード、１４はＰチャネルの書込み選択用ト
ランジスタ、１５はこのトランジスタ１４のソースが接
続され、データ読み出し期間には低電位の電源電圧ＶＣ
Ｃが、データ書込み期間には高電位の電源電圧ＶＰＰが
それぞれ供給される電源端子１５．１６は電源変換回路
、１７はこの電源変換回路１６の出力ノードである。電
源変換回路１６は、ＰチャネルＭＯＳトランジスタ１８
．１９及びＮチャネルＭＯＳトランジスタ２０．２１で
構成されており、データ書込み期間に入力される書込み
データＤｉｎに基づいて高電位ＶＰＰもしくは接地電位
ＶＳＳをその出力ノード１７から出力する。

上記各メモリセルでは、フローティングゲートに対する
ホットエレクトロンの注入による閾値電圧の変化を利用
してデータの記憶が行なわれる。

例えば、エレクトロンが注入されていないメモリセルは
データ“１″に相当し、エレクトロンが注入されている
メモリセルはデータ“０”に相当する。エレクトロンの
注入を行なうには、メモリセルのドレインとゲートにそ
れぞれ書込み用の高電位を同時に印加する。いま、メモ
リセルＭ　Ｃ１１にデータ書込みを行なう場合を考える
。ロウデコーダ１１によりワード線ＷＬＩを選択し、そ
の電位を書込み用の高電位に設定する。また、カラムデ
コーダ１２の出力によってビット線選択用トランジスタ
ＢＴＩを導通させ、ビット線ＢＬＩを選択する。

このとき、“０”データの書込みを行なう場合には書込
み選択用トランジスタ１４を導通状態とすることにより
、ビット線ＢＬＩには書込み選択用トランジスタ１４及
びビット線選択用トランジスタＢＴＩを介して、電源端
子１５からの電源電圧ＶＰＰによる高電位が印加される
。このとき、メモリセルＭＣＩＩが導通してソース・ド
レイン間に電流が流れるので、上記両トランジスタ１４
．ＢＴＩにおける電圧降下によりビット線ＢＬＩの電位
はＶＰＰに比べて低くなるが、データ読み出し状態にお
けるビット線電位に比べれば十分に高くなる（以下、こ
の電圧をＶＰＰ　と称する）。従って、上記メモリセル
Ｍ　Ｃ１１にはゲートとドレインの両方に同時に高電位
が印加されることになり、ソース・ドレイン間のチャネ
ル領域のドレイン近傍でホットエレクトロンが発生し、
これがフローティングゲートに注入され、データが“０
”の書込みが行われる。他方、“１“データの書込みを
行なう場合は、書込み選択用トランジスタ１４を非導通
状態とする。

このとき、ビット線ＢＬＩには高電位は印加されない。

従って、メモリセルＭ　Ｃ１１はゲートのみに高電位が
印加されるが、ドレインには低い電位しか印加されない
ので、フローティングゲートへのエレクトロン注入は起
こらず、データ“１”が保存される。なお、“０“書込
みの場合であっても、ドレインとゲートが同時に高電位
となるのはメモリセルＭ　Ｃ１１のみであるため、他の
メモリセルでフローティングゲートへのエレクトロン注
入が起こることはなく、アドレスにより指定されたメモ
リセルにのみデータ書込みを行なうことができる。

ところで、データ読み出し期間では電源端子１５に低い
電源電圧ＶＣＣが供給されるが、上記のようなデータ書
込み期間には電源電圧ＶＣＣの代わりに高電位の電源電
圧ｖｐｐが供給され、データ書込み動作はこの電源端子
１５に供給される電圧の切替わりを図示しない電圧検出
回路によって検出することによって開始される。

第５図はデータ書込み動作時の簡単なタイミングチャー
トである。データ書込み動作が行われる際には、電源端
子１５に供給される電源電圧がＶＣＣからＶＰＰに切替
わる。また、この電圧の切替わりから所定時間後に、外
部から入力される書込み制御信号、例えばプログラム信
号ＰＧＭやチップ・イネーブル信号ＣＥが所定期間だけ
“０“レベルに設定される。この書込み制御信号に同期
してワード線の電位が■ｃｃからＶＰＰの電位に切替え
られる。また、これと同時にビット線の電位が“０°書
き、“１″書き状態に応じてＶＰＰ　　電位もしくはＶ
ＳＳ電位に設定される。

この第５図のタイミングチャートにおいて、Ｔ１は通常
のデータ読み出し期間であり、Ｔ２以降が書込み期間と
なる。さらに書込み期間は、書込み可能期間Ｔ３と書込
み禁止期間Ｔ２．Ｔ４とからなっている。

ここで、アドレスにより第４図中のメモリセルＭ　Ｃ１
１が選択されており、上記第５図のタイミングチャート
の期間Ｔ２の書込み禁止期間となっているとき、電源変
換回路１６は電位Ｖｐｐをノード１７に出力する。この
とき書込み選択用トランジスタ１４は非導通状態にされ
、ビット線ＢＬＩには高電位が印加されないようになっ
ている。次に、電源端子１５に印加される電圧がｖｃｃ
からＶＰＰに切替わり、上記期間Ｔ２が始まるときの回
路動作について考える。この期間Ｔ２が始まるときには
、ノード１７の電位が電源端子１５と同様にＶ。Ｃから
ＶＰＰに上昇しようとするが、電源変換回路１６が図示
のようなフィードバック回路を用いた構成となっている
ため、ノード１７の電位の上昇が電源端子１５の電位の
上昇に対して遅れる可能性がある。すなわち、書込みデ
ータＤｉｎが“０”レベルにされているとき、電源変換
回路１６内ではＮチャネルＭＯＳトランジスタ２０が非
導通状態、ＰチャネルＭＯ５Ｉ−ランジスタ１８が導通
状態となり、ノード１７はトランジスタ１８を介して電
源端子１５の電位ＶＣＣに設定されている。この状態で
電源端子■５に印加される電圧が、第６図中の波形ａに
示すようにＶＣＣから■２．に上昇するとき、ノード１
７はトランジスタ１８を介して充電が行われるため、ト
ランジスタ１８の抵抗成分とノード１７に存在する容量
成分による遅れ時間により、二〇ノード１７における電
位の上昇は第６図中の波形すに示すように波形ａに対し
て遅れが発生する。そして、この遅れにより両波形の電
位差Δ■がＰチャネルＭＯ３Ｌランジスタの閾値電圧の
絶対値１Ｖｔｈｐｌよりも大きくなると、書込み選択用
トランジスタ１４が導通してしまう。

このトランジスタ１４が導通する第６図中の期間Ｔｌｌ
に、アドレスにより選択されているビット線ＢＬＩがト
ランジスタ１４を介して電位ＶＰＰに充電されてしまう
。電源端子１５の電圧ＶＰＰとノード１７の７１１ｔ　
ＩＭとの差がＩＶｔｈｐｌよりも小さくなり、書込み選
択用トランジスタ１４が非導通状態に戻った後でも、従
来ではビット線ＢＬＩを放電する経路が存在しないため
、このビット線ＢＬＩは書込み用の高電位に充電された
ままとなっている。

また、図示しないが、ビット線選択用トランジスタＢＴ
Ｉ〜ＢＴｎのゲート駆動信号を発生するカラムデコーダ
１２も、電源変換回路１６と同様なフィードバック回路
を用いた構成となっている。このため、先の書込み選択
用トランジスタ１４と同様に、本来は非導通状態にある
はずの非選択ビット線に接続されたビット線選択用トラ
ンジスタＢＴ２〜ＢＴｎも一時的に導通する可能性があ
る。

従って、従来では選択されているビット線だけではなく
、全てのビット線が書込み用の高電位に充電される。し
かし、前記第５図中の書込み禁止期間Ｔ２では、ワード
線電位はＶＣＣになっているために、この状態ではメモ
リセルにデータが書込まれることはない。その後、書込
み制御信号が“０゛レベルに低下して書込み可能期間Ｔ
３（第５図）に移行し、ワード線電位がＶＰＰの高電位
に上昇する。ここで“１°書きを行なう場合、書込み選
択用トランジスタ１４は非導通状態にされ、本来、ビッ
ト線電位は高電位にはならないはすである。しかし、先
に述べた原因により、予めビット線が高電位に充電され
てしまっていると、ワード線電位が高電位になったとき
はそのメモリセルに対して“０”書きが行われる恐れが
ある。

（発明が解決しようとする課題） このように従来の不揮発性半導体記憶装置では、本来、
書込むべきデータと異なるデータが書込まれる誤書込み
不良が発生する恐れがある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、データの誤書込みの発生を防止する
ことができる不揮発性半導体記憶装置を提供することに
ある。

［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体記憶装置は、ソース、ドレイ
ン及びゲートを有し、ソースが低電位に接続された二重
ゲート構造を有する不揮発性メモリセルと、上記メモリ
セルのドレインが接続されたビット線と、データの読み
出し期間には第１の電源電圧が供給され、データの書込
み期間にはこの第１の電源電圧よりも高電位の第２の電
源電圧が供給される電源端子と、ソース、ドレインの一
方が上記ビット線に、他方が上記電源端子にそれぞれ結
合され、書込みデータに基づいて導通制御されるＰチャ
ネルの第１のＭＯＳトランジスタと、ソース、ドレイン
の一方が上記ビット線に、他方か低電位にそれぞれ結合
され、少なくとも上記電源端子に対し第２の電源電圧の
供給が開始されるときに一時的に導通状態に制御される
Ｎチャネルの第２のＭＯＳｌ−ランジスタとを具備した
ことを特徴とする。

さらにこの発明の不揮発性半導体記憶装置は、第２のＭ
ＯＳトランジスタのコンダクタンスが、前記電源端子と
前記ビット線との間に挿入されている前記第１のＭＯＳ
トランジスタを含むいずれのＭＯＳトランジスタのコン
ダクタンスよりも大きく設定されていることを特徴とす
る。

（作用） 電源端子に第２の電ｉ電圧の供給が開始されるときに、
ビット線と低電位との間に挿入されたＮチャネルの第２
のＭＯＳトランジスタが一時的に導通状態に制御される
ことにより、第２の電源電圧の供給の開始後にこの第２
の電源電圧で充電されたビット線電位が低電位に放電さ
れる。このとき、第２のＭＯＳトランジスタのコンダク
タンスを、前記電源端子と前記ビット線との間に挿入さ
れている前記第１のＭＯＳトランジスタを含むいずれの
ＭＯＳトランジスタのコンダクタンスよりも大きく設定
しておくことにより、第２のＭ　ＯＳトランジスタ導通
したときにビット線電位を十分に低電位に低下させるこ
とができる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図は、この発明を従来と同様にメモリセルとしてフ
ローティングゲート型の不揮発性トランジスタを使用し
たＥＰＲＯＭに実施した場合の一部分の構成を示す回路
図である。

図において、Ｍ　Ｃ１１，Ｍ　ＣＩ２．　＝−、Ｍ　Ｃ
ｉｎ、　・−・ＭＣｍｎはそれぞれフローティングゲー
ト型トランジスタからなり、行列状に配置されたメモリ
セルである。これらメモリセルＭＣＩＩ、　ＭＣ１２，
・・・Ｍ　Ｃｉｎ、・・・、ＭＣａ＋ｎのソースは全て
接地されている。上を己メモリセルＭＣＩＩ、　　ＭＣ
１２，＝−、ＭＣ１ｎ。

・・・、ＭＣｍｎのうち、同一行に配置された各ｎ個の
メモリセルのゲートは、ロウデコーダ１１の出力で駆動
されるｍ本のワード線ＷＬＩ　、ＷＬ２　、・・・Ｗ　
Ｌ　ｔｏのうちの対応する１本に並列に接続されている
。また、同一列に配置された各ｍ個のメモリセルのドレ
インはｎ本のビット線ＢＬＩ、ＢＬ２゜・・ＢＬｎのう
ちの対応する１本に並列に接続されている。上記ｎ本の
ビット線ＢＬＩ、ＢＬ２．・・・ＢＬｎには、カラムデ
コーダ１２の出力で駆動されるＰチャネルＭＯＳトラン
ジスタからなるビット線選択用トランジスタＢＴＩ、Ｂ
ｒ３．・・・ＢＴｎそれぞれのドレインが接続されてい
る。これらトランジスタＢＴＬ、ＢＴ２．・・・ＢＴｎ
のソースはノード１３に共通に接続されている。上記ノ
ード１３にはＰチャネルＭＯＳトランジスタからなる書
込み選択用トランジスタ１４のドレインが接続されてい
る。上記トランジスタ１４のソースは、データ読み出し
期間には低電位の電源電圧ＶＣＣが供給され、データ書
込み期間には高電位の電源電圧ＶＰＰがそれぞれ供給さ
れる電源端子１５に接続されている。

上記トランジスタ１５のゲートにはフィードバック型の
電源変換回路１６の出力ノード１７の信号が供給される
。この電源変換回路１６は、ＰチャネルＭＯＳトランジ
スタ１８．１９及びＮチャネルＭＯＳトランジスタ２０
．２１で構成されており、データ書込み期間に人力され
る書込みデータＤｉｎに基づいて高電位ＶＰＰもしくは
接地電位ＶＳＳをその出力ノード１７から出力する。ま
た、上記ノード１３にはデ−夕読み出し期間に、このノ
ードＩ３の電位を検出してデータを検出するセンスアン
プ２２が接続されており、このセンスアンプ２２て検出
されたデータは出力バッファ２３を介して読み出しデー
タＤｏｕｔとして出力される。

なお、電源変換回路１６としてフィードバック型回路を
用いる理由は次の通りである。電源端子１５に高電位の
電源電圧ＶＰＰが供給されるときに書込みデータＤｉｎ
が“１“レベルにされても電源変換回路１Ｇ内のＰチャ
ネルＭＯＳトランジスタ１８は非導通状態とはならない
。その理由は書込みデータＤｉｎの“１′　レベルがＶ
ＰＰよりも低いＶＣＣの電位のためである。従って、“
１“レベルの書込みデータＤｉｎが人力され、Ｎチャネ
ルＭＯＳトランジスタ２０が導通してノード１７がＶＳ
Ｓに近い低電位にされたとき、このノード１７の電位に
よってＰチャネルＭＯＳトランジスタ１９を導通させ、
このトランジスタ１９を介してｖｐｐの電位をトランジ
スタ１８のゲートに供給することにより、トランジスタ
１８が非導通状態となるようにしたものである。なお、
電源変換回路１６内のＮチャネルＭＯＳトランジスタ２
１は、上記トランジスタ１８のゲート電位がｖ、。

に設定されているときに、このＶＰＰの電位が書込みデ
ータＤｉｎ側に伝わらないようにしている。

さらに上記ビット線ＢＬＩ〜ＢＬｎには、それぞれＮチ
ャネルＭＯＳトランジスタからなるビット線放電用トラ
ンジスタＢＤＩ〜ＢＤｎの各ドレインがそれぞれ接続さ
れている。これらトランジスタＢＤＩ−ＢＤｎのソース
は全て接地されており、ゲーＩ・は共通接続され、この
共通ゲートにはリセット信号Ｒ５Ｔが供給されるように
なっている。これら各ビット線放電用トランジスタのコ
ンダクタンス（ｇｌｉ値）は、電源端子１５とそれぞれ
のビット線との間に直列に挿入されているトランジスタ
１４及びビット線選択用トランジスタのいずれのコンダ
クタンスよりも十分大きくなるように設定されている。

なお、この実施例のＥＦＲＯＭでは、以降の説明を簡単
にするためにビット線選択用トランジスタは１段構成と
なっているが、ビット線の本数に応じてビット線選択用
トランジスタは二段以上直列接続され、ノード１３を根
元としてビット線に向かって逆ツリー構造をなすのが一
般的である。また、このＥ　Ｐ　ＲＯＭが複数ビット構
成の場合には、−度に書込みもしくは読み出しが行われ
るデータのビット数分たけ、第１図のような構成の回路
が設けられる。しかし、ロウデコーダ１１及びカラムデ
コーダ１２のみは全てのビットに対して共通に設けられ
る。

次に上記のような構成のＥＦＲＯＭの動作を説明する。

第２図は上記実施例のＥＰＲＯＭの動作を説明するため
の簡単なタイミングチャートであり、Ｔ１は通常のデー
タ読み出し期間であり、Ｔ２以降が書込み期間である。

さらに書込み期間は、書込み可能期間Ｔ３、書込み禁Ｉ
Ｌ期間Ｔ２．Ｔ４゜Ｔ４及び書込みデータのベリファイ
（ｖｅｒｌｒｙ）期間Ｔ５とからなっている。なお、こ
のベリファイ期間とは、データの書込みが行われた直後
に、アドレスを変えずに書込みが行われたメモリセルか
らデータを読み出し、書込みデータと一致するか等の検
証が行われる期間である。

メモリセルに対してデータ書込み動作が行われる際には
、従来の場合と同様に電源端子１５に供給される電源電
圧がＶＣＣからｖｐｐに切替わる。そして、この電圧の
切替わりから所定時間後に、書込み制御信号、例えばプ
ログラム信号ＰＧＭやチップ・イネーブル信号ＣＥが所
定期間だけ“０ルベルに設定され、この書込み制御信号
に同期してワード線の電位がＶ。０からＶＰＰのレベル
に切替えられ、これと同時にビット線の電位が“０°書
き、“１”書き状態に応じてＶ２．′電位もしくはＶ５
５電位に設定される。

ここで、アドレスにより第１図中のメモリセルＭＣＩＩ
が選択されているとき、電源端子１５に印加される電圧
がＶＣＣからｖｐｐに切替わり、第２図中の書込み炉上
期間Ｔ２が始まるときの回路動作について考える。この
期間Ｔ２が始まるときには、従来回路で説明したように
、“０”レベルの書込みデータＤｉｎが供給されている
ときには全てのビット線ＢＬＩ〜ＢＬｎがトランジスタ
１４を介して電位ＶＰＰに充電される可能性がある。し
かし、この実施例では、ビット線放電用トランジスタＢ
ＤＩ〜ＢＤｎの共通ゲートに供給されるリセット信号Ｒ
３Ｔは、電源端子１５の電位が切替わり、高電位の＠源
電圧ＶＰＰの供給が開始されるときに、例えば第２図の
■に示すように一時的に“１”レベルに設定される。こ
のときの信号Ｒ３Ｔの“１”レベル期間は、期間Ｔ２と
同等に設定される。

これによりビット線放電用トランジスタＢＤＩ〜ＢＤｎ
が全て導通し、電位ｖｐｐに充電されたビット線ＢＬＩ
−ＢＬｎがこれらのトランジスタＢＤＩ〜ＢＤｎを介し
て接地電位に放電される。

その後、書込み制御信号が“０”レベルに低下する第２
図中の書込み可能期間Ｔ３の開始と同時にリセット信号
Ｒ５Ｔが０”レベルに低下し、ビット線放電用トランジ
スタＢＤＩ〜ＢＤｎが全て非導通状態になる。従って、
ワード線電位が高電位になったときでもメモリセルに対
して誤って“０°書きが行われることが防止できる。

他方、この期間Ｔ３のとき、“１”レベルの書込みデー
タＤｉｎが供給されているビットの電源変換回路１６の
出力ノード１７の電位は“０″レベル（Ｖ　ｓｓ）とな
り、このビットの書込み選択用トランジスタ１４が導通
ずるため、ノード１３はＶｌ、の高電位に上昇する。従
って、このビットでは正常な“０”書き動作が行われる
。

なお、第２図の■に示すリセット信号Ｒ３Ｔは、その後
のＴ４の期間でも“０”レベルに低下している。これは
、この後の期間Ｔ５におけるベリファイ期間では、メモ
リセルからデータを読み出すため、センスアンプ２２に
よりビット線をデータ読み出し用の低電位に設定する必
要があることによる。すなわち、Ｔ４の期間でもビット
線放電用トランジスタＢＤＩ〜ＢＤｎが全て導通してビ
ット線ＢＬＩ〜ＢＬｎが接地電位に放電され、その後、
アドレスに基づいて選択されたビット線が、センスアン
プ２２内に設けられた図示しないデータ読み出し用の負
荷回路によって改めて読み出し時の低電位に設定される
。なお、このベリファイ期間Ｔ５は、外部から供給され
るアウトプット・イネーブル信号（出力イネーブル信号
）ＯＥを“Ｏ”レベルに低下することによって開始され
る。

上記■のリセット信号Ｒ３Ｔの代わりに、第２図中の■
のような信号を用いるようにしてもよい。

このときのリセットＲ５Ｔの“１“レベル期間は、電源
端子１５の電圧がＶＣＣからＶｐｐに切替わった後から
、次に書込み可能期間Ｔ３が始まるまでの期間よりも短
くなるように設定される。なお、この■のリセット信号
Ｒ５Ｔも期間Ｔ５におけるベリファイ動作を考慮し、図
中、破線で示すように、その前の期間Ｔ４の最初の所定
期間だけ“０″レベルに低下させるようにしてもよい。

一方、低電位の電ｒｉ、電圧ＶＣＣが外部から供給され
ると同時に、電源端子１５に高電位の書込み用の電源電
圧ｖｐｐが供給されるような使い方がされる場合には、
第３図のタイミングチャートに示すように、電源電圧Ｖ
。０の立ち上がりに同期して所定期間″１“レベルに設
定されるような、■のリセット信号Ｒ３Ｔを用いるよう
にしてもよい。

なお、上記■のリセット信号Ｒ３Ｔは、電源電圧ＶＰＰ
が供給されている期間にアウトプット・イネーブル信号
ＯＥが“１”レベルでかつ書込み制御信号が“０“レベ
ルとなっている期間と、電源電圧ＶＰＰが供給されてい
る期間にアウトプット・イネーブル信号ＯＥが“０”レ
ベルでかつ書込み制御信号が″１″レベルとなっている
期間以外の期間にその出力が″１ルベルとなるような論
理回路を組むことによって発生させることができる。

また、上記■のリセット信号Ｒ３Ｔは、電ｉ電圧ＶＰＰ
への立ち上がりを、通常のアドレストランジション・デ
イクタと同様に検出する回路を用いることによって発生
させることができる。さらに、上記■のリセット信号Ｒ
３Ｔは、電源電圧ＶＰＰへの立ち上がりを検出するいわ
ゆるパワーオン回路を用いることによって発生させるこ
とができる。

ところで、多くのＥＰＲＯＭでは、書込みモード（第２
図中の期間Ｔ３における動作モード）からベリファイモ
ード（同じく期間Ｔ５における動作モード）に移行する
際に、ビット線電位を放電するためのベリファイ用リセ
ットトランジスタが各ビット線に設けられている。従っ
て、第１図に示すように新たにトランジスタＢＤ１．−
ＢＤｎを設けることな（、このベリファイ用リセットト
ランジスタを利用することも可能である。すなわち、こ
のベリファイ用リセットトランジスタのゲートに上記■
、■、■の各リセット信号Ｒ３ＴをＯＲゲート回路を介
して供給することにより、ベリファイ用リセットトラン
ジスタとトランジスタＢＤ１〜ＢＤｎとを兼用させるこ
とができる。これにより、素子数の削減を図ることがで
き、集積回路化する際のチップ面積の増加を避けること
ができる。

なお、ベリファイ用リセットトランジスタと兼用する場
合でも、このトランジスタのコンダクタンスをトランジ
スタ１４やビット線選択用トランジスタなどよりも十分
に大きく設定しておく必要がある。

［発明の効果コ 以上説明したようにこの発明の不揮発性半導体記憶装置
では、電源端子に高電位の電Ｉｆｉ、電圧の供給が開始
されるときに、とソト線と低電位との間に挿入されたＮ
チャネルのＭＯＳトランジスタを一時的に導通状態に制
御してビット線電位を低電位に放電させるようにしたの
で、データの誤書込みの発生を防止することができる。

【図面の簡単な説明】

第１図はこの発明の一実施の構成を示す回路図、第２図
及び第３図はそれぞれ上記実施例回路のタイミングチャ
ート、第４図は従来の回路図、第５図は上記従来回路の
タイミングチャート、第６図は上記従来回路の波形図で
ある。 ＭＣＩＩ、　　ＭＣ１２，〜、　　ＭＣ１ｎ、　　〜、
　　ＭＣｍｎ−・・メモリセル、ＷＬＩ　、ＷＬ２、〜
Ｗ　Ｌ　ｍ・・・ワード線、ＢＬＩ、ＢＬ２．　〜ＢＬ
口・・・ビット線、ＢＴＩＢＴ２．〜ＢＴｎ・・ビット
線選択用トランジスタ、１１・・・ロウデコーダ、１２
・・・カラムデコーダ、１３・・・ノード、１４・・・
書込み選択用トランジスタ、１５・・・電源端子、１６
・・・電源変換回路、１７・・・電源変換回路の出力ノ
ード、２２・・・センスアンプ、２３・・・出力バッフ
ァ。 第１図 第４図

Claims (2)

【特許請求の範囲】
1. （１）ソース、ドレイン及びゲートを有し、ソースが低
   電位に接続された二重ゲート構造を有する不揮発性メモ
   リセルと、 上記メモリセルのドレインが接続されたビット線と、 データの読み出し期間には第１の電源電圧が供給され、
   データの書込み期間にはこの第１の電源電圧よりも高電
   位の第２の電源電圧が供給される電源端子と、 ソース、ドレインの一方が上記ビット線に、他方が上記
   電源端子にそれぞれ結合され、書込みデータに基づいて
   導通制御されるＰチャネルの第１のＭＯＳトランジスタ
   と、 ソース、ドレインの一方が上記ビット線に、他方が低電
   位にそれぞれ結合され、少なくとも上記電源端子に対し
   第２の電源電圧の供給が開始されるときに一時的に導通
   状態に制御されるＮチャネルの第２のＭＯＳトランジス
   タと を具備したことを特徴とする不揮発性半導体記憶装置。
2. （２）前記第２のＭＯＳトランジスタのコンダクタンス
   が、前記電源端子と前記ビット線との間に挿入されてい
   る前記第１のＭＯＳトランジスタを含むいずれのＭＯＳ
   トランジスタのコンダクタンスよりも大きく設定されて
   いる請求項１記載の不揮発性半導体記憶装置。