KR970002069B1

KR970002069B1 - 불휘발성 반도체 기억장치

Info

Publication number: KR970002069B1
Application number: KR1019940006982A
Authority: KR
Inventors: 준이치 미야모토; 야스오 이토; 요시히사 이와타
Original assignee: 가부시키가이샤 도시바; 사토 후미오
Priority date: 1993-03-31
Filing date: 1994-03-31
Publication date: 1997-02-21
Also published as: CN1098220A; DE69418522T2; KR940022571A; TW360872B; CN1078960C; JPH07182886A; EP0618590A3; US5880994A; US6023424A; DE69418522D1; US5452249A; US5726882A; JP3373632B2; EP0618590A2; EP0618590B1; US5557568A

Abstract

내용없음.

Description

불휘발성 반도체 기억장치

제1도는 본 발명의 제1실시예에 따른 불휘발성 반도체 기억장치의 전체회로 구성을 나타낸 회로의 블록도.

제2도는 본 발명에 따른 불휘발성 반도체 기억장치의 주요부를 나타낸 회로도.

제3도는 제2도의 구성 회로에 있어서의 기록시의 동작파형도.

제4도는 제1실시예의 변형예 구성을 나타낸 회로도.

제5도는 본 발명이 제2실시예의 구성을 나타낸 회로도.

제6도는 제5도의 구성 회로에 있어서의 독출시의 동작파형도.

제7도는 제2실시예의 변형예의 구성을 나타낸 회로도.

제8도는 본 발명의 제3실시예의 구성을 나타낸 회로도.

제9도는 본 발명의 제4실시예의 구성을 나타낸 회로도.

제10도는 본 발명의 제5실시예의 구성을 나타낸 회로도.

제11도는 본 발명의 제1실시예에 따른 구성의 회로도.

제12도는 제5실시예의 변형예를 나타낸 주요부의 회로도.

제13도는 제12도에 이어서 제5실시예의 변형예를 나타낸 주요부의 회로도.

제14도는 제1실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제15도는 제2실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제16도는 제3실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제17도는 제4실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제18도는 제1실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제19도는 제2실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제20도는 제3실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제21도는 제4실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제22도는 제5실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제23도는 제22도에 이어서 제5실시예의 변형예를 나타낸 주요부의 회로도.

제24도는 제1실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제25도는 제2실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제26도는 제3실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제27도는 제4실시예에 대응하는 변형예를 나타낸 주요부의 회로도.

제28도는 본 발명을 이용한 가장 적절한 실시예의 구성을 나타낸 회로도.

제29a도는 NAND형 플레시 메모리셀의 구조를 나타낸 회로도.

제29b도는 제29a도의 메모리셀의 임계치의 갯수 분포를 나타낸 임계치 분포도.

제30도는 제29도의 메모리셀에 있어서의 독출, 소거 및 기록동작시에 메모리셀에 인가하는 전압을 표로서 나타낸 도면.

제31도는 제29도의 메모리셀에 있어서의 소거 동작시, 기록동작시 임계치의 분포도.

제32도는 제29도의 메모리셀에 있어서의 기록속도의 분포를 나타낸 특성도.

제33도는 비트마다 베리파이를 칩 내부에서 실현하는 종래의 간략화된 회로도.

제34도는 제33도의 구성에 있어서의 기록시의 동작파형도.

제35도는 제34도에 있어서의 일부 기간의 실제적인 파형도.

제36도는 제33도의 구성에 있어서의 문제점을 나타낸 회로도.

제37도는 제1실시예의 회로중 플립플롭회로의 상세를 나타낸 회로도.

제38도는 반전전압(Vint)의 gmN/gmP 의존성을 나타낸 도면.

제39도는 동작시의 비트선 전위(Vbit)의 변화를 나타낸 도면.

제40도는 본 발명을 NOR형 EEPROM에 적용했을 때의 회로도.

제41도는 NOR형 메모리셀의 임계치 분포를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 플립플롭회로 10 : 불휘발성 반도체 기억장치

11 : 메모리셀 어레이 12, 13 : 센스회로 및 기록데이터래치

Q3 : P채널 트랜지스터 Q4, Q7, Q8 : N채널 트랜지스터

17 : 제어회로

본 발명은 불휘발성 반도체장치에 관한 것으로, 특히 기록동작 및 독출동작에 이용하는 감지증폭기에 관한 것이다.

[종래의 기술 및 그 문제점]

불휘발성 반도체 기억장치는 전원을 끊더라도 데이터가 사라지지 않는 등의 이점이 있기 때문에, 최근 큰폭으로 수요가 증대되고 있다. 전기적으로 일괄 소거가 가능한 불휘발성 반도체 기억장치인 플래시(flash) 메모리는 2트랜지스터형의 바이트(byte)형 불휘발성 반도체 기억장치와 달리 트랜지스터에서 메모리셀을 구성하는 것으로 이루어진다. 이 결과 메모리셀을 작게 할 수 있어 대용량의 자기디스크의 대체용도 등이 기대되어진다.

이와 같은 불휘발성 반도체 기억장치는 부유게이트를 갖춘 MOS 트랜지스터로 이루어진 메모리셀을 매트릭스상으로 배치시킨 메모리셀 어레이를 구성하고, 이 부유게이트에 전하를 축적함으로써 이 MOS 트랜지스터의 임계치를 변화시켜, 이 임계치의 값에 의해 정보를 기억한다. 정보의 기록 및 소거시에는 절연막에 전류를 흐르게 함으로써 수행되기 때문에 프로세스나 사용조건 등의 변동에 의해서 기록시간이 크게 변화한다. 이것은 DRAM이나 SRAM과 크게 다른 것이다. 이 결과 동일 칩 가운데서도 기록이 빠른 셀과 기록이 느린 셀이 공존한다.

이하, 이러한 문제점을 상세히 설명하기 위하여 NAND형 플래시 메모리를 예로 들어 종래의 불휘발성 반도체 기억장치를 설명한다.

제29도(a)는 NAND형 플래시 메모리의 셀 구조를 나타낸 회로도이다. 즉, 부유게이트를 갖춘 MOS 트랜지스터 등의 불휘발성의 메모리셀(M1∼M16)이 직렬로 접속되고, 일단이 선택 트랜지스터(Q1)를 매개로 비트선(BL)에, 타단이 선택 트랜지스터(Q2)를 매개로 공통 소스선에 접속되어 있고, 각각의 트랜지스터는 동일한 웰(W)상에 형성되어 있다. 각각의 메모리셀(M1∼M16)의 제어전극은 워드선(WL1∼WL16)에 접속되어지고, 선택 트랜지스터(Q1)의 제어전극은 선택선(SL1)에, 선택 트랜지스터(Q2)의 제어전극은 선택선(SL2)에 접속되어 있다.

각각의 메모리셀(M1∼M16)은 그것이 유지하는 데이터에 따른 임계치를 유지하고, 이 임계치는 0 데이터를 유지할 때에는 0V 이상 5V 이하로, 1 데이터를 유지할 때에는 0V 이하로 설정되어 있다(보다 적절하게는 어느 정도의 마진을 갖기 위해, 이보다도 작은 범위로 설정되어 있다).

제29도(b)는 상기한 메모리셀의 임계치 개수분포를 나타낸 임계치 분포도로서, NAND형 플래시 메모리의 경우는 통상 1 데이터가 유지되어진 상태를 「소거상태」로 칭하고, 0 데이타가 유지되어진 상태를 「기록상태」로 칭한다. 또한, 1 데이터가 유지되어진 메모리셀의 임계치를 정방향으로 시프트시켜 0 데이터를 유지하는 것과 같은 것을 「기록동작」이라 칭하고, 0 데이터가 유지되어진 메모리셀의 임계치(Vth)를 부방향으로 시프트시켜 1 데이터를 유지하는 것과 같은 것을 소거동작이라 칭한다. 후술하는 바와 같이 NOR형에서는 정의가 다른 경우가 있다.

제30도는 독출, 소거 및 기록동작시에 메모리셀에 인가하는 전압을 표로서 나타낸 것이다. 독출동작시에는 비트선(BL)을 최초로 5V로 프리차지하여 부유상태로 하여두고, 이어서 선택선(SL1)에 5V, 선택 메모리셀의 워드선(WL)에 0V, 비선택 메모리셀의 워드선(WL)에 5V, 선택선(SL2)에 5V, 웰(W)에 0V, 공통소스선(S)에 0V를 인가한다. 이와 같이 하면, 선택 메모리셀 이외의 모든 트랜지스터(비선택 메모리셀을 포함)가 온된다. 선택 메모리셀에 0이 유지되어질 때에는 이 메모리셀은 비도통으로 되어 비트선의 전위는 5V인 채로 변화가 없지만, 1이 유지될 때에는 도통으로 되기 때문에 비트선은 방전되어 전위가 저하된다. 데이터의 감지는 독출시의 비트선 전위를 검출하는 것에 의해 수행한다.

제31도는 각각의 소거 및 기록동작시의 임계치의 분포도이다. 먼저, 소거동작시에는 비트선(BL)은 개방, 선택선(SL1)에 0V, 메모리셀의 워드선(WL)에 0V, 선택선(SL2)에 0V, 웰(W)에 18V, 그리고 공통소스선(S)에 18V를 인가한다. 이와 같이 하면, 부유게이트와 웰사이에 게이트 절연선 막을 매개로 터널전류가 흘러 기록치가 0V 이하로 된다. 이 기록치의 분포의 시프트를 나타내는 것이 제31도(a)이다.

기록동작시에는 기록데이터에 의해서 다른 전압을 인가한다. 이와 같이 하면, 0 기록(임계치를 시프트시키는 경우)에는 비트선(BL)에 0V를 인가하고, 1 기록(임계치를 시프트하지 않는 경우)에서는 비트선(BL)에 9V를 인가한다. 선택선(SL1)에는 11V, 선택 메모리셀의 워드선(WL)에는 18V, 비선택 메모리셀의 워드선(WL)에는 9V, 선택선(S)에는 0V, 웰(W)에는 0V, 공통소스선(S)에는 0V를 인가한다. 이 결과, 선택 트랜지스터가 도통되어 비트선과 동일한 전위로 된다(트랜지스터의 임계치 떨어짐은 고려되지 않는다).

따라서, 비트선(BL)에 0V가 인가된 메모리셀은 채널과 제어전극과의 사이에 18V의 고전압이 걸리고, 터널전류가 흐르는 임계치는 정방향으로 시프트한다. 또한, 비트선(BL)에 9V가 인가된 메모리셀은 채널과 제어전극과의 사이에 9V밖에 걸리지 않기 때문에, 임계치의 정방향의 시프트는 억제된다. 이 9V를 기록금지전압으로 칭한다. 이들 임계치 분포의 시프트를 나타낸 것이 제31도(b-1), 제31도(b-2)이다.

그러나, 상기한 바와 같이 불휘발성 반도체 기억장치는 터널전류라고 하는 순물리적인 수단을 이용해서 기록을 수행하기 때문에, 기록속도는 각 메모리셀에 의해 분리된다. 따라서, 예컨대 동일할 기록시간에서도 어떤 메모리셀의 임계는 0V 이상 5V 이하로 되지만, 다른 메모리셀의 임계치는 5V를 초과할 수도 있다. 이것을 나타내는 것이 제32도(a)이다.

즉, 기록이 느린 셀은 시각(t1)에서 0으로 기록되지만, 기록이 빠른 셀은 이미 0 셀의 임계치의 상한인 5V를 초과하게 된다. 상기한 바와 같이 NAND형 플래시 메모리는 계속적으로 비선택 메모리셀의 워드선에 5V를 인가하여 온으로 되지만, 소정 메모리셀의 임계치가 5V를 초과해 버리면, 그 메모리셀과 직렬로 접속되어진 나머지의 전체의 메모리셀이 데이타가 읽혀지지 않게 되어 버린다. 직렬의 전류경로가 차단되어 버리기 때문이다.

따라서, 임계치의 분포를 어느 일정한 값으로 수속시킬 필요성이 있다. 독출마진을 충분하게 확보하기 위해서는 임계치의 분포는 보다 작은 범위로 수속하는 것이 바람직하다.

여기서 고안된 방법이 비트마다 베리파이하는 것이다. 이것은 기록시간을 상기한 바와 같이 모든 메모리셀을 일정하게 하는 것은 아니고, 메모리셀마다에 다른 시간으로 한다. 그 원리는 기록시간을 짧은 시간으로 구분하고, 기록→베리파이→재기록 데이터설정→기록→베리파이→재기록 데이터설정…으로 반복한다. 여기서, 베리파이동작에 의해 임계치의 상승이 충분하게 되어진 것은 다음 회의 사이클부터는 기록동작을 수행하지 않도록 재기록 데이터를 설정한다.

이와 같이 하면, 기록이 빠른 셀은 빠르게 기록동작이 종료되고, 그후의 임계치의 상승은 없게 된다(여기서는 9V의 전위차에 의한 임계차의 상승은 무시한다).

이 상태를 나타낸 것이 제32도(b)이다. 시각(t0)에서 기록이 빠른 셀에 대한 기록동작은 종료되고, 시각(t2)에 있어서 기록이 느린 셀에 대한 기록이 종료한다. 임계치는 약 3.5V 주변에 수속되어 있다.

이와 같은 비트마다 베리파이를 실현하는 더욱 간단한 방법은 CPU와 소프트웨어를 사용하는 등, 외부 시스템을 이용하는 방법이 있다. 그러나, NAND형 플래시 메모리에서 알 수 있는 바와 같이, 수천비트를 동시에 기록한 메모리에서는 베리파이마다 고작 8비트의 입출력 인터페이스를 이용하여서 수천비트의 데이터를 입출력하는 것은 현실적이 아니다. 또한, 외부에 수천비트의 레지스터 및 비교기가 필요로 된다. 따라서, 칩내 베리파이 및 재기록 데이터실정을 수행하는 것이 가장 적합하다.

이와 같이 비트마다 베리파이를 칩 내부에서 실현하는 원시적인 방법은 기록데이터를 래치하는 플립플롭회로와, 독출데어터를 래치하는 플립플롭회로 및, 이 양 데이터를 비교하는 비교기를 비트선의 갯수만큼(수천개) 설치하는 것이 좋다. 그러나 이러한 것은 비현실적이다.

제33도는 비트마다 베리파이를 칩 내부에서 실현하는 간략화된 회로도이다. 기록데이터를 일시적으로 유지하는 플립플롭회로(1)(도면에서는 1x : x는 1∼3)와, 비트선(BL)(도면에서는 BLx : x는 1∼3), 비트선(BL)에 접속된 제29도에서 설명한 NAND형 메모리셀(2)(도면에서는 2-x : x는 1∼3), 비트선(BL)을 충전하는 P채널 트랜지스터(Q3), 비트선(BL)과 플립플롭회로(1)를 접속하는 트랜지스터(Q4) 및 5V의 전원전위와 비트선과의 사이에 직렬로 접속된 트랜지스터(Q5,Q6)로 이루어진다. 트랜지스터(Q5)의 게이트는 플립플롭회로(1)의 일단(비트선측)에 접속되어 있다.

제33도에는 간략화를 위해 비트선 3개 분이 나타나 있지만, 실제로는 수천개가 함께 설치되어 있다. 전체의 트랜지스터(Q3)의 게이트는 신호선(ψ1)이 접속되고, 전체의 트랜지수터(Q6)의 게이트에는 신호선(ψ2)이 Q4의 게이트에는 신호선(ψ3)이 인가된다. 트랜지스터(Q3)의 소스는 기록동작시 9V, 그 이외의 경우에는 5V로 되는 전원에 접속되어 있다. 또한, 플립플롭회로의 전원도 기록동작시에는 9V, 그 이외의 경우에는 5V이다.

이어서 제33도의 구성의 회로동작에 대해 제34도에 나타낸 기록시의 동작 파형도를 참조하여 설명한다. 여기서 메모리셀(2-1)에 0을, 메모리셀(2-2)에 0을, 메모리셀(2-3)에 1을 기록하는 경우를 가정하고, 또 메모리셀(2-1)보다도 메모리셀(2-2)쪽이 더 기록하기 어렵다고 가정한다.

먼저 도시하지 않은 열게이트를 매개로 하여 외부로부터 플립플롭회로(1) 각각에 기록데이터가 래치된다. 즉, 플립플롭회로(1-1)의 비트선측의 노드(N1)는 0V로, 플립플롭회로(1-2)의 비트선측의 노드(N2)는 0V로, 플립플롭회로(1-3)의 비트선측의 노드(N3)는 5V로 설정된다. 이 상태에서, 제1회째의 기록동작(WRITE-1)이 개시된다.

시각(t10)에서는 ψ1이 0V로 되면, 트랜지스터(Q3)가 도통하여 비트선(BL)이 9V로 충전된다. 또, 플립플롭의 전원이 9V으로 승압하기 때문에 노드(N3)의 전위는 9V가 된다.

시각(t11)에서는 ψ1이 10v로 상승하여 비트선의 충전이 완료됨과 동시에 ψ3가 10V로 상승하여 노드(N)(도면에서는 Nx : x는 1∼3)의 전위에 따라서 비트선 전위가 방전된다. 즉, 노드(N1) 및 노드(N2)는 0V이기 때문에 비트선(BL1 및 BL2)은 0V로 방전하고, 노드(N3)는 9V이기 때문에 비트선(BL3)는 9V로 된다. 이 9V는 메모리셀(2-3)의 기록금지전압로서 작용한다. 이 조건에서 메모리셀(2)에는 기록전압이 인가된다.

시각(t12)에서 제1회째의 기록동작이 종료되고, 베리파이동작 및 재기록 데이터설정 동작(verify)에 들어간다. ψ1이 0V로 하강하여 비트선은 트랜지스터(Q3)를 매개로 5V로 충전됨과 동시에 ψ3가 0V로 하강하기 때문에 비트선(BL)과 플립플롭회로(1)는 단절된다.

시각(t13)에서 비트선의 충전이 종료되고, 부유상태의 비트선을 메모리셀이 방전해간다. 여기서, 메모리셀의 임계치에 따라 방전속도가 다르고, 기록이 충분하지 않으면 임계치가 상승하지 않아 비트선은 방전한다. 제1회째의 기록동작에서는 메모리셀(2-1)과 함께 기록이 충분히 수행되지 않는다.

또 메모리셀(2-3)은 기록을 수행하지 않기 때문에 필연적으로 비트선의 방전이 일어난다.

시각(t14)에는 ψ2가 5V로 상승한다. 이와 같이 하면, 모든 트랜지스터(Q6)가 도통된다. 노드(N1) 및 노드(N2)는 0V이기 때문에, 이것에 대응하는 트랜지스터(Q5)는 비도통으로 하고, 비트선(BL1 및 BL2)은 어떠한 영향도 받지 않는다. 노드(N3)는 5V이기 때문에, 비트선(BL3)은 트랜지스터(Q5 및 Q6)를 매개로 5V의 전원과 접속된다. 이 결과 비트선(BL3)은 5V로 충전된다. 이를 「0 기록셀의 비트선의 재충전」으로 칭한다.

시각(t15)에서 ψ3가 5V로 상승하고, 비트선과 플립플롭회로가 접속되어 비트선의 전위가 플립플롭회로에 래치된다. 여기서, 플립플롭회로(1)의 노드(N)에 래치되어 있는 전위는 위로부터 0V, 0V, 5V이다. 이 상태는 기록을 수행하기 전과 동일하다.

시각(t20)에서 제2째의 기록동작(WRITE-2)이 개시된다. 즉, 시각(t20)에서 시각(t21)까지는 비트선의 9V의 충전, 시각(t21)에서 시각(t22)까지는 메모리셀로의 기록이 수행된다.

시각(t22)에서 제2회째의 베리파이동작 및 재기록 데이터설정이 수행된다. 즉, 시각(t22)에서 시각(t23)까지는 비트선의 5V의 충전, 시각(t23)에서 시각(24)까지는 메모리셀(2)에 의한 비트선의 방전, 시각(t24)에서는 0 기록셀의 비트선(BL1)의 재충전이 개시된다. 여기서 주의해야 할 것은 비트선(BL1)의 전위가 5V부터는 대부분 저하되지 않는다는 것이다. 이것은, 메모리셀(2-1)의 기록이 종료한 것을 나타내고 있다.

시각(t25)에서는 비트선과 플립플롭회로와의 접속이 수행되고, 비트선의 전위가 플립플롭회로(1)에 래치된다. 여기서, 플립플롭회로의 노드에 래치되어 있는 전위는 위로부터 5V, 0V, 5V이다. 주의해야 할 것은 노드(N1)의 전위가 제1회째의 0V에서 5V로 변화하고 있는 것이다.

이와 같이, 기록이 완료된 비트는 순차 0V에서 5V로 재설정되고, 이 5V는 승압되어 9V의 기록금지전압으로서 기동하기 때문에 해당 비트에는 그 이후의 기록이 수행되지 않는다.

시각(t30)에서 제3회째의 기록동작(WRITE-3)이 개시된다. 즉, 시각(t31)까지는 비트선의 9V의 충전, 시각(t30)에서 시각(t31)까지는 메모리셀로의 기록이 수행된다. 여기서, 주의해야 할 것은 비트선(BL1)이 9V로 되어 있다는 것이다. 이것은 BL3와 동일한 기록금지전압이다.

시각(t32)에서 제3회째의 베리파이동작 및 재기록 데이터설정이 수행된다. 즉, 시각(t32)에서 시각(t33)까지는 비트선의 5V의 충전, 시각(t33)에서 시각(t34)까지는 메모리셀(2)에 의한 비트선의 방전, 시각(t34)에서는 0 기록셀의 비트선의 재충전이 시작된다. 여기서 주의해야할 것은 이번은 비트선(BL2)의 전위가 5V부터는 대부분 저하되지 않는다는 것이다. 이번은 메모리셀(2-2)의 기록이 종료한다는 것이다.

시각(t35)에서 비트선과 플립플롭회로의 접속이 행해지고, 비트선의 전위가 플립플롭회로(1)에 래치된다. 여기서, 플립플롭회로의 비트(N)에 래치된 전위는 위로부터 5V, 5V, 5V이다. 주의해야할 것은 노드(N2)의 전위가 두번째의 0V에서 5V로 변화되어 있는 것이다. 여기서, 모든(3비트) 기록이 종료한다.

이상, 비트마다 베리파이회로의 동작의 상세한 점을 이상적인 경우(인접 비트선간의 간섭이 없는 경우)를 가정하여 설명하였다. 그러나, 이 회로에는 중대한 결점이 있다. 인접하는 비트선끼리의 간섭으로 베리파이시 오동작하게 된다.

이하, 이를 설명한다.

제35도는 제34도에 있어서 기간 t12에서 t15까지의 BL2 및 BL3의 실제적인 파형을 나타낸다. 시각(t12)에서 베리파이동작 및 재기록 데이터설정 동작으로 들어간다. 비트선(BL2 및 BL3)은 트랜지수터(Q3)를 매개로 5V로 충전된다. 이어서, 시각(t13)에서 비트선의 충전이 종료되고, 부유상태의 비트선을 메모리셀이 방전하여 간다. 메모리셀(2-2)의 기록은 충분하기 않기 때문에 임계치가 상승하지 않고, 비트선(BL2)은 방전한다. BL3는 필연적으로 방전한다.

이어서, 시각(t14)에서 0 기록셀의 비트선의 재충전이 행해진다. 즉, 비트선(BL3)은 트랜지스터(Q5 및 Q6)를 매개로 하여 5V의 전원전위와 접속된다.

이 결과, 비트선(BL3)은 5V로 충전된다.

그런데, 비트선은 메모리셀 어레이의 끝에서 끝까지 뻗어있고, 인접하는 비트선간의 용량도 무시할 수 없는 정도로 크다. 이 때문에, 제36도에 나타낸 바와 같은 부유용량(C1,C2)이 기생적으로 발생한다. 따라서, 비트선(BL3)의 재충전이 수행되면, 용량결합에 의해 비트선(BL2)도 그의 전위가 상승한다.

이 상태에서 비트선(BL2)을 감지하면, 기록완료비트와 구별이 어렵게 된다.

이결과, 기록이 완료되지 않는 것과 상관없이 대응하는 플립플롭회로의 노드(N)를 5V로 하여 이후 추가기록이 수행되지 않게 된다.

이러한 단점을 보강하기 위하여 「비트선 수직흐름방식」이라 칭하는 베리파이방식이 검토되고 있다. 이 방식에 의한 베리파이동작시 전부(즉, t12에서 t15의 사이)에 걸쳐 ψ2를 상승시켜 트랜지스터(Q6)를 도통시킨다. 이 결과, 비트선(BL3)은 처음으로 5V를 유지 속행하기 때문에 재충전에 의한 전위의 변화가 없다.

따라서, 비트선간의 간섭에 의한 오동작도 없어진다. 그러나, 도통셀(메모리셀(2-3))에 전류를 계속 흐르게 함으로써 소비전력이 증대하는 문제가 있다. 또한, 전류를 수직흐름시킬 때의 비트선의 전위도 트랜지스터(Q5 및 Q6)와 메모리셀(2-3)과의 저항비율로 결정되기 때문에, 완전한 5V를 계속 유지할 수 없고, 5V이하의 소정의 일정한 전압으로 떨어뜨린다. 이 결과, 재충전은 피할 수 없어 상기한 회로와 동일한 문제가 발생된다. 더욱이, 비트선의 수직흐름를 전류에 의해 소스전위가 부상되어 독출셀의 독출마진이 저하된다는 문제가 있다.

이상 설명한 바와 같이, 종래의 불휘발성 반도체 기억장치에서는 칩 내부에서 비트마다 베리파이를 간략화한 회로를 실현하고자 하면, 비트선간의 간섭에 의해 오동작하여 버리는 문제가 있었다. 이것을 해결하기 위하여 비트선 수직흐름방식이 검토되고 있지만, 소비전력이 증대하는 등의 문제가 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 비트선간의 간섭에도 영향을 받지 않고, 소비전력의 증대도 없이 비트마다 베리파이를 실현한 불휘발성 반체 기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 기록데이터를 제1의 상태 및 제2의 상태로서 유지하는 플립플롭회로와, 이 플리플롭회로에 접속된 비트선, 이 비트선을 충전하는 충전수단, 상기 비트선에 접속되고, 임계치가 제1의 범위 및 제2의 범위를 취함으로써 정보를 기억하는 트랜지스터로 이루어지며, 기록동작시에 상기 플립플롭회로가 상기 제1의 상태를 유지하고 있을 때에는 상기 임계치는 상기 제1의 범위로부터 상기 제2의 범위의 방향으로 시프트되고, 상기 플립플롭회로가 상기 제2의 상태를 유지하고 있을 때에는 상기 임계치의 시프트가 억압되며, 기록동작에 이어서 실행되는 검증동작시에 상기 임계치가 제2의 범위에 있을 때는 상기 충전수단에 의한 충전후의 상기 비트선을 제1의 전위로 하는 불휘발성 메모리셀 및, 상기 검증 동작시에 상기 비트선이 상기 제1의 전위에 있을 때는 상기 플립플롭회로의 일단과 소정전위를 접속함으로써 이 플립플롭회로가 검증시 이전에 유지하고 있던 상태에 관계없이 이 플립플롭회로에 상기 제2의 상태를 유지시키는 강제반전수단을 구비한 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명의 불휘발성 반도체 기억장치에 의하면, 외부로부터 입력된 기록데이터는 플립플롭회로에 제1상태 또는 제2상태로서 유지된다. 여기서, 플립플롭회로에 제1상태가 유지되어 있는 비트에 대해서는 불휘발성 메모리셀에 기록동작이 수행되어 임계치가 시프트되지만, 제2상태가 유지되어 있는 비트에 대해서는 기록동작의 억압이 수행되어 임계치는 시프트되지 않는다.

이어서, 베리파이동작시에 불휘발성 메모리셀의 독출이 수행되고, 충전수단에 의해 충전이 완료되어 부유 상태로 된 비트선의 방전이 수행된다. 기록을 수행하는 불휘발성 메모리셀의 임계치가 제2범위 즉 원하는 임계치로 된 경우에는 기록이 완료되고, 강제반전수단이 플립플롭회로를 반전시켜 제2상태를 유지시킨다. 이 경우, 해당 비트에는 이후 기록동작이 억압된다.

기록을 수행하는 불휘발성 메모리셀의 임계치가 제2범위 즉 원하는 임계치로 되지 않을 경우에는 플립플롭회로에는 제1 상태가 유지된다. 따라서, 다음회 이후도 기록동작이 속행된다. 불휘발성 메모리셀에 기록하지 않는 경우는 처음부터 플립플롭에 제2 상태가 유지되어 있다. 따라서 다음회 이후도 기록은 수행되지 않는다.

이와 같이, 1회의 기록동작 및 베리파이동작으로 기록이 완료된 때에는 강제반전수단에 의해 플립플롭회로의 데이터가 반전된다. 이 결과, 비트마다 베리파이가 실현된다. 또, 종래와 같이 비트선의 전위를 변동시키는 것도 없는데, 이는 비트선의 전위가 강제반전수단에 입력될 뿐이기 때문이다. 또, 전류의 관통 경로없이 구성할 수 있어 소비전력의 종래도 없다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 불휘발성 반도체 기억장치의 전체 회로구성을 나타낸 회로블록도로서, 제1실시예는 NAND형 플레시 메모리의 예이다. 즉, 불휘발성 반도체 기억장치(10)는 메모리셀 어레이(11), 행디코더(12), 센스회로 및 기록데이터래치(13), 열디코더(14), 열게이트(15), 승압회로(16), 제어회로(17) 및, I/O 버퍼(18)로 이루어진다.

메모리셀 어레이(11)는 복수의 NAND형 메모리셀이 메트릭스상으로 설치되어 있고, 종방향으로 비트선(BL)이 수천개, 가로방향으로 워드선(WL)이 수천개 배열되어 있다. 이 워드선을 외부로부터 입력된 어드레스를 기초로 선택하는 것이 행디코더(12)이다. 센스회로 및 기록데이터래치(13)는 일단이 비트선에, 타단이 열게이트(15)를 매개로 I/O버퍼(18)에 접속되어 있다. 열디코더(14)는 외부에서 입력된 어드레스에 기초하여 열게이트(15)를 제어하여 비트선 및 대응하는 센스회로 및 기록데이터 래치회로를 선택한다. 승압회로(16)는 기록동작이나 소거동작에 필요한 고전압을 공급한다. 제어회로(17)는 기록, 소거, 독출동작 등을 제어한다. 또,I/O 버퍼(18)는 칩 외부와의 인터페이스를 취한다.

메모리셀 어레이(11)내의 메모리셀의 상세는 제29도에 나타낸 바와 같다. 즉, 제29도(a)에 나타낸 바와 같이, 부유게이트를 갖춘 MOS 트랜지스터로 이루어진 불휘발성 메모리셀(M1∼M16)이 직렬로 접속되고, 일단이 선택 트랜지스터(Q1)를 매개로 비트선(BL)에, 타단이 선택 트랜지스터(Q2)를 매개로 공통소스선(S)에 접속되어 잇다. 각각의 트랜지스터는 동일한 웰(W)상에 형성되어 있다. 각각의 메모리셀(M1∼M16)의 제어전극은 워드선(WL1∼WL16)에 접속되어 있고, 선택 트랜지스터(Q1)의 제어전극은 선택선(SL1)에, 선택 트랜지스터(Q2)의 제어전극을 선택선(SL2)에 접속되어 있다.

각각의 메모리셀(M1∼M16)은 그것이 유지하는 데이터에 따른 임계치를 갖고, 이 임계치는 0 데이터를 유지하고 있을 때에는 0V 이상 5V 이하로, 1 데이터를 유지하고 있을 때에는 0V 이하로 설정되어 잇다(보다 적절한 것은 어느 정도의 마진을 갖기 위해 이 보다도 작은 범위로 설정되어 있다).

이들 메모리셀의 임계치는 갯수 분포는 제29도(b)에 나타낸 바와 같다. 또한, 독출, 소거 및 기록동작시에 메모리셀에 인가하는 전압을 표로 나타낸 것이 제29도(c)이다.

독출동작시에는 비트선(BL)을 최초로 5V로 프리챠지하여, 부유상태로 해두고, 이에 계속하여 선택선(SL1)에 5V, 선택 메모리셀의 워드선(WL)에 0V, 비선택 메모리셀의 워드선(WL)에 5V, 선택선(SL2)에 5V, 웰(W)에 0V, 공통소스선(S)에 0V를 인가하면, 선택 메모리셀 이외의 모든 트랜지스터(비선택 메모리셀을 포함)가 온으로 된다. 선택 메모리셀에 0이 유지하고 있을 때에는 이 메모리셀은 비도통이 되어, 비트선의 전위는 5V 그대로 변화가 없지만, 1이 유지되고 있을 때에는 도통이 되기 때문에 비트선은 방전되어, 전위가 저하한다. 데이터의 센스는 독출시의 비트선 전위를 검출함으로써 행해진다.

소거동작시에는 비트선(BL)은 개방, 선택선(SL1)에 0V, 메모리셀의 워드선(WL)에 0V, 선택선(SL2)에 0V, 웰(W)에 18V, 공통소스선(S)에 18V를 인가한다. 이와 같이 하면, 부유게이트와 웰사이에 데이터 절연막을 매개로 터널전류가 흘러 임계치가 0V 이하로 된다.

기록동작시에는 기록데이터에 의해 달라진 전압을 인가한다. 즉, 0 기록(임계치를 시프트시키는 경우)에서는 비트선(BL)에 0V를 인가하고, 1 기록(임계치를 시프트하지 않는 경우)에서는 비트선(BL)에 9V를 인가한다. 선택선(SL1)에는 11V, 선택 메모리셀의 워드선(WL)에는 18V, 비선택 메모리셀의 워드선(WL)에는 9V, 선택선(SL2)에는 0V, 웰(W)에는 0V, 공통소스선(S)에는 0V를 인가한다. 이 결과, 선택 트랜지스터(Q1)에서 메모리셀(M16)까지의 모든 트랜지스터가 도통되어 비트선과 동일한 전위로 된다(트랜지스터의 임계치 하락은 고려하지 않는다). 따라서, 비트선(BL)에 0V가 인가된 메모리셀은 채널과 제어전극과의 사이에 18V의 고전압이 걸려, 터널전류가 흘러 임계치는 정방향으로 시프트한다. 또, 비트선(BL)에 9V가 인가된 메모리셀은 채널과 제어전극과의 사이에 9V 밖에 걸리지 않기 때문에 임계치의 정방향의 시프트는 억압된다.

제2도는 본 발명의 불휘발성 반도체 기억장치의 주요부를 나타낸 회로로서, 제1도의 불휘발성 반도체 기억장치(10)에서 비트선 3개 분을 취출한 것이다. 즉, 제1도에 있어서 메모리셀 어레이(11), 센스회로 및 기록데이터래치(13), 열게이트(15), 제어회로(17)중 본 발명의 이해에 필요한 부분만을 발췌하여 나타내고 있다.

제2도에 의하면, 1비트선분의 회로는 다음과 같이 구성된다. 즉, 기록데이터를 일시적으로 유지하는 플립플롭회로(1)(도면에서는 1-x; x는 1∼3)와, 비트선(BL)(도면에서는 BLx; x는 1∼3), 비트선(BL)에 접속되는 제29도에서 설명한 NAND형 메모리셀(2)(도면에서는 2-x; x는 1∼3), 비트선(BL)을 충전하는 P채널 트랜지스터(Q3), 비트선(BL)과 플립플롭회로(1)를 접속하는 트랜지스터(Q4) 및, 플립플롭회로(1)의 비트선(BL)과 반대측의 노드와 0V의 접속전위와의 사이에 직렬로 접속된 트랜지스터(Q7,Q8)로 이루어진다. 이 트랜지스터(Q7,Q8)로 강제반전수단을 구성하고 있다. 트랜지스터(Q7)의 게이트는 비트선(BL)에 접속되어 있다.

모든 트랜지스터(Q3)의 게이트에는 ψ1 신호선이 접속되어 상기 트랜지스터(Q3)가 충전수단을 구성하고 있다. 또, 모든 트랜지스터(Q4)의 게이트에는 ψ2 신호선이, Q8의 게이트에는 ψ3 신호선이 접속된다. 클럭발생회로(5)에서는 ψ1, ψ2, ψ3 각 신호선을 소정의 타이밍으로 구동제어한다.

트랜지스터(Q3)의 소스는 기록동작시 9V, 그 이외의 경우에는 5V로 되는 전원에 접속되어 있다. 또, 플립플롭회로의 전원도 기록동작시에는 9V, 그 이외에는 5V이다.

이어서, 제2도의 회로동작에 대해 제3도에 나타낸 기록시의 도작 파형을 참조하면서 설명한다. 여기서, 메모리셀(2-1)에 0을, 메로리셀(2-2)에 0을, 메모리셀(2-3)에 1을 기록할 경우를 가정하고, 또한 메모리셀(2-1)보다도 메모리셀(2-2)쪽이 더 기록하기 어렵다고 가정한다.

처음에 열게이트(15)를 매개로 외부로부터 IO 선/BIO 선(IO의 반전신호선)을 매개로 플립플롭회로(1)에 기록데이터가 래치된다. 즉, 플립플롭회로(1-1)의 비트선측의 노드(N1)는 0V로, 플립플롭회로(1-2)의 비트선측의 노드(N2)는 0V로, 플립플롭회로(1-3)의 비트선측 노드측의 노드(N3)는 5V로 설정된다. 이 상태에서, 제1회째의 기록동장(WRITE-1)이 개시된다.

시각(t10)에 있어서 ψ1이 0V로 되면, 트랜지스터(Q3)가 도통되어 비트선( BL)이 9V로 충전된다. 또, 플립플롭의 전원이 9V으로 승압하기 때문에, 노드(N3)의 전위는 9V로 된다.

시각(t11)에서는 ψ1이 10V로 상승하여 비트선의 충전이 종료됨과 동시에 ψ2가 10V로 상승하여 노드(N)의 전위에 따라 비트선 전위가 방전된다. 즉, 노드(N1) 및 노드(N2)는 0V이기 때문에 비트선(BL1 및 BL2)은 0V로 방전하고, 노드(N3)는 9V이기 때문에 비트선(BL3)은 9V로 된다. 이 9V는 메모리셀(2-3)의 기록금지전압으로서 작용한다. 이 조건으로 메모리셀(2)에는 기록전압이 인가된다.

시각(t12)에서 제1회째의 기록동작이 종료하고, 베리파이도작 및 재기록 데이터설정 동작(VERIFY)으로 들어간다. ψ이 0V로 하강하여 비트선은 트랜지스터(Q3)를 매개로 5V로 충전됨과 동시에 ψ이 0V로 하강하기 때문에 비트선(BL)과 플립플롭회로(1)는 단절된다.

시각(t13)에서 비트선의 충전이 종료되고, 부유상태의 비트선을 메모리셀이 방전해 간다. 여기서, 메모리셀의 임계치에 의해 방전속도가 다르며, 기록이 충분하지 않으면 메모리셀의 임계치는 상승하지 않고, 이 경우 비트선은 방전한다. 제1회째의 기록동작에서는 메모리셀(2-1 및 2-3) 모두 기록이 충분히 행해지지 않는다. 또, 메모리셀(2-3)은 기록을 행하지 않기 때문에 필연적으로 비트선의 방전이 일어난다.

시각(t14)에서는 ψ3이 5V로 상승한다. 그러면 모든 트랜지스터(Q8)가 도통한다. 제1회째의 기록동작에서는 3개의 메모리셀중 기록이 완료되어 있는 것은 하나로 없다. 모든 비트선은 방전하여 저레벨이다. 따라서, 트랜지스터(Q7)는 비도통으로 되어 플립플롭회로(1)는 어떠한 영향도 받지 않는다. 또 종래예와 같은 「0 기록셀의 비트선 재충전」도 행하지 않는다.

여기서, 플립플롭회로(1)의 노드(N)에 래치되어 있는 전위는 위로부터 0V, 0V, 5V이다. 이 상태는 기록을 행하기 전과 동일하다.

시각(t20)에서 제2회째의 기록동작(WRITE-2)이 개시된다. 즉, 시각(t20)에서 시각(t21)까지는 비트선의 9V의 충전, 시각(t21)부터 시각(t22)까지는 메모리셀로의 기록이 행해진다.

시각(t22)에서 제2회째의 베리파이동작 및 재기록 데이터설정이 행해진다. 즉, 시각(t22)에서 시각(t23)까지는 비트선의 5V 충전, 시각(t23)부터 시각(t24)까지는 메모리셀(2)에 의한 비트선의 방전이 행해진다. 여기서, 주의해야 할 것은 비트선(BL1)의 전위가 5V부터 거의 저하하지 않는다는 것이다. 이는 메모리셀(2-1)의 기록이 종료한 것을 나타내고 있다.

시각(t24)에서 ψ3아 5V로 상승하면, 트랜지스터(Q8)가 도통된다. 이번은 제1회째와는 달리 비트선(BL1)의 전위는 고레벨이다. 따라서, 비트선(BL1)에 대응하는 트랜지스터(Q7)가 도통된다. 이와 같이 하면, 플립플롭회로(1-1)의 비트선(BL1)과 반대측의 리드는 접지방향으로 낮아져 플립플롭회로의 보유데이터가 반전한다. 강제반전수단에 의해 유지데이터가 반전시켜진 것이다. 역시, 플립플롭회로(1)의 노드(N)에 래치된 전위는 위로부터 5V, 0V, 5V로 된다. 이와 같이 기록완료된 비트는 순차로 0V부터 5V로 재설정되고, 이 5V는 승압되어 9V의 기록금지전압으로서의 역할을 하기 때문에 당해 비트에는 이 이후의 기록은 이루어지지 않는다.

시각(t30)에서 제3회째의 기록동작(WRITE-2)이 개시된다. 즉, 시각(t30)에서부터 시각(t31)까지는 비트선의 9V 충전, 시각(t31)부터 시작(t32)까지는 메모리셀로의 기록이 행해진다. 여기서 주의해야 할 것은, 비트선(BL1)이 9V로 되어 있다는 것이다. 이것은 BL3과 같은 기록금지전압이다.

시각(t32)에서 제3회째의 베리파이동작 및 재기록 데이터설정이 행해진다. 즉, 시각(t32)부터 시각(t33)까지는 비트선의 5V 충전, 시각(t33)부터 (t34)까지는 메모리셀(2)에 의한 비트선의 방전이 행해진다. 여기서 주의해야 할 것은 이번은 메모리셀(2-2)의 기록이 종료한다는 것이다.

시각(t34)에서 ψ3이 5V로 상승하면 트랜지스터(Q8)가 도통된다. 이번은 제2회째와는 달리 비트선(BL2)의 전위는 고레벨이다. 따라서 비트선(BL2)에 대응하는 트랜지스터(Q7)가 도통된다. 이와 같이 하면, 플립플롭회로(1-2)의 비트선(BL2)과 반대측의 리드는 접지방향으로 떨어져 플립플롭회로(12)의 유지데이터가 반전한다. 강제반전수단에 의해 유지데이터가 반전시켜진 것이다. 여기서, 플립플롭회로(1)의 노드(N)에 래치된 전위는 위로부터 5V,5V,5V로 된다. 주의해야할 것은 노드(N2)의 전위가 제2회째의 0V부터 5V로 변화되어 있는 것이다. 여기서 모든 것(3비트)의 기록이 종료된다.

이상 설명한 바와 같이, 1회마다의 기록동작 및 베리파이동작으로 기록이 완료된 때에는 강제반전수단에 의해 플립플롭회로의 데이터가 반전된다. 이 결과, 비트마다 베이파이가 실현된다. 또, 종래와 같이 비트선의 전위를 변동시키는 것은 없다. 비트선의 전위는 강제반전수단에 입력될 뿐이기 때문이다. 또, 전류의 관통경로도 없이 구성될 수 있으며, 소비전력의 증대도 없다.

더욱이, 트랜지스터(Q7)의 게이트를 센스노드로 하고 있기 때문에 감도가 좋고, 저전압에서의 센스도 가능하게 된다는 부차적인 효과도 있다.

제4도 각각은 제1실시예의 변형예를 나타낸 회로도로서, (a)는 제2도의 회로와 같다. 그외의 회로와의 비교를 위해 기재해 둔다. (b)는 트랜지스터 (Q7,Q8)의 접지순서를 변경한 것이다. 플립플롭회로(1)에 비트선(BL)의 변동이 트랜지스터(Q7)의 게이트·드레인 용량을 매개로 전달하는 것이 없어 플립플롭회로(1)의 유지데이터가 보다 안정되게 된다. 더욱이, 트랜지스터(Q7)의 소스는 접지되어 있기 때문에, (a)에 비해 비트선(BL)의 전위가 약간 낮더라도 플립플롭이 반전한다. 이 결과, 안정된 베리파이 독출이 가능하게 되어 베리파이의 오동작도 감소한다(반대로, (a)는 (b)와 비교해서 트랜지스터(Q8)의 스위칭 노이즈가 에 영향을 주는것을 트랜지스터(Q7)가 차단되어 있기 때문에 노이즈에 의해 플립플롭이 오반전되어 버리는 것을 방지할 수 있다 (c)는 트랜지스터(Q81,Q7,Q82)를 직렬로 접속하고, 트랜지스터(Q81,Q82)에서 (a)에 있어서의 트랜지스터(Q8)의 역할을 달성한 것이다. 이 결과, (a),(b) 양자의 장점만을 누릴 수 있어 안정된 베리파이 동작의 실현이 가능하며, 동시에 플립플롭의 오반전을 방지할수 있다. (d)는 (a)에 있어서의 트랜지스터(Q8) 대신에 트랜지스터(Q91,Q92)를 이용한 것이다. 트랜지스터(Q91,Q92)에는 상보신호(ψ3,Bψ3)가 입력된다. 즉, 신호(ψ3)가 5V로 되면, 트랜지스터(Q91)가 도통하고, 비트선(BL)의 전위에 플립플롭회로(1)의 강제반전이 일어난다. 또 신호(Bψ3)가 0V로 되면 트랜지스터(Q92)가 도통하고, 트랜지스터(Q7)의 게이트 전위를 0V로 접지한다. (d)와 마찬가지의 효과가 있다. 모두 제2도와 동일하게 동작하기 때문에 동작의 상세한 내용은 생략한다.

이어서, 제1실시예에서, 동작의 안정성을 기하기 위한 조건을 설명한다. 제37도는 제1도에 있어서 플립플롭회로(1-1,Q4,Q7,Q8)를 더욱 상세하게 기재한 도면이다. 플립플롭회로(1-1) 는 P 채널트랜지스터(Q01), N 채널트랜지스터(Q02)로 이루어진 인버터 및, P 채널트랜지스터(Q03), N 채널트랜지스터(Q04)로 이루어진 인버터를 역병렬 접지하여 둔다. 강제반전수단으로 작용하는 트랜지스터(Q7) 및 트랜지스터(Q8)가 접지되는 노드(N01)측을 충전하기 위한 트랜지스터는 Q01이다. 여기서, 안정된 동작을 위해서는 트랜지스터 (Q01)와 트랜지스터(Q07 및 Q08)와의 콘덕턴스 크기의 비가 중요하게 된다.

트랜지스터(Q01)의 콘덕턴스를, gmP, 트랜지스터(Q7,Q8)의 직렬접속의 등가 콘덕턴스를, gmN으로 한다. Vcc(전원전압)가 5V일 때의 반전전압(Vinv)(플립플롭이 반전할 때에 비트선에 인가할 필요가 있는 전압의 최소치)의 gmN/gmP 의존성의 시뮬레이션 결과를 제38도에 나타낸다. gmN/gmP=1 부근에서 급격하게 저하하여 반전전압은 트랜지스터(Q7),트랜지스터(Q8)의 임계치(Vth)에 점점 근접한다. 그런데, 입력으로 되는 비트선 전위(Vbit)는, 예컨대 Vcc로 프리챠지된 후, 셀의 콘덕턴스가 제로인 이상적인 상태(0 셀 독출)의 상태에서 프리런닝에 들어간 경우에도 인접 비트선간의 용량의 영향을 받아 (본 실시예에선 베리파이 후의 비트선 충전시의 인접 비트선간의 용량은 해결되지만, 프리런닝시의 용량의 영향은 존재한다) 양쪽 비트선의 어느 한쪽이 저하하면, 제39도와 같이 저하해 버린다. 즉, 양쪽 비트선에 0셀이 접속되어 있는 경우는 그 비트선의 전위저하는 거의 일어나지 않지만, 한쪽 혹은 양쪽에 1 셀이 접속되어 있으면 비트선 전위의 저하가 생긴다. 따라서, 이 저하된 비트선에서도 확실히 0을 센스하기 위해서는 Vinv은 낮은 것이 바람직하다. 제38도에서는 gmN/gmP가 1.8을 지난 곳에서부터 반전전위의 gmN/gmP 의존성이 급격하게 저하하고, 낮은 Vth에 점점 가까워진다. 따라서, 이 값은 1.8이상이 바람직하다. 이 결과, 동작이 안정되고, 전원전압의 변동, 잡음등에 영향을 주기 어려운 회로을 얻을 수 있다. 또, 이렇게 설정되면, 마스크의 어긋남등에 의해 콘덕턴스 변동, 한층 더 나아가서는 gmN/gmP 변동의 영향을 거의 받지 않고 반전전압을 설정할 수 있다. 이렇게 제조상에 장점도 누릴 수 있다.

이상을 정리해 보면, 강제반전수단중의 직렬 MOS 트랜지스터의 등가콘덕턴스(gmN)와 플립플롭회로중의 접속단을 충전 혹은 방전하기 위한 MOS 트랜지스터 콘덕턴스(gmP)와의 관계는,

gmN/gmP1.8

이라면 위의 효과를 얻을 수 있다.

제5도는 본 발명의 제2실시예를 나타낸 회로도이다. 제1실시예와 동일한 회로소자에 대해서는 동일한 참조부호를 붙인다. 1비트선분의 회로는 기록데이터를 일시적으로 유지하는 플립플롭회로와, 비트선(BL), 이 비트선(BL)에 접지되는 제29도에서 설명한 NAND형 메모리셀(2), 비트선(BL)을 충전하는 P 채널트랜지스터(Q3), 비트선(BL)과 플립플롭회로(1)를 접지하는 트랜지스터(Q4) 및, 플립플롭회로(1)의 비트선(BL)과 반대측의 노드와 0V의 접지전위와의 사이에 접속된 트랜지스터(Q7,Q8)로 이루어진다.

이 트랜지스터(Q7,Q8)로 강제반전수단을 구성하고 있다. 트랜지스터(Q7)의 게이트는 비트선(BL)에 접속되어 있다. 모든 트랜지스터(Q3)의 게이트에는 ψ1 신호선이 접속되어, 이 트랜지스터(Q3)는 충전수단을 구성하고 있다. 또, 모든 트랜지스터(Q4)의 게이트에는 ψ2 신호선이, Q8의 게이트에는 ψ3 신호선이 접속된다.

트랜지스터(Q3)의 소스는 기록동작이 9V, 그 이외에는 5V로 되는 전원에 접속되어 있다. 또, 플립플롭회로의 전원도 기록동작시에는 9V, 그 이외에는 5V이다.

또, 제어회로(17)의 일부를 발췌하여 클럭발생회로(7)로써 도시하고 있다. 이것은 ψ1,ψ2,ψ3 각 신호선을 후술하는 소정의 타이밍으로 구동 제어한다. 더욱이, 제1실시예와 다른점은, 신호선(ψR)이 게이트에 접속된 복수의 트랜지스터(Q10)가 각각의 플립플롭회로(1)의 노드(N)와 접지전위와의 사이에 접속되어 있다는 것이다. 이 트랜지스터(Q10)는 리세트수단을 구성한다.

이어서, 제6도에 나타낸 독출시의 동작 파형을 참조하여 제5도의 회로의 동작을 설명한다. 시각(t0)에서 ψ1이 하강하여 비트선(BL)이 5V로 프리챠지 됨과 동시에 ψR이 5V로 상승하여 플립플롭회로(1)가 리세트 된다. 즉 노드(N)가 0V로 된다. 이어서, 시각 (t2)에서 ψ1이 상승하여 비트선(BL)은 부유상태로 되고, 메모리셀(2)의 유지데이터에 의해 비트선(BL)이 방전된다. 시각(t2)에서 ψ3이 상승하면 트랜지스터(Q8)가 도통하고, 비트선 전위값에 따라 트랜지스터(Q7)를 매개로 플립플롭(1)이 강제반전된다.

이와 같이, 제1실시예에 단지 하나의 트랜지스터(Q10)을 부가하는 것만으로 베리파이 동작과 같은 독출경로로 독출 동작을 행하는 것이 가능하게 된다. 따라서, 베리파이 동작과 독출 동작이 정확히 대응하여, 전원전압이 변동, 잡음 등의 영향을 받기 어려운 회로로 된다.

또, 이 독출은 비트선 전위를 변동시키지 않고서 행할 수 있다. 따라서, 비트선의 층 방전에 걸리는 시간이 불필요하게 되어 독출이 고속으로 이루어진다.

더욱이, 독출시의 비트선 전위의 검지 레벨도 트랜지스터(Q7)의 임계치의 조정에 의해 이뤄지기 때문에, 종래(인버터의 임계치를 이용한 검지)보다도 저전위에서의 검지가 가능하게 된다. 이 결과, 전원전압의 저전압화에도 대응할 수 있고, 이에 따라 신뢰성도 향상된다.

제7도는 제2실시예의 여러가지 변형예를 나타낸 회로도이다. (a)는 제6도와 같지만, 참고를 위해 기재해 둔다. (a)에서 (b)까지는 플립플롭회로의 비트선측에 N채널 트랜지스터(Q10)를 접속한 예, (e)에서 (h)까지는 플립플롭회로의 비트선과 반대측에 P채널 트랜지스터(Q11)를 접속한 예이다. 모두 제2실시예와 같은 동작을 하기 때문에 설명을 생략한다.

제8도는 각각 제3실시예를 나타낸 회로도이다. 이것은 인버터(80) 또는 NAND 게이트(81)를 매개로 비트선 전위를 센스하고, 이에 따라 강제반전용의 트랜지스터(Q80)를 구동하는 예이다. (a)에서 (d)에 그 여러가지의 변형예를 나타낸다. 이것은 제1실시예와는 달리 플립플롭회로(1)의 비트선(BL)측의 노드가 트랜지스터(Q80)에서 강제반전된다. 이 결과, 플립플롭회로상을 넘는 배선이 필요없고, 무리하지 않고서 인버터 작성을 행할 수 있다. 또 인버터(80)은 작은 트랜지스터(콘덕턴스가 작은 트랜지스터)를 이용할 수 있고, 배선을 여기저기 끌어당기는 것이 곤란할 때에는 보다 효과적이다. 더욱이, 플립플롭회로의 반전전압(비트선에 인가하는 최저 전압)은 인버터(80)의 임계치 전압이 전원전압에 따라 변화하기 때문에 저전압화에도 대응할 수 있다.

제9도의 각각은 제4실시예를 나타낸 회로도이다. 이것은 제3실시예에 ψR 혹은 BψR에 의해 구동되는 리세트 트랜지스터를 설정한 예이다. 동작은 제2실시예와 거의 같기 때문에 설명을 생략한다.

제10도는 일괄 베리파이 기능을 구비한 제5실시예의 구성을 나타낸 회로도이다. 제1실시예에서는 전체 비트에 대한 기록이 완료되어 있는 것을 검출하는 것에 대해서는 고려되어 있지 않았다. 예컨대, 플립플롭회로(1)의 노드 (N)를 순차검출하여, 모든 비트에 대해 5V가 래치되어 있으면 기록이 완료된다. 이것을 일괄검출하는 회로가 베리파이 회로이다.

일괄 베리파이 회로는 제10도의 트랜지스터(Q201, …, Q203)와, 트랜지스터(Q21) 및, 인버터(20)로 이루어진다. 또, 제1실시예와 동일한 회로 소자에 대해서는 동일한 참조부호를 붙인다. 즉, 1비트선분의 회로는 기록데이터를 일시적으로 유지하는 플립플롭회로(1)와, 비트선(BL), 비트선(BL)에 접속되는 제29도에서의 NAND형 메모리셀(2), 비트선(BL)을 충전하는 P채널 트랜지스터(Q3), 비트선(BL)과 플립플롭회로(1)를 접속하는 트랜지스터(Q4) 및, 플립플롭회로(1)의 비트선(BL)과 반대측의 노드와 0V의 접지전위와의 사이에 직렬로 접속된 트랜지스터(Q7,Q8)로 이루어진다. 이 트랜지스터(Q7,Q8)로 강제반전수단을 구성하고 있다. 트랜지스터(Q7)의 게이트는 비트선(BL)에 접속되어 있다.

모든 트랜지스터(Q3)의 게이트에는 ψ1의 신호선이 접속되어, 이 트랜지스터(Q3)은 충전수단을 구성하고 있다. 또 모든 트랜지스터(Q4)의 게이트에는 ψ2 신호선이, Q8의 게이트에는 ψ3 신호선이 접속된다. 또, 트랜지스터(Q3)의 소스는 기록동작시 9V, 그 이외에는 5V가 되는 전원에 접속되어 있다. 또, 플립플롭회로의 전원도 기록동작시에는 9V, 그 이외에는 5V이다. 또, 제어회로(17)의 일부를 발췌하여 클럭발생회로(8)로서 도시하고 있다. 이것은 ψ1, ψ2, ψ3, ψ5 각 신호선을 소정의 타이밍으로 구동제어한다.

베리파이 동작의 동작 원리는 제1실시예와 동일하다. 전비트 기록 종료 검지는 다음과 같이 행한다. 즉, 베리파이 동작을 끝낸 후, ψ5를 하강시켜, 공통 베리파이선(26)을 5V로 프리챠지한다. 여기서, 트랜지스터(Q201, …, 203)중에서도 온되고, 도통되면, 공통베리파이선(26)이 방전된다. 또, 트랜지스터(Q201)에서 트랜지스터(Q203)의 모두가 오프로 되어 비도통이면, 공통의 베리파이선(26)은 5V 그대로이다.

트랜지스터(Q201, …, Q203)는 각각 대응하는 플립플롭회로(1)의 노드(N)의 반대측의 노드(BN)에 접속되어 있기 때문에 노드(N)가 5V이면 노드(BN)가 0V로 되어 트랜지스터(Q201, …, Q203)가 비도통으로 되고, 노드(N)가 0V이면 노드(BN)가 5V로 되어 트랜지스터(Q201, …, Q203)가 도통된다.

이 결과, 베리파이 후의 노드(N1, …, N3)중 하나라도 0V의 전위 비트가 있다면 (즉, 기록이 아직 완료되지 않은 비트가 있다면) 공통베리파이선(26)은 방전하고, VFY는 5V로 된다. 또, 베리파이 후의 노드(N, …, N3)의 전부가 5V가 되면(즉 전비트에 대해 기록이 완료되어 있으면) 공통베리파이선(26)은 5V인 채이며, VFY는 0V로 된다.

이렇게, 제5실시예와 같이, 일괄 베리파이 회로를 설치하면, 전비트의 기록이 종료되었는가의 여부를 일괄 검토할 수 있다. 이 결과, 기록동작 및 베리파이 동작의 사이클을 언제 정지해야 할 것인가를 판정할 수 있다. 제5실시예에서는 VFY가 0V로 될 때까지 기록동작, 베리파이 동작을 반복해서 수행하면 된다.

또, 일괄 베리파이 회로와 상기한 강제반전형 감지증폭기를 조합시키면, 베리파이 시간이 단축된다고 하는 효과도 얻어진다. 즉, 강제반전형의 감지증폭기중의 플립플롭회로(1)의 래치데이터는 베리파이전에는 전부 노드(N)가 H, 노드(BN)가 L이기 때문에 트랜지스터(Q201∼Q203)는 전부 오프되어 있다. 따라서, ψ5를 H로 하여 공통 베리파이선(26)을 충전하는 타이밍은 베리파이 독출중 혹은 이 이전에 설정할 수 있다. 종래예에 설명한 각종의 센스 방식에서는 베리파이 독출이 전부 종료하고 나서 공통 베리파이선(26)을 충전할 필요가 있었다. 그러나, 본 실시예에서는 당해 충전을 보다 빠른 타이밍으로 행할 수 있다. 따라서, 일괄 베리파이 시간, 나아가서는 기록 시간 전체의 단축에 관계된다.

제11도, 제12도 각각은 상기 제5실시예의 여러가지의 변형예를 나타낸 주요부의 회로이다. 제11도(a)는 제10도의 회로도와 동일하지만, 비교를 위해 기재했다. (b)는 일괄 베리파이 회로를 P채널 트랜지스터(Q21x)(x는 1,2,3)를 직렬접속하여 구성한 예이다. 제12도(c)는 제11도(a)와 마찬가지로 N 채널 트랜지스터 (Q20x)(x는 1,2,3)인 일괄 베리파이 회로를 대응하는 플립플롭회로(1)의 노드(N)측에 구성한 예이다. 제12도(b)는 제11도(b)와 같은 P채널 트랜지스터(Q21x)(x는 1,2,3)를 대응하는 플립플롭회로(1)의 노드(N)측에 접속하여 일괄 베리파이 회로를 구성한 예이다. 모두 제10도의 회로와 같은 동작을 수행하기 때문에 동작의 상세한 설명은 생략한다. (a) 및 (d)의 구성은 방전용의 검출 트랜지스터가 전부 병렬접속되어 있기 때문에 일괄 베리파이가 다른 것보다 보다 고속으로 수행된다. (b) 및 (c)는 검출트랜지스터가 직렬로 접속되어 있기 때문에 칩면적의 절감에 관계된다. 또, (a)는 최적의 예로, 병렬접속인 것 및 N 채널 트랜지스터를 이용한 것 양자에 의해 다른 3자보다도 보다 고속화를 실현할 수 있다.

제13도는 각각 제6 및 제7실시예를 나타낸 회로도로서, 이는 하나의 플립플롭회로(1)를 복수의 비트선으로 공유한 예이다.

제13도(a)는 제6실시예의 회로구성이다. 즉, 플립플롭회로(1)와 이에 접속된 비트선(BLL) 및 비트선 (BLR)과, ψ11, ψ12, ψ13에 의해 제어되는 제1베리파이 독출계(61)와, ψ21, ψ22, ψ23에 의해 제어되는 제2베리파이 독출계(62)로 이루어진다. 이 결과, 플립플롭회로(1)를 비트선(BLL)과 비트선(BLR)에서 공유하는 것이 가능하며, 패턴면적의 삭감이라는 효과를 얻을 수 있다.

제13도(b)는 제7실시예의 회로구성으로서, 비트선(BL1,BL2,BL3,BL4)이 하나의 플립플롭회로(1)를 공유한 예이다. 비트선의 절환은 신호(S1, …, S4)에 의해 제어되는 트랜지스터(Q71, …, Q74)에 의해 행해진다. 이 결과, 제6실시예와 마찬가지로 패턴면적의 삭감이라고 하는 효과를 얻을 수 있다. 더욱이, 복수의 인접하는 비트선에 의해 감지증폭기를 공유하기 때문에 패턴배치에 있어서 비교적 배치가 곤란한 감지증폭기를 여유있게 배치할 수 있다는 효과가 있다. 이것은 상기한 강제반전형 감지증폭기와 조합시키면 보다 효과가 있다. 즉, 강제반전형 감지증폭기에서는 비트선과 반대측의 플립플롭노드에 강제반전수단을 접속하기 때문에 배선을 끌어들이는 것이 성가시다. 4개의 비트선마다 감지증폭기를 공유하면, 배선을 끌어들임에 있어 여유를 가지고 할 수 있다. 설계상, 4개마다 통합하는 것이 좋다.

이상, 제1실시예부터 제7실시예에 있어서 NAND형 메모리셀을 이용한 경우의 회로구성을 설명했다. 이 것은, (1) 기록을 행할 때에 임계치를 시프트시키는 경우에는 비트선을 0V로 하고, 베리파이시에 독출한 결과, 비트선이 5V 그대로이면, 플립플롭회로의 래치데이터를 반전시키는 예이다.

이 이외의 조합으로써, (2) 기록을 행할 때에 임계치를 시프트시킬 경우에는 비트선을 0V로 하고, 베리파이시에 독출한 결과, 비트선이 0V가 되면, 플립플롭회로의 래치데이터를 반전시키는 예(예컨대, 소거시에 부유게이트에 전자를 주입하고, 기록은 선택적으로 드레인으로부터 전자를 뽑아냄으로써 임계치를 부방향으로 시프트하는 NOR형 메모리셀 구조의 경우), (3) 기록을 행할 때에 임계치를 시프트시키는 경우에는 비트선을 5V로 하고, 베리파이시에 독출한 결과, 비트선이 5V 그대로이면 플립플롭회로의 래치데이터를 반전시키는 예 (예컨대, 소거시에 부유게이트에서 전자를 뽑아내고, 기록시에는 선택적으로 드레인으로부터 전자를 주입함으로서 임계치를 정방향으로 시프트하는 NOR형 메모리셀 구조의 경우) 및, (4) 기록을 행할 때에 임계치를 시프트시키는 경우에는 비트선을 5V로 하고, 베리파이시에 독출한 결과, 비트선이 0V로 되면, 플립플롭회로의 래치데이터를 반전시키는 예(예컨대, 소거시에는 부유게이트에 전자를 주입하고, 기록은 선택적으로 드레인으로부터 전자를 뽑아냄으로써 임계치를 마이너스 방향으로 시프트하는 NAND형 메모리셀 구조의 경우)가 있다.

상기 (2)의 예를 제14도, 제15도, 제16도, 제17도에 나타낸다. 각각, 제1실시예, 제2실시예, 제3실시예, 제4실시예에 대응하는 실시예이다. 동작은 각각 대응하는 실시예와 같기 때문에 설명은 생략한다.

상기 (3)의 예를 제18도, 제19도, 제20도, 제21도에 나타낸다. 각각의 제1실시예, 제2실시예, 제3실시예, 제4실시예에 대응하는 실시예이다. 동작은 각각 대응하는 실시예와 같기 때문에 설명은 생략한다.

또, 제22도 및 제23도에 일괄 베리파이의 예를 나타낸다. 이것은 제5실시예에 대응하기 때문에 그 설명은 생략한다.

상기 (4)의 예를 제24도, 제25도, 제26도, 제27도에 나타낸다. 각각 제1실시예, 제2실시예, 제3실시예, 제4실시예에 대응하는 실시예이다. 동작은 각각 대응하는 실시예와 같기 때문에 설명은 생략한다.

이어서, 본 발명을 이용한 가장 적절한 실시예를 제28도에 나타낸다. 틀 7-(b)로 에워싸인 부분이 제7도(b)와 같은 구성이다. 즉, ψR이 상승하면 플립플롭회로(1)의 노드(BN)는 1로 셋트된다. 또, 비트선(BL)이 1이 되어 있는 상태에서 ψ3이 상승하면 플립플롭회로(1)는 반전하게 된다.

상기한 바와 같이, 비트마다 베리파이회로는 실제의 응용에서는 병렬로 수천개 늘어서 있고, 모든 비트선이 1이 되어 있는 상태에서 ψ3의 독출펄스가 입력되면, 모든 플립플롭회로(1)이 반전하게 된다. 이때, 플립플롭회로(1)에 관통전류가 흘러 칩의 소비전력이 증가하거나, P 채널트랜지스터(Q33)의 소스전위가 배선저항 등에 의해 저하되어 버려 동작이 불안정하게 될 가능성이 있을 수 있다.

상기한 문제의 동작을 방지하여 관통전류가 어느 일정한 전류 이상 흐르지 않도록 하는 것이 각 Q31, Q33과 전원사이에 각각 삽입되어 있는 P 채널트랜지스터(Q35,Q36)이다. 각 트랜지스터의 게이트가 별도로 되어 있는 이유는 비트선에 중간전위 등이 입력된 경우, Q36을 흐르는 전류가 많기 때문에 Q36의 게이트 전위를 상승시켜 관통전류를 단속하여 Q35의 게이트 전위가 내려가기 쉽게 하여 플립플롭회로(1)의 안정성을 증가시키는 등 유연성 있는 구성으로 만들기 위해서이다. 물론, 사양과의 겹됨으로 게이트를 공유화하거나, PMOS 트랜지스터의 디멘죤으로 콘덕턴스를 조정하는 등의 변화가 여러가지 고려된다.

트랜지스터(Q35)에 의해 관통전류를 단속하면, 플립플롭회로(1)를 반전시키는 비트선 전위의 임계치를 트랜지스터(Q7)의 임계치 부근으로 설정하는 것이 가능하며, 비트선간 용량에 의한 노이즈의 영향을 없게 할 수 있다.

또한, 비트선 전위는 프로그램/소거시에 고전압에 인가되지만, 디플리선형 MOS 트랜지스터(Q37)를 비트선과 감지증폭기 입구 사이에 삽입하여, 고전압을 커트하는 상투수단을 이용하면 감지증폭기계는 저전압계의 트랜지스터로 형성할 수 있기 때문에, 점유면적을 작게, 또 성능도 향상시킬 수 있다.

또한, 플립플롭회로(1)의 데이터는 열디코더신호(CS)가 게이트에 입력된 전송게이트를 매개로 IO선으로 독출시킨다. 또, IO선을 외부에서 풀스윙시키면 임의의 데이터를 플립플롭회로에 기록하는 것이 가능하다.

또, 비트선을 선택상태로 한 다음 IO/BIO선에 의해 노드(BN)의 전위를 0으로 하고, 또 트랜지스터(Q35)를 오프상태로 하여 두면, IO/BIO선으로부터 비트선으로 흘러들어가는 전류가 측정 가능하게 된다. 비트선 전류로는 셀에 흘러들어가는 전류와 불량에 의한 리크 전류로, 이 기능이 추가됨으로써 메모리의 디바이스 정보를 보다 정확하게 취득할 수 있게 된다.

상기한 실시예에 의하면, 비트마다 베리파이가 가능하게 될 뿐만 아니라, 노이즈에 강하고, 소비전류가 적어지는 외에 테스트 기능이 부가된 감지증폭기 회로를 실현할 수 있게 된다.

이어서, 상기한 설명중에서 일부에 대해 언급했는데, 본 발명은 NAND형 EEPROM셀 뿐만이 아니라 NOR형의 EEPROM셀에 대해서도 적용할 수 있음을 나타낸다. 제40도는 제26도(a)를 발췌해서 메모리셀을 아울러 기재한 것이다.

메모리셀의 예로서 소거, 기록과 함께 FN 터널 전류를 이용하는 선택 트랜지스터부착 셀을 이용한다. FN 터널 전류를 기록에 이용하는 셀은 다수(예컨대, 4000비트 정도)를 동시에 기록하는 것이 가능하고, 이때문에 본 발명의 비트마다 베리파이 효과가 최대한으로 발휘될 수 있기 때문이다. 또, 선택 트랜지스터가 접속되어 있으면, 각 부유게이트부착 트랜지스터의 드레인 스트레스가 절감되기 때문에 더욱 바람직하다. 제 39도에 나타낸 셀은 부유 게이트에 일제히 전자를 주입하여 임계치를 높힌 상태를 소거로 정의하고, 기록은 SLO에 전압을 인가하여 선택 트랜지스터를 온으로 하여 도통시킨후, 기록을 행하는 트랜지스터의 드레인에 정전압의 바이어스를 걸어 선택된 트랜지스터의 제어게이트(워드선(WL0, WL1, …)중의 하나)에 부바이어스를 인가하여 선택 비트의 부유게이트중의 전자를 방출시켜 임계치를 저하시킴으로써 수행한다. 이때, 부유게이트에서 전자가 빠져 임계치를 저하시킴으로써 수행한다. 이때, 부유게이트에서 전자가 빠져 임계치가 0V 이하로 되면, 워드선이 비선택일지라도 전류가 흘러 선택 셀의 정보를 읽을 수 없게 된다. 이 때문에 NAND형 셀과 마찬가지로, 비트마다 베리파이를 이용하여 임계치를 검출하면서 기록하는 편이 안정 동작을 기대할 수 있다. 임계치 분포의 정의에 대해서는 제41도를 참조해두고 싶다.

제40도에서, 선택 셀(M11)에 데이터를 기록하고 싶을 (부유게이트의 전자를 방출시키고 싶은)때에는 강제 반전형의 감지증폭기를 구성하는 플립플롭회로(1)의 비트선 쪽의 노드가 H 가 되도록 리세트한다. 도시하지 않은 리세트 트랜지스터를 이용한다던지, 열게이트를 매개로 외부에 데이터를 로드하는 방식이 고려된다. 이 상태에서 플립플롭회로(2)의 전원을 고전압, 예컨대 7V 정도로 올려 드레인을 고전위로 바이어스하고, 이 상태에서 WLO에 -10V 정도의 부바이어스를 인가한다. 이에 의해 선택 셀의 부유게이트로부터 전자가 방출된다. 이어서, 베리파이는 먼저, ψ2를 L로 하여, 트랜지스터(Q4)를 오프하고, SLO를 L로 하여 선택 트랜지스터(Q05)를 오프한 상태에서 WLO를 소정의 베리파이 전위로 설정, 비트선(BL)을 트랜지스터(Q3)에서 프리챠지한다. 그후, SLO를 온하고 비트선을 프리런닝상태로 둔다. 이때, 만일 임계치가 베리파이 전위보다 내려가 있으면 비트선 전위는 저하해 가고, 인버터(50)로부터는 H가 출력된다. 따라서, 어떤 타이밍에서 ψ3가 H로 된다면, 플립플롭(1)은 강제적으로 반전되어, 비트선 쪽의 노드는 L로 된다. 이 노드가 L로 되면 기록시에 예컨대 워드선에 부바이스가 인가되더라도 드레인이 0V인 채로이기 때문에 부유게이트 없는 전자가 방출되는 것은 없다. 한편, 셀의 임계치가 베리파이 전위 이상이면 비트선 프리챠지 레벨을 유지하기 때문에 플립플롭회로(1)는 반전하지 않고, 다시 기록을 행한다. 선택 셀을 소거상태 그대로 유지하고 싶을 때는 플립플롭회로(1)의 비트선(BL)쪽의 노드는 L로 되도록 데이터를 로드하면 드레인에 전위가 인가되지 않기 때문에 셀은 소거상태의 임계치를 유지한다.

또, 통상의 독출은 셀의 제어게이트에 베리파이 전위 대신에 적절한 전위(예컨대, Vcc)를 인가하여, 상기한 베리파이와 같은 동작을 행하면 좋다.

이렇게, 기록시에 임계치를 저하시키는 종류의 NOR형 EEPROM에 대해서도 본 발명은 적용할 수 있으며 NAND형과 같은 효과를 얻을 수 있다. 특히, FN 터널 전류를 기록에 이용하는 셀에 이용하면 다비트 동시 기록의 장점을 누릴 수 있으며, 선택 트랜지스터를 이용하는 형상의 셀은 스트레스의 관계상 바람직하다.

이상, 본 발명을 몇가지의 실시예를 이용해서 설명하였는데, 본 발명의 요지를 이탈하지 않는 범위내에서 다양한 변형이 가능하고, 본 발명의 범위도 이들 실시예에 한정시키는 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명은 이용하면, 1호의 기록동작 및 베리파이 동작으로 기록이 완료된 때는 강제반전수단에 의해 플립플롭회로의 데이터가 반전된다. 이 결과, 비트마다 베리파이가 실현된다.

또, 종래와 같은 비트선의 전위를 변동시키는 것이 아니다. 비트선의 전위는 강제반전수단에 입력될 뿐이기 때문이다. 또, 전류의 관통경로도 없이 구성 가능하여 소비전력의 증대도 없다.

Claims

기록데이터를 제1의 상태 및 제2의 상태로서 유지하는 플립플롭회로와, 이 플립플롭회로에 접속된 비트선, 이 비트선을 충전하는 충전수단, 상기 비트선에 접속되고, 임계치가 제1의 범위 및 제2의 범위를 취함으로써 정보를 기억하는 트랜지스터로 이루어지며, 기록동작시에 상기 플립플롭회로가 상기 제1의 상태를 유지하고 있을 때에는 상기 임계치는 상기 제1의 범위로부터 상기 제2의 범위의 방향으로 시프트되고, 상기 플립플롭회로가 상기 제2의 상태를 유지하고 있을 때에는 상기 임계치의 시프트가 억압되며, 기록동작에 이어서 실행되는 검증동작시에 상기 임계치가 제2의 범위에 있을 때는 상기 충전수단에 의한 충전후의 상기 비트선을 제1의 전위로 하는 불휘발성 메모리셀 및, 상기 검증동작시에 상기 비트선이 상기 제1의 전위에 있을때는 상기 플립플롭회로의 일단과 소정전위를 접속함으로써 이 플립플롭회로가 검증시 이전에 유지하고 있던 상태에 관계없이 이 플립플롭회로에 상기 제2의 상태를 유지시키는 강제반전수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 비트선과 상기 플립플롭회로간에는 스위칭소자가 접속되어 있고, 이 스위칭소자는 검증동작시에 오프되어 상기 비트선과 상기 플립플롭회로를 전기적으로 분리하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 플립플롭회로는 CMOS 인버터를 역병렬접속하여 이루어지고, 상기 강제반전수단은 상기 플립플롭회로와 상기 소정전위간에 소스·드레인 접속되며 상기 비트선에 게이트가 접속된 MOS 트랜지스터인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제3항에 있어서, 상기 MOS 트랜지스터의 콘덕턴스(gmN)와 플립플롭회로중의 상기 일단을 충전 또는 방전하기 위한 MOS 트랜지스터 콘덕턴스(gmP)와의 관계는,

gmN/gmP&gt1.8

인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 플립플롭회로는 CMOS 인버터를 역병렬접속하여 이루어지고, 상기 강제반전수단은 상기 플립플롭회로와 상기 소정전위간에 직렬로 접속된 제1 및 제2의 MOS 트랜지스터로 이루어지며, 상기 제1의 MOS 트랜지스터의 게이트는 상기 비트선에 접속되고, 상기 제2의 MOS 트랜지스터의 게이트에는 제어신호가 입력되며, 상기 검증동작시에는 상기 제2의 MOS 트랜지스터가 도통하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제5항에 있어서, 상기 제1및 제2의 MOS 트랜지스터의 등가콘덕턴스(gmN)와 상기 플립플롭회로중의 상기 일단을 충전 또는 방전하기 위한 MOS 트랜지스터의 콘덕턴스(gmP)와의 관계는,

gmN/gmP&gt1.8

인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제5항에 있어서, 상기 제2의 MOS 트랜지스터는 상기 플립플롭회로에 접속되어 있고, 상기 제2의 MOS 트랜지스터는 상기 소정전위에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제5항에 있어서, 상기 제1의 MOS 트랜지스터는 상기 플릴플롭회로에 접속되어 있고, 상기 제1의 MOS 트랜지스터는 상기 소정전위에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 불휘발성 메모리셀은 기억동작에 FN 터널전류를 이용하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제9항에 있어서, 상기 불휘발성 메모리셀은 부유게이트를 갖는 복수의 MOS 트랜지스터와, 이들 MOS 트랜지스터와 상기 비트선간에 선택 트랜지스터를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
데이터를 제1의 상태 및 제2의 상태로 유지하는 플립플롭회로와, 리세트동작시에 이 플립플롭회로의 일단과 제1의 소정전위를 접속함으로써, 이 플립플롭회로에 상기 제1의 상태를 유지시키는 리세트수단, 상기 플립플롭회로에 접속된 비트선, 이 비트선을 충전하는 충전수단, 상기 비트선에 접속되고, 임계치가 제1의 범위 및 제2의 범위를 취함으로써 정보를 기억하는 트랜지스터로 이루어지며, 상기 리세트동작에 이어서 실행되는 독출동작시에 상기 임계치가 제2의 범위에 있을 때는 상기 충전수단에 의한 충전후의 상기 비트선을 제1의 전위로 하는 불휘발성 메모리셀 및, 상기 독출동작시에 상기 비트선이 상기 제1의 전위에 있을 때는 상기 플립플롭회로의 일단과 제2의 소정전위를 접속함으로써 이 플립플롭회로에 상기 제2의 상태를 유지시키는 강제반전수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
제11항에 있어서, 상기 비트선과 상기 플립플롭회로간에는 스위칭소자가 접속되어 있고, 이 스위칭소자는 독출동작시에 오프되어 상기 비트선과 상기 플립플롭회로를 전기적으로 분리하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제12항에 있어서, 상기 플립플롭회로는 CMOS 인버터를 역병렬접속하여 이루어지고, 상기 강제반전수단은 상기 플립플롭회로와 상기 소정전위간에 소스·드레인이 접속되고 상기 비트선에 게이트가 접속된 MOS 트랜지스터인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제13항에 있어서, 상기 MOS 트랜지스터의 콘덕턴스(gmN)와 상기 플립플롭회로중의 상기 일단을 충전 또는 방전하기 위한 MOS 트랜지스터의 콘덕턴스(gmP)와의 관계는

gmN/gmP&gt1.8

인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제12항에 있어서, 상기 플립플롭회로는 CMOS 인버터를 역병렬접속하여 이루어지고, 상기 강제반전수단은 상기 플립플롭회로와 상기 소정전위간에 직렬로 접속된 제1 및 제2의 MOS 트랜지스터로 이루어지며, 상기 제1의 MOS 트랜지스터의 게이트는 상기 비트선에 접속되고, 상기 제2의 MOS 트랜지스터의 게이트에는 제어신호가 입력되며, 상기 검증동작시에는 상기 제2의 MOS 트랜지시트가 도통하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제15항에 있어서, 상기 제1 및 제2의 MOS 트랜지스터의 등가 콘덕턴스(gmN)와 상기 플립플롭회로중의 상기 일단을 충전 또는 방전하기 위한 MOS 트랜지스터의 콘덕턴스(gmP)와의 관계는

gmN/gmP&gt1.8

인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제15항에 있어서, 상기 제1의 MOS 트랜지스터는 상기 플립플롭회로에 접속되어 있고, 상기 제2의 MOS 트랜지스터는 상기 소정전위에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제15항에 있어서, 상기 제2의 MOS 트랜지스터는 상기 플립플롭회로에 접속되어 있고, 상기 제1의 MOS 트랜지스터는 상기 소정전위에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제11항에 있어서, 상기 불휘발성 메모리셀은 기록동작에 FN 터널전류를 이용하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제19항에 있어서, 상기 불휘발성 메로리셀은 부유게이트를 갖는 복수의 MOS 트랜지스터와, 이들 MOS 트랜지스터와 상기 비트선간에 선택 트랜지스터를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
데이터를 제1의 상태 및 제2의 상태로 유지하는 플립플롭회로와, 리세트동작시에 이 플립플롭회로의 일단과 제1의 소정전위를 접속함으로서, 이 플립플롭회로에 상기 제1의 상태를 유지시키는 리세트수단, 상기 플립플롭회로에 접속된 비트선, 이 비트선을 충전하는 충전수단, 상기 비트선에 접속되고, 임계치가 제1의 범위 및 제2의 범위를 취함으로써 정보를 기억하는 트랜지스터로 이루어지며, 기록동작시에 상기 플립플롭회로가 상기 제1의 상태를 유지하고 있을 때에는 상기 임계치는 상기 제1의 범위로부터 상기 제2의 범위의 방향으로 시프트되고, 상기 플립플롭회로가 상기 제2의 상태를 유지하고 있을 때에는 상기 임계치의 시프트가 억압되며, 기록동작에 이어서 실행되는 검증동작시 및 상기 리세트동작에 이어서 실행되는 독출동작시에 상기 임계치가 제2의 범위에 있을 때는 상기 충전수단에 의한 충전후의 상기 비트선을 제1의 전위로 하는 불휘발성 메모리셀 및 상기 검증동작시 및 상기 독출동작시에 상기 비트선이 상기 제1의 전위에 있을 때는 상기 플립플롭회로의 일단과 소정전위를 접속함으로써 이 플립플롭회로가 그 이전에 유지되어 있던 상태에 관계없이 이 플립플롭회로에 상기 제2의 상태를 유지시키는 강제반전수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
제21항에 있어서, 상기 비트선과 상기 플립플롭회로간에 스위칭소자가 접속되어 있고, 이 스위칭소자는 독출동작시에 오프되어 상기 비트선과 상기 플립플롭회로를 전기적으로 분리하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제22항에 있어서, 상기 플립플롭회로는 CMOS 인버터를 역병렬접속하여 이루어지고, 상기 강제반전수단은 상기 플립플롭회로와 상기 소정전위간에 소스·드레인이 접속되고 상기 비트선에 게이트가 접속된 MOS 트랜지스터인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제23항에 있어서, 상기 MOS 트랜지스터의 콘덕턴스(gmN)와 상기 플립플롭회로중의 상기 일단을 충전 또는 방전하기 위한 MOS 트랜지스터의 콘덕턴스(gmP)와의 관계는

gmN/gmP&gt1.8

인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제22항에 있어서, 상기 플립플롭회로는 CMOS 인버터를 역병렬접속하여 이루어지고, 상기 강제반전수단은 상기 플립플롭회로와 상기 소정전위간에 직렬로 접속된 제1 및 제2의 MOS 트랜지스터로 이루어지며, 상기 제1의 MOS 트랜지스터의 게이트는 상기 비트선에 접속되고, 상기 제2의 MOS 트랜지스터의 게이트에는 제어신호가 입력되며 상기 검증동작시에는, 상기 제2의 MOS 트랜지스터가 도통하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제25항에 있어서, 상기 제1 및 제2의 MOS 트랜지스터의 등가 콘덕턴스(gmN)와 상기 플립플롭회로중의 상기 일단을 충전 또는 방전하기 위한 MOS 트랜지스터의 콘덕턴스(gmP)와의 관계는

gmN/gmP&gt1.8

인 것을 특징으로 하는 불휘발성 반도체 기억장치.
제25항에 있어서, 상기 제1의 MOS 트랜지스터는 상기 플립플롭회로에 접속되어 있고, 상기 제2의 MOS 트랜지스터는 상기 소정전위에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제25항에 있어서, 상기 제2의 MOS 트랜지스터는 상기 플립플롭회로에 접속되어 있고, 상기 제1의 MOS 트랜지스터는 상기 소정전위에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제21항에 있어서, 상기 불휘발성 메모리셀은 기록동작에 FN 터널전류를 이용하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제29항에 있어서, 상기 불휘발성 메모리셀은 부유게이트를 갖는 복수의 MOS 트랜지스터와, 이들 MOS 트랜지스터와 상기 비트선간에 선택 트랜지스터를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.