JPH0844626A - キャッシュシステムのフラッシュサイクル制御方法 - Google Patents
キャッシュシステムのフラッシュサイクル制御方法Info
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- JPH0844626A JPH0844626A JP6176342A JP17634294A JPH0844626A JP H0844626 A JPH0844626 A JP H0844626A JP 6176342 A JP6176342 A JP 6176342A JP 17634294 A JP17634294 A JP 17634294A JP H0844626 A JPH0844626 A JP H0844626A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
-
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- G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
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Abstract
(57)【要約】
【目的】 ライトバック方式のキャッシュメモリシステ
ムにおいて、フラッシュサイクル時のダーティラインの
検索時間の短縮により、システム性能を向上させる。 【構成】 全タグアドレスをＮ個にブロック分けし、各
ブロックごとにブロック内のダーティラインの有無を示
すダーティライン検出ビット６を用意する。各ブロック
においてブロック内のダーティライン検出ビットがダー
ティラインなしを示す場合には、そのブロック内には、
ダーティラインの検索作業を行わず、即座にブロック内
のキャッシュメモリの無効化を行う。
ムにおいて、フラッシュサイクル時のダーティラインの
検索時間の短縮により、システム性能を向上させる。 【構成】 全タグアドレスをＮ個にブロック分けし、各
ブロックごとにブロック内のダーティラインの有無を示
すダーティライン検出ビット６を用意する。各ブロック
においてブロック内のダーティライン検出ビットがダー
ティラインなしを示す場合には、そのブロック内には、
ダーティラインの検索作業を行わず、即座にブロック内
のキャッシュメモリの無効化を行う。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュシステムの
フラッシュサイクル制御方法に関する。
フラッシュサイクル制御方法に関する。
【０００２】
【従来の技術】先ず、キャッシュラインのクリーン状態
とは、本発明の対象となるキャッシュメモリと主記憶の
接続ブロックを示す図３において、キャッシュメモリ２
の内容と主記憶３との内容が一致している状態をいい、
ダーティ状態とはキャッシュメモリ２の内容と主記憶３
の内容が一致していない状態をいう。ダーティ状態で
は、キャッシュメモリ２に新しいデータ、主記憶３に古
いデータがあることを示し、キャッシュメモリ２に真の
データがあるといえる。
とは、本発明の対象となるキャッシュメモリと主記憶の
接続ブロックを示す図３において、キャッシュメモリ２
の内容と主記憶３との内容が一致している状態をいい、
ダーティ状態とはキャッシュメモリ２の内容と主記憶３
の内容が一致していない状態をいう。ダーティ状態で
は、キャッシュメモリ２に新しいデータ、主記憶３に古
いデータがあることを示し、キャッシュメモリ２に真の
データがあるといえる。
【０００３】また、フラッシュとは、キャッシュメモリ
２の全内容を無効化することをいう。クリーンラインに
おいてフラッシュが発生した場合、主記憶３に真のデー
タが存在する為、キャッシュメモリ２の内容は即座に無
効化できる。しかし、ダーティラインにおいてフラッシ
ュが発生した場合には、主記憶３には真のデータが存在
せず、キャッシュメモリ２に中に真のデータが存在する
為、キャッシュメモリ２の内容を主記憶３に移してから
キャッシュメモリ２の内容は無効化する必要がある。こ
の為、フラッシュサイクル時、全タグアドレスについて
クリーンラインかダーティラインかを判別する必要があ
る。
２の全内容を無効化することをいう。クリーンラインに
おいてフラッシュが発生した場合、主記憶３に真のデー
タが存在する為、キャッシュメモリ２の内容は即座に無
効化できる。しかし、ダーティラインにおいてフラッシ
ュが発生した場合には、主記憶３には真のデータが存在
せず、キャッシュメモリ２に中に真のデータが存在する
為、キャッシュメモリ２の内容を主記憶３に移してから
キャッシュメモリ２の内容は無効化する必要がある。こ
の為、フラッシュサイクル時、全タグアドレスについて
クリーンラインかダーティラインかを判別する必要があ
る。
【０００４】次に図２を用いて従来のキャッシュフラッ
シュ制御方法の一例を説明する。この従来方法では、全
タグアドレスを００００番地からＸＸＸＸ番地までを１
アドレス単位にシーケンシャルにダーティラインの有無
を検索する。ラインがクリーンライン４の場合、即座に
キャッシュメモリ２の内容は無効化し、タグアドレスを
インクリメントし、次のダーティラインを検索しに行
く。もし、検索中にダーティライン５を検出した場合に
は、そのラインにおいてキャッシュメモリ２と主記憶３
の間に不一致がある為、キャッシュメモリ２の内容を主
記憶への書き込んだ後、キャッシュメモリ２の無効化を
行い、次のタグアドレスに対してダーティラインの有無
の検索へと進む。
シュ制御方法の一例を説明する。この従来方法では、全
タグアドレスを００００番地からＸＸＸＸ番地までを１
アドレス単位にシーケンシャルにダーティラインの有無
を検索する。ラインがクリーンライン４の場合、即座に
キャッシュメモリ２の内容は無効化し、タグアドレスを
インクリメントし、次のダーティラインを検索しに行
く。もし、検索中にダーティライン５を検出した場合に
は、そのラインにおいてキャッシュメモリ２と主記憶３
の間に不一致がある為、キャッシュメモリ２の内容を主
記憶への書き込んだ後、キャッシュメモリ２の無効化を
行い、次のタグアドレスに対してダーティラインの有無
の検索へと進む。
【０００５】このように従来方法では、００００番地か
らＸＸＸＸ番地までの間におけるダーティラインの存在
は、全タグアドレスの検索が終了まで分からない。よっ
て、００００番地からＸＸＸＸ番地まで１アドレス単位
に全タグアドレスをシーケンシャルに検索する必要があ
る。
らＸＸＸＸ番地までの間におけるダーティラインの存在
は、全タグアドレスの検索が終了まで分からない。よっ
て、００００番地からＸＸＸＸ番地まで１アドレス単位
に全タグアドレスをシーケンシャルに検索する必要があ
る。
【０００６】
【発明が解決しようとする課題】上述したキャッシュフ
ラッシュ制御方法では、ダーティラインが１つもない場
合にも、全タグアドレスを検索する為、連続してフラッ
シュサイクルが発生した場合、毎回全タグアドレスへの
ダーティラインの検索を行わなければならなく、フラッ
シュサイクルに長時間を要するという問題点がある。
ラッシュ制御方法では、ダーティラインが１つもない場
合にも、全タグアドレスを検索する為、連続してフラッ
シュサイクルが発生した場合、毎回全タグアドレスへの
ダーティラインの検索を行わなければならなく、フラッ
シュサイクルに長時間を要するという問題点がある。
【０００７】
【課題を解決するための手段】本発明のキャッシュフラ
ッシュ制御方法は、ライトバック方式を採用するキャッ
シュメモリのタグアドレスを複数個のブロックに分け、
各ブロックごとに、そのブロック内におけるダーティラ
インの有無を表示するダーティ検出ビットを設けて、フ
ラッシュサイクル時に各ブロックごとの前記ダーティ検
出ビットの状態により、ダーティラインの検索サイクル
を省略することを特徴とする。
ッシュ制御方法は、ライトバック方式を採用するキャッ
シュメモリのタグアドレスを複数個のブロックに分け、
各ブロックごとに、そのブロック内におけるダーティラ
インの有無を表示するダーティ検出ビットを設けて、フ
ラッシュサイクル時に各ブロックごとの前記ダーティ検
出ビットの状態により、ダーティラインの検索サイクル
を省略することを特徴とする。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図３は、本発明のキャッシュフラッシュ制
御方法を示す図である。本発明では、００００番地から
ＸＸＸＸ番地までの全タグアドレスをＮ個にブロック分
けている。そして、各ブロックごとにブロック内に１ラ
インでもダーティラインが存在するか否かを示すダーテ
ィライン検出ビット６を備える。
御方法を示す図である。本発明では、００００番地から
ＸＸＸＸ番地までの全タグアドレスをＮ個にブロック分
けている。そして、各ブロックごとにブロック内に１ラ
インでもダーティラインが存在するか否かを示すダーテ
ィライン検出ビット６を備える。
【００１０】いま、ブロックＡ、ブロックＢ、ブロック
Ｃのダーティライン検出ビット６は全てオフであり、こ
の結果、ブロックＡ、ブロックＢ、ブロックＣのタグア
ドレスは全てクリーンライン７であるこが分かる。その
為、ブロックＡ、ブロックＢ、ブロックＣ内のタグアド
レスへのダーティラインの検索を行う必要はなく、即座
にブロックＡ、ブロックＢ、ブロックＣの全キャッシュ
メモリを無効化することが可能である。
Ｃのダーティライン検出ビット６は全てオフであり、こ
の結果、ブロックＡ、ブロックＢ、ブロックＣのタグア
ドレスは全てクリーンライン７であるこが分かる。その
為、ブロックＡ、ブロックＢ、ブロックＣ内のタグアド
レスへのダーティラインの検索を行う必要はなく、即座
にブロックＡ、ブロックＢ、ブロックＣの全キャッシュ
メモリを無効化することが可能である。
【００１１】しかし、ブロックＤではダーティライン検
出ビット６はオンであり、ブロックＤ内にはダーティラ
イン８が存在することが分かるが、この場合、どのタグ
アドレスにダーティライン８があり、どのタグアドレス
がクリーライン７かは判断できない。この為、ダーティ
ライン検出ビット６がオンのブロックについては、従来
方法と同様に、シーケンシャルにブロック内の全タグア
ドレスを検索する必要がある。検索により、タグアドレ
スがクリーンライン７の場合、即座にキャッシュメモリ
２の内容を無効化し、次のタグアドレスへダーティライ
ンの検索へと進む。タグアドレスがダーティライン８で
ある場合には、キャッシュメモリ２から主記憶３へ内容
を移してから、キャッシュメモリ２の内容を無効化す
る。ダーティライン検出ビットがオンであるブロックに
おいては、シーケンシャルにブロック内の全タグアドレ
スを検索することになり、この場合においては、従来方
法と同等制御となる。
出ビット６はオンであり、ブロックＤ内にはダーティラ
イン８が存在することが分かるが、この場合、どのタグ
アドレスにダーティライン８があり、どのタグアドレス
がクリーライン７かは判断できない。この為、ダーティ
ライン検出ビット６がオンのブロックについては、従来
方法と同様に、シーケンシャルにブロック内の全タグア
ドレスを検索する必要がある。検索により、タグアドレ
スがクリーンライン７の場合、即座にキャッシュメモリ
２の内容を無効化し、次のタグアドレスへダーティライ
ンの検索へと進む。タグアドレスがダーティライン８で
ある場合には、キャッシュメモリ２から主記憶３へ内容
を移してから、キャッシュメモリ２の内容を無効化す
る。ダーティライン検出ビットがオンであるブロックに
おいては、シーケンシャルにブロック内の全タグアドレ
スを検索することになり、この場合においては、従来方
法と同等制御となる。
【００１２】以上説明したように、本発明のキャッシュ
フラッシュ制御方法では、ダーティライン検出ビット６
がオフの状態のブロックにおいては、タグアドレスへの
ダーティラインの検索動作が省略できる為、従来方法に
比較してフラッシュサイクルの時間短縮が期待できる。
特に短時間内にフラッシュサイクルが連続する場合、ダ
ーティラインの発生確率は低い為、その差が大きく現れ
る。
フラッシュ制御方法では、ダーティライン検出ビット６
がオフの状態のブロックにおいては、タグアドレスへの
ダーティラインの検索動作が省略できる為、従来方法に
比較してフラッシュサイクルの時間短縮が期待できる。
特に短時間内にフラッシュサイクルが連続する場合、ダ
ーティラインの発生確率は低い為、その差が大きく現れ
る。
【００１３】
【発明の効果】以上説明したように本発明は、シーケシ
ャルに全タグアドレスを検索する従来方法に比較して、
ブロック分割した中で、そのブロックにダーティライン
がない場合には、その検索に要する時間を省略可能なこ
とから、フラシュサイクルにおける時間短縮が可能とな
り、システム全体の性能向上につながるという効果があ
る。
ャルに全タグアドレスを検索する従来方法に比較して、
ブロック分割した中で、そのブロックにダーティライン
がない場合には、その検索に要する時間を省略可能なこ
とから、フラシュサイクルにおける時間短縮が可能とな
り、システム全体の性能向上につながるという効果があ
る。
【図１】本発明のキャッシュフラッシュ方法を示す図で
ある。
ある。
【図２】従来のキャッシュフラッシュ方法を示す図であ
る。
る。
【図３】本発明の対象となるキャッシュメモリと主記憶
の接続ブロックを示す図である。
の接続ブロックを示す図である。
１ ＣＰＵ ２ キャッシュメモリ ３ 主記憶 ４ クリーンライン ５ ダーティライン ６ ダーティライン検出ビット ７ クリーンライン ８ ダーティライン
Claims (1)
- 【請求項１】 ライトバック方式を採用するキャッシュ
メモリのタグアドレスを複数個のブロックに分け、各ブ
ロックごとに、そのブロック内におけるダーティライン
の有無を表示するダーティ検出ビットを設けて、フラッ
シュサイクル時に各ブロックごとの前記ダーティ検出ビ
ットの状態により、ダーティラインの検索サイクルを省
略することを特徴とするキャッシュシステムのフラッシ
ュサイクル制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176342A JPH0844626A (ja) | 1994-07-28 | 1994-07-28 | キャッシュシステムのフラッシュサイクル制御方法 |
| US08/508,186 US5692150A (en) | 1994-07-28 | 1995-07-27 | Cache flash controlling method for cache memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176342A JPH0844626A (ja) | 1994-07-28 | 1994-07-28 | キャッシュシステムのフラッシュサイクル制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844626A true JPH0844626A (ja) | 1996-02-16 |
Family
ID=16011917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6176342A Pending JPH0844626A (ja) | 1994-07-28 | 1994-07-28 | キャッシュシステムのフラッシュサイクル制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5692150A (ja) |
| JP (1) | JPH0844626A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2634702A1 (en) | 2012-02-29 | 2013-09-04 | Fujitsu Limited | Processor, information processing apparatus, and arithmetic method |
| JP2015099628A (ja) * | 2013-10-18 | 2015-05-28 | 株式会社半導体エネルギー研究所 | 演算処理装置およびその駆動方法 |
| JP2017111484A (ja) * | 2015-12-14 | 2017-06-22 | Ｎｅｃプラットフォームズ株式会社 | ストアマージ装置、情報処理装置、およびストア制御方法、並びにコンピュータ・プログラム |
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| EP1182566B1 (en) | 2000-08-21 | 2013-05-15 | Texas Instruments France | Cache operation based on range of addresses |
| GB2369690B (en) * | 2000-11-29 | 2002-10-16 | Sun Microsystems Inc | Enhanced protection for memory modification tracking |
| GB2369694B (en) * | 2000-11-29 | 2002-10-16 | Sun Microsystems Inc | Efficient memory modification tracking |
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1994
- 1994-07-28 JP JP6176342A patent/JPH0844626A/ja active Pending
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1995
- 1995-07-27 US US08/508,186 patent/US5692150A/en not_active Expired - Lifetime
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| JP2017111484A (ja) * | 2015-12-14 | 2017-06-22 | Ｎｅｃプラットフォームズ株式会社 | ストアマージ装置、情報処理装置、およびストア制御方法、並びにコンピュータ・プログラム |
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| US11226981B2 (en) | 2015-12-14 | 2022-01-18 | Nec Platforms, Ltd. | Store merge apparatus, store control method, and recording medium for recording computer program |
Also Published As
| Publication number | Publication date |
|---|---|
| US5692150A (en) | 1997-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970225 |