JP3489958B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3489958B2 JP3489958B2 JP06648397A JP6648397A JP3489958B2 JP 3489958 B2 JP3489958 B2 JP 3489958B2 JP 06648397 A JP06648397 A JP 06648397A JP 6648397 A JP6648397 A JP 6648397A JP 3489958 B2 JP3489958 B2 JP 3489958B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- selection
- memory
- selection transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000015654 memory Effects 0.000 claims description 187
- 230000002950 deficient Effects 0.000 claims description 19
- 230000007547 defect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
及び消去が可能な不揮発性メモリセルを備えた半導体記
憶装置（以下、便宜上「フラッシュメモリ」と称す
る。）に係り、特に、所定の大きさの情報記憶領域の単
位毎に複数の不揮発性メモリセルを直列に接続した構成
が特徴的なＮＡＮＤ型と呼ばれるフラッシュメモリに関
する。
及び消去が可能な不揮発性メモリセルを備えた半導体記
憶装置（以下、便宜上「フラッシュメモリ」と称す
る。）に係り、特に、所定の大きさの情報記憶領域の単
位毎に複数の不揮発性メモリセルを直列に接続した構成
が特徴的なＮＡＮＤ型と呼ばれるフラッシュメモリに関
する。
【０００２】近年、不揮発性半導体記憶装置の主力製品
として、情報を電気的に書き込むことが可能で且つ電気
的に一括又は部分的に消去することが可能なフラッシュ
メモリが多数開発されている。その中でも特に、ＮＡＮ
Ｄ型フラッシュメモリは、ランダム・アクセスのスピ
ードは遅いがシーケンシャル・アクセスのスピードは速
い、ページ単位すなわちワード線単位（通常は２５６
バイトに冗長部８バイトを加えた２６４バイト、又は５
１２バイトに冗長部１６バイトを加えた５２８バイト）
で書き込みが行える、一般的なＮＯＲ型と呼ばれるフ
ラッシュメモリに比べて、より小さいブロック単位（通
常は１６ページ）で消去が行える、データを書き換え
る時間が短い、メモリセル面積が小さいため大容量化
が容易である、等の点から、大容量ファイルシステム用
に適している。かかるＮＡＮＤ型フラッシュメモリの市
場は今後大きくなっていくと予想され、注目されてい
る。
として、情報を電気的に書き込むことが可能で且つ電気
的に一括又は部分的に消去することが可能なフラッシュ
メモリが多数開発されている。その中でも特に、ＮＡＮ
Ｄ型フラッシュメモリは、ランダム・アクセスのスピ
ードは遅いがシーケンシャル・アクセスのスピードは速
い、ページ単位すなわちワード線単位（通常は２５６
バイトに冗長部８バイトを加えた２６４バイト、又は５
１２バイトに冗長部１６バイトを加えた５２８バイト）
で書き込みが行える、一般的なＮＯＲ型と呼ばれるフ
ラッシュメモリに比べて、より小さいブロック単位（通
常は１６ページ）で消去が行える、データを書き換え
る時間が短い、メモリセル面積が小さいため大容量化
が容易である、等の点から、大容量ファイルシステム用
に適している。かかるＮＡＮＤ型フラッシュメモリの市
場は今後大きくなっていくと予想され、注目されてい
る。
【０００３】
【従来の技術】図５には従来技術の一例としてのＮＡＮ
Ｄ型フラッシュメモリにおけるメモリセルアレイの回路
構成が部分的に示される。同図において、ＷＬ1 〜ＷＬ
16は１ブロック（＝１６ページ）の単位毎に配設された
ワード線、ＢＬ1,ＢＬ2,……はビット線を示す。情報を
記憶する不揮発性メモリセル（＝メモリセルトランジス
タ）は、この１ブロックの単位で各ビット線（ＢＬ1,Ｂ
Ｌ2 ）毎に、１６個（Ｑ１Ｍ1 〜Ｑ１Ｍ16, Ｑ２Ｍ1 〜
Ｑ２Ｍ16）直列に接続されて一つのメモリセル列を構成
している。メモリセル列Ｑ１Ｍ1 〜Ｑ１Ｍ16及びＱ２Ｍ
1 〜Ｑ２Ｍ16の各々の一端は、選択信号線ＳＬ1 の電位
にそれぞれ応答する選択トランジスタＱ１Ａ1 及びＱ２
Ａ1 を介してそれぞれビット線ＢＬ1 及びＢＬ2 に接続
されており、また、各々の他端は、選択信号線ＳＬ2の
電位にそれぞれ応答する選択トランジスタＱ１Ａ2 及び
Ｑ２Ａ2 を介してそれぞれグランドに接地されている。
Ｄ型フラッシュメモリにおけるメモリセルアレイの回路
構成が部分的に示される。同図において、ＷＬ1 〜ＷＬ
16は１ブロック（＝１６ページ）の単位毎に配設された
ワード線、ＢＬ1,ＢＬ2,……はビット線を示す。情報を
記憶する不揮発性メモリセル（＝メモリセルトランジス
タ）は、この１ブロックの単位で各ビット線（ＢＬ1,Ｂ
Ｌ2 ）毎に、１６個（Ｑ１Ｍ1 〜Ｑ１Ｍ16, Ｑ２Ｍ1 〜
Ｑ２Ｍ16）直列に接続されて一つのメモリセル列を構成
している。メモリセル列Ｑ１Ｍ1 〜Ｑ１Ｍ16及びＱ２Ｍ
1 〜Ｑ２Ｍ16の各々の一端は、選択信号線ＳＬ1 の電位
にそれぞれ応答する選択トランジスタＱ１Ａ1 及びＱ２
Ａ1 を介してそれぞれビット線ＢＬ1 及びＢＬ2 に接続
されており、また、各々の他端は、選択信号線ＳＬ2の
電位にそれぞれ応答する選択トランジスタＱ１Ａ2 及び
Ｑ２Ａ2 を介してそれぞれグランドに接地されている。
【０００４】メモリセルに情報を記憶させる場合、
“１”データ又は“０”データとして記憶される。すな
わち、“１”データの記憶は、メモリセルのフローティ
ングゲートを「プラス」に帯電させた状態にする（つま
りメモリセルトランジスタのしきい値を「マイナス」に
する）ことで行われ、“０”データの記憶は、メモリセ
ルのフローティングゲートを「マイナス」に帯電させた
状態にする（つまりメモリセルトランジスタのしきい値
を「プラス」にする）ことで行われる。
“１”データ又は“０”データとして記憶される。すな
わち、“１”データの記憶は、メモリセルのフローティ
ングゲートを「プラス」に帯電させた状態にする（つま
りメモリセルトランジスタのしきい値を「マイナス」に
する）ことで行われ、“０”データの記憶は、メモリセ
ルのフローティングゲートを「マイナス」に帯電させた
状態にする（つまりメモリセルトランジスタのしきい値
を「プラス」にする）ことで行われる。
【０００５】メモリセルから情報を読み出す場合、先
ず、選択信号線ＳＬ1 及びＳＬ2 の電位をそれぞれ
“Ｈ”レベルとし、選択トランジスタＱ１Ａ1,Ｑ２Ａ1,
Ｑ１Ａ2 及びＱ２Ａ2 を全てオン状態とする。これによ
って、各メモリセル列Ｑ１Ｍ1 〜Ｑ１Ｍ16及びＱ２Ｍ1
〜Ｑ２Ｍ16は、それぞれビット線ＢＬ1 及びＢＬ2 とグ
ランドに接続される。次いで、情報を読み出したいメモ
リセルのコントロールゲート（つまり選択されたワード
線）に０Ｖを印加し、それ以外のメモリセルのコントロ
ールゲート（つまり非選択のワード線）には高レベル電
圧を印加する。
ず、選択信号線ＳＬ1 及びＳＬ2 の電位をそれぞれ
“Ｈ”レベルとし、選択トランジスタＱ１Ａ1,Ｑ２Ａ1,
Ｑ１Ａ2 及びＱ２Ａ2 を全てオン状態とする。これによ
って、各メモリセル列Ｑ１Ｍ1 〜Ｑ１Ｍ16及びＱ２Ｍ1
〜Ｑ２Ｍ16は、それぞれビット線ＢＬ1 及びＢＬ2 とグ
ランドに接続される。次いで、情報を読み出したいメモ
リセルのコントロールゲート（つまり選択されたワード
線）に０Ｖを印加し、それ以外のメモリセルのコントロ
ールゲート（つまり非選択のワード線）には高レベル電
圧を印加する。
【０００６】従って、選択されたメモリセル（＝メモリ
セルトランジスタ）が記憶している情報が“１”データ
の場合には、そのメモリセルトランジスタのしきい値は
「マイナス」であるので、コントロールゲートの電圧が
０Ｖでもそのメモリセルトランジスタはオンとなり、ビ
ット線にセル電流が流れる。逆に、選択されたメモリセ
ルが記憶している情報が“０”データの場合には、当該
メモリセルトランジスタのしきい値は「プラス」である
ので、コントロールゲートの電圧が０Ｖの時は当該メモ
リセルトランジスタはオフとなり、ビット線にセル電流
が流れない。一方、非選択のメモリセルのコントロール
ゲートには全て高レベル電圧が印加されるため、記憶し
ている情報にかかわらず、非選択のメモリセルトランジ
スタは全てオン状態となっており、ビット線にセル電流
が流れる。
セルトランジスタ）が記憶している情報が“１”データ
の場合には、そのメモリセルトランジスタのしきい値は
「マイナス」であるので、コントロールゲートの電圧が
０Ｖでもそのメモリセルトランジスタはオンとなり、ビ
ット線にセル電流が流れる。逆に、選択されたメモリセ
ルが記憶している情報が“０”データの場合には、当該
メモリセルトランジスタのしきい値は「プラス」である
ので、コントロールゲートの電圧が０Ｖの時は当該メモ
リセルトランジスタはオフとなり、ビット線にセル電流
が流れない。一方、非選択のメモリセルのコントロール
ゲートには全て高レベル電圧が印加されるため、記憶し
ている情報にかかわらず、非選択のメモリセルトランジ
スタは全てオン状態となっており、ビット線にセル電流
が流れる。
【０００７】つまり、情報読み出し時に、選択されたメ
モリセルがビット線にセル電流を流すか流さないかをセ
ンスアンプで検出することにより、その選択されたメモ
リセルが記憶している情報が“１”データであるか
“０”データであるかを決定することができる。
モリセルがビット線にセル電流を流すか流さないかをセ
ンスアンプで検出することにより、その選択されたメモ
リセルが記憶している情報が“１”データであるか
“０”データであるかを決定することができる。
【０００８】
【発明が解決しようとする課題】上述したように、ＮＡ
ＮＤ型フラッシュメモリでは、ページ（＝ワード線）単
位で書き込み／読み出しが行われ、ブロック（＝複数ペ
ージ）単位で消去が行われる。この時、ブロック単位で
各ビット線毎に複数のメモリセルが直列に接続されてい
るため、１ブロック又は１ページ中に１ビット（＝１メ
モリセル）でも不具合が生じていると、その不具合が生
じているメモリセル以外の他のメモリセルの動作に影響
を与える。
ＮＤ型フラッシュメモリでは、ページ（＝ワード線）単
位で書き込み／読み出しが行われ、ブロック（＝複数ペ
ージ）単位で消去が行われる。この時、ブロック単位で
各ビット線毎に複数のメモリセルが直列に接続されてい
るため、１ブロック又は１ページ中に１ビット（＝１メ
モリセル）でも不具合が生じていると、その不具合が生
じているメモリセル以外の他のメモリセルの動作に影響
を与える。
【０００９】例えば、図５の構成において、ビット線Ｂ
Ｌ1 に関して直列に接続された１６個のメモリセル（＝
メモリセルトランジスタ）Ｑ１Ｍ1 〜Ｑ１Ｍ16のうち、
一つ（仮にＱ１Ｍ2 とする）に不具合が生じ、壊れてし
まったとする。この場合、その壊れたメモリセルＱ１Ｍ
2 の情報を読み出すと、そのメモリセルトランジスタは
オフしているので、ビット線ＢＬ1 にセル電流は流れ
ず、元の記憶情報にかかわらず“０”データと判断され
る。
Ｌ1 に関して直列に接続された１６個のメモリセル（＝
メモリセルトランジスタ）Ｑ１Ｍ1 〜Ｑ１Ｍ16のうち、
一つ（仮にＱ１Ｍ2 とする）に不具合が生じ、壊れてし
まったとする。この場合、その壊れたメモリセルＱ１Ｍ
2 の情報を読み出すと、そのメモリセルトランジスタは
オフしているので、ビット線ＢＬ1 にセル電流は流れ
ず、元の記憶情報にかかわらず“０”データと判断され
る。
【００１０】また、その壊れたメモリセルＱ１Ｍ2 と同
じメモリセル列に接続された他のメモリセルＱ１Ｍ1,Ｑ
１Ｍ3 〜Ｑ１Ｍ16の情報を読み出そうとしても、その壊
れたメモリセルＱ１Ｍ2 のオフによって電流の流れが遮
断されてしまうため、この場合も、元の記憶情報にかか
わらず“０”データと判断されてしまう。不具合が発生
しているメモリセルを含むブロックは、製品の出荷時に
使用できないブロックであり、例えば「インバリッド・
ブロック」と呼ばれている。このようなインバリッド・
ブロックについては、不具合が発見された後の使用はア
クセスすらも禁止となる。これは、上述したようにＮＡ
ＮＤ型フラッシュメモリはページ単位で書き込み／読み
出しを行い、ブロック単位で消去を行うため、インバリ
ッド・ブロックへのアクセス動作は不具合が生じている
メモリセル列を伴うことになるからである。
じメモリセル列に接続された他のメモリセルＱ１Ｍ1,Ｑ
１Ｍ3 〜Ｑ１Ｍ16の情報を読み出そうとしても、その壊
れたメモリセルＱ１Ｍ2 のオフによって電流の流れが遮
断されてしまうため、この場合も、元の記憶情報にかか
わらず“０”データと判断されてしまう。不具合が発生
しているメモリセルを含むブロックは、製品の出荷時に
使用できないブロックであり、例えば「インバリッド・
ブロック」と呼ばれている。このようなインバリッド・
ブロックについては、不具合が発見された後の使用はア
クセスすらも禁止となる。これは、上述したようにＮＡ
ＮＤ型フラッシュメモリはページ単位で書き込み／読み
出しを行い、ブロック単位で消去を行うため、インバリ
ッド・ブロックへのアクセス動作は不具合が生じている
メモリセル列を伴うことになるからである。
【００１１】このように、ＮＡＮＤ型フラッシュメモリ
では、複数のメモリセルが直列に接続されたメモリセル
列を有していることに起因して、そのメモリセル列の中
の１ビット（＝１メモリセル）でも不具合が生じると、
たとえそのメモリセル列中の他のメモリセルが機能的に
正常であっても、その不具合が生じているメモリセルを
含むブロックは、１ブロック分まるごと使用できなくな
ってしまうという問題があった。
では、複数のメモリセルが直列に接続されたメモリセル
列を有していることに起因して、そのメモリセル列の中
の１ビット（＝１メモリセル）でも不具合が生じると、
たとえそのメモリセル列中の他のメモリセルが機能的に
正常であっても、その不具合が生じているメモリセルを
含むブロックは、１ブロック分まるごと使用できなくな
ってしまうという問題があった。
【００１２】つまり、限られた情報記憶領域に設けられ
たメモリセルのうち極めて少数（１つの場合もある）の
不良メモリセル以外の他の大多数の正常なメモリセルを
無駄にしてしまうことになり、メモリセルの有効利用と
いう観点から、改善の余地が残されている。本発明は、
上述した従来技術における課題に鑑み創作されたもの
で、インバリッド・ブロックが発生した場合でも、当該
ブロックをまるごと使用禁止にすることなく全体として
メモリセルの有効利用を図ることができる不揮発性半導
体記憶装置を提供することを目的とする。
たメモリセルのうち極めて少数（１つの場合もある）の
不良メモリセル以外の他の大多数の正常なメモリセルを
無駄にしてしまうことになり、メモリセルの有効利用と
いう観点から、改善の余地が残されている。本発明は、
上述した従来技術における課題に鑑み創作されたもの
で、インバリッド・ブロックが発生した場合でも、当該
ブロックをまるごと使用禁止にすることなく全体として
メモリセルの有効利用を図ることができる不揮発性半導
体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上述した従来技術の課題
を解決するため、本発明によれば、所定の大きさの情報
記憶領域の単位毎に複数の書換え可能な不揮発性メモリ
セルが直列に接続されたメモリセル列を有する不揮発性
半導体記憶装置において、前記メモリセル列を複数のメ
モリセル群に分割し、該分割された各メモリセル群を迂
回するようにそれぞれ対応するメモリセル群に並列にス
イッチング素子を接続し、該スイッチング素子をオン／
オフさせる制御手段を設けたことを特徴とする不揮発性
半導体記憶装置が提供される。
を解決するため、本発明によれば、所定の大きさの情報
記憶領域の単位毎に複数の書換え可能な不揮発性メモリ
セルが直列に接続されたメモリセル列を有する不揮発性
半導体記憶装置において、前記メモリセル列を複数のメ
モリセル群に分割し、該分割された各メモリセル群を迂
回するようにそれぞれ対応するメモリセル群に並列にス
イッチング素子を接続し、該スイッチング素子をオン／
オフさせる制御手段を設けたことを特徴とする不揮発性
半導体記憶装置が提供される。
【００１４】本発明に係る不揮発性半導体記憶装置の構
成によれば、直列に接続されたメモリセル列の中のいず
れかのメモリセルに不具合が発生している場合に、当該
メモリセルを含むメモリセル群に対応するスイッチング
素子のみを制御手段によりオン状態とすることで、当該
メモリセル群を迂回させ、当該メモリセル列の使用をそ
のまま継続することができる。
成によれば、直列に接続されたメモリセル列の中のいず
れかのメモリセルに不具合が発生している場合に、当該
メモリセルを含むメモリセル群に対応するスイッチング
素子のみを制御手段によりオン状態とすることで、当該
メモリセル群を迂回させ、当該メモリセル列の使用をそ
のまま継続することができる。
【００１５】つまり、メモリセル列のうち、迂回させた
分のメモリセル群は使用禁止となるが、残りのメモリセ
ル群は使用できるため、当該メモリセル列（すなわち、
このメモリセル列を含むブロック）をまるごと使用禁止
とする従来技術に比べて、全体としてのメモリセルの有
効利用を図ることができる。なお、本発明の他の構成上
の特徴及び作用の詳細については、添付図面を参照しつ
つ以下に記述される実施形態を用いて説明する。
分のメモリセル群は使用禁止となるが、残りのメモリセ
ル群は使用できるため、当該メモリセル列（すなわち、
このメモリセル列を含むブロック）をまるごと使用禁止
とする従来技術に比べて、全体としてのメモリセルの有
効利用を図ることができる。なお、本発明の他の構成上
の特徴及び作用の詳細については、添付図面を参照しつ
つ以下に記述される実施形態を用いて説明する。
【００１６】
【発明の実施の形態】図１には本発明の一実施形態に係
るＮＡＮＤ型フラッシュメモリの全体構成が概略的に示
される。図中、Ｉ／Ｏ１〜Ｉ／Ｏ８は、動作コマンド、
アドレス信号及び書き込みデータをデバイス内部へ取り
込んだり、またデバイス内部のメモリセルからの読み出
しデータを外部へ出力するための入出力端子を示す。ま
た、ＷＰＸ、ＷＥＸ、ＣＥＸ、ＡＬＥ、ＣＬＥ及びＲＥ
Ｘは、デバイスの動作を制御するための制御信号であ
り、それぞれライトプロテクト信号、ライトイネーブル
信号、チップイネーブル信号、アドレスラッチイネーブ
ル信号、コマンドラッチイネーブル信号及びリードイネ
ーブル信号を示す。また、Ｖｃｃは高電位の電源電圧
（通常は５Ｖ、又は３．３Ｖ）、Ｖｓｓは低電位の電源
電圧（通常は０Ｖ）を示し、デバイス内部の各回路に供
給される。
るＮＡＮＤ型フラッシュメモリの全体構成が概略的に示
される。図中、Ｉ／Ｏ１〜Ｉ／Ｏ８は、動作コマンド、
アドレス信号及び書き込みデータをデバイス内部へ取り
込んだり、またデバイス内部のメモリセルからの読み出
しデータを外部へ出力するための入出力端子を示す。ま
た、ＷＰＸ、ＷＥＸ、ＣＥＸ、ＡＬＥ、ＣＬＥ及びＲＥ
Ｘは、デバイスの動作を制御するための制御信号であ
り、それぞれライトプロテクト信号、ライトイネーブル
信号、チップイネーブル信号、アドレスラッチイネーブ
ル信号、コマンドラッチイネーブル信号及びリードイネ
ーブル信号を示す。また、Ｖｃｃは高電位の電源電圧
（通常は５Ｖ、又は３．３Ｖ）、Ｖｓｓは低電位の電源
電圧（通常は０Ｖ）を示し、デバイス内部の各回路に供
給される。
【００１７】また、１はマトリクス状に配列された複数
のワード線ＷＬ及び複数のビット線ＢＬに沿って書換え
可能な不揮発性メモリセル（＝メモリセルトランジス
タ）が配設されたメモリセルアレイを示す。本実施形態
では、後述するように、１ブロック（＝１６ページ）の
単位で各ビット線毎に、１６個のメモリセルが直列に接
続されて一つのメモリセル列を構成している。このメモ
リセルアレイ１には、更に、各ワード線と並行する方向
に複数の選択信号線ＳＬが配設されている。
のワード線ＷＬ及び複数のビット線ＢＬに沿って書換え
可能な不揮発性メモリセル（＝メモリセルトランジス
タ）が配設されたメモリセルアレイを示す。本実施形態
では、後述するように、１ブロック（＝１６ページ）の
単位で各ビット線毎に、１６個のメモリセルが直列に接
続されて一つのメモリセル列を構成している。このメモ
リセルアレイ１には、更に、各ワード線と並行する方向
に複数の選択信号線ＳＬが配設されている。
【００１８】また、２は上述した各制御信号（ＷＰＸ、
ＷＥＸ、ＣＥＸ、ＡＬＥ、ＣＬＥ及びＲＥＸ）に応答し
てデバイス内部の各回路の動作を制御するための動作ロ
ジック制御回路、３は入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８に
対する各種信号又はデータの入出力を制御するための入
出力制御回路、４は入出力制御回路３を通して入力され
た動作コマンドを一時格納しておくためのコマンドレジ
スタ、５は入出力制御回路３を通して入力されたアドレ
ス信号を一時格納しておくためのアドレスレジスタ、６
は入出力制御回路３を通して入力された外部からの書き
込みデータ又はメモリセルからの読み出しデータを一時
格納しておくためのデータレジスタを示す。
ＷＥＸ、ＣＥＸ、ＡＬＥ、ＣＬＥ及びＲＥＸ）に応答し
てデバイス内部の各回路の動作を制御するための動作ロ
ジック制御回路、３は入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８に
対する各種信号又はデータの入出力を制御するための入
出力制御回路、４は入出力制御回路３を通して入力され
た動作コマンドを一時格納しておくためのコマンドレジ
スタ、５は入出力制御回路３を通して入力されたアドレ
ス信号を一時格納しておくためのアドレスレジスタ、６
は入出力制御回路３を通して入力された外部からの書き
込みデータ又はメモリセルからの読み出しデータを一時
格納しておくためのデータレジスタを示す。
【００１９】また、７はアドレスレジスタ５を通して入
力されたアドレス信号のロウアドレスのバッファリング
を行うロウアドレスバッファ、８は同じくアドレスレジ
スタ５を通して入力されたアドレス信号のコラムアドレ
スのバッファリングを行うコラムアドレスバッファ、９
はロウアドレスバッファ７からのロウアドレスをデコー
ドして複数のワード線ＷＬのいずれか１本を選択するロ
ウデコーダ、１０はコラムアドレスバッファ８からのコ
ラムアドレスをデコードして複数のコラム線ＣＬのいず
れか１本を選択するコラムデコーダ、１１はいずれかの
コラム線が選択された時に当該コラム線に対応するビッ
ト線を対応するデータ線（図示せず）に接続するコラム
ゲート、１２は各データ線上に読み出されたデータをセ
ンスし増幅するためのセンスアンプ（Ｓ／Ａ）回路を示
す。
力されたアドレス信号のロウアドレスのバッファリング
を行うロウアドレスバッファ、８は同じくアドレスレジ
スタ５を通して入力されたアドレス信号のコラムアドレ
スのバッファリングを行うコラムアドレスバッファ、９
はロウアドレスバッファ７からのロウアドレスをデコー
ドして複数のワード線ＷＬのいずれか１本を選択するロ
ウデコーダ、１０はコラムアドレスバッファ８からのコ
ラムアドレスをデコードして複数のコラム線ＣＬのいず
れか１本を選択するコラムデコーダ、１１はいずれかの
コラム線が選択された時に当該コラム線に対応するビッ
ト線を対応するデータ線（図示せず）に接続するコラム
ゲート、１２は各データ線上に読み出されたデータをセ
ンスし増幅するためのセンスアンプ（Ｓ／Ａ）回路を示
す。
【００２０】また、１３はデバイス内部で用いられる高
電圧（データ書き込み用の高電圧、データ消去用の高電
圧、データ書き込み時／消去時にメモリセルに対して十
分に書き込み／消去が行われているかどうかをチェック
するのに用いられるベリファイ用の高電圧等）を発生す
る高電圧発生回路を示す。発生された高電圧は、ロウデ
コーダ９を介して選択ワード線に供給されると共に、選
択ビット線に対応するＳ／Ａ回路１２に供給され、また
メモリセルアレイ１内の各メモリセルにも供給される。
電圧（データ書き込み用の高電圧、データ消去用の高電
圧、データ書き込み時／消去時にメモリセルに対して十
分に書き込み／消去が行われているかどうかをチェック
するのに用いられるベリファイ用の高電圧等）を発生す
る高電圧発生回路を示す。発生された高電圧は、ロウデ
コーダ９を介して選択ワード線に供給されると共に、選
択ビット線に対応するＳ／Ａ回路１２に供給され、また
メモリセルアレイ１内の各メモリセルにも供給される。
【００２１】なお、入出力制御回路３、データレジスタ
６、ロウデコーダ９、コラムデコーダ１０、Ｓ／Ａ回路
１２及び高電圧発生回路１３は、それぞれ動作ロジック
制御回路２からの制御に基づいて機能する。また、ライ
トプロテクト信号ＷＰＸは、書き込み／消去動作を強制
的に禁止させる場合に用いられる。すなわち、通常はＷ
ＰＸを“Ｈ”レベルにして使用するが、電源投入遮断時
など入力信号が不確定な時、ＷＰＸを“Ｌ”レベルにし
て高電圧発生回路１３の動作をリセットし、それによっ
て、期待しない動作から保存データを保護するようにす
る。また、ライトイネーブル信号ＷＥＸは、入出力端子
Ｉ／Ｏ１〜Ｉ／Ｏ８から各種信号又はデータをデバイス
内部に取り込む時に用いられる。また、チップイネーブ
ル信号ＣＥＸは、デバイスを選択する時に用いられる。
すなわち、読み出し状態の時にＣＥＸを“Ｈ”レベルに
するとデバイスは低消費電力のスタンバイモードにな
り、また、書き込み／消去動作の実行中の時は“Ｈ”レ
ベル又は“Ｌ”レベルいずれの状態も許容される。ま
た、アドレスラッチイネーブル信号ＡＬＥは、アドレス
信号のアドレスレジスタ５への取り込み及び書き込みデ
ータのデータレジスタ６への取り込みを制御するのに用
いられる。すなわち、ライトイネーブル信号ＷＥＸの立
ち上がり／立ち下がり時に、ＡＬＥを“Ｈ”レベルにし
ておくことで入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８上のデータ
がアドレス信号としてアドレスレジスタ５に取り込ま
れ、また、書込み動作時にはＡＬＥを“Ｌ”レベルにす
ることで入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８上のデータが書
き込みデータとしてデータレジスタ６に取り込まれる。
また、コマンドラッチイネーブル信号ＣＬＥは、動作コ
マンドのコマンドレジスタ４への取り込みを制御するの
に用いられる。すなわち、ライトイネーブル信号ＷＥＸ
の立ち上がり／立ち下がり時に、ＣＬＥを“Ｈ”レベル
にしておくことで入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８上のデ
ータが動作コマンドとしてコマンドレジスタ４に取り込
まれる。また、リードイネーブル信号ＲＥＸは、メモリ
セルからの読み出しデータを外部へシリアル出力させる
時に用いられる。すなわち、ＲＥＸを“Ｌ”レベルにす
ることで所定時間経過後に入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ
８上で出力データが確定し、また、ＲＥＸを“Ｈ”レベ
ルにすることで内部コラムアドレスカウンタ（図示せ
ず）を＋１インクリメントさせる。
６、ロウデコーダ９、コラムデコーダ１０、Ｓ／Ａ回路
１２及び高電圧発生回路１３は、それぞれ動作ロジック
制御回路２からの制御に基づいて機能する。また、ライ
トプロテクト信号ＷＰＸは、書き込み／消去動作を強制
的に禁止させる場合に用いられる。すなわち、通常はＷ
ＰＸを“Ｈ”レベルにして使用するが、電源投入遮断時
など入力信号が不確定な時、ＷＰＸを“Ｌ”レベルにし
て高電圧発生回路１３の動作をリセットし、それによっ
て、期待しない動作から保存データを保護するようにす
る。また、ライトイネーブル信号ＷＥＸは、入出力端子
Ｉ／Ｏ１〜Ｉ／Ｏ８から各種信号又はデータをデバイス
内部に取り込む時に用いられる。また、チップイネーブ
ル信号ＣＥＸは、デバイスを選択する時に用いられる。
すなわち、読み出し状態の時にＣＥＸを“Ｈ”レベルに
するとデバイスは低消費電力のスタンバイモードにな
り、また、書き込み／消去動作の実行中の時は“Ｈ”レ
ベル又は“Ｌ”レベルいずれの状態も許容される。ま
た、アドレスラッチイネーブル信号ＡＬＥは、アドレス
信号のアドレスレジスタ５への取り込み及び書き込みデ
ータのデータレジスタ６への取り込みを制御するのに用
いられる。すなわち、ライトイネーブル信号ＷＥＸの立
ち上がり／立ち下がり時に、ＡＬＥを“Ｈ”レベルにし
ておくことで入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８上のデータ
がアドレス信号としてアドレスレジスタ５に取り込ま
れ、また、書込み動作時にはＡＬＥを“Ｌ”レベルにす
ることで入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８上のデータが書
き込みデータとしてデータレジスタ６に取り込まれる。
また、コマンドラッチイネーブル信号ＣＬＥは、動作コ
マンドのコマンドレジスタ４への取り込みを制御するの
に用いられる。すなわち、ライトイネーブル信号ＷＥＸ
の立ち上がり／立ち下がり時に、ＣＬＥを“Ｈ”レベル
にしておくことで入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８上のデ
ータが動作コマンドとしてコマンドレジスタ４に取り込
まれる。また、リードイネーブル信号ＲＥＸは、メモリ
セルからの読み出しデータを外部へシリアル出力させる
時に用いられる。すなわち、ＲＥＸを“Ｌ”レベルにす
ることで所定時間経過後に入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ
８上で出力データが確定し、また、ＲＥＸを“Ｈ”レベ
ルにすることで内部コラムアドレスカウンタ（図示せ
ず）を＋１インクリメントさせる。
【００２２】以上説明した構成及び動作は、通常のＮＡ
ＮＤ型フラッシュメモリの場合と実質上同じである。本
実施形態では更に、上記の構成に加えて、それぞれ１６
個のメモリセルが直列に接続されてなる各メモリセル列
についていずれかのメモリセルに不具合が発生している
場合に当該メモリセルに対応するアドレスを、例えばヒ
ューズ等を用いて記憶しておくための不具合アドレス記
憶回路２０と、ロウアドレスバッファ７を介して入力さ
れたロウアドレス（つまり外部から指定されたロウアド
レス）を不具合アドレス記憶回路２０に記憶されている
アドレスと比較する比較回路２１と、外部から指定され
たロウアドレスをデコードし、メモリセルアレイ１にお
いて駆動されるべき選択トランジスタ（図示せず）につ
ながる選択信号線を選択するデコーダ２２と、比較回路
２１の比較結果に基づいて、デコーダ２２により選択さ
れた選択信号線の切替え接続を行う切替え回路２３とを
備えている。
ＮＤ型フラッシュメモリの場合と実質上同じである。本
実施形態では更に、上記の構成に加えて、それぞれ１６
個のメモリセルが直列に接続されてなる各メモリセル列
についていずれかのメモリセルに不具合が発生している
場合に当該メモリセルに対応するアドレスを、例えばヒ
ューズ等を用いて記憶しておくための不具合アドレス記
憶回路２０と、ロウアドレスバッファ７を介して入力さ
れたロウアドレス（つまり外部から指定されたロウアド
レス）を不具合アドレス記憶回路２０に記憶されている
アドレスと比較する比較回路２１と、外部から指定され
たロウアドレスをデコードし、メモリセルアレイ１にお
いて駆動されるべき選択トランジスタ（図示せず）につ
ながる選択信号線を選択するデコーダ２２と、比較回路
２１の比較結果に基づいて、デコーダ２２により選択さ
れた選択信号線の切替え接続を行う切替え回路２３とを
備えている。
【００２３】ここに、比較回路２１は、外部から指定さ
れたアドレスを不具合アドレス記憶回路２０に記憶され
ているアドレス（つまり、メモリセル列のいずれかのメ
モリセルに不具合が発生している場合における当該メモ
リセルに対応するアドレス）と比較し、両者が不一致の
場合には“Ｌ”レベルの信号を出力し、両者が一致した
場合には“Ｈ”レベルの信号を出力するように構成され
ている。
れたアドレスを不具合アドレス記憶回路２０に記憶され
ているアドレス（つまり、メモリセル列のいずれかのメ
モリセルに不具合が発生している場合における当該メモ
リセルに対応するアドレス）と比較し、両者が不一致の
場合には“Ｌ”レベルの信号を出力し、両者が一致した
場合には“Ｈ”レベルの信号を出力するように構成され
ている。
【００２４】なお、不具合アドレス記憶回路２０に関し
て、メモリセルに「不具合」が発生しているかどうか
は、例えば、データ消去時に行われるベリファイ・チェ
ックやデータ読み出し時に行われるパリティ・チェック
の際に検出される。図２にメモリセルアレイ１の本発明
に関連した部分の回路構成が示される。基本的な構成
は、図５に示した従来例の構成と同様である。すなわ
ち、１ブロック（＝１６ページ＝１６本のワード線ＷＬ
1 〜ＷＬ16）の単位で各ビット線ＢＬ1,ＢＬ2 毎に、１
６個の不揮発性メモリセルＱ１Ｍ1 〜Ｑ１Ｍ16, Ｑ２Ｍ
1 〜Ｑ２Ｍ16が直列に接続されて一つのメモリセル列を
構成している。メモリセル列Ｑ１Ｍ1 〜Ｑ１Ｍ16及びＱ
２Ｍ1 〜Ｑ２Ｍ16の各々の一端は、選択信号線ＳＬ11の
電位にそれぞれ応答する選択トランジスタＱ１Ａ1 及び
Ｑ２Ａ1 を介してそれぞれビット線ＢＬ1 及びＢＬ2 に
接続されており、また、各々の他端は、選択信号線ＳＬ
21の電位にそれぞれ応答する選択トランジスタＱ１Ａ2
及びＱ２Ａ2 を介してそれぞれグランドに接地されてい
る。
て、メモリセルに「不具合」が発生しているかどうか
は、例えば、データ消去時に行われるベリファイ・チェ
ックやデータ読み出し時に行われるパリティ・チェック
の際に検出される。図２にメモリセルアレイ１の本発明
に関連した部分の回路構成が示される。基本的な構成
は、図５に示した従来例の構成と同様である。すなわ
ち、１ブロック（＝１６ページ＝１６本のワード線ＷＬ
1 〜ＷＬ16）の単位で各ビット線ＢＬ1,ＢＬ2 毎に、１
６個の不揮発性メモリセルＱ１Ｍ1 〜Ｑ１Ｍ16, Ｑ２Ｍ
1 〜Ｑ２Ｍ16が直列に接続されて一つのメモリセル列を
構成している。メモリセル列Ｑ１Ｍ1 〜Ｑ１Ｍ16及びＱ
２Ｍ1 〜Ｑ２Ｍ16の各々の一端は、選択信号線ＳＬ11の
電位にそれぞれ応答する選択トランジスタＱ１Ａ1 及び
Ｑ２Ａ1 を介してそれぞれビット線ＢＬ1 及びＢＬ2 に
接続されており、また、各々の他端は、選択信号線ＳＬ
21の電位にそれぞれ応答する選択トランジスタＱ１Ａ2
及びＱ２Ａ2 を介してそれぞれグランドに接地されてい
る。
【００２５】本実施形態では更に、上記の構成に加え
て、各メモリセル列をそれぞれ２つのメモリセル群に分
割する分割点Ｐ11, Ｐ21と各ビット線ＢＬ1,ＢＬ2 との
間に、それぞれ選択信号線ＳＬ12の電位に応答する選択
トランジスタＱ１Ｂ1 及びＱ２Ｂ1 が接続されており、
また、当該分割点Ｐ11, Ｐ21とグランドとの間に、それ
ぞれ選択信号線ＳＬ22の電位に応答する選択トランジス
タＱ１Ｂ2 及びＱ２Ｂ2が接続されている。つまり、分
割された各メモリセル群を迂回するようにそれぞれ対応
するメモリセル群に並列に選択トランジスタＱ１Ｂ1,Ｑ
１Ｂ2,Ｑ２Ｂ1 及びＱ２Ｂ2 が設けられている。
て、各メモリセル列をそれぞれ２つのメモリセル群に分
割する分割点Ｐ11, Ｐ21と各ビット線ＢＬ1,ＢＬ2 との
間に、それぞれ選択信号線ＳＬ12の電位に応答する選択
トランジスタＱ１Ｂ1 及びＱ２Ｂ1 が接続されており、
また、当該分割点Ｐ11, Ｐ21とグランドとの間に、それ
ぞれ選択信号線ＳＬ22の電位に応答する選択トランジス
タＱ１Ｂ2 及びＱ２Ｂ2が接続されている。つまり、分
割された各メモリセル群を迂回するようにそれぞれ対応
するメモリセル群に並列に選択トランジスタＱ１Ｂ1,Ｑ
１Ｂ2,Ｑ２Ｂ1 及びＱ２Ｂ2 が設けられている。
【００２６】この構成において、分割された各メモリセ
ル群について、当該メモリセル群に直列に接続された選
択トランジスタ及び並列に接続された選択トランジスタ
は、いずれか一方がオンの時に他方はオフとなるよう
に、各々の選択信号線によって駆動される。例えば、ビ
ット線ＢＬ1 につながるｍ個のメモリセルＱ１Ｍ1 〜Ｑ
１Ｍm を含むメモリセル群を例にとると、選択トランジ
スタＱ１Ａ1 がオン（又はオフ）の時に選択トランジス
タＱ１Ｂ1 はオフ（又はオン）となるように、それぞれ
対応する選択信号線ＳＬ11及びＳＬ12のレベルによって
制御される。
ル群について、当該メモリセル群に直列に接続された選
択トランジスタ及び並列に接続された選択トランジスタ
は、いずれか一方がオンの時に他方はオフとなるよう
に、各々の選択信号線によって駆動される。例えば、ビ
ット線ＢＬ1 につながるｍ個のメモリセルＱ１Ｍ1 〜Ｑ
１Ｍm を含むメモリセル群を例にとると、選択トランジ
スタＱ１Ａ1 がオン（又はオフ）の時に選択トランジス
タＱ１Ｂ1 はオフ（又はオン）となるように、それぞれ
対応する選択信号線ＳＬ11及びＳＬ12のレベルによって
制御される。
【００２７】上述した切替え回路２３は、これら選択信
号線のレベルを制御するために設けられている。図３に
その一構成例が示される。図示のように、切替え回路２
３は、選択トランジスタデコーダの出力端と選択信号線
ＳＬ11の間に接続され且つ比較回路の出力に応答してオ
ン／オフするｐチャネルトランジスタＱＰと、選択トラ
ンジスタデコーダの出力端と選択信号線ＳＬ12の間に接
続され且つ比較回路の出力に応答してオン／オフするｎ
チャネルトランジスタＱＮとを有している。
号線のレベルを制御するために設けられている。図３に
その一構成例が示される。図示のように、切替え回路２
３は、選択トランジスタデコーダの出力端と選択信号線
ＳＬ11の間に接続され且つ比較回路の出力に応答してオ
ン／オフするｐチャネルトランジスタＱＰと、選択トラ
ンジスタデコーダの出力端と選択信号線ＳＬ12の間に接
続され且つ比較回路の出力に応答してオン／オフするｎ
チャネルトランジスタＱＮとを有している。
【００２８】この構成において、比較回路の出力が
“Ｌ”レベルの場合（すなわち、上述したように外部か
ら指定されたアドレスと不具合アドレス記憶回路２０に
記憶されているアドレスが不一致の場合）、ｎチャネル
トランジスタＱＮはオフとなり、ｐチャネルトランジス
タＱＰはオンとなるので、選択信号線ＳＬ12は選択トラ
ンジスタデコーダから切り離され、選択トランジスタデ
コーダの出力は選択信号線ＳＬ11に伝達される。これに
よって、選択信号線ＳＬ11につながる選択トランジスタ
（図２においてＱ１Ａ1,Ｑ２Ａ1 ）がオンとなり、選択
信号線ＳＬ12につながる選択トランジスタ（図２におい
てＱ１Ｂ1,Ｑ２Ｂ1 ）はオフとなる。
“Ｌ”レベルの場合（すなわち、上述したように外部か
ら指定されたアドレスと不具合アドレス記憶回路２０に
記憶されているアドレスが不一致の場合）、ｎチャネル
トランジスタＱＮはオフとなり、ｐチャネルトランジス
タＱＰはオンとなるので、選択信号線ＳＬ12は選択トラ
ンジスタデコーダから切り離され、選択トランジスタデ
コーダの出力は選択信号線ＳＬ11に伝達される。これに
よって、選択信号線ＳＬ11につながる選択トランジスタ
（図２においてＱ１Ａ1,Ｑ２Ａ1 ）がオンとなり、選択
信号線ＳＬ12につながる選択トランジスタ（図２におい
てＱ１Ｂ1,Ｑ２Ｂ1 ）はオフとなる。
【００２９】逆に、比較回路の出力が“Ｈ”レベルの場
合（すなわち、外部から指定されたアドレスと不具合ア
ドレス記憶回路２０に記憶されているアドレスが一致し
た場合）、ｐチャネルトランジスタＱＰがオフとなり、
ｎチャネルトランジスタＱＮがオンとなるので、選択信
号線ＳＬ11は選択トランジスタデコーダから切り離さ
れ、選択トランジスタデコーダの出力は選択信号線ＳＬ
12に伝達される。これによって、選択信号線ＳＬ12につ
ながる選択トランジスタ（図２においてＱ１Ｂ1,Ｑ２Ｂ
1 ）がオンとなり、選択信号線ＳＬ11につながる選択ト
ランジスタ（図２においてＱ１Ａ1,Ｑ２Ａ1 ）はオフと
なる。
合（すなわち、外部から指定されたアドレスと不具合ア
ドレス記憶回路２０に記憶されているアドレスが一致し
た場合）、ｐチャネルトランジスタＱＰがオフとなり、
ｎチャネルトランジスタＱＮがオンとなるので、選択信
号線ＳＬ11は選択トランジスタデコーダから切り離さ
れ、選択トランジスタデコーダの出力は選択信号線ＳＬ
12に伝達される。これによって、選択信号線ＳＬ12につ
ながる選択トランジスタ（図２においてＱ１Ｂ1,Ｑ２Ｂ
1 ）がオンとなり、選択信号線ＳＬ11につながる選択ト
ランジスタ（図２においてＱ１Ａ1,Ｑ２Ａ1 ）はオフと
なる。
【００３０】なお、図３の例では、図示の簡単化のた
め、選択信号線ＳＬ11及びＳＬ12に関連した部分の構成
のみを示したが、他の選択信号線ＳＬ21及びＳＬ22に関
連した部分についても、同様の回路構成によって実現す
ることができる。次に、本実施形態に係るＮＡＮＤ型フ
ラッシュメモリの作用効果について、図２を参照しなが
ら説明する。
め、選択信号線ＳＬ11及びＳＬ12に関連した部分の構成
のみを示したが、他の選択信号線ＳＬ21及びＳＬ22に関
連した部分についても、同様の回路構成によって実現す
ることができる。次に、本実施形態に係るＮＡＮＤ型フ
ラッシュメモリの作用効果について、図２を参照しなが
ら説明する。
【００３１】説明の簡単化のため、ビット線ＢＬ1 に関
連した部分の回路構成のみを例にとるものとする。この
構成において、例えば、分割点Ｐ11からビット線ＢＬ1
側のメモリセル群（ｍ個のメモリセルＱ１Ｍ1 〜Ｑ１Ｍ
m ）の中のいずれかのメモリセルに不具合が発生してい
るものとする。従来技術（図５参照）では、直列に接続
されたメモリセル（メモリセル列）の中の１ビット（＝
１メモリセル）でも不具合があると、その不具合が生じ
ているメモリセルを含むブロックは、１ブロックまるご
と使用できないといった不都合があった。
連した部分の回路構成のみを例にとるものとする。この
構成において、例えば、分割点Ｐ11からビット線ＢＬ1
側のメモリセル群（ｍ個のメモリセルＱ１Ｍ1 〜Ｑ１Ｍ
m ）の中のいずれかのメモリセルに不具合が発生してい
るものとする。従来技術（図５参照）では、直列に接続
されたメモリセル（メモリセル列）の中の１ビット（＝
１メモリセル）でも不具合があると、その不具合が生じ
ているメモリセルを含むブロックは、１ブロックまるご
と使用できないといった不都合があった。
【００３２】これに対し本実施形態によれば、選択トラ
ンジスタＱ１Ａ1 をオフ状態とし、選択トランジスタＱ
１Ｂ1 をオン状態とすることで、不具合が発生している
メモリセル群Ｑ１Ｍ1 〜Ｑ１Ｍm をビット線ＢＬ1 から
遮断すると共に、選択トランジスタＱ１Ｂ1 を介してビ
ット線ＢＬ1 を分割点Ｐ11に電気的に接続することがで
きる。但しこの場合、選択トランジスタＱ１Ａ2 につい
てはオン状態、選択トランジスタＱ１Ｂ2 についてはオ
フ状態のままとする。
ンジスタＱ１Ａ1 をオフ状態とし、選択トランジスタＱ
１Ｂ1 をオン状態とすることで、不具合が発生している
メモリセル群Ｑ１Ｍ1 〜Ｑ１Ｍm をビット線ＢＬ1 から
遮断すると共に、選択トランジスタＱ１Ｂ1 を介してビ
ット線ＢＬ1 を分割点Ｐ11に電気的に接続することがで
きる。但しこの場合、選択トランジスタＱ１Ａ2 につい
てはオン状態、選択トランジスタＱ１Ｂ2 についてはオ
フ状態のままとする。
【００３３】このように、ビット線ＢＬ1 は不具合が発
生しているメモリセル群Ｑ１Ｍ1 〜Ｑ１Ｍm を迂回して
分割点Ｐ11に接続されるので、機能的に正常なもう一方
のメモリセル群Ｑ１Ｍm+1 〜Ｑ１Ｍ16をそのまま継続し
て使用することができる。つまり、メモリセル列Ｑ１Ｍ
1 〜Ｑ１Ｍ16のうち迂回させた分のメモリセル群Ｑ１Ｍ
1 〜Ｑ１Ｍm は使用禁止となるが、残りのメモリセル群
Ｑ１Ｍm+1 〜Ｑ１Ｍ16は使用できるため、全体としての
メモリセルの有効利用を図ることができる。
生しているメモリセル群Ｑ１Ｍ1 〜Ｑ１Ｍm を迂回して
分割点Ｐ11に接続されるので、機能的に正常なもう一方
のメモリセル群Ｑ１Ｍm+1 〜Ｑ１Ｍ16をそのまま継続し
て使用することができる。つまり、メモリセル列Ｑ１Ｍ
1 〜Ｑ１Ｍ16のうち迂回させた分のメモリセル群Ｑ１Ｍ
1 〜Ｑ１Ｍm は使用禁止となるが、残りのメモリセル群
Ｑ１Ｍm+1 〜Ｑ１Ｍ16は使用できるため、全体としての
メモリセルの有効利用を図ることができる。
【００３４】同様にして、分割点Ｐ11からグランド側の
メモリセル群Ｑ１Ｍm+1 〜Ｑ１Ｍ16の中のいずれかのメ
モリセルに不具合が発生している場合も、選択トランジ
スタＱ１Ａ2 をオフ状態とし、選択トランジスタＱ１Ｂ
2 をオン状態とすることで、不具合が発生しているメモ
リセル群Ｑ１Ｍm+1 〜Ｑ１Ｍ16を迂回して、機能的に正
常なもう一方のメモリセル群Ｑ１Ｍ1 〜Ｑ１Ｍm をその
まま継続して使用することができる。但しこの場合、選
択トランジスタＱ１Ａ1 についてはオン状態、選択トラ
ンジスタＱ１Ｂ1 についてはオフ状態のままとする。
メモリセル群Ｑ１Ｍm+1 〜Ｑ１Ｍ16の中のいずれかのメ
モリセルに不具合が発生している場合も、選択トランジ
スタＱ１Ａ2 をオフ状態とし、選択トランジスタＱ１Ｂ
2 をオン状態とすることで、不具合が発生しているメモ
リセル群Ｑ１Ｍm+1 〜Ｑ１Ｍ16を迂回して、機能的に正
常なもう一方のメモリセル群Ｑ１Ｍ1 〜Ｑ１Ｍm をその
まま継続して使用することができる。但しこの場合、選
択トランジスタＱ１Ａ1 についてはオン状態、選択トラ
ンジスタＱ１Ｂ1 についてはオフ状態のままとする。
【００３５】このように、本実施形態のＮＡＮＤ型フラ
ッシュメモリの構成によれば、不具合が検出されて使用
禁止となったインバリッド・ブロックが発生した場合で
も、その不具合が発生しているメモリセルを含むメモリ
セル群を迂回するようメモリセルの接続切替えを制御す
ることにより、迂回させた分のページは使用できない
が、残りの大部分のページは使用することが可能とな
る。つまり、当該ブロックを１ブロック分まるごと使用
できなかった従来技術に比べて、全体としてのメモリセ
ルの有効利用を図ることができる。
ッシュメモリの構成によれば、不具合が検出されて使用
禁止となったインバリッド・ブロックが発生した場合で
も、その不具合が発生しているメモリセルを含むメモリ
セル群を迂回するようメモリセルの接続切替えを制御す
ることにより、迂回させた分のページは使用できない
が、残りの大部分のページは使用することが可能とな
る。つまり、当該ブロックを１ブロック分まるごと使用
できなかった従来技術に比べて、全体としてのメモリセ
ルの有効利用を図ることができる。
【００３６】上述した実施形態では、一つのメモリセル
列を２つのメモリセル群に分割した場合の構成例につい
て説明したが、分割するメモリセル群の数は２つに限定
されない。例えば、一つのメモリセル列を３つのメモリ
セル群に分割してもよい。この場合の一構成例が図４に
示される。図４に示される実施形態は、基本的な構成
（メモリセルの構成）において、図２に示した実施形態
の場合と同じである。本実施形態では、一つのメモリセ
ル列が３つのメモリセル群に分割されているため、図２
に示した実施形態と比べて以下の構成上の相違点があ
る。
列を２つのメモリセル群に分割した場合の構成例につい
て説明したが、分割するメモリセル群の数は２つに限定
されない。例えば、一つのメモリセル列を３つのメモリ
セル群に分割してもよい。この場合の一構成例が図４に
示される。図４に示される実施形態は、基本的な構成
（メモリセルの構成）において、図２に示した実施形態
の場合と同じである。本実施形態では、一つのメモリセ
ル列が３つのメモリセル群に分割されているため、図２
に示した実施形態と比べて以下の構成上の相違点があ
る。
【００３７】先ず、各メモリセル列Ｑ１Ｍ1 〜Ｑ１Ｍ16
（Ｑ２Ｍ1 〜Ｑ２Ｍ16）を３つのメモリセル群に分割す
る２つの分割点Ｐ11及びＰ12（Ｐ21及びＰ22）が設けら
れている。そして、ビット線ＢＬ1 （ＢＬ2 ）と一方の
分割点Ｐ11（Ｐ21）との間に選択信号線ＳＬ12の電位に
応答する選択トランジスタＱ１Ｂ1 （Ｑ２Ｂ1 ）が接続
され、また、一方の分割点Ｐ11（Ｐ21）と他方の分割点
Ｐ12（Ｐ22）との間に選択信号線ＳＬ22の電位に応答す
る選択トランジスタＱ１Ｂ2 （Ｑ２Ｂ2 ）が接続され、
更に、他方の分割点Ｐ12（Ｐ22）とグランドとの間に選
択信号線ＳＬ32の電位に応答する選択トランジスタＱ１
Ｂ3 （Ｑ２Ｂ3 ）が接続されている。つまり、分割され
た各メモリセル群を迂回するようにそれぞれ対応するメ
モリセル群に並列に選択トランジスタＱ１Ｂ1,Ｑ１Ｂ2,
Ｑ１Ｂ3,Ｑ２Ｂ1,Ｑ２Ｂ2 及びＱ２Ｂ3 が設けられてい
る。
（Ｑ２Ｍ1 〜Ｑ２Ｍ16）を３つのメモリセル群に分割す
る２つの分割点Ｐ11及びＰ12（Ｐ21及びＰ22）が設けら
れている。そして、ビット線ＢＬ1 （ＢＬ2 ）と一方の
分割点Ｐ11（Ｐ21）との間に選択信号線ＳＬ12の電位に
応答する選択トランジスタＱ１Ｂ1 （Ｑ２Ｂ1 ）が接続
され、また、一方の分割点Ｐ11（Ｐ21）と他方の分割点
Ｐ12（Ｐ22）との間に選択信号線ＳＬ22の電位に応答す
る選択トランジスタＱ１Ｂ2 （Ｑ２Ｂ2 ）が接続され、
更に、他方の分割点Ｐ12（Ｐ22）とグランドとの間に選
択信号線ＳＬ32の電位に応答する選択トランジスタＱ１
Ｂ3 （Ｑ２Ｂ3 ）が接続されている。つまり、分割され
た各メモリセル群を迂回するようにそれぞれ対応するメ
モリセル群に並列に選択トランジスタＱ１Ｂ1,Ｑ１Ｂ2,
Ｑ１Ｂ3,Ｑ２Ｂ1,Ｑ２Ｂ2 及びＱ２Ｂ3 が設けられてい
る。
【００３８】また、分割された各メモリセル群に対して
直列に選択トランジスタＱ１Ａ1,Ｑ１Ａ2,Ｑ１Ａ3,Ｑ２
Ａ1,Ｑ２Ａ2 及びＱ２Ａ3 が接続されている。ここに、
選択トランジスタＱ１Ａ1 （Ｑ２Ａ1 ）は選択信号線Ｓ
Ｌ11の電位に応答し、選択トランジスタＱ１Ａ2 （Ｑ２
Ａ2 ）は選択信号線ＳＬ21の電位に応答し、選択トラン
ジスタＱ１Ａ3 （Ｑ２Ａ3 ）は選択信号線ＳＬ31の電位
に応答する。
直列に選択トランジスタＱ１Ａ1,Ｑ１Ａ2,Ｑ１Ａ3,Ｑ２
Ａ1,Ｑ２Ａ2 及びＱ２Ａ3 が接続されている。ここに、
選択トランジスタＱ１Ａ1 （Ｑ２Ａ1 ）は選択信号線Ｓ
Ｌ11の電位に応答し、選択トランジスタＱ１Ａ2 （Ｑ２
Ａ2 ）は選択信号線ＳＬ21の電位に応答し、選択トラン
ジスタＱ１Ａ3 （Ｑ２Ａ3 ）は選択信号線ＳＬ31の電位
に応答する。
【００３９】図２に示した実施形態の場合と同様に、分
割された各メモリセル群について、当該メモリセル群に
直列に接続された選択トランジスタと並列に接続された
選択トランジスタは、いずれか一方がオンの時に他方は
オフとなるように、各々の選択信号線によって駆動され
る。例えば、ビット線ＢＬ1 につながるｍ個のメモリセ
ルＱ１Ｍ1 〜Ｑ１Ｍm を含むメモリセル群を例にとる
と、選択トランジスタＱ１Ａ1 がオン（又はオフ）の時
に選択トランジスタＱ１Ｂ1 はオフ（又はオン）となる
ように、それぞれ対応する選択信号線ＳＬ11及びＳＬ12
のレベルによって制御される。これら選択信号線のレベ
ルを制御するために、例えば図３に示したような切替え
回路が用いられる。
割された各メモリセル群について、当該メモリセル群に
直列に接続された選択トランジスタと並列に接続された
選択トランジスタは、いずれか一方がオンの時に他方は
オフとなるように、各々の選択信号線によって駆動され
る。例えば、ビット線ＢＬ1 につながるｍ個のメモリセ
ルＱ１Ｍ1 〜Ｑ１Ｍm を含むメモリセル群を例にとる
と、選択トランジスタＱ１Ａ1 がオン（又はオフ）の時
に選択トランジスタＱ１Ｂ1 はオフ（又はオン）となる
ように、それぞれ対応する選択信号線ＳＬ11及びＳＬ12
のレベルによって制御される。これら選択信号線のレベ
ルを制御するために、例えば図３に示したような切替え
回路が用いられる。
【００４０】本実施形態の回路構成に基づく作用効果に
ついては、図２に示した実施形態の回路構成に基づく作
用効果の説明から容易に類推されるので、その説明は省
略する。但し、本実施形態では、ビット線ＢＬ1 （ＢＬ
2 ）と分割点Ｐ11（Ｐ21）の間のメモリセル群の中に不
具合が生じている場合には、当該メモリセル群に対応す
る選択トランジスタＱ１Ａ1 （Ｑ２Ａ1 ）をオフ状態と
し、選択トランジスタＱ１Ｂ1 （Ｑ２Ｂ1 ）をオン状態
とする。この場合、他のメモリセル群に対応する選択ト
ランジスタＱ１Ａ2 及びＱ１Ａ3 （Ｑ２Ａ2 及びＱ２Ａ
3 ）についてはオン状態、選択トランジスタＱ１Ｂ2 及
びＱ１Ｂ3 （Ｑ２Ｂ2 及びＱ２Ｂ3 ）についてはオフ状
態のままとする。
ついては、図２に示した実施形態の回路構成に基づく作
用効果の説明から容易に類推されるので、その説明は省
略する。但し、本実施形態では、ビット線ＢＬ1 （ＢＬ
2 ）と分割点Ｐ11（Ｐ21）の間のメモリセル群の中に不
具合が生じている場合には、当該メモリセル群に対応す
る選択トランジスタＱ１Ａ1 （Ｑ２Ａ1 ）をオフ状態と
し、選択トランジスタＱ１Ｂ1 （Ｑ２Ｂ1 ）をオン状態
とする。この場合、他のメモリセル群に対応する選択ト
ランジスタＱ１Ａ2 及びＱ１Ａ3 （Ｑ２Ａ2 及びＱ２Ａ
3 ）についてはオン状態、選択トランジスタＱ１Ｂ2 及
びＱ１Ｂ3 （Ｑ２Ｂ2 及びＱ２Ｂ3 ）についてはオフ状
態のままとする。
【００４１】また、２つの分割点Ｐ11（Ｐ21）及びＰ12
（Ｐ22）の間のメモリセル群の中に不具合が生じている
場合には、当該メモリセル群に対応する選択トランジス
タＱ１Ａ2 （Ｑ２Ａ2 ）をオフ状態とし、選択トランジ
スタＱ１Ｂ2 （Ｑ２Ｂ2 ）をオン状態とする。この場
合、他のメモリセル群に対応する選択トランジスタＱ１
Ａ1 及びＱ１Ａ3 （Ｑ２Ａ1 及びＱ２Ａ3 ）については
オン状態、選択トランジスタＱ１Ｂ1 及びＱ１Ｂ3 （Ｑ
２Ｂ1 及びＱ２Ｂ3 ）についてはオフ状態のままとす
る。
（Ｐ22）の間のメモリセル群の中に不具合が生じている
場合には、当該メモリセル群に対応する選択トランジス
タＱ１Ａ2 （Ｑ２Ａ2 ）をオフ状態とし、選択トランジ
スタＱ１Ｂ2 （Ｑ２Ｂ2 ）をオン状態とする。この場
合、他のメモリセル群に対応する選択トランジスタＱ１
Ａ1 及びＱ１Ａ3 （Ｑ２Ａ1 及びＱ２Ａ3 ）については
オン状態、選択トランジスタＱ１Ｂ1 及びＱ１Ｂ3 （Ｑ
２Ｂ1 及びＱ２Ｂ3 ）についてはオフ状態のままとす
る。
【００４２】また、分割点Ｐ12（Ｐ22）とグランドの間
のメモリセル群の中に不具合が生じている場合には、当
該メモリセル群に対応する選択トランジスタＱ１Ａ
3 （Ｑ２Ａ3 ）をオフ状態とし、選択トランジスタＱ１
Ｂ3 （Ｑ２Ｂ3 ）をオン状態とする。この場合、他のメ
モリセル群に対応する選択トランジスタＱ１Ａ1 及びＱ
１Ａ2 （Ｑ２Ａ1 及びＱ２Ａ2 ）についてはオン状態、
選択トランジスタＱ１Ｂ1及びＱ１Ｂ2 （Ｑ２Ｂ1 及び
Ｑ２Ｂ2 ）についてはオフ状態のままとする。
のメモリセル群の中に不具合が生じている場合には、当
該メモリセル群に対応する選択トランジスタＱ１Ａ
3 （Ｑ２Ａ3 ）をオフ状態とし、選択トランジスタＱ１
Ｂ3 （Ｑ２Ｂ3 ）をオン状態とする。この場合、他のメ
モリセル群に対応する選択トランジスタＱ１Ａ1 及びＱ
１Ａ2 （Ｑ２Ａ1 及びＱ２Ａ2 ）についてはオン状態、
選択トランジスタＱ１Ｂ1及びＱ１Ｂ2 （Ｑ２Ｂ1 及び
Ｑ２Ｂ2 ）についてはオフ状態のままとする。
【００４３】
【発明の効果】以上説明したように本発明によれば、イ
ンバリッド・ブロックが発生した場合でも、従来技術に
見られたように当該ブロックを１ブロック分まるごと使
用禁止にすることなく、当該ブロック内において不具合
が生じている部分以外のメモリセルを利用可能としてい
るので、全体としてメモリセルの有効利用を図ることが
できる。
ンバリッド・ブロックが発生した場合でも、従来技術に
見られたように当該ブロックを１ブロック分まるごと使
用禁止にすることなく、当該ブロック内において不具合
が生じている部分以外のメモリセルを利用可能としてい
るので、全体としてメモリセルの有効利用を図ることが
できる。
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシ
ュメモリの全体構成を概略的に示したブロック図であ
る。
ュメモリの全体構成を概略的に示したブロック図であ
る。
【図２】図１のメモリセルアレイの構成を部分的に示し
た回路図である。
た回路図である。
【図３】図１における選択トランジスタ切替え回路の一
構成例を示す回路図である。
構成例を示す回路図である。
【図４】本発明の他の実施形態におけるメモリセルアレ
イの構成を部分的に示した回路図である。
イの構成を部分的に示した回路図である。
【図５】従来技術の一例としてのＮＡＮＤ型フラッシュ
メモリにおけるメモリセルアレイの構成を部分的に示し
た回路図である。
メモリにおけるメモリセルアレイの構成を部分的に示し
た回路図である。
Ｐ11, Ｐ12, Ｐ21, Ｐ22…分割点
Ｑ１Ａ1 〜Ｑ１Ａ3,Ｑ２Ａ1 〜Ｑ２Ａ3 …第１の選択ト
ランジスタ Ｑ１Ｂ1 〜Ｑ１Ｂ3,Ｑ２Ｂ1 〜Ｑ２Ｂ3 …第２の選択ト
ランジスタ Ｑ１Ｍ1 〜Ｑ１Ｍ16, Ｑ２Ｍ1 〜Ｑ２Ｍ16…不揮発性メ
モリセル ＳＬ11, ＳＬ12, ＳＬ21, ＳＬ22, ＳＬ31, ＳＬ32…選
択信号線
ランジスタ Ｑ１Ｂ1 〜Ｑ１Ｂ3,Ｑ２Ｂ1 〜Ｑ２Ｂ3 …第２の選択ト
ランジスタ Ｑ１Ｍ1 〜Ｑ１Ｍ16, Ｑ２Ｍ1 〜Ｑ２Ｍ16…不揮発性メ
モリセル ＳＬ11, ＳＬ12, ＳＬ21, ＳＬ22, ＳＬ31, ＳＬ32…選
択信号線
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
G11C 16/04
Claims (3)
- 【請求項１】 所定の大きさの情報記憶領域の単位毎に
複数の書換え可能な不揮発性メモリセルが直列に接続さ
れたメモリセル列を有する不揮発性半導体記憶装置にお
いて、 前記メモリセル列を複数のメモリセル群に分割し、該分
割された各メモリセル群を迂回するようにそれぞれ対応
するメモリセル群に並列に接続した並列スイッチング素
子と、 前記分割された各メモリセル群に対してそれぞれ対応す
るメモリセル群に直列に接続した直列スイッチング素子
と、 前記並列スイッチング素子及び前記直列スイッチング素
子をオン／オフさせる制御手段とを備え、 前記直列スイッチング素子は第１の選択トランジスタで
構成され、前記並列スイッチング素子は第２の選択トラ
ンジスタで構成され、 前記制御手段は、分割された各メモリセル群について、
前記第１の選択トランジスタ及び前記第２の選択トラン
ジスタのいずれか一方をオンする時は、他方をオフする
ように制御する ことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 前記制御手段は、前記メモリセル列のい
ずれかのメモリセルに不具合が発生している場合に当該
メモリセルを含むメモリセル群に対応する第１の選択ト
ランジスタをオフにし、且つ、当該メモリセル群に対応
する第２の選択トランジスタをオンにすることを特徴と
する請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記制御手段は、前記メモリセル列のい
ずれかのメモリセルに不具合が発生している場合に当該
メモリセルに対応するアドレスを記憶しておくための回
路と、該記憶されているアドレスを外部から指定された
アドレスと比較する回路と、該比較の結果に基づいて前
記第１及び第２の選択トランジスタのオン／オフ動作を
それぞれ制御するための選択信号線の切替えを行う回路
とを有することを特徴とする請求項２に記載の不揮発性
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06648397A JP3489958B2 (ja) | 1997-03-19 | 1997-03-19 | 不揮発性半導体記憶装置 |
| US08/905,217 US5898615A (en) | 1997-03-19 | 1997-08-01 | Semiconductor memory device having non-volatile memory cells connected in series |
| KR1019970040813A KR100261737B1 (ko) | 1997-03-19 | 1997-08-26 | 불휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06648397A JP3489958B2 (ja) | 1997-03-19 | 1997-03-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261774A JPH10261774A (ja) | 1998-09-29 |
| JP3489958B2 true JP3489958B2 (ja) | 2004-01-26 |
Family
ID=13317087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06648397A Expired - Fee Related JP3489958B2 (ja) | 1997-03-19 | 1997-03-19 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5898615A (ja) |
| JP (1) | JP3489958B2 (ja) |
| KR (1) | KR100261737B1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297602B1 (ko) * | 1997-12-31 | 2001-08-07 | 윤종용 | 비휘발성메모리장치의프로그램방법 |
| JP3866460B2 (ja) * | 1998-11-26 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6148354A (en) | 1999-04-05 | 2000-11-14 | M-Systems Flash Disk Pioneers Ltd. | Architecture for a universal serial bus-based PC flash disk |
| DE19950362C1 (de) * | 1999-10-19 | 2001-06-07 | Infineon Technologies Ag | DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung |
| CN1088218C (zh) * | 1999-11-14 | 2002-07-24 | 邓国顺 | 用于数据处理系统的快闪电子式外存储方法及其装置 |
| US6215698B1 (en) * | 2000-05-30 | 2001-04-10 | National Semiconductor Corporation | Flash eprom with byte-wide erasure |
| WO2002001574A1 (fr) * | 2000-06-29 | 2002-01-03 | Fujitsu Limited | Memoire a semi-conducteurs |
| JP3829088B2 (ja) * | 2001-03-29 | 2006-10-04 | 株式会社東芝 | 半導体記憶装置 |
| US6856560B2 (en) * | 2002-04-26 | 2005-02-15 | Infineon Technologies Aktiengesellschaft | Redundancy in series grouped memory architecture |
| US7005350B2 (en) * | 2002-12-31 | 2006-02-28 | Matrix Semiconductor, Inc. | Method for fabricating programmable memory array structures incorporating series-connected transistor strings |
| US7233522B2 (en) * | 2002-12-31 | 2007-06-19 | Sandisk 3D Llc | NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same |
| US7505321B2 (en) * | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
| US7221588B2 (en) * | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
| US7023739B2 (en) * | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| US20050128807A1 (en) * | 2003-12-05 | 2005-06-16 | En-Hsing Chen | Nand memory array incorporating multiple series selection devices and method for operation of same |
| US7177977B2 (en) * | 2004-03-19 | 2007-02-13 | Sandisk Corporation | Operating non-volatile memory without read disturb limitations |
| JP2005302809A (ja) * | 2004-04-07 | 2005-10-27 | Toshiba Corp | 半導体装置 |
| EP1624372A1 (en) * | 2004-08-05 | 2006-02-08 | Sony Ericsson Mobile Communications AB | Compact storage of program code on mobile terminals |
| US7170785B2 (en) * | 2004-09-09 | 2007-01-30 | Macronix International Co., Ltd. | Method and apparatus for operating a string of charge trapping memory cells |
| US7345920B2 (en) * | 2004-09-09 | 2008-03-18 | Macronix International Co., Ltd. | Method and apparatus for sensing in charge trapping non-volatile memory |
| JP2007004887A (ja) * | 2005-06-23 | 2007-01-11 | Toshiba Corp | 半導体記憶装置 |
| JP5250182B2 (ja) * | 2005-10-28 | 2013-07-31 | シャープ株式会社 | 不揮発性メモリ装置およびその駆動方法 |
| US7262994B2 (en) * | 2005-12-06 | 2007-08-28 | Sandisk Corporation | System for reducing read disturb for non-volatile storage |
| US7349258B2 (en) * | 2005-12-06 | 2008-03-25 | Sandisk Corporation | Reducing read disturb for non-volatile storage |
| US7489546B2 (en) * | 2005-12-20 | 2009-02-10 | Micron Technology, Inc. | NAND architecture memory devices and operation |
| US7443726B2 (en) * | 2005-12-29 | 2008-10-28 | Sandisk Corporation | Systems for alternate row-based reading and writing for non-volatile memory |
| US7349260B2 (en) * | 2005-12-29 | 2008-03-25 | Sandisk Corporation | Alternate row-based reading and writing for non-volatile memory |
| KR100824401B1 (ko) | 2006-03-07 | 2008-04-22 | 삼성전자주식회사 | 낸드 플래시 메모리의 셀 어레이 구조 |
| US20070247910A1 (en) * | 2006-04-20 | 2007-10-25 | Micron Technology, Inc. | NAND erase block size trimming apparatus and method |
| EP1892720B1 (en) * | 2006-08-24 | 2011-07-27 | STMicroelectronics Srl | A non-volatile, electrically-programmable memory with a plurality of storage densities and data transfer speeds |
| US7447076B2 (en) | 2006-09-29 | 2008-11-04 | Sandisk Corporation | Systems for reverse reading in non-volatile memory with compensation for coupling |
| US7684247B2 (en) | 2006-09-29 | 2010-03-23 | Sandisk Corporation | Reverse reading in non-volatile memory with compensation for coupling |
| US7649779B2 (en) * | 2007-05-15 | 2010-01-19 | Qimonda Ag | Integrated circuits; methods for manufacturing an integrated circuit; memory modules; computing systems |
| WO2009062280A1 (en) * | 2007-11-15 | 2009-05-22 | Mosaid Technologies Incorporated | Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices |
| US7848144B2 (en) * | 2008-06-16 | 2010-12-07 | Sandisk Corporation | Reverse order page writing in flash memories |
| JP2014063551A (ja) | 2012-09-21 | 2014-04-10 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3831538C2 (de) * | 1987-09-18 | 1996-03-28 | Toshiba Kawasaki Kk | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
| US5295096A (en) * | 1988-07-11 | 1994-03-15 | Mitsubishi Denki Kabushiki Kaisha | NAND type EEPROM and operating method therefor |
| US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
| JP2862584B2 (ja) * | 1989-08-31 | 1999-03-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP3207227B2 (ja) * | 1991-11-08 | 2001-09-10 | ローム株式会社 | 不揮発性半導体記憶装置 |
| US5303182A (en) * | 1991-11-08 | 1994-04-12 | Rohm Co., Ltd. | Nonvolatile semiconductor memory utilizing a ferroelectric film |
| JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2825407B2 (ja) * | 1993-04-01 | 1998-11-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2644426B2 (ja) * | 1993-04-12 | 1997-08-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR0169267B1 (ko) * | 1993-09-21 | 1999-02-01 | 사토 후미오 | 불휘발성 반도체 기억장치 |
| KR950015768A (ko) * | 1993-11-17 | 1995-06-17 | 김광호 | 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법 |
| JPH07235193A (ja) * | 1993-12-28 | 1995-09-05 | Toshiba Corp | 半導体記憶装置 |
| JP3476952B2 (ja) * | 1994-03-15 | 2003-12-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR0172441B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리의 프로그램 방법 |
| US5748329A (en) * | 1996-03-08 | 1998-05-05 | Industrial Technology Research Institute | Method and apparatus for adaptive color scanning/printing data correction employing neural networks |
| US5682350A (en) * | 1996-03-29 | 1997-10-28 | Aplus Integrated Circuits, Inc. | Flash memory with divided bitline |
| US5729491A (en) * | 1996-11-12 | 1998-03-17 | Samsung Electronics Co., Ltd. | Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions |
-
1997
- 1997-03-19 JP JP06648397A patent/JP3489958B2/ja not_active Expired - Fee Related
- 1997-08-01 US US08/905,217 patent/US5898615A/en not_active Expired - Lifetime
- 1997-08-26 KR KR1019970040813A patent/KR100261737B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5898615A (en) | 1999-04-27 |
| KR19980079318A (ko) | 1998-11-25 |
| JPH10261774A (ja) | 1998-09-29 |
| KR100261737B1 (ko) | 2000-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3489958B2 (ja) | 不揮発性半導体記憶装置 | |
| US7457158B2 (en) | Flash memory device having single page buffer structure and related programming operations | |
| JP3373632B2 (ja) | 不揮発性半導体記憶装置 | |
| US7535775B2 (en) | Page buffer and a method for driving the same in a nonvolatile memory device | |
| KR101469295B1 (ko) | 페이지 삭제 기능내의 어드레스 천이 검출을 갖춘 디코딩 제어 | |
| JP2001057088A (ja) | Ｎａｎｄ型不揮発性メモリ | |
| US7673220B2 (en) | Flash memory device having single page buffer structure and related programming method | |
| US6501682B2 (en) | Nonvolatile semiconductor memory device | |
| KR960005355B1 (ko) | 불휘발성 반도체기억장치 및 이를 이용한 기억시스템 | |
| US7102927B2 (en) | Memory devices and programming methods that simultaneously store erase status indications for memory blocks | |
| JP3137993B2 (ja) | 不揮発性半導体記憶装置 | |
| US5347486A (en) | Nonvolatile memory device having self-refresh function | |
| US7573751B2 (en) | Flash memory device having single page buffer structure | |
| CN116206657A (zh) | 半导体存储装置 | |
| US7532510B2 (en) | Flash memory device with sector access | |
| JP3414587B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3789977B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000100178A (ja) | 不揮発性半導体記憶装置 | |
| JP3544731B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2732471B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4012151B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3187121B2 (ja) | 半導体記憶装置 | |
| JPH05182483A (ja) | 不揮発性半導体記憶装置 | |
| EP0903752A2 (en) | Nonvolatile semiconductor memory | |
| JP2002093183A (ja) | 不揮発性半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030930 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |