CN116206657A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN116206657A
CN116206657A CN202211024699.6A CN202211024699A CN116206657A CN 116206657 A CN116206657 A CN 116206657A CN 202211024699 A CN202211024699 A CN 202211024699A CN 116206657 A CN116206657 A CN 116206657A
Authority
CN
China
Prior art keywords
memory cell
data
cell array
array
writing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211024699.6A
Other languages
English (en)
Inventor
矢野胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN116206657A publication Critical patent/CN116206657A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本发明提供一种可使因电源电压的瞬停或变动等而中断的写入自动复位的半导体存储装置。本发明的非易失性存储器包括形成有或非型阵列及电阻变化型阵列的存储单元阵列。在向或非型阵列的写入过程中电源电压下降到断电电平的情况下，读写控制部将未写入数据写入电阻变化型阵列中。之后，在检测到电源电压的通电时，读写控制部从电阻变化型阵列读取未写入数据，并将未写入数据写入或非型阵列中，由此使中断的写入复位。

Description

半导体存储装置
技术领域
本发明涉及一种使或非(Not OR，NOR)型快闪存储器与电阻变化型存储器集成的半导体存储装置。
背景技术
或非型快闪存储器是在位线与源极线之间配置一个存储单元(memory cell)，能够进行对存储单元的随机存取(random access)的非易失性存储器。另外，为了实现其集成度的提高，采用了虚拟接地方式或多值方式(例如日本专利特开2011-192346号公报)。
另一方面，作为取代或非型快闪存储器的非易失性存储器，有利用可变电阻元件的电阻变化型存储器。电阻变化型存储器是通过对可变电阻元件施加脉冲电压，使可变电阻元件可逆且非易失地变为高电阻状态或低电阻状态来存储数据(例如日本专利6810725号公报)。
发明内容
或非(Not OR，NOR)型快闪存储器能够随机存取存储单元，但为了实现与与非(NotAND，NAND)型快闪存储器等的兼容性，能够进行以页为单位的写入(编程)。NOR型快闪存储器例如根据从主计算机输出的数据输入命令接收页数据或地址，接着根据页写入命令向选择页写入页数据。NOR型快闪存储器将接收到的页数据保持于数据寄存器中，并将从数据寄存器中选择的数据写入选择页中。然后，主计算机为了检查页写入正常完成而读取状态信息。
然而，在正进行页写入的过程中，若向NOR型快闪存储器的电源电压被切断，或者电源电压相较于保证运行的最低电压而言降低，则写入会中断。由于保持页数据的数据寄存器为易失性，因此若电源电压相较于运行保证电压而言下降，则保持于数据寄存器中的页数据会消失，即使电源电压复位，NOR型快闪存储器也无法重新开始页写入。另外，可知，主计算机在电源电压复位后，无法从状态信息中正常完成写入，但由于无法获知正确写入了多少数据，因此最终必须从一开始就重新进行页写入。
本发明解决此种以往的课题，其目的在于提供一种可使因电源电压的瞬停或变动等而中断的写入复位的半导体存储装置。
本发明的半导体存储装置包括：存储单元阵列，包括具有或非(NOR)型或与或(NAND)型快闪存储器结构的第一存储单元阵列，及具有电阻变化型存储器结构的第二存储单元阵列；控制部件，控制第一存储单元阵列或第二存储单元阵列中被选择的存储单元的读写；以及第一检测部件，检测电源电压已下降至断电电平，当在向第一存储单元阵列的写入动作过程中由所述第一检测部件检测到断电电平时，所述控制部件将至少未完成向第一存储单元阵列的写入的未写入数据写入第二存储单元阵列中。
根据本发明，在检测到电源电压的断电电平时，将未完成向第一存储单元阵列的写入的未写入数据写入第二存储单元阵列中，因此可避免未写入数据的消失，在电源电压复原时，可将未写入数据写入第一存储单元阵列中，从而使中断的写入复位。
附图说明
图1是本发明实施例的非易失性存储器的整体结构的图；
图2是本发明实施例的存储单元阵列的结构示意图；
图3是本发明实施例的NOR型存储单元阵列的一部分的电路图；
图4是本发明实施例的电阻变化型存储单元阵列的一部分的电路图；
图5的(A)是本发明实施例的NOR型存储单元阵列的概略剖面图，图5的(B)是本发明实施例的电阻变化型存储单元阵列的概略剖面图；
图6是表示本发明实施例的读写控制部的结构的图；
图7是对本发明实施例的断电检测时的写入数据的恢复动作进行说明的流程图；
图8是对本发明的实施例的通电检测时的写入数据的恢复动作进行说明的流程图；
图9的(A)及图9的(B)是本发明实施例的页写入时的页数据的恢复例的图；
图10是本发明第二实施例的非易失性存储器的结构的图；
图11是本发明第三实施例的非易失性存储器的结构的图；
图12是本发明第三实施例的页缓冲器/读出电路与电阻变化型阵列的连接关系的图。
附图标号说明：
100、100A、100B：非易失性存储器
110：存储单元阵列
110A：NOR型阵列(第一存储单元阵列)
110B：电阻变化型阵列(第二存储单元阵列)
110C：进入栅
110D：LBL选择栅
120：地址缓冲器
130：栅极选择电路
140：字线解码器
150：Y解码器
160：输入/输出电路
170：通电检测部
172：断电检测部
180：读写控制部
200：P阱区域/NOR写入部
210：数据选择部
220：数据寄存器
230：RRAM写入部
240：地址保持部
250：RRAM读取部
300：NAND型阵列
310：NAND串
320：页缓冲器/读出电路
330：锁存器
ADD：地址
ADD_RRAM：地址数据
ADD_SEL：地址
BLPRE：预充电晶体管
BLCMP：箝位晶体管
BLCN：位线连接晶体管
DATA：数据
DATA_RRAM：未写入数据
GBL0、GBL1、GBL2、…GBLm：全局位线
LBL0、LBL1、LBL2、LBL3：局域位线
Ma、Mb、MC0、MC1：存储单元
N：节点
PD_DET：断电检测信号
PO_DET：通电检测信号
Q、Q0、Q1、Q2、Q3：NMOS晶体管/晶体管
S/A：读出放大器
S100、S110、S120、S130、S140、S150、S160、S170、S200、S210、S220、S230、S240、S250、S260、S270：步骤
SEL0、SEL1、SEL2、SEL3、SEL_Q、SEL_0[0:3]、SEL_1[0:3]、…SEL_P[0:3]、SEL_Q[0:3]、SELQ0：选择信号线
S_LBL0、S_LBL1、S_LBL2、S_LBL3：牺牲局域位线
SL：源极/共同源极线
SL00、SL01、SLQ0、SLQ1：源极线
SGD：位线侧选择晶体管
SGS：源极线侧选择晶体管
SNS：读出节点
t1、t2、t3、t4：时刻
V0、V1、V2、V3：接触通孔
VDD：电源电压
VR0、VR1：可变电阻元件
WL0～WLn、WL00、WL01～WL0n-1、WL0n、WL10～WL1n、WLP0～WLPn、WLQ0、WLQ1～WLQj：字线
W/A：写入放大器
具体实施方式
本发明的半导体存储装置是与将或非(NOR)型快闪存储器与电阻变化型存储器组合而成的非易失性存储器。NOR型快闪存储器中，高集成化正在推进，但为了写入或擦除需要相对较大的电压，低功耗未必充分。另一方面，电阻变化型存储器尽管不需要像NOR型快闪存储器那样的擦除，因而能以低电压来改写数据，但由于存储器尺寸大，因此不及NOR型快闪存储器那样的集成度。另外，电阻变化型存储器具备高于NOR型快闪存储器的耐久(endurance)特性(能够改写的次数)。
在本发明的一实施例中，具有NOR型快闪存储器的结构的存储单元阵列与具有电阻变化型存储器的结构的存储单元阵列整合于共同的衬底上。另外，在另一实施例中，在NOR型快闪存储器的芯片上层叠电阻变化型存储器的芯片。
请参照图1，非易失性存储器100例如是在诸如硅的衬底上整合存储单元阵列110、地址缓冲器120、扇区/栅极选择电路130、字线解码器140、Y解码器150、输入/输出电路160、通电检测部170、断电检测部172以及读写控制部180等而构成，这些各部件通过能够收发地址、数据、控制信号等的内部总线等而连接。此外，本图示出了主要的结构，电压生成电路等予以省略。
参照图2，存储单元阵列110包含具有或非(NOR)型快闪存储器结构的第一存储单元阵列(以下称作NOR型阵列)110A、及具有电阻变化型(RRAM)存储器的结构的第二存储单元阵列(以下称作电阻变化型阵列)110B。与电阻变化型阵列110B相比，NOR型阵列110A能够实现高集成化，与NOR型阵列110A相比，电阻变化型阵列110B能够实现低功率运行。
存储单元阵列110沿列方向配置NOR型阵列110A与电阻变化型阵列110B，全局位线GBL在NOR型阵列110A与电阻变化型阵列110B的上方沿列方向延伸。NOR型阵列110A或电阻变化型阵列110B的存储器尺寸并无特别限定，例如NOR型阵列110A为16Mb，电阻变化型阵列110B为1Mb。
NOR型阵列110A沿列方向包含作为擦除单位的多个扇区(或块)0、1、…P，各扇区包含LBL选择栅110D，所述LBL选择栅110D用于选择在扇区内沿列方向延伸的局域位线LBL。在NOR型阵列110A的最后的扇区P与电阻变化型阵列110B之间形成进入栅(entry gate)110C。进入栅110C选择在电阻变化型阵列110B内沿列方向延伸的局域位线，并且在NOR型阵列110A受到存取时，使电阻变化型阵列110B从NOR型阵列110A分离。
沿存储单元阵列110的列方向形成有多个全局位线GBL0、GBL1、GBL2、…、GBLm(总称时称作全局位线GBL)。全局位线GBL连接于NOR型阵列110A的各扇区的LBL选择栅110D，并且连接于进入栅110C，即，全局位线GBL是由NOR型阵列110A以及电阻变化型阵列110B所共用。
多个字线是沿存储单元阵列110的行方向形成。沿扇区0的行方向形成字线WL00～字线WL0n，沿扇区1的行方向形成字线WL10～字线WL1n，同样，沿扇区P的行方向形成字线WLP0～字线WLPn，沿电阻变化型阵列110B的行方向形成字线WLQ0～字线WLQj。
对扇区0的LBL选择栅110D，供给来自扇区/栅极选择电路130的4位的选择信号线SEL_0[0:3]，对扇区1的LBL选择栅110D供给选择信号线SEL_1[0:3]，同样，对扇区P的LBL选择栅110D供给选择信号线SEL_P[0:3]，对进入栅110C供给选择信号线SEL_Q[0:3]。扇区/栅极选择电路130通过行地址的一部分(上位比特)来选择NOR型阵列110A的扇区，对与所选择的扇区对应的LBL选择栅110D供给选择信号线。
图3中示出扇区0的一部分的电路结构。以将一个全局位线GBL分割为四个局域位线LBL0～LBL3的方式而使LBL选择栅110D沿行方向延伸。即，m根全局位线GBL由LBL选择栅110D分割为m×4根。
在一个全局位线GBL与四个局域位线LBL0～LBL3之间，形成并联连接的四个N型金属氧化物半导体(N-Metal Oxide Semiconductor，NMOS)晶体管Q0、Q1、Q2、Q3。在晶体管Q0的各栅极，共同地连接有沿行方向延伸的选择信号线SEL0，在晶体管Q1的各栅极，共同地连接有沿行方向延伸的选择信号线SEL1，在晶体管Q2的各栅极，共同地连接有沿行方向延伸的选择信号线SEL2，在晶体管Q3的各栅极，共同地连接有沿行方向延伸的选择信号线SEL3。
扇区/栅极选择电路130按照行地址的上位比特来选择扇区，且按照列地址来选择与所选择的扇区的LBL选择栅110D连接的选择信号线。例如，当选择扇区0时，选择信号线SEL_0[0:3]被选择。读写控制部180将所选择的选择信号线中的任一个驱动为H电平，将剩余的选择信号线驱动为L电平。例如，将选择信号线SEL0驱动为H电平，将剩余的选择信号线SEL1～选择信号线SEL3驱动为L电平，由此，LBL选择栅110D的m个晶体管Q0导通，m根全局位线GBL选择性地连接于对应的m个局域位线LBL0。另一方面，晶体管Q1～晶体管Q3关断，局域位线LBL1～局域位线LBL3从全局位线GBL分离。
在各扇区内，呈矩阵状地形成有多个存储单元。沿列方向邻接的存储单元的漏极区共连，所述漏极区连接于局域位线。另外，行方向的存储单元的各栅极共同连接于行方向的字线，行方向的存储单元的各源极区共同连接于行方向的源极线。例如，存储单元MC0、存储单元MC1的栅极连接于字线WL00、字线WL01，存储单元MC0、存储单元MC1共同的漏极区连接于局域位线LBL0，存储单元MC0的源极区连接于源极线SL00，存储单元MC1的源极区连接于源极线SL01。扇区/栅极选择电路130选择按照列地址而选择的扇区的源极线，对通过读写控制部180的控制而选择的源极线施加操作电压。
举例而言，存储单元的衬底表面上可包含作为捕获(trap)电荷的蓄积区域的氧化膜-氮化膜-氧化膜(Oxide-Nitride-Oxide，ONO)，在其上包含多晶硅或金属等导电性的栅极。存储单元例如通过将在源极/漏极区间流经有电流时产生的热电子(hot electron)捕获至ONO膜，从而能够对数据进行编程。但是，除此以外，也可通过福勒-诺德海姆(Fowler-Nordheim，FN)隧穿(tunneling)来使电荷捕获至ONO膜。所捕获的电荷例如可通过FN隧穿或热穴注入而擦除。
图5的(A)示出存储单元MC0、存储单元MC1的列方向的概略剖面。在P型硅衬底或P阱区域200内，在通过场氧化膜或沟槽隔离(trench isolation)所形成的主动区内形成有存储单元MC0、存储单元MC1。存储单元MC0、存储单元MC1的栅极构成行方向的字线WL00、字线WL01。存储单元MC0、存储单元MC1的漏极区共用，所述漏极区经由接触通孔(viacontact)V0而电连接于列方向的局域位线LBL0。存储单元MC0、存储单元MC1的源极区经由接触通孔V1而电连接于行方向的源极线SL00、源极线SL01。所述示例中，源极线是由衬底上的导电层所形成，但不限于此，也可由衬底内的嵌入扩散区域来形成源极线。此时，行方向的存储单元的各源极区共连。
另外，在与存储单元MC0邻接的主动区，形成LBL选择栅110D的晶体管Q0。晶体管Q0的栅极构成行方向的选择信号线SEL0，漏极区经由接触通孔V2而电连接于列方向的全局位线GBL0，源极区经由接触通孔V0而电连接于局域位线LBL0。
由LBL选择栅110D所形成的多个局域位线LBL0～LBL3连接于扇区0的最后的存储单元WL0n-1与存储单元WL0n的共同漏极区，在此处终结。其他扇区1～扇区P也与扇区0同样地构成。
接下来，对进入栅110C进行说明。如图2所示，进入栅110C形成在NOR型阵列110A的最后的扇区P与电阻变化型阵列110B的边界。进入栅110C的构成包含栅极宽度、栅极长度与LBL选择栅110D的晶体管Q0～晶体管Q3为相同尺寸的晶体管Q0～晶体管Q3，但与LBL选择栅110D不同，其是以将一个全局位线GBL分割为两个局域位线LBL0、LBL1的方式而连接于全局位线GBL。
图4示出进入栅110C与电阻变化型阵列110B的一部分的电路结构。进入栅110C包含并联连接在一个全局位线GBL与四个牺牲局域位线S_LBL0～S_LBL3之间的晶体管Q0～晶体管Q3。在晶体管Q0～晶体管Q3的栅极，连接有来自扇区/栅极选择电路130的选择信号线SEL_Q[0:3]。
通过将牺牲局域位线S_LBL0和与其邻接的牺牲局域位线S_LBL1予以短路，从而形成局域位线LBL0，通过将牺牲局域位线S_LBL2和与其邻接的牺牲局域位线S_LBL3予以短路，从而形成局域位线LBL1。
在存取NOR型阵列110A时，读写控制部180经由扇区/栅极选择电路130将选择信号线SEL_Q[0:3]驱动为L电平，使所有晶体管Q0～Q3关断，将电阻变化型阵列110B从NOR型阵列110A分离。另外，在存取电阻变化型阵列110B时，读写控制部180经由扇区/栅极选择电路130将选择信号线SEL_Q的任一个驱动为H电平，使晶体管Q0～晶体管Q3的任一个导通，将所选择的局域位线连接于全局位线。
本实施例中，电阻变化型阵列110B的局域位线LBL0/局域位线LBL1的间距为NOR型阵列110A的局域位线LBL0/局域位线LBL1、局域位线LBL2/局域位线LBL3的间距的两倍。另外，在进入栅110C中，一个局域位线连接有两个并联的晶体管，因此对电阻变化型阵列110B的一个局域位线供给的电流为对NOR型阵列110A的一个局域位线供给的电流的两倍。由于NOR型阵列110A的集成度高于电阻变化型阵列110B的集成度，使电阻变化型阵列110B的局域位线间的间距大于NOR型阵列110A的。上述结构为一例，但不以此为限，例如NOR型阵列110A的间距也可等于电阻变化型阵列110B的间距。
在电阻变化型阵列110B中，呈矩阵状地形成有多个存储单元。一个存储单元包含一个存取晶体管与一个可变电阻元件而构成。行方向的存取晶体管的各栅极共同连接于行方向的字线，沿列方向邻接的一对存取晶体管的源极区共同连接于对应的源极线，可变电阻元件的其中一个电极连接于存取晶体管的漏极区，可变电阻元件的另一个电极连接于局域位线。例如，存储单元MC0、存储单元MC1的栅极连接于字线WLQ0、字线WLQ1，存储单元MC0、存储单元MC1共同的源极区连接于源极线SLQ0，存储单元MC0的漏极区经由可变电阻元件而连接于局域位线LBL0，存储单元MC1的漏极区经由可变电阻元件而连接于局域位线LBL0。
可变电阻元件例如包含氧化铪(HfOx)等过渡金属的薄膜氧化物，根据写入脉冲电压的极性以及大小来设置或重置。可变电阻元件例如在使电流从位线侧朝向源极线侧流动时被设置为低电阻状态，在使电流从源极线侧朝向位线侧流动时被重置为高电阻状态。
图5的(B)示出电阻变化型阵列110B的存储单元MC0、存储单元MC1的列方向的概略剖面。在P型的硅衬底或P阱区域200内，在通过场氧化膜或沟槽隔离而形成的主动区内，形成有存储单元MC0、存储单元MC1。存储单元MC0、存储单元MC1的存取晶体管的栅极构成行方向的字线WLQ0、字线WLQ1，存取晶体管共同的源极区经由接触通孔V1而电连接于行方向的源极线SLQ0。存储单元MC0的存取晶体管的漏极区经由接触通孔V1而连接于可变电阻元件VR0，进而，可变电阻元件VR0经由接触通孔V3而电连接于列方向的局域位线LBL0。存储单元MC1的存取晶体管的漏极区经由接触通孔V1而连接于可变电阻元件VR1，进而，可变电阻元件VR1经由接触通孔V3而电连接于局域位线LBL0。
在与存储单元MC0邻接的主动区，形成有进入栅110C的晶体管Q0。晶体管Q0的栅极构成行方向的选择信号线SEL0，漏极区经由接触通孔V2而电连接于全局位线GBL0，源极区经由接触通孔V0而电连接于局域位线LBL0。
存储单元阵列110是由多层配线结构所形成，但如图5的(A)、图5的(B)所示，可理解的是，电阻变化型阵列110B以及进入栅110C是与NOR型阵列110A具有兼容性的结构。
再次参照图1。地址缓冲器120从输入/输出电路160接收地址，并将所接收的地址提供给扇区/栅极选择电路130、字线解码器140、Y解码器150及读写控制部180。扇区/栅极选择电路130基于行地址选择扇区，并以H电平或L电平驱动与基于列地址而选择的扇区对应的选择信号线SEL0～选择信号线SEL3。进而，扇区/栅极选择电路130按照列地址对与所选择的扇区对应的源极线施加操作电压。施加至选择信号线或源极线的电压由读写控制部180予以控制。
Y解码器150基于列地址选择全局位线GBL0～全局位线GBLm。对所选择的全局位线GBL，按照读写控制部180的控制施加读取电压、写入(编程)电压、擦除电压等。
字线解码器140基于来自地址缓冲器120的行地址选择NOR型阵列110A的字线。按照读写控制部180的控制，对所选择的字线施加与读取、写入(编程)、擦除相应的电压。在将NOR型阵列110A的扇区内的存储单元的数据全部擦除的情况下，选择扇区内的所有字线。另外，在进行对电阻变化型阵列110B的存取时，从读写控制部180向字线解码器140供给行地址，字线解码器140基于所述行地址选择电阻变化型阵列110B的字线。按照读写控制部180的控制，对所选择的字线施加与读取、写入相应的电压。
输入/输出电路160从外部的主计算机接收命令或数据，或将从存储单元阵列110读取的数据输出至外部。所接收的地址被提供给地址缓冲器120，且将要写入的数据或命令提供给读写控制部180。
通电检测部170检测从外部接通电源电压VDD(包括电池)时的通电电平，并将所述检测结果提供给读写控制部180。读写控制部180在检测到通电电平时执行通电序列，例如从预先准备的存储区域读取设定信息，并按照所述设定信息调整电路部的操作参数等。另外，如后所述，本实施例的通电序列具备读取被写入电阻变化型阵列110B中的数据，并将所读取的数据写入NOR型阵列110A中的恢复功能。
断电检测部172检测电源电压VDD已降低至断电电平，并将所述检测结果提供给读写控制部180。例如，当在因停电而电源电压VDD瞬停，或峰值消耗电流导致电源电压VDD暂时下降，或者电力供给源为电池的情况下电池余量减少而致使电源电压VDD下降时，可检测断电电平。若检测到断电电平，则读写控制部180执行断电动作，例如停止电荷泵电路的动作，或者重置中央处理器(Central Processing Unit，CPU)或逻辑等。另外，如后所述，本实施例的断电动作具备在进行向NOR型阵列110A的数据写入的情况下，向电阻变化型阵列110B写入未写入数据以避免未写入数据消失的功能。
读写控制部180包括例如微控制器、读出放大器S/A、写入放大器W/A等，并控制非易失性存储器100的整体动作。读写控制部180解密从输入/输出电路160接收到的命令，并基于解密结果进行读取、写入、擦除。
[读取动作]
当从外部输入读取命令及地址时，字线解码器140按照行地址来选择NOR型阵列110A的字线，扇区/栅极选择电路130选择与基于行地址而选择的扇区对应的LBL选择栅110D的选择信号线SEL0～选择信号线SEL3，且按照列地址来选择源极SL。Y解码器150按照列地址来选择全局位线。读写控制部180在对NOR型阵列110A进行存取的期间，将进入栅110C设为非选择(选择信号线SEL0～选择信号线SEL3全部为L电平)，使电阻变化型阵列110B从NOR型阵列110A分离。
例如，在选择NOR型阵列110A的存储单元Ma(参照图3)的情况下，对选择字线WL01施加读取电压，对源极线SL01供给接地(Ground，GND)。另外，选择信号线SEL2被驱动为H电平，晶体管Q2导通，Y解码器150选择全局位线GBL0，读写控制部180对全局位线GBL0施加读取电压。存储单元Ma根据所存储的数据“0”、数据“1”来导通/断开，读出放大器对全局位线GBL0的电压或电流进行感知。
另外，在选择电阻变化型阵列110B的存储单元Mb(参照图4)的情况下，对选择字线WLQ2施加读取电压，存取晶体管导通，对由扇区/栅极选择电路130所选择的源极线SLQ1供给GND。另外，进入栅110C的选择信号线SEL2被驱动为H电平，晶体管Q2导通，由Y解码器150选择全局位线GBL0，读写控制部180对全局位线GBL0施加读取电压。根据可变电阻元件为低电阻状态或高电阻状态，从全局位线GBL0流向源极线SLQ1的电流不同，通过读出放大器来感知所述电压或电流。
[写入动作]
读写控制部180根据从外部输入的写入命令、地址、数据进行向NOR型阵列110A的写入。例如，在对NOR型阵列110A的存储单元Ma写入数据“0”的情况下，对选择字线WL01施加写入电压，对所选择的全局位线GBL0施加写入电压，对所选择的源极线SL01施加GND。
在对电阻变化型阵列110B的存储单元Mb写入数据“0”的情况下，对选择字线WLQ2施加写入电压而使存取晶体管导通，对所选择的全局位线GBL0施加写入电压，对所选择的源极线SLQ1施加GND。在对存储单元Mb写入数据“1”的情况下，对全局位线施加GND，对源极线施加写入电压。
[擦除动作]
读写控制部180根据从外部输入的擦除命令、地址来进行NOR型阵列110A的存储单元的数据擦除。在进行NOR型阵列110A的扇区的擦除的情况下，选择所述扇区的所有字线，对所选择的字线施加GND。另外，扇区/栅极选择电路130将所选择的LBL选择栅110D的晶体管Q0～晶体管Q3全部设为关断，将局域位线LBL0～局域位线LBL3设为浮动状态，对所选择的扇区内的所有源极线施加擦除电压。由此，对扇区内的所有存储单元的栅极与源极区间施加高电压，存储单元内的电子逃向源极侧，存储单元的阈值下降，数据变为“1”。
接下来，对在向NOR型阵列110A的写入过程中发生了电源电压VDD的瞬停或变动时的恢复进行说明。当在向NOR型阵列110A的写入过程中由断电检测部172检测到断电时，读写控制部180能够在电源电压VDD的下降过程中将未写入数据写入电阻变化型阵列110B中。之后，当电源电压VDD复位，由通电检测部170检测到通电时，在通电序列中读取被写入电阻变化型阵列110B的未写入数据，并将所读取的未写入数据写入NOR型阵列110A中，由此，恢复中断的写入动作。
图6是与本实施例的读写控制部180的恢复功能相关联的结构的图。读写控制部180包括：NOR写入部200，控制向NOR型阵列110A的写入；数据选择部210，选择用于向NOR型阵列110A中被选择的存储单元写入的数据；数据寄存器220，保持经由输入/输出电路160接收的数据DATA或由RRAM读取部250读取的未写入数据DATA_RRAM；RRAM写入部230，控制向电阻变化型阵列110B的写入；地址保持部240，保持经由输入/输出电路160接收的地址ADD及表示由数据选择部210选择的数据的位置的地址ADD_SEL；以及RRAM读取部250，从电阻变化型阵列110B读取用于恢复的数据。
当进行向NOR型阵列110A的写入时，经由输入/输出电路160输入的数据DATA保持于数据寄存器220中，地址ADD保持于地址保持部240中。写入除了例如以位为单位的写入以外，也能够进行以字节为单位的字节写入或以页为单位的页写入，字节写入或页写入可根据写入命令来指定。字节写入或页写入能够实现向NOR型阵列110A的同一行的连续数据写入。字线解码器140基于所输入的行地址来选择字线，Y解码器150基于所输入的列地址来选择全局位线。用于页写入或字节写入的位线的选择方法并无特别限定，例如，可输入用于指定页或字节的开头地址和最终地址的地址，也可仅指定开头地址，以后的地址例如由地址计数器生成。在后者的情况下，Y解码器150将所输入的列地址设置于地址计数器，以后通过内部时钟信号使地址计数器递增，从而生成列地址。
数据寄存器220例如包含能够保持一页的数据的锁存电路。若为字节写入，则所输入的字节数据保持于数据寄存器220中，若为页写入，则所输入的页数据保持于数据寄存器220中。
数据选择部210选择保持在数据寄存器220的数据，并将所选择的数据提供给NOR写入部200。数据选择部210例如包括指定数据寄存器220的地址的计数器或地址指针，选择经指定的地址的数据。例如，若NOR型阵列为图3所示的结构，则能够同时向多个存储单元写入数据，在此种情况下，可同时选择多个数据。
NOR写入部200生成与由数据选择部210所选择的数据“0”、数据“1”相应的写入偏压，由此，对所选择的存储单元进行数据的写入。若为页写入，则保持于数据寄存器220中的页数据被写入NOR型阵列110A中被选择的页(例如，与字线WL00连接的存储单元)的存储单元中。另外，数据选择部210将表示所选择的数据的位置的地址数据ADD_SEL提供给地址保持部240。
当在向NOR型阵列110A的写入动作过程中电源电压VDD下降至断电电平时，NOR写入部200响应于来自断电检测部172的断电检测信号PD_DET，中断向NOR型阵列110A的写入动作。另一方面，RRAM写入部230响应于所述检测信号PD_DET而将未写入数据写入电阻变化型阵列110B中。
RRAM写入部230将内部生成的行地址及列地址提供给字线解码器140、Y解码器150、扇区/栅极选择电路130。行地址及列地址是为了在电阻变化型阵列110B的规定区域写入未写入数据而生成。字线解码器140基于行地址来选择电阻变化型阵列110B的字线，Y解码器150基于列地址来选择全局位线GBL。另外，扇区/栅极选择电路130基于列地址来选择电阻变化型阵列110B的源极线SLQ，进而为了激活进入栅110C而选择选择信号线SEL_Q，进入栅110C的晶体管Q0～晶体管Q3通过选择信号线SEL_Q而经导通/关断，并选择连接于全局位线的局域位线。
如此，选择电阻变化型阵列110B的存储单元(可变电阻元件)，RRAM写入部230根据写入的数据“0”、数据“1”，将用于设置写入或重置写入的偏电压经由全局位线GBL、源极线施加至所选择的存储单元。
RRAM写入部230将保持于数据寄存器220中的未写入数据DATA_RRAM及保持于地址保持部240中的地址数据ADD_RRAM写入电阻变化型阵列110B的规定区域中。进而，可将对NOR型阵列110A的写入命令(或者识别字节写入或页写入的数据)与未写入数据一起写入。未写入数据DATA_RRAM是在写入动作被中断时未写入NOR型阵列110A中的数据，换言之是未由数据选择部210选择的数据。另外，地址数据ADD_RRAM包括为了向NOR型阵列110A写入而经由输入/输出电路160从外部输入的地址ADD、及表示由数据选择部210选择的数据的位置的地址(或表示未选择的数据的位置的地址)ADD_SEL。
NOR型阵列110A的写入需要对选择字线等施加高电压，断电电平以上的电压保证此种写入。另一方面，向电阻变化型阵列110B的写入相较于NOR型阵列110A所需的写入电压而言充分低，即使电源电压VDD下降至断电电平以下，也能够使用此种电压进行写入。因此，NOR型阵列110A的未写入数据DATA_RRAM及地址数据ADD_RRAM是使用断电电平与成为电阻变化型阵列110B的写入极限的最小电压之间的电压来实施。
当电源电压VDD复位时，RRAM读取部250响应于来自通电检测部170的通电检测信号PO_DET，从电阻变化型阵列110B的规定区域读取未写入数据DATA_RRAM及地址数据ADD_RRAM。
读取的未写入数据DATA_RRAM被传送至数据寄存器220，按照未写入数据的地址ADD_SEL以成为写入中断前的状态的方式设置于数据寄存器220中。另外，读取的地址ADD_SEL被提供给数据选择部210，数据选择部210按照地址ADD_SEL从数据寄存器220选择数据，并将所选择的数据提供给NOR写入部200。进而，将读取的地址ADD提供给NOR写入部200，NOR写入部200将行地址及列地址提供给字线解码器140、Y解码器150、扇区/栅极选择电路130。另外，在对电阻变化型阵列110B写入有向NOR型阵列110A的写入命令或识别此命令的数据的情况下，将读取的写入命令或所识别的数据提供给NOR写入部200。
如此，写入被中断之前的写入状态得以复元，NOR写入部200可重新开始被中断的NOR型阵列110A的写入。
图7是对在向NOR型阵列的写入过程中发生了断电时的恢复动作进行说明的流程图。此处，假设写入是页写入。经由输入/输出电路160接收从主计算机输出的页写入命令、地址、页数据(S100)。读写控制部180将页数据保持于数据寄存器220中，且解密页写入命令，并开始页写入动作(S110)。NOR写入部200按照地址选择选择页的存储单元(S120)，对选择存储单元进行页数据的写入(S130)。例如，若为图3所示的阵列结构，则选择多个数据，且所选择的多个数据可同时写入多个选择存储单元中。
当NOR写入部200在写入过程中接收到断电检测信号PD_DET时(S140)，中断向NOR型阵列110A的写入，取而代之，RRAM写入部230将未写入数据或地址等写入电阻变化型阵列110B的规定区域中(S150)。另一方面，当在写入过程中未检测到断电的情形时(S140)，重复步骤S120～步骤S140，将保持于数据寄存器220中的所有页数据写入选择页中(S160、S170)。
图8说明在通电时将写入电阻变化型阵列中的未写入数据恢复至NOR型阵列中时的动作的流程图。当对非易失性存储器100接通/复原电源电压VDD(S200)，由通电检测部170检测到通电电平时(S210)，响应于所述检测信号PO_DET，RRAM写入部230从电阻变化型阵列110B的规定区域读取未写入数据及地址等(S220)。读取的未写入数据设置于数据寄存器220中(S230)，由数据选择部210将未写入数据提供给NOR写入部200。NOR写入部200按照读取的地址选择存储单元(S240)，向选择存储单元写入未写入数据(S250)。重复步骤S240、步骤S250直至所有未写入数据的写入结束(S260、S270)。
图9的(A)及图9的(B)表示在页写入被中断时页写入的恢复动作的一例的图。图9的(A)是表示电源电压VDD与写入时间的关系的图表，图9的(B)表示页数据的迁移例。
在时刻t1输入页数据，页数据保持于数据寄存器220中。在时刻t2，电源电压VDD下降至电压V1，检测出断电。此时，页数据的一部分被写入NOR型阵列110A中，剩余的是未写入数据DATA_RRAM。在时刻t2，中断向写入时需要高电压的NOR型阵列110A的写入，向能够以较低电压进行写入的电阻变化型阵列110B写入未写入数据DATA_RRAM或地址ADD_RRAM等。
在电源电压VDD达到电阻变化型阵列110B的功能极限电压V2为止的期间，进行向电阻变化型阵列110B的未写入数据等的写入，在时刻t3完成未写入数据等的写入。然后，电源电压VDD接通或者复原，当在时刻t4执行通电序列时，从电阻变化型阵列110B读取的未写入数据被写入NOR型阵列110A中。
如此，即使在向NOR型阵列110A的页写入被中断的情况下，也可在不使页数据消失的情况下使页写入自动复位。其结果，无需由主计算机再次执行页写入，从而可减轻系统的负荷。另外，通过搭载NOR型阵列110A与电阻变化型阵列110B，可兼具NOR型阵列110A带来的高集成化的优点与电阻变化型阵列110B带来的低功率运行的优点。
再者，向电阻变化型阵列110B写入未写入数据需要在断电检测电平V1与电阻变化型阵列110B的功能极限的电压V2之间实施，理想的是考虑未写入数据的写入所需的时间或功率消耗来设定电压V1。另外，上述实施例例示了页写入，但并不限于此，也可同样地应用于字节写入或多位写入。
所述实施例中，LBL选择栅110D将一个全局位线分割为四个局域位线，但这只是一例，从一个全局位线分割的局域位线的数量为任意。另外，由进入栅110C所分割的局域位线间的间距是设为由LBL选择栅110D所分割的局域位线间的间距的两倍，但这只是一例，两者的间距的比为任意。
在第一实施例中，在NOR型阵列110A的最远端构成了电阻变化型阵列110B，但在本发明的第二实施例中，由一页(一根字线)构成电阻变化型阵列110B，将电阻变化型阵列110B配置于Y解码器150的下方。
图10是表示第二实施例的非易失性存储器100A的结构的图，对与图1所示的结构相同的部分标注了同一参照编号。如图所示，Y解码器150包括用于基于列地址来选择NOR型阵列110A的全局位线的电路、及用于基于选择信号线SEL_Q来选择电阻变化型阵列110B的局域位线的进入栅110C。另外，在Y解码器150的下方形成电阻变化型阵列110B，读写控制部180事实上在不经由全局位线的情况下存取电阻变化型阵列110B的存储单元。
读写控制部180与第一实施例时同样，响应于来自断电检测部172的断电检测信号PD_DET，将数据寄存器220的未写入数据经由进入栅110C写入电阻变化型阵列110B中被选择的存储单元中。在此情况下，由于电阻变化型阵列110B的字线为一根，因此所述字线的选择/驱动也可在不使用字线解码器140的情况下由读写控制部180直接进行。
之后，在响应于来自通电检测部170的通电检测信号PO_DET执行通电序列时，读写控制部180从电阻变化型阵列110B读取未写入数据，将所读取的未写入数据写入NOR型阵列110A中相应页的剩余的存储单元中。
如此，根据本实施例，由于在Y解码器150的下方配置了电阻变化型阵列110B，因此读写控制部180可在实质上不经由在NOR型阵列110A上延伸的全局位线的情况下存取电阻变化型阵列110B的存储单元，由此，在断电检测后对电阻变化型阵列110B的存储单元进行写入时的配线电阻或寄生电容减少，从而可使用少的功率消耗在短时间内将未写入数据写入电阻变化型阵列110B中。
另外，电阻变化型阵列110B包含一页，且反复用于未写入数据的写入，可变电阻元件的耐久特性(能够改写的次数)相较于NOR型的存储元件而言充分高，因此能够反复使用。其结果，可削减电阻变化型阵列的占有空间，从而可实现存储单元阵列的小型化。
接着，本发明的第三实施例具有NAND型阵列来代替第二实施例的NOR型阵列110A，当在向NAND型阵列的写入过程中检测到断电的情形时，将保持于页缓冲器中的页数据备份至电阻变化型阵列中。
图11是表示本发明的第三实施例的非易失性存储器100B的概略结构的图，图12表示页缓冲器/读出电路与电阻变化型阵列的连接关系。NAND型阵列300包括连接于多个全局位线GBL的各个的多个NAND串310，NAND串310包括连接于全局位线的位线侧选择晶体管SGD、连接于字线WL0～字线WLn的多个存储单元、以及连接于共同源极线SL的源极线侧选择晶体管SGS。
页缓冲器/读出电路320包括预充电晶体管BLPRE、箝位晶体管BLCMP、位线连接晶体管BLCN等，用于对选择位线进行预充电，或者对选择存储单元进行数据传感。页缓冲器/读出电路320还包括锁存器330，所述锁存器330保持从读出节点SNS传送的数据或写入时从输入/输出电路160接收的数据。虽然在图12中示出了保持1位数据的锁存器330，但锁存器330保持一页的数据。
电阻变化型阵列110B包含一页(一根字线)，配置于页缓冲器/读出电路320的下方。如图12所示，在锁存器330的节点N连接有作为进入栅110C的晶体管Q，在晶体管Q的栅极连接有选择信号线SELQ0。另外，在晶体管Q串联连接有存储单元MC0。存储单元MC0包括存取晶体管及可变电阻元件，在存取晶体管的栅极连接有字线WLQ0，在可变电阻元件的其中一端子连接有源极线SLQ0。
晶体管Q包含高耐压用的晶体管，在存取NAND型阵列300时晶体管关断，在对存储单元MC0写入未写入数据时晶体管Q导通。如此，保护存储单元MC0不受施加至NAND型阵列300的高电压等的影响。
读写控制部180根据来自主计算机的读取命令或写入命令，从NAND型阵列300的选择页读取数据或向其写入数据。读取或写入是以页为单位进行。当进行写入时，从输入/输出电路160输入的页数据保持于页缓冲器/读出电路320的锁存器330中，并将地址提供给字线解码器140、Y解码器150及读写控制部180。之后，对NAND型阵列300的选择页写入页数据。
若在向选择页的写入完成之前电源电压VDD下降至断电电平，则读写控制部180响应于断电检测信号PD_DET而关断晶体管BLCN，且中断向NAND型阵列300的写入，取而代之，使进入栅110C的晶体管导通，对字线WLQ0施加写入电压，进而根据保持于锁存器330中的数据，对源极线SLQ0施加设置或重置写入的偏压。如此，将保持于页缓冲器/读出电路320中的未写入的页数据写入电阻变化型阵列110B中。在本例的情况下，一页的所有数据成为未写入数据。此时，读写控制部180将用于特定NAND型阵列的选择页的地址写入电阻变化型阵列110B的冗余区域。
之后，当电源电压VDD复位，由通电检测部170检测到通电电平时，读写控制部180执行通电序列，读取电阻变化型阵列110B的一页的未写入数据，并将其设置于锁存器330中，接着，基于从冗余区域读取的地址来选择NAND型阵列300的页，将保持于锁存器330中的未写入数据写入选择页中。由此，可使因电源电压VDD的变动而中断的写入在通电时自动复原。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求所记载的本发明的主旨的范围内能够进行各种变形、变更。

Claims (11)

1.一种半导体存储装置，包括：
存储单元阵列，包括具有或非型或与非型快闪存储器结构的第一存储单元阵列、及具有电阻变化型存储器结构的第二存储单元阵列；
控制部件，控制所述第一存储单元阵列或所述第二存储单元阵列中被选择的存储单元的读写；以及
第一检测部件，检测电源电压已下降至断电电平，
当在向所述第一存储单元阵列的写入动作过程中由所述第一检测部件检测到断电电平时，所述控制部件将至少未完成向所述第一存储单元阵列的写入的未写入数据写入所述第二存储单元阵列中。
2.根据权利要求1所述的半导体存储装置，还包括第二检测部件，所述第二检测部件检测电源电压已达到通电电平，
当由所述第二检测部件检测到通电电平时，所述控制部件从所述第二存储单元阵列读取所述未写入数据，并将所读取的所述未写入数据写入所述第一存储单元阵列中。
3.根据权利要求1或2所述的半导体存储装置，其中，所述控制部件进而将用于进行向所述第一存储单元阵列的写入的地址与未写入数据一起写入所述第二存储单元阵列中，
所述控制部件按照从所述第二存储单元阵列读取的地址，将未写入数据写入所述第一存储单元阵列中。
4.根据权利要求1或2所述的半导体存储装置，其中，所述控制部件进而将用于进行向所述第一存储单元阵列的写入的命令与未写入数据一起写入所述第二存储单元阵列中，
所述控制部件按照从所述第二存储单元阵列读取的命令，将未写入数据写入所述第一存储单元阵列中。
5.根据权利要求1或2所述的半导体存储装置，还包括数据保持部件，所述数据保持部件保持从外部输入的数据，
所述控制部件将保持于所述数据保持部件中的数据写入所述第一存储单元阵列中，当检测到所述断电电平时，将保持于所述数据保持部件中的未写入数据写入所述第二存储单元阵列中。
6.根据权利要求5所述的半导体存储装置，其中，所述数据保持部件保持从外部输入的页数据，所述控制部件基于从外部输入的页写入命令，向所述第一存储单元阵列中被选择的行写入所述数据保持部件所保持的页数据，进而，所述控制部件将从所述第二存储单元阵列读取的未写入数据写入所述被选择的行中。
7.根据权利要求5所述的半导体存储装置，其中，所述数据保持部件保持从外部输入的字节数据，所述控制部件基于从外部输入的字节写入命令，向所述第一存储单元阵列中被选择的行写入所述数据保持部件所保持的字节数据，进而，所述控制部件将从所述第二存储单元阵列读取的未写入数据写入所述被选择的行中。
8.根据权利要求5所述的半导体存储装置，还包括数据选择部件，所述数据选择部件选择所述数据保持部件所保持的数据，
所述控制部件将由所述数据选择部件选择的数据写入所述第一存储单元阵列中被选择的存储单元中，将未由所述数据选择部件选择的数据写入所述第二存储单元阵列中。
9.根据权利要求1所述的半导体存储装置，其中，所述控制部件使用断电电平与成为所述第二存储单元阵列的写入极限的最小电压之间的电压，向所述第二存储单元阵列写入未写入数据。
10.根据权利要求1所述的半导体存储装置，其中，所述存储单元阵列包括所述第一存储单元阵列与所述第二存储单元阵列所共用的位线、及连接于所述第一存储单元阵列与所述第二存储单元阵列之间，且将所述位线选择性地连接或非连接于所述第二存储单元阵列的进入栅。
11.根据权利要求10所述的半导体存储装置，其中，所述第二存储单元阵列包含一页，所述第二存储单元阵列配置于用于选择所述位线的位线选择电路的下方。
CN202211024699.6A 2021-12-01 2022-08-25 半导体存储装置 Pending CN116206657A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021195124A JP7170117B1 (ja) 2021-12-01 2021-12-01 半導体記憶装置
JP2021-195124 2021-12-01

Publications (1)

Publication Number Publication Date
CN116206657A true CN116206657A (zh) 2023-06-02

Family

ID=83996943

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211024699.6A Pending CN116206657A (zh) 2021-12-01 2022-08-25 半导体存储装置

Country Status (5)

Country Link
US (1) US20230170021A1 (zh)
JP (1) JP7170117B1 (zh)
KR (1) KR20230082561A (zh)
CN (1) CN116206657A (zh)
TW (1) TWI814531B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022181756A (ja) * 2021-05-27 2022-12-08 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US20230010522A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of data encoding in non-volatile memories

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859205B2 (ja) * 1996-04-23 1999-02-17 静岡日本電気株式会社 携帯型情報処理システムのフラッシュ・メモリのデータ記録装置及びデータ記録方法
JP2003316664A (ja) * 2002-04-24 2003-11-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US20080270811A1 (en) * 2007-04-26 2008-10-30 Super Talent Electronics Inc. Fast Suspend-Resume of Computer Motherboard Using Phase-Change Memory
WO2010093356A1 (en) * 2009-02-11 2010-08-19 Stec, Inc. A flash backed dram module
US9105333B1 (en) * 2014-07-03 2015-08-11 Sandisk Technologies Inc. On-chip copying of data between NAND flash memory and ReRAM of a memory die
US9042160B1 (en) * 2014-07-03 2015-05-26 Sandisk Technologies Inc. Memory device with resistive random access memory (ReRAM)

Also Published As

Publication number Publication date
JP7170117B1 (ja) 2022-11-11
KR20230082561A (ko) 2023-06-08
JP2023081441A (ja) 2023-06-13
TW202324416A (zh) 2023-06-16
TWI814531B (zh) 2023-09-01
US20230170021A1 (en) 2023-06-01

Similar Documents

Publication Publication Date Title
JP5106817B2 (ja) 信頼性を向上させることができるフラッシュメモリ装置
US7277323B2 (en) Non-volatile semiconductor memory
JP3886673B2 (ja) 不揮発性半導体記憶装置
CN1856840B (zh) 非易失性存储器及其操作方法，和非易失性存储器系统
JP3730508B2 (ja) 半導体記憶装置およびその動作方法
US7280407B2 (en) Semiconductor memory device including floating gates and control gates, control method for the same, and memory card including the same
CN110622249B (zh) 数据存储装置
JP2007507055A5 (zh)
JP2009026447A (ja) 選択トランジスタをプログラムするメモリ装置及びそのプログラム方法とこれを用いたメモリシステム
JPH11177071A (ja) 不揮発性半導体記憶装置
TWI228256B (en) Flash memory device with stable source line regardless of bit line coupling and loading effect
JP3977799B2 (ja) 不揮発性半導体記憶装置
JP2005108273A (ja) 不揮発性半導体記憶装置
TWI814531B (zh) 半導體記憶裝置
JP2012048770A (ja) 不揮発性半導体記憶装置、及び、メモリシステム
KR101005632B1 (ko) Ｎａｎｄ 메모리 장치 열 충전
US20220406353A1 (en) Semiconductor storage device and writing method thereof
WO2006059375A1 (ja) 半導体装置および半導体装置の制御方法
JP4672673B2 (ja) 半導体装置および半導体装置の制御方法
JP2000048582A (ja) 半導体記憶装置
JP3263636B2 (ja) 不揮発性半導体メモリ装置
KR102658524B1 (ko) 반도체 기억 장치
JP2005100625A (ja) 不揮発性半導体記憶装置
JP3258945B2 (ja) 不揮発性半導体メモリ装置
JP3639415B2 (ja) 不揮発性半導体メモリ装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination