KR101005632B1 - Ｎａｎｄ 메모리 장치 열 충전 - Google Patents

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Abstract

NAND 플래시 메모리 장치들 및 방법들의 실시예들은 실제의 열 커플링 용량(column coupling capacitance)이 어레이의 인접 열들 상에서 소싱된 전압(sourced voltage)을 유지함으로써 감소될 수 있다는 것을 인지한다. 어레이 동작(array operation)들(판독, 기입 및 프로그램) 전에 열들을 충전된 상태로 유지하는 것은 전류 서지(current surge)들을 감소시키고 데이터 판독 타이밍을 개선시킨다. 장치들 및 방법들은 프리차지(pre-charge) 및 그 후의 어레이 액세스 동작들에서 어레이 열들을 충전한다.
NAND 플래시 메모리, 어레이 동작, 충전, 열 커플링 용량, 전압

Description

ＮＡＮＤ 메모리 장치 열 충전{NAND MEMORY DEVICE COLUMN CHARGING}
우선권 주장
본 발명은 2006년 3월 1일자로 출원된 미국 특허 출원 일련 번호 11/276,480에 대하여 우선권을 주장하며, 상기 출원은 본 명세서에 참조로서 포함된다.
기술분야
본 발명은 비휘발성 메모리 장치(non-volatile memory device)에 관련되고, 더욱 구체적으로는, NAND 플래시 메모리 장치에 관련된 것이다.
플래시 메모리는 비휘발성이고, 이것은 플래시 메모리가 칩의 정보를 유지하는 데 전력을 필요로 하지 않는 방식으로 반도체 상에 정보를 저장한다는 것을 의미한다. 플래시 메모리는 각각이 1 비트 이상의 정보를 저장하는, "셀(cell)들"이라고 불리는 트랜지스터들의 어레이에 정보를 저장한다. 메모리 셀들은 FAMOS(Floating-Gate Avalanche-Injection Metal Oxide Semiconductor) 트랜지스터에 기초하고 FAMOS 트랜지스터는 본질적으로 게이트와 소스/드레인 단자들 사이에 부유하는(suspended) 부가적인 전도체(conductor)를 갖는 CMOS(Complimentary Metal Oxide Semiconductor) FET(Field Effect Transistor)이다. 현재의 플래시 메모리 장치들은 두 개의 기본적인 어레이 아키텍처로 이루어진다:NOR 플래시 및 NAND 플래시. 로직의 유형을 가리키는 이름들이 저장 셀 어레이(storage cell array)에서 사용된다.
플래시 셀은 단지 1개의 게이트 대신 2개의 게이트를 갖는다는 것을 제외하고는 표준 MOSFET 트랜지스터와 유사하다. 하나의 게이트는 다른 MOS 트랜지스터들에서의 제어 게이트(control gate, CG)와 같은 것이고, 두번째 게이트는 산화층에 의해 주위가 모두 절연된 부유 게이트(floating gate, FG)이다. FG는 그의 산화층에 의해 절연되기 때문에, 그 위에 놓이는 임의의 전자는 거기에 트랩되고(trapped) 그리하여 정보를 저장한다.
전자들이 FG 상에 트랩될 때, 그들은 CG로부터의 전기장을 수정(부분적으로 상쇄)하며, 이것은 셀의 임계 전압(Vt)을 수정한다. 그리하여, CG를 특정한 전압으로 함으로써 셀이 "판독"될 때, 셀의 Vt에 따라, 그 셀의 소스와 드레인 접속들 사이에서 전류가 흐르거나 흐르지 않을 것이다. 이러한 전류의 존재 또는 부재는 감지되어 1 또는 0으로 변환될 수 있으며, 이리하여 저장된 데이터가 재생된다.
메모리 장치들의 메모리 셀들은 통상 행들 및 열들을 갖는 어레이로 배열된다. 일반적으로, 행들은 워드선 전도체를 경유하여 연결되고 행들은 비트선 전도체를 경유하여 연결된다. 데이터 판독 기능들 동안 비트선 전도체들은 선택된 전압 레벨로 프리차지(pre-charge) 된다. NAND 메모리 장치들의 수가 증가함에 따라, 메모리 셀-메모리 셀 연결(memory cell to memory cell coupling), 열-열 연결(column to column coupling), 전류 소비, 동작 성능 및 데이터 정확도에 대한 문제들이 모두 경험된다.
본 명세서를 읽고 이해할 때 본 기술분야의 통상의 기술자들에게 명백해질 아래에 기술된 이유들로 인해 NAND 메모리 판독 동작들의 성능을 개선시킬 필요가 존재한다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 블록도이다.
도 2는 종래 기술의 NAND 플래시 메모리 어레이의 단순화된 부분을 도시한다.
도 3은 종래 기술의 NAND 메모리 동작들의 단순화된 타이밍도이다.
도 4는 본 발명의 실시예들에 따른 NAND 메모리의 단순화된 타이밍도이다.
도 5는 도 1의 메모리의 비트선들의 어레이를 예시한다.
이하의 발명의 상세한 설명에서, 본 발명이 실시될 수 있는 상이한 실시예를 예로서 도시하며 본 명세서의 일부를 이루는 첨부 도면들을 참조한다. 이러한 실시예들은 본 기술 분야의 통상의 기술자들이 본 발명을 실시할 수 있도록 충분히 자세히 기재된다. 다른 실시예들이 사용될 수 있고 구조적, 논리적 및 전기적 변경들이 본 발명의 범위를 벗어나지 않고 이루어질 수 있다.
본 기술분야의 통상의 기술자들이 인지하는 바와 같이, 본 명세서에서 기술된 유형의 메모리 장치들은 일반적으로 다양한 반도체 장치를 포함하는 집적 회로로서 제작된다. 집적 회로는 기판에 의해 지지된다. 집적 회로들은 통상 각각의 기판 상에서 복수회 반복된다. 기판은 본 기술분야에서 잘 알려진 바와 같이, 더 처리되어 집적 회로들을 다이스(dice)로 분리한다. 도면들이 상세한 설명의 이해를 용이하게 하는 것을 돕기 위해 제공되며, 정확한 축적으로 의도되지 않으며, 단순화되었다. 본 명세서에서 사용될 때 전도체라는 용어는 금속들, 금속 합금, 도핑된 실리콘 및 폴리실리콘을 포함하지만 그에 한정되지는 않는, 도전체들 및 반도체들을 포함하도록 의도된다. 그리하여, 이하의 상세한 설명은 제한하는 의미로 해석되어서는 안되고, 본 발명의 범위는 첨부된 청구범위가 부여된(entitled) 등가물들의 전체 범위와 함께 첨부된 청구범위에 의해서만 정의된다.
도 1은 본 발명의 일 실시예에 따른 집적 회로 메모리 장치(100)의 단순화된 블록도이다. 메모리 장치(100)는 비휘발성 부유 게이트 메모리 셀들의 어레이(102), 어드레스 회로(104), 제어 회로(110), 및 I/O(Input/Output) 회로(114)를 포함한다. 메모리 셀들의 블록들이 '플래시(flash)' 동작에서 통상 동시에 소거되기 때문에 메모리 셀들은 또한 플래시 메모리 셀들이라고 불리기도 한다.
메모리 장치(100)는 메모리 어레이(102)에 액세스하기 위해 프로세서(120) 또는 다른 메모리 컨트롤러에 연결될 수 있다. 프로세서(120)에 연결된 메모리 장치(100)는 전자 시스템의 일부를 형성한다. 전자 시스템들의 소정의 예는 개인용 컴퓨터들, 주변 장치들, 무선 장치들, 디지털 카메라들, PDA(personal digital assistant) 및 오디오 레코더들을 포함한다.
제어 회로(110)를 경유하는 메모리 어레이(102)로의 액세스를 제어하도록, 메모리 장치(100)는 프로세서(120)로부터 제어선들(122)을 가로질러 제어 신호들을 수신한다. 메모리 어레이(102)로의 액세스는 어드레스선들(124)을 가로질러 수신된 어드레스 신호들에 응답하여 하나 이상의 타겟 메모리 셀로 향해진다. 제어 신호들 및 어드레스 신호들에 응답하여 일단 어레이가 액세스되면, 데이터, DQ, 선들(126)을 가로질러 데이터가 메모리 셀들로 기입되거나 메모리 셀들로부터 판독될 수 있다.
제어 회로(110)는 일반적으로 다수의 메모리 어레이 및 주변 동작들을 수행하기 위한 회로를 포함하는 회로의 블럭으로서 예시된다. 메모리 장치에 대한 제어 회로는 개별적인 회로(discrete circuit)가 아니지만, 메모리 전체에 걸쳐 분포되는 회로들을 포함한다는 것이 이해될 것이다. 일 실시예에서 제어 회로는 메모리 어레이에 대하여 판독, 소거 및 기입 동작들을 수행하기 위한 회로를 포함한다.
전압 조절기(votage regulator)(130)는 메모리 장치에서 사용하기 위한 하나 이상의 조절된 전압을 제공한다. 전압 조절기는 양의(positive) 또는 음의(negative) 전압들을 제공할 수 있다. 일 실시예에서 조절기는 아래에서 설명된 바와 같이 열 비트선들과 같은 어레이의 전도체들을 충전하기 위한 소정의 전압을 제공한다.
본 기술 분야의 통상의 기술자들은 부가적인 회로 및 제어 신호들이 제공될 수 있고, 도 1의 메모리 장치는 본 발명에 초점을 맞추는 것을 돕기 위해 도 1의 메모리 장치가 단순화되었다는 것을 이해할 것이다. 메모리 장치의 위의 기술은 메모리의 일반적인 이해를 제공하기 위해 의도되며 통상의 메모리 장치의 모든 요소 및 특징들의 완전한 기술이 아니라는 것이 이해될 것이다.
도 2는 종래 기술의 NAND 플래시 메모리 어레이의 단순화된 부분을 예시한다. NAND 플래시는 기입을 위해 터널 주입(tunnel injection)을 사용하고 소거를 위해 터널 릴리즈(tunnel release)를 사용한다. NAND 메모리는 소스선(224), 워드선들(226) 및 비트선(230)에 연결된 부유 게이트 메모리 셀들(220)을 포함한다. 셀들은 비트선과 소스선 사이에 직렬로 연결된다. 하나 이상의 비트선 선택 트랜지스터(240)가 비트 및 소스선으로부터 셀들을 선택적으로 절연시키는 데 사용된다.
판독 동작에서, 타겟(선택된) 메모리 셀의 워드 선이 저전압 레벨에서 유지될 수 있다. 모든 선택되지 않은 셀 워드선은 그들의 부유 게이트 전하와는 관계없이 선택되지 않은 셀들을 활성화하기에 충분히 높은 전압에 연결된다. 만약 선택된 셀이 충전되지 않은 부유 게이트를 갖는다면, 그것은 활성화된다. 그 후 비트선 및 소스선은 일련의 메모리 셀들을 통하여 연결된다. 만약 선택된 셀이 충전된 부유 게이트를 갖는다면, 그것은 활성화되지 않을 것이다. 그리하여 비트선 및 소스선들은 일련의 메모리 셀들을 통하여 연결되지 않는다.
메모리 셀들의 가까운 근접 때문에, 비트선 커플링이 판독/감지 동작들 동안 문제가 될 수 있다. 즉, 인접한 비트선의 길이 및 가까운 간격이 비트선들 상의 전압 노이즈를 야기한다. 특히 관심사는 기입 검증 동작들 동안 비트선 커플링이다. 본 기술 분야의 통상의 기술자들에게 알려진 바와 같이, 기입 동작은 통상 하나 이상의 프로그램 단계 및 하나 이상의 판독/검증 단계를 포함한다.
비트선 커플링 문제를 처리하기 위해, 종래 기술의 NAND 플래시 메모리들은 워드선들(행들)을 두 개의 논리 페이지로 분할한다. 페이지들은 어레이의 교대하는 비트선들이 상이한 페이지에 속하도록 섞여서 짜인다(interwoven). 동작 동안, 하나의 페이지는 활성화될 수 있고 다른 페이지는 비활성화될 수 있다. 비활성화 페이지의 비트선들은 프로그램 동작 동안 Vcc와 같은 높은 포텐셜에 연결된다. 그리하여 Vcc 바이어스된 비트선들은 공통 워드선에 연결된 메모리 셀들이 프로그램되는 것을 방지한다.
NAND 메모리 장치들의 종래 기술에서 비활성화 페이지의 열 또는 비트선들은 접지 포텐셜로 방전되고 활성화 페이지의 열들은 메모리 페이지의 판독 전에 Vcc와 같은 높은 포텐셜로 프리차지된다. 접지된 열들은 열 누화(cross-talk)로부터의 소정의 보호를 제공한다. 단일 레벨의 종래 기술 NAND 메모리는 약 25㎲ 내에 판독될 수 있고, 한편 복수 레벨 NAND 메모리는 판독하는 데 50㎲ 넘게 걸릴 수 있다.
NAND 메모리들의 동작 사양들과 결합하여 현재의 메모리 장치들의 수의 증가로 인해 위의 NAND 메모리 설계에 있어서의 몇몇 문제들이 경험되었다. 프리차지 동작은 전류 서지(current surge)를 야기할 수 있다. 예를 들면, 32,000개의 열을 갖는 NAND 메모리는 어레이 열들의 1/2(열당 3-5㎊)에 해당하는 50㎋ 내지 75㎋의 용량을 가질 수 있다. 75㎋를 1㎲ 안에 1V로 충전하는 것은 평균 75㎃를 요구한다. 피크 전류 제한들 때문에, 종래 기술의 NAND 메모리 장치들은 열 프리차지 동작(column precharge operation)을 스태거 한다. 결국, 전체 판독/검증 동작은 원하는 것보다 상당히 느릴 수 있다. 더 느린 성능 외에도, 멀티 레벨 NAND 셀들은 프리차지 동작에 의해 야기된 내부의 전압 조절기 서지들에 민감하다.
종래의 NAND 메모리 장치들의 열들 사이의 커플링 용량은 크다. 본 발명의 실시예들은 실제의 열 커플링 용량(column coupling capacitance)이 인접 열들 상에서 소싱된 전압을 유지함으로써 감소될 수 있다는 것을 인지한다. 게다가, 어레이 동작들(판독, 기입 및 프로그램) 전에 충전된 상태로 열들을 유지하는 것은 전류 서지들을 감소시키고 데이터 판독 타이밍을 개선한다.
동작시, 장치에 전력을 공급할 때, NAND 메모리 열들은 Vcc와 같은 양의 전압으로 충전된다. 이렇듯, 제1 어레이 동작 전에 열들이 충전된다. 어레이 동작이 수행된 후에, 후속 어레이 동작들을 위해 열들이 미리 재충전된다.
도 3 및 도 4를 참조하면, 종래 기술의 NAND 메모리 기능들 및 본 발명의 실시예가 비교된다. 도 3에서, 종래 기술의 NAND 메모리 장치는 액세스 가능한 페이지 1 및 2에 배열된 비트선들을 포함한다. 메모리에 전력이 공급되고 페이지 비트선들은 접지 포텐셜(충전되지 않음)에 연결된다. 페이지 1로의 어레이 액세스 동작 동안, 페이지 1의 열 비트선들은 선택적으로 프리차지된다. 페이지 2 비트선들은 충전되지 않은 채로 남아있는다. 즉, 판독을 수행할 때, 또는 페이지 1에 대한 검증 동작을 수행할 때, 선택된 메모리 페이지에 대응하는 열 비트선들은 먼저 프리차지되고, 선택되지 않은 메모리 페이지에 대응하는 인접하는 열 비트선들은 충전되지 않은 채로 남아있는다. 비트선들을 프리차지한 후에, 전술한 바와 같이 페이지 1이 워드선(행)을 이용하여 액세스되고 비트선 전압이 감지된다. 감지 동작 후에, 페이지 1의 비트선들이 방전되어 임의의 잔여 전하를 제거한다.
도 4에서, 실시예의 NAND 메모리 장치는 두 개의 페이지, 페이지 1 및 페이지 2를 또한 포함한다. 동작 동안, 메모리에 전력이 공급되고 페이지 1 및 2의 모든 열 비트선은 비트선들을 프리차지 하기 위하여 소정의 제1 양의 전압 또는 제1 양의 선택 전압(Vref)에 연결된다. 본 발명이 특정한 전압 또는 전압 범위에 제한되지 않듯이, 전압 레벨은 메모리 장치 사양 및 구성에 의존한다. 전력 공급시 비트선들이 충전되기 때문에, 액세스 동작 동안 페이지 1에 대한 판독 실행 또는 검증 동작은 워드선(행)을 이용하고 비트선 전압을 감지하여, 액세스된 메모리 셀들로 진행된다. 페이지 2의 비트선들은 페이지 1의 액세스 동안 충전되 채로 남아있는다. 페이지 1에 대한 감지 동작 후에, 열들을 충전된 상태로 하기 위해서 비트선들이 재충전된다.
도 5를 참조하면, 도 1의 단순화된 어레이가 기술된다. 일 실시예에서, NAND 플래시 메모리는 메모리 셀들의 열 각각이 비트선(BL0-BLM)에 연결되는, 액세스 가능한 행들 및 열들로 배열된 메모리 셀들의 어레이를 포함한다. 전압 조절 회로(130, 도 1)가 소정의 또는 선택 전압을 제공하고 제어 회로(110)가 메모리 셀들의 어레이의 BL2와 같은 열에 대한 판독 동작을 수행한다. 어레이는 워드선(WL0-WLN)을 사용하여 액세스 될 때, 상이한 액세스 가능한 페이지에 할당된 교대하는 열들을 갖는 것으로 예시된다. 짝수 비트선들은 페이지 1에 대하여 예시된 어레이에 할당되고, 홀수 비트선들은 페이지 2에 대하여 예시된 어레이에 할당된다.
판독 동작은 판독되는 열과 연관된 비트선의 전압 레벨을 감지하는 것, 및 비트선의 전압 레벨 감지 후에 전압 조절기 회로(130)에 의하여 제공된 소정의 전압으로 비트선을 충전하는 것을 포함한다. 제어 회로 및 전압 조절기 회로는 메모리 장치의 전력 공급 동작 동안 소정의 전압으로 비트선을 충전할 수 있다. 다른 실시예에서, 제어 회로는 BL2의 전압 레벨을 감지하는 동안 판독되는 열과 연관된 비트선 BL2에 인접하게 위치하고 가로로 반대측에 위치하는 제1 및 제2 인접 비트선들(BL1 및 BL3) 상의 전하를 유지한다. 어레이의 메모리 셀 각각은 하나의 데이터 비트를 저장할 수 있거나, 또는 메모리 셀의 복수의 전압 레벨을 사용하여 복수의 데이터 비트를 저장할 수 있다.
다른 실시예에서, NAND 플래시 메모리 장치의 동작 방법은 외부에서 공급된 전력에 응답하여 메모리 장치에 전력을 공급하는 것을 포함한다. 메모리 어레이의 제1 및 제2 데이터 페이지의 모든 열 비트선 BL0-BLM은 전력 공급 후에 소정의 양의 전압 레벨로 충전된다. 제1 데이터 페이지에 대하여 판독 동작이 수행되고 제2 데이터 페이지의 모든 열 비트선이 소정의 양의 전압 레벨로 충전된다. 판독 동작은 WL0과 같은, 제1 데이터 페이지의 워드선 전도체를 활성화함으로써 메모리 셀들의 행에 액세스하는 것, 및 행에 액세스한 후에 제1 데이터 페이지의 열 비트선들의 전압 포텐셜을 감지하는 것을 포함한다. 제1 데이터 페이지의 열 비트선들의 전압 포텐셜을 감지한 후에 제1 데이터 페이지의 모든 열 비트선은 소정의 양의 전압 레벨로 재충전된다.

Claims (17)

  1. 외부에서 공급된 전력에 응답하여 메모리 장치에 전력을 공급(powering up)하는 단계;
    전력 공급 단계 후에 메모리의 어레이의 제1 및 제2 데이터 페이지의 모든 열 비트선(column bit line)을 소정의 양의 전압 레벨(predetermined positive voltage level)로 충전하는 단계;
    상기 제2 데이터 페이지의 모든 열 비트선이 상기 소정의 양의 전압 레벨로 충전되어 유지되는 동안 상기 제1 데이터 페이지에 대한 판독 동작을 수행하는 단계 - 상기 판독 동작은,
    상기 제1 데이터 페이지의 워드선 전도체(conductor)를 활성화함으로써 메모리 셀들의 행을 액세스하는 단계; 및
    상기 행을 액세스하는 단계 후에 상기 제1 데이터 페이지의 열 비트선들의 전압 포텐셜(voltage potential)을 감지하는 단계
    를 포함함 -; 및
    상기 제1 데이터 페이지의 열 비트선들의 상기 전압 포텐셜을 감지하는 단계 후에 상기 제1 데이터 페이지의 모든 열 비트선을 상기 소정의 양의 전압 레벨로 충전하는 단계
    를 포함하는 NAND 플래시 메모리 장치의 동작 방법.
  2. 어레이 액세스 동작(array access operation)을 수행하기 전에 메모리의 어레이의 제1 및 제2 데이터 페이지의 모든 열 비트선을 소정의 양의 전압 레벨로 충전하는 단계;
    상기 제2 데이터 페이지의 모든 열 비트선이 상기 소정의 양의 전압 레벨로 충전되어 유지되는 동안 상기 제1 데이터 페이지에 대한 판독 동작을 수행하는 단계; 및
    외부에서 공급된 전력에 응답하여, 메모리 장치에 전력을 공급하는 단계
    를 포함하고,
    상기 제1 및 제2 데이터 페이지의 모든 열 비트선을 충전하는 단계는 상기 메모리 장치에 전력을 공급하는 단계로서 수행되는 NAND 플래시 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 판독 동작은,
    상기 제1 데이터 페이지의 워드선 전도체를 활성화함으로써 메모리 셀들의 행을 액세스하는 단계; 및
    상기 행을 액세스하는 단계 후에 상기 제1 데이터 페이지의 열 비트선들의 전압 포텐셜을 감지하는 단계
    를 포함하는 NAND 플래시 메모리 장치의 동작 방법.
  4. 외부에서 공급된 전력에 응답하여 메모리 장치에 전력을 공급하는 단계;
    전력 공급 단계 후에 메모리의 어레이의 제1 및 제2 데이터 페이지의 모든 열 비트선을 소정의 양의 전압 레벨로 충전하는 단계;
    상기 제2 데이터 페이지의 모든 열 비트선이 상기 소정의 양의 전압 레벨로 충전되어 유지되는 동안 상기 제1 데이터 페이지에 대한 판독 동작을 수행하는 단계 - 상기 판독 동작은, 상기 제1 데이터 페이지의 워드선 전도체를 활성화함으로써 메모리 셀들의 행을 액세스하는 단계; 및 상기 행을 액세스하는 단계 후에 상기 제1 데이터 페이지의 열 비트선들의 전압 포텐셜을 감지하는 단계를 포함함 -; 및
    상기 제1 데이터 페이지의 열 비트선들의 상기 전압 포텐셜을 감지하는 단계 후에 상기 제1 데이터 페이지의 모든 열 비트선을 상기 소정의 양의 전압 레벨로 재충전(re-charging)하는 단계
    를 포함하는 NAND 플래시 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 어레이의 메모리 셀 각각은 상기 메모리 셀의 복수의 전압 레벨을 이용하여 복수의 데이터 비트를 저장하는 NAND 플래시 메모리 장치의 동작 방법.
  6. 메모리 셀들의 열 각각이 대응 비트선에 연결되어 있는, 액세스 가능한 행들 및 열들로 배열된 메모리 셀들의 어레이; 및
    상기 메모리 셀들의 어레이의 열에 대한 판독 동작을 수행하는 제어 회로
    를 포함하며,
    상기 판독 동작은 판독되는 열과 연관된 비트선의 전압 레벨을 감지하고, 상기 비트선의 전압 레벨의 감지 후에 상기 비트선을 소정의 전압으로 충전하는 것을 포함하고,
    상기 제어 회로는 외부에서 공급된 전력에 응답하여 메모리 장치에 전력을 공급하는 동안 상기 비트선을 상기 소정의 전압으로 충전하는 NAND 플래시 메모리 장치.
  7. 제6항에 있어서,
    상기 제어 회로는 상기 전압 레벨의 감지 동안 판독되는 열과 연관된 비트선에 인접하게 위치하고 가로로 반대 측에 위치하는 제1 및 제2 인접 비트선 상의 전하를 유지하는 NAND 플래시 메모리 장치.
  8. 제6항에 있어서,
    상기 소정의 전압은 전압 조절기 회로에 의해 제공되는 NAND 플래시 메모리 장치.
  9. 메모리 셀들의 각 열이 연관된 비트선에 연결되어 있는, 액세스 가능한 행들 및 열들로 배열된 메모리 셀들의 어레이; 및
    외부에서 제공된 전력에 응답하여 메모리 장치에 대한 전력 공급 동작을 수행하는 제어 회로
    를 포함하고,
    상기 전력 공급 동작은 어레이 액세스 동작을 개시하기 전에 상기 메모리 셀들의 어레이의 제1 및 제2 데이터 페이지의 모든 열 비트선을 소정의 양의 전압 레벨로 충전하는 것을 포함하는 NAND 플래시 메모리 장치.
  10. 제9항에 있어서,
    상기 제어 회로는 상기 메모리 셀들의 어레이의 열에 대한 판독 동작을 수행하고,
    상기 판독 동작은 상기 판독되는 열과 연관된 비트선의 전압 레벨을 감지하고, 상기 비트선의 전압 레벨의 감지 후에 상기 비트선을 상기 소정의 전압으로 충전하는 것을 포함하는 NAND 플래시 메모리 장치.
  11. 제9항에 있어서,
    상기 어레이의 각 메모리 셀은 상기 메모리 셀의 복수의 전압 레벨을 이용하여 복수의 데이터 비트를 저장하는 NAND 플래시 메모리 장치.
  12. 제9항에 있어서,
    상기 제어 회로는 상기 전압 레벨의 감지 동안 판독되는 열과 연관된 비트선에 인접하게 위치하고 가로로 반대 측에 위치하는 제1 및 제2 인접 비트선 상의 전하를 유지하는 NAND 플래시 메모리 장치.
  13. 제9항에 있어서,
    상기 소정의 전압은 전압 조절기 회로에 의해 제공되는 NAND 플래시 메모리 장치.
  14. 제1항에 있어서,
    복수의 전압 레벨을 이용하여 상기 어레이의 메모리 셀에 복수의 데이터 비트를 저장하는 단계를 더 포함하는 NAND 플래시 메모리 장치의 동작 방법.
  15. 제1항에 있어서,
    상기 충전하는 단계는 제1 및 제2 데이터 페이지의 모든 열 비트선을 1V로 충전하는 단계를 포함하는 NAND 플래시 메모리 장치의 동작 방법.
  16. 제2항에 있어서,
    상기 충전하는 단계는 전압 조절기 회로를 이용하여 상기 제1 및 제2 데이터 페이지의 열 비트선들에 상기 소정의 전압을 공급하는 단계를 포함하는 NAND 플래시 메모리 장치의 동작 방법.
  17. 제2항에 있어서,
    상기 충전하는 단계는 제1 및 제2 데이터 페이지의 모든 열 비트선을 1V로 충전하는 단계를 포함하는 NAND 플래시 메모리 장치의 동작 방법.
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