CN1856840B - 非易失性存储器及其操作方法，和非易失性存储器系统 - Google Patents

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Abstract

本发明提供一种非易失性存储器及其操作方法，所述方法可减少在一擦除过程期间未选择的单元中干扰的量。对于形成于一共同阱结构上方的一组存储元件来说，首先用同样高电压的擦除信号对所有字线充电，所述电压擦除信号也对所述阱充电以确保在所述阱与字线之间不存在净电压差。随后将所选择的字线放电到接地，而将未选择的字线和所述阱保持在高电压。根据本发明的另一方面，此可在存储器阵列中不增加任何间距区域电路或添加新的导线，且可在最小的额外外围区域完成。优点包括未选择的存储元件中较少的电位擦除干扰和所选择的元件的较紧密的擦除分布。

Description

非易失性存储器及其操作方法，和非易失性存储器系统
技术领域
本发明一般涉及一种非易失性存储器及其操作，且尤其涉及用于确保受控擦除条件的技术。
背景技术
本发明的原理已应用于那些目前现有的和那些预期使用正在开发的新技术的不同类型的非易失性存储器。然而，关于其中存储元件为浮栅(floating gate)的快闪电可擦除且可编程只读存储器(EEPROM)来描述本发明的实施。
在非易失性存储器的操作期间，一个存储单元中数据的读取、写入和擦除将常常干扰存储器的其它存储单元中存储的数据。这些干扰的一个来源是相邻浮栅之间的场效应耦合，在Jian Chen和Yupin Fong的美国专利第5,867,429号中描述所述浮栅，所述专利的全文以引用的方式并入本文中。在美国专利第6,522,580号中描述用于减少所述干扰的另外技术，所述专利的全文以引用的方式并入本文中。
此效应和读取与写入干扰的其它来源存在于不同类型的快闪EEPROM单元阵列中。一个设计的一NOR阵列使其存储器单元连接在相邻位(列)线之间，且使控制栅极连接到字(行)线。个别单元含有一个浮栅晶体管，其具有或不具有与其串联而形成的一选择晶体管，或由单个选择晶体管分离的两个浮栅晶体管。在以下SanDisk公司的美国专利中给出所述阵列及其在存储系统中的使用的实例：专利号5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192、6,151,248、6,426,893和6,512,263，所述专利的全文以引用的方式并入本文中。
一NAND阵列的一个设计具有多个存储器单元，例如8个、16个或甚至32个，所述存储器单元通过其任一末端处的选择晶体管而在一位线与一参考电位之间以串联串连接。字线与不同串联串中的单元的控制栅极相连接。在美国专利第6,522,580号中给出所述阵列及其操作的相关实例，所述专利以上述引用的方式并入本文中。在Raul-Adrian Cernea于2002年9月24日申请的标题为“Highly Compact Non-VolatileMemory and Method Thereof”和Raul-Adrian Cernea与Yan Li同样在2002年9月24日申请的标题为“Non-Volatile Memory and Method with Reduced Source Line Bias Errors”的美国专利申请案以及美国专利第5,546,341、5,473,563和6,373,746号中给出其它实例，所述专利全部以引用的方式并入本文中。
在目前商业产品中，每个浮栅通过在二进制模式下运行而存储单个位的数据仍然很常见，其中仅将浮栅晶体管的两个范围的阈值电平定义为存储电平。浮栅晶体管的阈值电平对应于其浮栅上存储的充电电平的范围。除减小存储器阵列的尺寸外，目前趋势为通过在每个浮栅晶体管中存储多于一个位的数据而进一步增加所述存储器阵列的数据存储的密度。此通过将多于两个阈值电平定义为用于每个浮栅晶体管的存储状态而完成，现今商业产品中包括四个此种状态(每个浮栅2位的数据)。预期将有更多存储状态，例如每个存储元件16个状态。每一浮栅晶体管具有阈值电压的特定总范围(窗口)，其中可对其实际操作，且将所述范围划分为针对其定义的数目的状态加上状态之间的余量，以允许对其清楚地相互区分。在一多状态非易失性存储器中，与单个位存储器相比，其阈值电压范围通常增加，以便容纳所有的多状态及其余量。相应地，读取和编程期间施加于控制栅极的电压相应地增加，从而导致更多的擦除、编程和读取干扰。此外，随着装置向较低功率设计发展，其中为适合这些多状态的可用的窗口也在减小，其进一步加剧此问题。
所述类型的非易失性存储器的共同操作是在重新编程存储器单元的区块之前对其进行擦除。随后将区块内的单元个别地编程，使其退出擦除状态而进入由正被存储的输入数据所表示的状态。编程通常包括编程电压脉冲的大量并联存储器单元的交替应用和其个别状态的读取，以确定个别单元是否已达到其预定电平。对经校验为已达到其预定阈值电平的任一单元停止编程，而正并行地编程的其它单元的编程继续进行，直至所述单元全部被编程。在每个存储元件的存储状态的数目增加时，由于个别状态的较小电压范围要求更高的编程精度，所以用于执行编程的时间通常将增加。此可对存储器系统的性能有一显著的反作用。
由多状态操作引起的所定义的浮栅存储电平的较窄的范围增加了第一组存储元件对在第二组相邻存储元件上执行的操作的灵敏度的电平。在擦除操作中，存储元件通常经受较大的电压差动以便从浮栅移除电荷。由于未选择的存储元件也常常通过共享的字线、位线、阱结构、电容性耦合或其它机制而经受高电压值，所以此可导致未选择的存储元件上的干扰。例如，如以上以引用的方式并入本文中的美国专利第6,522,580号中描述的一NAND结构中，通过将所选择的存储元件的擦除栅极置于接地并将阵列的阱结构升高到一高擦除电压，可产生跨越所述所选择的存储元件的一高电压差动。未选择的存储元件也可在此阱结构上。尽管现有技术中常见的是允许由来自阱的电容性耦合对未选择的擦除栅极充电(例如上文并入的美国专利第5,546,341号中所描述)，但将仍然存在可导致干扰的跨越存储元件的一电位。如果错误位的数目维持在一错误校正码(ECC)的能力内，那么对错误进行校正，但如果错误的数目通常大于所述错误校正码的能力，那么需要采用某些其它结构的和/或操作技术。希望提供减少非易失性存储器中擦除干扰的技术以进一步提高其性能。
发明内容
本发明提出一种非易失性存储器和用于其操作的方法，所述方法可减少在一擦除过程期间未选择的单元中的干扰的量。对于在一共同阱结构上形成的一组存储元件来说，首先用相同的高电压擦除信号对所有字线充电，所述高电压擦除信号对阱充电以确保所述阱与字线之间不存在净电压差。随后使所选择的字线放电到接地，而未选择的字线和所述阱维持在高电压。作为一选项，在擦除循环期间可将禁止的存储元件周期性更新到阱电位(高电压)和/或可将所选择的字线浮动和/或周期性更新到接地。
在一示范性实施例中，使用具有NAND结构的快闪存储器。在单阱结构上形成大量区块，即擦除的单位。每个区块含有多个字线，存储器单位的控制栅极连接到所述字线。将阱上方的存储器单位的控制栅极充电到擦除电压，同时所述阱本身也充电到擦除电压。随后在擦除过程期间，将电荷捕集于未选择的区块的字线上，从而在控制栅极和阱上设定相同的电压电平，使得没有电位跨越电荷存储元件。在一选择的区块中，对字线放电，从而设定一跨越浮栅的电压差并导致其擦除。
根据本发明的另一方面，此可在存储器阵列中不增加任何间距区域电路或添加新的导线且可在最小的额外外围区域完成。通过适当改变存储器装置上的解码，可维持所述存储器装置的阵列部分内的结构，同时允许未选择的字线保持在一电压，所述电压高于通过单独地电容性耦合于衬底而获得的电压。优点包括未选择的存储元件中较少的电位擦除干扰和所选择的元件的较紧密的擦除分布。
本发明的其它方面、特征和优点包括于以下的示范性实施例的描述中，应结合附图进行所述描述。
第一实施例为在一种在包含复数个形成于一阱结构上的存储元件的一非易失性存储器中，擦除所述存储元件的被选择的一个的方法，其包括将所述存储元件的所述阱结构和一控制栅极同时充电到一擦除电压；和随后使所述选择的存储元件的所述控制栅极放电，同时保持所述阱结构和所述未选择的控制栅极上的所述擦除电压。
第二实施例为一种用于一非易失性存储器的方法，所述非易失性存储器包含复数个形成于一阱结构上并与其电容性耦合的存储元件，所述方法包括：选择一个或一个以上但少于全部的所述存储元件以用于擦除；将所述阱结构保持在一擦除电压；在将所述阱结构保持在所述擦除电压同时，将所述未选择的存储元件的一控制栅极上的电压电平升高到高于电容性耦合到所述阱结构所产生的电压电平；和在将所述阱结构保持在所述擦除电压同时，将所述选择的存储元件的一控制栅极上的电压电平降低到所述擦除电压以下。
第三实施例为一种非易失性存储器，其包括：复数个形成于一衬底上的存储单元；所述衬底中的一阱结构，所述存储单元形成于所述衬底上；和控制电路，其可连接到所述衬底和所述复数个存储单元中的每一个的一控制栅极，藉此可将所述阱结构和所述控制栅极的所述电压电平同时设定到一擦除电压，且藉此进一步在保持所述阱结构和所述存储元件的未选择的存储元件上的所述擦除电压时，可使所述存储元件的选择的存储元件的所述控制栅极放电所述擦除电压。
第四实施例为一种系统，其包括：一存储器，其包括：复数个非易失性存储单元，其形成于一衬底上且配置为复数个行，并形成一个或一个以上列；所述衬底中的一阱结构，所述存储单元形成于所述衬底上；复数个字线，每一个均连接一各自行的每个存储元件的一各自控制栅极；和控制电路，其可连接到所述衬底和所述字线，藉此可将所述阱结构和所述控制栅极的所述电压电平同时设定为一擦除电压，且藉此进一步在保持所述阱结构和所述存储元件的未选择的存储元件上的所述擦除电压时，可使所述存储元件的选择的存储元件的所述控制栅极放电所述擦除电压；一电压源，其可连接到所述存储器，并在其中产生所述擦除电压；和一控制器，其连接到所述存储器以选择用于擦除的存储器单元。
第五实施例为一种非易失性存储器，其包括：复数个形成于一衬底上的存储单元；所述衬底中的一阱结构，所述存储单元形成于所述衬底上；和保持构件，在选择的存储元件的一擦除过程期间，所述保持构件将所述阱结构和所述存储元件的未选择的存储元件保持在一擦除电压，同时使所述选择的存储元件的所述控制栅极放电。
附图说明
图1为非易失性存储器系统的方框图，其中描述本发明的不同方面来实施；
图2说明图1的存储器阵列为NAND型时的现有电路和组织；
图3展示一截面图，其沿着在半导体衬底上形成的NAND型存储器阵列的一列而截取；
图4为图3的存储器阵列在其4-4部分处截取的截面图；
图5为图3的存储器阵列在其5-5部分处截取的截面图；
图6示意性说明现有技术擦除配置；和
图7a和7b展示本发明的一示范性实施例的方面。
具体实施方式
实例非易失性存储器系统
参看图1-7，描述一特定的非易失性存储器系统，其中实施本发明的不同方面以提供特定实例。为减少擦除过程中干扰的量，本发明将未选择的存储元件的控制栅极维持在与其下面阱结构相同的电压电平。在一示范性实例中，在一阱结构上方形成存储元件。在一擦除过程期间，将阱上方的选择的和未选择的存储元件升高到一擦除电压，同时在所述阱中建立此电压电平。随后将此电压保持在所述阱和所述未选择的存储元件上，从而减少了任何与擦除相关的干扰的机会，同时允许选择的存储元件放电，从而产生所需的擦除条件。此外，此可在存储器阵列中不增加任何间距区域电路或添加新的导线从而引起最小的额外外围面积加于所述电路的情况下来完成。
出于特定性起见，尽管以下将进一步论述一般性，但仍关于NAND类型的EEPROM快闪存储器来描述本发明。特定来说，本发明将使用以上述引用的方式并入本文中的美国专利第6,522,580号和其它关于NAND系统的申请案中描述的系统的种类。当下文中需要特定电压时，擦除电压Verase取在15-20伏范围中，低逻辑电平取为接地，且高逻辑电平Vdd取在1.5-3伏范围中，尽管可使用其它值，但此取决于设计。
图1为一快闪存储器系统的方框图。存储器单元阵列1包括以一矩阵形式排列的复数个存储器单元M，所述存储器单元阵列1由列控制电路2、行控制电路3、c源极控制电路4和c-p-阱控制电路5控制。列控制电路2连接到存储器单元阵列1的位线(BL)以用于读取存储器单元(M)中存储的数据、用于确定程序操作期间存储器单元(M)的状态和用于控制位线(BL)的电位电平，以促进编程或禁止编程。行控制电路3连接到字线(WL)以选择字线(WL)的一个、施加读取电压、施加与列控制电路2控制的位线电位电平相组合的一程序电压，和施加上面形成有存储器单元(M)的p型区域(图3中标记为“c-p-阱”11)的电压相耦合的一擦除电压。c源极控制电路4控制连接到存储器单元(M)的共同源极线(图2中标记为“c源极”)。c-p-阱控制电路5控制c-p-阱的电压。
由列控制电路2读出存储器单元(M)中存储的数据并经由一I/O线和一数据输入/输出缓冲器6将其输出到外部I/O线。将待存储于存储器单元中的程序数据经由外部I/O线输入到数据输入/输出缓冲器6，并传送到列控制电路2。外部I/O线连接到一控制器20。将用于控制快闪存储器装置的命令数据输入至连接到外部控制线的一命令接口，所述外部控制线与控制器20相连接。命令数据将所请求的是哪种操作通知于所述快闪存储器。将输入命令传送到一状态机8，其控制列控制电路2、行控制电路3、c源极控制电路4、c-p-阱控制电路5和数据输入/输出缓冲器6。状态机8可输出快闪存储器的状态数据，例如就绪/繁忙(READY/BUSY)或通过/失败(PASS/FAIL)。
控制器20连接或可连接于一主机系统，例如个人计算机、数码相机或个人数字助理。由主机发起如存储数据到存储器阵列1或从存储器阵列1读取数据的命令，并分别提供或接收所述数据。控制器将所述命令转换成由命令电路7可解释和执行的命令信号。控制器通常也含有缓冲存储器，用于将用户数据写入存储器阵列或从存储器阵列读取。典型的存储器系统包括包含控制器20的一个集成电路芯片21，和每一个都含有一存储器阵列与相关控制、输入/输出与状态机电路的一个或一个以上集成电路芯片22。当然，趋势是将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上。可将存储器系统嵌入为主机系统的一部分，或可包括于一存储卡中，所述存储卡可以可移除的方式插入主机系统的连接插座。此卡可包括整个存储器系统，或控制器和存储器阵列，而可能在单独的卡中提供相关的外围电路。
参看图2，其中描述存储器单元阵列1的实例结构。将NAND型的一快闪EEPROM作为实例描述。将存储器单元(M)分为多个区块，在一特定实例中为1,024个。同时擦除每个区块中存储的数据。因此，所述区块是可同时擦除的多个单元的最小单位。在每个区块中存在N列，在此实例中N＝8,512，将所述N列分为左列和右列，如美国专利第6,522,580号中进一步描述。还将位线分为左位线(BLL)和右位线(BLR)。在每个栅极电极处连接到字线(WL0到WL3)的四个存储器单元串联连接以形成一NAND单元单位。所述NAND单元单位的一个端子通经由一第一选择晶体管(S)而连接到对应位线(BL)，所述第一选择晶体管(S)的栅极电极耦合到一第一(漏极)选择栅极线(SGD)，且另一端子经由一第二(源极)选择晶体管(S)而连接到c源极，所述第二(源极)选择晶体管(S)的栅极电极耦合到一第二选择栅极线(SGS)。尽管出于简洁起见而展示四个浮栅晶体管包括于每个单元单位中，但可使用其它数目的晶体管，例如8个、16个或甚至32个。图2还包括一用于供应阱电压的连接，即C-p-阱。
在每个区块中，如此实例，将8,512列分为偶数列和奇数列。位线也分为偶数位线(BLe)和奇数位线(BLo)。在每个栅极电极处连接到字线(WL0到WL3)的四个存储器单元串联连接以形成一NAND单元单位。所述NAND单元单位的一个端子经由一第一选择晶体管(S)而连接到对应位线(BL)，所述第一选择晶体管(S)的栅极电极耦合到一第一选择栅极线(SGD)，且另一端子经由一第二选择晶体管(S)而连接到c源极，所述第二选择晶体管(S)的栅极电极耦合到一第二选择栅极线(SGS)。尽管出于简洁起见而展示四个浮栅晶体管包括于每个单元单位中，但可使用更多数目的晶体管，例如8个、16个或甚至32个。
在一组替代实施例中，如以引用的方式并入本文中的2002年2月27日申请的美国专利申请案序列号10/086495中所描述，可将阵列分为左侧和右侧部分而不是奇数-偶数配置。所述左侧和右侧可另外具有独立的阱结构，所述阵列的右侧和左侧的每一个都形成于所述单独的阱结构上，从而允许图1的c-p-阱控制电路5独立地设定电压电平。在进一步变化中，此还可允许擦除小于一区块的所有分区的一子区块。还在申请案第10/086495号中描述与本发明一致的进一步变化。
在示范性实施例中，页大小为512字节，其小于相同字线上的单元数目。所述页大小是基于用户参考和常规。由于不同页价值的数据可共享解码器，所以允许字线大小对应于多于一页的有价值单元可节省X解码器(行控制电路3)空间。在此实例中，在用户数据读取和编程操作期间，同时选择N＝4,256个单元(M)。所选择的单元(M)具有相同字线(WL)，例如WL2，和相同种类的位线(BL)。因此，可同时读取或编程532个字节的数据。此同时读取或编程的532B数据逻辑上形成一“页”。因此，一个区块可存储至少八页。当每个存储器单元(M)存储两个位的数据时，即一多电平单元，一个区块在每单元存储两位的情况下存储16页。在此实施例中，每个存储器单元的存储元件(在此情况中为每个存储器单元的浮栅)存储两位的用户数据。
图3展示图2中示意性显示的所述类型的NAND单元单位在位线(BL)方向的截面图。在一p型半导体衬底9的表面处，形成一p型区域c-p-阱11，由一n型区域10围绕所述左和右c-p-阱中的每一个以使所述c-p-阱与所述p型衬底电隔离。n型区域10经由一第一接触孔(CB)和一n型扩散层12而连接到由一第一金属M0形成的一c-p-阱线。p型区域c-p-阱11经由所述第一接触孔(CB)和一p型扩散层13也连接到所述c-p-阱线。所述c-p-阱线连接到c-p-阱控制电路5(图1)。
所述示范性实施例使用快闪EEPROM存储单元，其中每一存储器单元具有一浮栅(FG)，其存储对应于正储存于所述单元中的数据的电荷量，字线(WL)形成栅极电极，且漏极与源极电极由n型扩散层12形成。浮栅(FG)经由一穿隧氧化膜(14)而形成于c-p-阱的表面上。字线(WL)经由一绝缘膜(15)而堆叠于浮栅(FG)上。源极电极经由第二选择晶体管(S)和第一接触孔(CB)而连接到由第一金属(M0)形成的共同源极线(c源极)。共同源极线连接到c源极控制电路(4)。漏极电极经由第一选择晶体管(S)、第一接触孔(CB)、第一金属(M0)与第二接触孔(V1)的一中间布线而连接到由第二金属(M1)形成的位线(BL)。所述位线连接到列控制电路(2)。
图4与5分别展示一存储器单元(图3的4-4部分)和一选择晶体管(图3的5-5部分)在字线(WL2)方向上的截面图。通过一形成于衬底中并用隔离材料填充的沟道使每一列与相邻列隔离，此称为一浅沟道隔离(STI)。通过所述STI与绝缘膜15和字线(WL)使浮栅(FG)彼此相互隔离。由于选择晶体管(S)的栅极电极(SG)在相同的形成处理步骤中形成为浮栅(FG)与字线，所以其展示一堆叠的栅极结构。所述两个选择栅极线(SG)在线的末端处分流。
上文以引用的方式并入本文中的美国专利第6,522,580号描述了为操作存储器单元阵列1而施加的不同电压，在一特定实例中，每个存储器单元的浮栅存储两个位，即具有状态″11″、″10″、″01″、″00″中的一种。这里对此简要地回顾以用于其中选择字线″WL2″与位线″BLe″以用于擦除、读取或编程的情况。通过将c-p-阱升高到Verase＝15-20V的擦除电压并将一所选择区块的字线(WL)接地，可擦除所选择区块的数据。由于将未选择区块的字线(WL)、位线(BL)、选择线(SG)与c源极全部置于浮动状态，所以其也升高到接近Verase，此是由于与c-p-阱的电容性耦合。因此，将一强电场仅施加于所选择存储器单元(M)的穿隧氧化膜14(图4与图5)，并在穿隧电流流过穿隧氧化膜14时擦除所选择存储器单元的数据。在此实例中，所擦除单元为四个可能编程状态的一种，即″11″。
可使用一电荷泵(图1中未示)从较低的供应值产生擦除和编程值中使用的高电压值。可在存储器芯片22本身上产生所述较高的电压值，或从存储器系统中的另一芯片供应。在以引用的方式并入本文中的美国专利第6,282,130号和其中引用的附加参考中更完全地论述所述高电压源的使用和位置。
图6示意性说明此一现有技术配置。三个代表性字线WLA、WLB和WLC连接到一线107，所述线107分别通过晶体管101、103和105供应不同的电压电平。晶体管101、103和105连同线107将成为图1的行控制电路3的部分。图1的c-p-阱控制电路5提供用于阱结构c-p-阱11的电压。字线随后在阱结构11上方延续到图2中所示的存储器1的不同区块的不同字线。在一擦除过程中，字线WLC对应于一所选择的字线且WLA和WLB都未被选择，c-p-阱中的电压升高到擦除电压(比如17伏)且线107设为接地。晶体管105的栅极设为高电平Vdd，使字线WLC接地，同时通过将晶体管101和103的栅极设为接地而使其两者关闭，使WLA和WLB浮动。此可引起上述的擦除条件，其中由来自阱的电容性耦合对未选择的擦除栅极充电(例如上文所并入的美国专利第5,546,341号中所描述)，且将所选择擦除栅极强行接地。在2001年9月17日申请的美国专利申请案第09/956,201号中描述擦除过程的其它方面，所述申请案以引用的方式并入本文中。特定来说，美国专利申请案第09/956,201号描述了其中未选择的字线可浮动的过程，所述过程也可并入本发明的不同方面的替代实施例中。
为在编程操作期间在浮栅(FG)中存储电子，所选择的字线WL2连接到一程序脉冲Vpgm且所选择的位线BLe接地。另一方面，为了禁止在不进行编程的存储器单元(M)上的程序，对应的位线BLe和未选择的位线Blo均连接到一电源的Vdd，例如3V。未选择的字线WL0、WL1与WL3连接到10V，第一选择栅极(SGD)连接到Vdd，且第二选择栅极(SGS)接地。因此，将正在编程的存储器单元(M)的通道电位设定为0V。由于与字线(WL)的电容性耦合升高了通道电位，所以程序禁止中的通道电位上升到大约6V。如以上所解释，在编程期间将一强电场仅施加于存储器单元(M)的穿隧氧化膜14，且穿隧电流以与擦除时的方向相反的方向流过穿隧氧化膜14，且随后逻辑状态从″11″改变为其它状态″10″、″01″或″00″中的一种。
为在编程操作期间在浮栅(FG)中存储电子，所选择的字线WL2连接到一程序脉冲Vpgm且所选择的位线BLe接地。另一方面，为了禁止在不进行编程的存储器单元(M)上的程序，对应的位线BLe和未选择的位线Blo均连接到一电源的Vdd，例如3V。未选择的字线WL0、WL1与WL3连接到10V，第一选择栅极(SGD)连接到Vdd，且第二选择栅极(SGS)接地。因此，将正在编程的存储器单元(M)的通道电位设定在0V。由于与字线(WL)的电容性耦合升高了通道电位，所以程序禁止中的通道电位上升到大约6V。如以上所解释，在编程期间将一强电场仅施加于存储器单元(M)的穿隧氧化膜14，且穿隧电流以与擦除时的方向相反的方向流过穿隧氧化膜14，且随后逻辑状态从″11″改变为其它状态″10″、″01″或″00″中的一种。
在读取与校验操作中，将选择栅极(SGD与SGS)与未选择的字线(WL0、WL1与WL3)升高到4.5V的读取通过电压以使其为通过栅极。所选择的字线(WL2)连接到一电压电平，为每一读取与校验操作而指定所述电压电平，以便确定相关的存储器单元的阈值电压是否已达到此电平。例如，在读取10操作中，将所选择的字线WL2接地，使得要侦测阈值电压是否高于0V。在此读取情况中，可以说读取电平为0V。在校验01操作中，所选择的字线WL2连接到2.4V，使得要校验阈值电压是否已达到2.4V。在此校验情况中，可以说校验电平为2.4V。又，对于所有的描述过程，所陈述的电压电平仅为示范性值。
将所选择的位线(BLe)预先充电到一高电平，例如0.7V。如果阈值电压高于读取或校验电平，由于非传导性存储器单元(M)，所以相关的位线(BLe)的电位电平维持在高电平。另一方面，如果阈值电压低于读取或校验电平，由于传导性存储器单元(M)，所以相关的位线(BLe)的电位电平降低到一低电平，例如小于0.5V。以下解释读取与校验操作的进一步细节。
新的擦除技术的实例
在以上描述的擦除操作中，所选择的字线保持在接地以提供单元控制栅极与阱结构中擦除电压之间的所需的电位差。未选择的单元依靠其控制栅极与阱之间的电容性耦合来使控制栅极升高到一足够高的值，以使得这些单元不会被擦除。尽管电容性耦合将使未选择的字线(例如图6中的WLA和WLB)升高到接近于阱电平，但不会使其升高到全值，从而引起跨越所连接的单元而建立一电位差。此可导致某些所存储的电荷从浮栅流失，且最终导致可能的干扰，尤其是在低电压、多状态的装置中。在原理方面，本发明将未选择的字线上的电压电平升高到由电容性耦合单独引起的电平，从而减小或消除未选择的控制栅极之间的电位差。
图7a类似于图6，且展示大多数相同的元件。沿线107供应各种字线电压VE。此是由代表性字线WLA、WLB和WLC分别通过晶体管101、103和105所接收，所述晶体管又由沿线111、113和115的分别电压VA、VB和VC控制。已将图6和图7a中的字线标记为WLA、WLB和WLC。这些字线可对应于图2中相同区块的字线，例如WL0_i、WL1_i和WL2_i，其中仅选择WL2_i用于擦除；或可来自于不同的区块，其中已选择含有WLC的区块用于擦除，并不选择含有WLA和WLB的区块用于擦除。图7a也展示阱结构11，其通过二极管121连接到线107以从线107接收电压VE。此特定配置在一定程度上是本发明的特定实施例所特有的，其中电平VE对应于一同时供应到阱和某些字线的电压。更一般地说，仅在满足此条件时才使用所述特定连接，即使在所述情况下，也可由各种并入的参考文献中描述的c-p-阱控制5(图1)来供应阱电压。在任何情况下，对于本发明的示范性实施例，图7a示意性表示行控制电路3(图1)与c-p-阱控制5的某些元件，所述元件可将图7b中表示的电压供应到适当的元件。
图7b为本发明的示范性实施例中施加于图7a的各种电压的一组波形。在此实例中，字线WLC对应于一选择的字线且字线WLA和WLB对应于未选择的字线。波形131是控制未选择的字线到线107的连接的电压电平，波形135是控制任何选择的字线的连接的电压电平，且137是线107本身上的电平。
在图7b从t0到t1的第一阶段中，通过将Vpp供应到线111、113和115而使晶体管101、103和105全部开启，且同时以VE供应擦除电压Verase。此擦除初始化阶段的结果是使阱和跨越阱的(选择的和未选择的)字线设定为Verase。可将此阶段的持续时间(t1-t0)以硬连线的方式接入系统中，或者优选地可调整所述持续时间，可在测试时间调整或响应于操作条件或装置特性而动态调整。例如，可使用一基于参数的实施方案，其中可当所述装置进行其初始测试时设定参数。。
擦除阶段(或初始擦除阶段)发生于时间t1与t2之间，其中可类似于初始化阶段的持续时间确定来确定此处的持续时间。此外，可基于擦除校验的失败或其它与擦除相关的错误来动态改变对应的参数。在此阶段中，VA和VB取为低，关闭晶体管101和103并将擦除电压截留于未选择的字线WLA和WLB上。在此示范性实施例中，由二极管121且更一般地由c-p-阱控制电路5将擦除电压也保持于阱上。在擦除过程期间，可如同以上关于图6所述来处理存储器的其它端子；即，可将位线(BL)、选择线(SG)和c源极置于浮动状态，其中由于与c-p-阱和未选择的字线的电容性耦合而将所述位线(BL)、选择线(SG)和c源极升高到近似于Verase。在本发明的各方面中，可以与针对未选择的字线所描述的方式类似的方式对所述的任一个直接供应Verase。
在本发明的另一方面中，阱上的擦除电压、未选择的字线，或两者都可更新。图7b展示了此在时间t2之后发生。将电压VE再次取为Verase，并且为防止选择的字线往回充电，将VC设为低以关闭晶体管105。为对未选择的字线再充电，VA和VB取为高，使得Verase通过分别晶体管101和103返回到WLA和WLB。通过二极管121还同时对c-p-阱11再充电。随后，VA、VB和VE都取为低且VC取为高，且继续擦除选择的存储元件。此更新过程可视需要而重复一次或一次以上。
尽管图7b展示阱11和未选择的字线WLA和WLB都包括于更新过程中，但在某些装置中可能不需要同时更新两者。例如，VA和VB可保持为低并且仅更新阱，或替代地，可更新未选择的字线而不更新阱。(此最后的变化将需要一晶体管或c-p-阱控制5中的其它开关来代替二极管121。)而且，出于示范性目的，波形131、135和137展示出更新间隔(当t2之后137为高时)的持续时间大致与随后的擦除间隔(当t2之后137为低时)和初始化阶段(t1-t0)相同的持续时间。在实践中，更新间隔可能短于初始化阶段，因为电压电平刚好被“重新补充(topped off)”，并且短于随后的擦除阶段，所述擦除阶段在持续时间上可能更接近于初始擦除阶段(t2-t1)。与其它时序值一样，可以硬件、软件或固件来设定所述各种持续时间的量值，且优选地使用一基于参数的实施方案，所述实施方案可在测试时间进行设定或响应于操作条件或装置特性而动态地变化。此外，可基于擦除校验的失败或其它与擦除相关的错误来动态地改变对应参数。
如以上所述，代表性字线WLA、WLB和WLC可对应于图2中相同区块的字线，或可来自不同的区块。尽管关于图7a和图7b而描述的技术的使用可有利地用于一单个区块内的个别字线，例如图2中的WL0_i，WL1_i和WL2_i，其中仅选择WL2_i用于图2的擦除，但其更常用于WLA、WLB和WLC对应于来自不同区块的字线的情形。
回到以上关于图1-5所描述且在先前并入的美国专利第6,522,580号和第6,373,746号中进一步发展的示范性实施例，一区块相当于擦除的存储器单位。通常，在一单个阱上可形成许多(可高达数百个)区块，且每个区块将具有若干字线。一般来说，擦除的单位或区块将不同于写入的单位或页以及读取的单位，其中一区块通常包括若干页(而页可又包括一个或一个以上扇区，扇区为数据传送的传统单位)。因此，擦除过程通常并非由一单独页的擦除而组成，而是由一(物理)区块内的所有页的擦除而组成。在此结构内，字线WLA、WLB和WLC中的每一个都表示一特定区块中一组共同的字线。如所引用的参考文献中描述，对于一示范性实施例，可将用于控制栅极的输入线施加于存储器中的所有区块，其中一区块选择信号确定哪些区块中的哪些字线实际接收信号。
例如，参看图1至3，行控制电路3(连同状态机8和命令电路7)解码存储器装置22上的输入线，并将其加于存储器阵列1的所有区块。例如，在一读取过程中，所述输入线中仅一条保持在读取电压，而未选择的输入线完全打开；类似地，在编程时，所述输入线中仅一条保持在编程电压，而其余的输入线保持在一通过电压。为限制对一特定区块的读取或写入操作，此处仅选择1024个区块中的所述一个区块，从而使输入电压实际地传送到字线。
在所并入的美国专利第6,373,746号中，对于每区块有16条字线且其中信号CG1至CG16为输入电压的情况，给出关于可适用于本发明的适当电路的更多细节。专利第6,373,746号的图17描述一区块解码电路，其中对于一给定区块来说，信号传送G1对应于此处图7的VA、VB、VC。在现有技术中，如此处图6中所示，在选择一特定区块i用于擦除时，此信号对于选择的区块是高的，且对于未选择的区块是低的。将字线WL1_i-WL16_i全部接地并擦除所述区块中的存储器装置。当其它区块保持为浮动，且由于电容性耦合而向衬底电压升高时，跨越未选择的存储器单元设置相对小的电压差。(CG1-CG16是否传送到字线经由从专利第6,373,746号的图16导出的RDECAD的极性来发生。对于选择的区块来说，此信号为高，对于所有未选择的区块来说，此信号为低。随后将VRDEC置于VPP并使传送G1提升到高于VPP(在存储器装置本身上或从另一装置引入)，且对于现有技术来说，此处如图6中所示来施加所述值，对于本发明来说，如图7a和7b中所示来施加所述值。)
如以上所述，本发明的主要方面在于找到一种使未选择用于擦除的所有区块的字线浮动的替代方案，使所引起的残余电位保留在存储器单元上，而不用增加存储器装置或晶粒本身的尺寸。本发明允许基本上保持现有技术的存储器结构(如所并入的参考文献中描述)，而在字线布局的“间距”部分中无需全新的电路，只是通过改变在存储器装置上的某一处产生的控制信号来完成。再次参看美国专利第6,373,746号的图16和17，此可通过首先在将存储器阵列的p阱取为Vpp的同时，将CG1-CG16全部升高到Vpp、将VRDEC升高至Vpp，使传送G1提升至Vpp以上而得以实施。随后需要改变解码(图16的输入)(关于专利6,373,746)以取消选择任何区块，此做法具有将Vpp置于所有字线上的效果。取消选择传送G1，使得所有字线为浮动的(但预先充电到Vpp)，随后施加适当的解码信号，同时将CG1-CG16全部移动到接地。此具有将接地仅置于所选择区块的所有16条字线上的效果，并使所述区块得以擦除。此处如图7b中所示，如果需要对保持于Vpp的浮动字线进行更新，那么可将此循环重复多次。
本发明具有超过现有技术的若干优点，其中的一些以上已论述。这些优点包括未选择存储元件中较少的电位擦除引起的干扰和选择的元件中较紧密的擦除分布。随着多状态非易失性存储器装置的尺度继续缩小，所述特征越来越重要，这是因为此种尺度缩小通常将获得其中擦除禁止电压强烈取决于耦合比率的紧密追踪的产品。本发明的另一方面为，此可在存储器阵列中不增加间距区域电路或添加新的导线的情况下完成。如以上所述，通过引入最小的额外外围区域来实施本发明的不同方面。
如以上所述，本发明不仅适用于示范性实施例的NAND类型的快闪存储器，而且适用于存储元件形成于一阱结构上且一过程要求跨越选择的元件设置一高电位差的其它情形。特定来说，其它EEPROM或电荷存储单元可受益，例如具有阱擦除的NOR型快闪存储器。本发明可类似地扩展到存储元件并非浮栅晶体管的情形，例如标题为“Multi-State Non-Volatile Integrated Circuit Memory Systems That Employ DielectricStorage Elements”的美国专利申请案中所述种类的电介质存储元件，所述申请案是由Eliyahou Harari、George Samachisa、Jack H.Yuan和Daniel C.Guterman在2002年10月25日申请的，其以引用的方式并入本文中。
尽管已关于特定实施例来描述本发明的不同方面，但应了解，在所附权利要求的全部范围内保护本发明。

Claims (26)

1.一种在包含形成于一阱结构上的复数个存储元件的一非易失性存储器中，用于擦除所述存储元件中被选择的一个的方法，其包括：
将所述存储元件的所述阱结构和一控制栅极同时充电到一擦除电压；和
随后使所述选择的存储元件的所述控制栅极放电，同时保持所述阱结构和所述未选择的控制栅极上的所述擦除电压。
2.根据权利要求1所述的方法，其中所述保持包括在使所述选择的存储元件的所述控制栅极放电时，将电荷截留于所述阱结构和所述未选择的控制栅极上。
3.根据权利要求2所述的方法，其中所述保持进一步包括对所述阱结构上所截留的所述电荷电平进行更新。
4.根据权利要求3所述的方法，其中所述保持进一步包括通过对所述阱结构上截留的所述电荷电平进行更新，对所述未选择的控制栅极上截留的所述电荷电平进行更新。
5.根据权利要求2所述的方法，其中所述保持进一步包括对所述未选择的控制栅极上截留的所述电荷电平进行更新。
6.根据权利要求1所述的方法，其中所述复数个存储元件包括于所述存储元件的一阵列中，且其中所述阵列的存储元件的所述控制栅极连接到字线，藉此设定所述控制栅极的电压电平。
7.根据权利要求6所述的方法，其中所述阵列为一第一芯片的部分，其进一步包括：
在一第二芯片上产生所述擦除电压；和
将所述擦除电压传送至所述第一芯片，以用于所述对所述阱结构和所述存储元件中的每一个的一控制栅极的同时充电。
8.一种用于一非易失性存储器的方法，所述非易失性存储器包含复数个形成于一阱结构上并与其电容性耦合的存储元件，所述方法包括：
选择一个或一个以上但少于全部的所述存储元件以用于擦除；
将所述阱结构保持在一擦除电压；
在将所述阱结构保持在所述擦除电压同时，将所述未选择的存储元件的一控制栅极上的电压电平升高到高于电容性耦合到所述阱结构所产生的电压电平；和
在将所述阱结构保持在所述擦除电压同时，将所述选择的存储元件的一控制栅极上的电压电平降低到所述擦除电压以下。
9.根据权利要求8所述的方法，其中所述将所述未选择的存储元件的一控制栅极上的所述电压电平升高到高于电容性耦合到所述阱结构所产生的电压电平包括：
将所述未选择的存储元件中的每一个的所述控制栅极充电到所述擦除电压，同时充电所述阱结构，并随后在所述未选择的控制栅极上保持所述擦除电压。
10.根据权利要求8所述的方法，其中所述降低所述选择的存储元件的所述控制栅极上的所述电压电平包括：
使所述选择的存储元件的所述控制栅极放电。
11.一种非易失性存储器，其包括：
复数个形成于一衬底上的存储单元；
所述衬底中的一阱结构，所述存储单元形成于所述衬底上；和
控制电路，其可连接到所述衬底和所述复数个存储单元中的每一个的一控制栅极，藉此可将所述阱结构和所述控制栅极的所述电压电平同时设定到一擦除电压，且藉此进一步在保持所述阱结构和所述存储元件的未选择的存储元件上的所述擦除电压时，可使所述存储元件的选择的存储元件的所述控制栅极放电所述擦除电压。
12.根据权利要求11所述的非易失性存储器，其中所述存储单元是配置成复数个行，所述非易失性存储器进一步包括：
复数个字线，每一个都连接一各自行的所述存储元件，藉此所述控制电路可连接到所述复数个存储单元中的每一个的所述控制栅极。
13.根据权利要求12所述的非易失性存储器，其中所述存储单元形成具有一NAND结构的一阵列的部分。
14.根据权利要求12所述的非易失性存储器，其中所述控制电路允许通过将所述各自字线连接到接地而使所述选择的控制栅极放电。
15.根据权利要求14所述的非易失性存储器，其中所述控制电路通过将电荷截留于所述各自字线上而使所述擦除电压保持于所述未选择的存储元件上。
16.根据权利要求14所述的非易失性存储器，其中所述控制电路通过对所述阱结构上截留的所述电荷电平进行更新而将所述擦除电压保持于所述阱结构上。
17.根据权利要求16所述的非易失性存储器，其中所述控制电路通过对相应的字线上截留的所述电荷电平进行更新，同时对所述阱结构上截留的所述电荷电平进行更新，而将所述擦除电压保持于所述未选择的控制栅极上。
18.根据权利要求14所述的非易失性存储器，其中所述控制电路通过对相应的字线上截留的所述电荷电平进行更新而将所述擦除电压保持于所述未选择的控制栅极上。
19.根据权利要求12所述的非易失性存储器，其中所述非易失性存储器物理上组织成复数个擦除单元，每个擦除单元均由复数个所述字线组成，且其中所述控制电路选择一给定擦除单元的所述字线以用于作为一群组而擦除。
20.根据权利要求11所述的非易失性存储器，其中所述存储单元是多状态存储单元。
21.根据权利要求20所述的非易失性存储器，其中所述存储器为一快闪存储器。
22.根据权利要求11所述的非易失性存储器，其中所述擦除电压是从所述存储器的外部供应到所述控制电路。
23.一种非易失性存储系统，其包括：
一存储器，其包括：
复数个非易失性存储单元，其形成于一衬底上且配置为复数个行，并形成一个或一个以上列；
所述衬底中的一阱结构，所述存储单元形成于所述衬底上；
复数个字线，每一个均连接一各自行的每个存储元件的一各自控制栅极；和控制电路，其可连接到所述衬底和所述字线，藉此可将所述阱结构和所述控制栅极的所述电压电平同时设定为一擦除电压，且藉此进一步在保持所述阱结构和所述存储元件的未选择的存储元件上的所述擦除电压时，可使所述存储元件的选择的存储元件的所述控制栅极放电所述擦除电压；
一电压源，其可连接到所述存储器，并在其中产生所述擦除电压；和
一控制器，其连接到所述存储器以选择用于擦除的存储器单元。
24.根据权利要求23所述的系统，其中所述电压源是在与所述存储器相同的芯片上。
25.根据权利要求23所述的系统，其中所述电压源是在与所述存储器一不同的芯片上。
26.一种非易失性存储器，其包括：
复数个形成于一衬底上的存储单元；
所述衬底中的一阱结构，所述存储单元形成于所述衬底上；和
保持构件，在选择的存储元件的一擦除过程期间，所述保持构件将所述阱结构和所述存储元件的未选择的存储元件保持在一擦除电压，同时使所述选择的存储元件的所述控制栅极放电。
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