KR102157863B1 - 불 휘발성 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 불 휘발성 메모리 장치는 기판과 수직 방향으로 적층되는 복수의 메모리 셀; 상기 복수의 메모리 셀과 비트 라인 사이에 연결되는 스트링 선택 트랜지스터; 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인; 그리고 상기 기판과 상기 스트링 선택 라인 사이에 연결되고, 소거 동작 시 상기 기판으로부터 상기 스트링 선택 라인 방향으로 바이어스 전압을 전달하기 위한 단방향 소자를 포함한다.

Description

불 휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불 휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 3차원 반도체 메모리 장치가 연구되고 있다. 3차원 반도체 메모리 장치의 적층되는 높이는 증가하는 추세에 있다. 적층되는 높이가 증가할수록, 낸드 스트링(NAND String) 내의 위치에 따라 기판과의 거리가 다르게 된다. 따라서, 소거 동작 시 플로팅되는 스트링 선택 라인(String Select Line) 또는 접지 선택 라인(Ground Select Line)은 다양한 소거 바이어스 환경에 놓이게 된다.
본 발명의 목적은 선택된 메모리 블록의 소거 동작 시 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터가 소거되는 것을 방지하는 불 휘발성 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 기판과 수직 방향으로 적층되는 복수의 메모리 셀; 상기 복수의 메모리 셀과 비트 라인 사이에 연결되는 스트링 선택 트랜지스터; 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인; 그리고 상기 기판과 상기 스트링 선택 라인 사이에 연결되고, 소거 동작 시 상기 기판으로부터 상기 스트링 선택 라인 방향으로 바이어스 전압을 전달하기 위한 단방향 소자를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 제 1 포켓 웰 상에 상기 제 1 포켓 웰과 수직 방향으로 적층되는 복수의 메모리 셀; 상기 복수의 메모리 셀과 비트 라인 사이에 직렬로 연결되는 제 1 및 제 2 스트링 선택 트랜지스터; 상기 제 1 스트링 선택 트랜지스터에 연결되는 제 1 스트링 선택 라인; 상기 제 2 스트링 선택 트랜지스터에 연결되는 제 2 스트링 선택 라인; 상기 제 1 포켓 웰과 상기 제 1 스트링 선택 라인 사이에 연결되고, 소거 동작 시 상기 제 1 포켓 웰로부터 상기 제 1 스트링 선택 라인 방향으로 제 1 바이어스 전압을 전달하기 위한 제 1 단방향 소자; 그리고 상기 제 1 포켓 웰과 분리된 제 2 포켓 웰과 상기 제 2 스트링 선택 라인 사이에 연결되고, 소거 동작 시 상기 제 2 포켓 웰로부터 상기 제 2 스트링 선택 라인 방향으로 제 2 바이어스 전압을 전달하기 위한 제 2 단방향 소자를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 제 1 포켓 웰 상에 상기 제 1 포켓 웰과 수직 방향으로 적층되는 복수의 메모리 셀; 상기 복수의 메모리 셀과 상기 제 1 포켓 웰 사이에 연결되는 접지 선택 트랜지스터; 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인; 그리고 상기 제 1 포켓 웰과 분리된 제 2 포켓 웰과 상기 접지 선택 라인 사이에 연결되고, 소거 동작 시 상기 제 2 포켓 웰로부터 상기 접지 선택 라인 방향으로 바이어스 전압을 전달하기 위한 접지 선택 라인 단방향 소자를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 선택된 메모리 블록의 소거 동작 시 스트링 선택 라인들 또는 접지 선택 라인들에 기판으로부터 전압을 공급하여 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터가 소거되는 것을 방지하는 불 휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(11)를 보여주는 사시도이다.
도 3은 도 2에 도시된 메모리 블록들 중 하나(BLKi)를 예시적으로 보여주는 도면이다.
도 4는 도 3에 도시된 메모리 블록(BLKi)을 예시적으로 보여주는 사시단면도이다.
도 5는 도 1의 불 휘발성 메모리 장치의 소거 동작 시 바이어스를 보여주는 도면이다.
도 6은 도 1의 불 휘발성 메모리 장치의 소거 동작 시 바이어스를 보여주는 타이밍도이다.
도 7은 본 발명의 제 1 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 8은 도 7의 불 휘발성 메모리 장치의 소거 동작 시 전압 바이어스를 보여주는 타이밍도이다.
도 9는 도 7의 단방향 소자를 예시적으로 보여주는 도면이다.
도 10은 도 9의 단방향 소자의 실시 예를 보여주는 평면도이다.
도 11은 도 10의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 12는 본 발명의 제 2 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 13은 도 12의 불 휘발성 메모리 장치의 소거 동작 시 전압 바이어스를 보여주는 타이밍도이다.
도 14는 도 12의 상부 및 하부 단방향 소자를 예시적으로 보여주는 도면이다.
도 15는 도 14의 단방향 소자의 실시 예를 보여주는 평면도이다.
도 16은 도 15의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 17은 도 15의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 18은 본 발명의 제 3 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 19는 도 18의 불 휘발성 메모리 장치의 소거 동작 시 전압 바이어스를 보여주는 타이밍도이다.
도 20은 도 18의 단방향 소자를 예시적으로 보여주는 도면이다.
도 21은 도 20의 단방향 소자의 실시 예를 보여주는 평면도이다.
도 22는 도 21의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 23은 본 발명의 제 4 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 24는 본 발명의 제 5 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 27은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 28은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(10)는 메모리 셀 어레이(11), 어드레스 디코더(12), 입출력 회로(13), 제어 로직(14) 및 웰 전압 발생기(15)를 포함할 수 있다.
메모리 셀 어레이(11)는 어드레스 디코더(12)에 연결될 수 있다. 메모리 셀 어레이(11)는 비트 라인(Bit Line, BL)들을 통해 입출력 회로(13)에 연결될 수 있다. 메모리 셀 어레이(11)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 기판(Substrate) 또는 포켓 웰(Pocket Well) 위에 적층될 수 있다. 예시적으로, 복수의 메모리 셀들은 셀 당 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(12)는 복수의 라인들을 통해 메모리 셀 어레이(11)에 연결될 수 있다. 예를 들면, 복수의 라인들은 스트링 선택 라인(String Select Line, SSL)들, 워드 라인(Word Line, WL)들, 및 접지 선택 라인(Ground Select Line, GSL)들일 수 있다. 어드레스 디코더(12)는 제어 로직(14)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(12)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(12)는 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 어드레스 디코더(12)는 디코딩된 행 어드레스에 대응하는 워드 라인을 선택할 것이다. 어드레스 디코더(12)는 디코딩된 행 어드레스에 따라 어드레스(ADDR)에 대응하는 워드 라인을 선택할 것이다.
소거 동작 시에 어드레스 디코더(12)는 소거될 메모리 블록을 선택할 것이다. 어드레스 디코더(12)는 복수의 라인들 중 일부에 바이어스 전압들을 인가하고, 복수의 라인들 중 나머지 일부를 플로팅할 것이다. 복수의 라인들 중 나머지 일부가 플로팅되는 시점들은 각각 제어 로직(14)에 의해 제어될 것이다. 예시적으로, 선택된 메모리 블록의 워드 라인들에 워드 라인 소거 전압이 인가될 것이다. 메모리 셀 어레이(11)의 기판(Substrate) 또는 포켓 웰(Pocket Well)에 소거 전압(Vers)이 인가될 것이다. 접지 선택 라인 지연 방식(GSL Delayed Scheme)을 사용하는 경우, 소거 전압(Vers)이 인가된 시점으로부터 특정한 지연 시간 후에 접지 선택 라인들은 플로팅될 것이다.
어드레스 디코더(12)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(12)는 디코딩된 열 어드레스를 입출력 회로(13)에 전달할 수 있다. 예시적으로, 어드레스 디코더(12)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
입출력 회로(13)는 비트 라인(BL)들을 통해 메모리 셀 어레이(11)에 연결될 수 있다. 입출력 회로(13)는 제어 로직(14)의 제어에 응답하여 동작할 수 있다. 입출력 회로(13)는 어드레스 디코더(12)로부터 디코딩된 열 어드레스를 수신할 수 있다. 디코딩된 열 어드레스를 이용하여, 입출력 회로(13)는 비트 라인(BL)들을 선택할 것이다.
제어 로직(14)은 어드레스 디코더(12), 입출력 회로(13), 그리고 웰 전압 발생기(15)에 연결될 수 있다. 제어 로직(14)은 불 휘발성 메모리 장치(10)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(14)은 외부로부터 전달되는 명령 신호(CMD)에 응답하여 동작할 수 있다.
웰 전압 발생기(15)는 제어 로직(14)의 제어에 따라 동작할 것이다. 웰 전압 발생기(15)는 고전압을 생성하도록 구성될 것이다. 예시적으로, 소거 동작 시 웰 전압 발생기(15)에 의해 생성된 소거 전압(Vers)은 메모리 셀 어레이(11)의 기판(Substrate) 또는 포켓 웰(Pocket Well)에 전달될 것이다.
도 2는 도 1의 메모리 셀 어레이(11)를 보여주는 사시도이다. 도 2를 참조하면, 메모리 셀 어레이(11)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 3차원 구조를 갖는다. 예를 들면, 각 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록은 제 2 방향을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들이 제공될 것이다.
각 메모리 블록은 복수의 비트 라인(BL)들, 복수의 스트링 선택 라인(SSL)들, 복수의 접지 선택 라인(GSL)들, 복수의 워드 라인(WL)들, 그리고 공통 소스 라인(Common Source Line, CSL)에 연결될 수 있다. 각 낸드 스트링은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL)들, 그리고 공통 소스 라인(CSL)에 연결될 수 있다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(12)에 의해 선택될 것이다. 예를 들면, 어드레스 디코더(12)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스에 대응하는 메모리 블록(BLKi)을 선택하도록 구성될 수 있다.
도 3은 도 2에 도시된 메모리 블록들 중 하나(BLKi)를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 기판(Substrate) 또는 포켓 웰(Pocket Well) 위에 4개의 서브 블록들이 형성될 수 있다. 각각의 서브 블록들은 기판(Substrate) 또는 포켓 웰(Pocket Well) 위에 워드 라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성될 수 있다. 또한, 접지 선택 라인(GSL)과 워드 라인들(WLs) 사이에 적어도 하나의 더미 라인이 판 형태로 적층되거나, 워드 라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 라인이 판 형태로 적층될 수 있다.
여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리될 수 있다. 여기서 각각의 워드 라인 컷들은, 도시되지 않았지만 공통 소스 라인(CSL)을 포함할 수 있다. 예를 들면, 각각의 워드 라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결될 수 있다. 비트 라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성될 수 있다.
도 3에서는 워드 라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 예를 들면, 본 발명의 서브 블록은 워드 라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
도 4는 도 3에 도시된 메모리 블록(BLKi)을 예시적으로 보여주는 사시도이다. 도 4을 참조하면, 메모리 블록(BLKi)은 포켓 웰(PPW)과 수직한 제 2 방향으로 형성될 수 있다. 포켓 웰(PPW)은 p 타입의 반도체로 구성될 수 있다. 하지만, 포켓 웰(PPW)은 이것에 한정되는 않는다. 이하에서 포켓 웰(PPW)은 p 타입의 반도체로 구성되는 것으로 가정한다. 포켓 웰(PPW)에는 n+ 도핑 영역이 제 1 방향으로 형성될 수 있다.
포켓 웰(PPW) 위에는 게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer)이 교대로 증착된다. 게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer) 사이에는 정보 저장막(Information Storage Layer)이 형성될 수 있다.
게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer)을 수직 방향으로 패터닝(Vertical Patterning)하면, V자 모양의 필라(Pillar)가 형성된다. 필라(Pillar)는 게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer)을 관통하여 포켓 웰(PPW)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(Filing Dielectric Pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라(Pillar)의 외부는 수직 활성 패턴(Vertical Active Pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLKi)의 게이트 전극막(Gate Electrode Layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLKi)의 필라(Pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 4에서는, 하나의 메모리 블록(BLKi)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 5는 도 1의 불 휘발성 메모리 장치의 소거 동작 시 바이어스를 보여주는 도면이다. 도 6은 도 1의 불 휘발성 메모리 장치의 소거 동작 시 바이어스를 보여주는 타이밍도이다. 도 5 및 도 6을 참조하면, 스트링 선택 라인(SSL)은 주변의 영향에 따라 다양한 바이어스 상태를 가질 수 있다.
소거 동작 시 불 휘발성 메모리 장치(10)의 메모리 블록들 중 하나가 선택될 수 있다. 선택된 메모리 블록에는 도 5 및 도 6과 같은 전압 바이어스가 적용될 수 있다. 소거 전압(Vers)은 기판 또는 포켓 웰(PPW)에 인가될 수 있다. 기판 또는 포켓 웰(PPW)은 제 2 시점(t2)에 소거 전압(Vers)에 도달할 수 있다. 예를 들면, 소거 전압(Vers)은 20V 정도의 고전압일 수 있다. 워드 라인 소거 전압(Vers_wl)은 선택된 메모리 블록의 워드 라인(WL)들에 인가될 수 있다. 예를 들면, 워드 라인 소거 전압(Vers_wl)은 0.5V일 수 있다. 접지 선택 라인(GSL)은 GSL 지연 방식(GSL Delayed Scheme)을 사용하여 접지 전압(Vss)이 인가된 후 제 1 시점(t1)에 플로팅될 수 있다. 제 1 시점(t1)에 기판 또는 포켓 웰(PPW)의 전압이 특정한 전압(Vdet)에 도달하면, 접지 선택 라인(GSL)은 플로팅될 수 있다. 플로팅된 접지 선택 라인(GSL)은 커플링(Coupling) 현상에 의해 접지 선택 라인 전압(Vgsl)까지 전압이 상승할 수 있다. 접지 선택 라인(GSL)은 제 1 시점(t1)부터 상승하여 제 2 시점(t2)에 접지 선택 라인 전압(Vgsl)까지 상승할 수 있다. 예를 들면, 접지 선택 라인 전압(Vgsl)은 13V일 수 있다. 스트링 선택 라인(SSL)들은 플로팅될 수 있다. 플로팅된 스트링 선택 라인(SSL)들은 스트링 선택 라인 전압(Vssl)까지 상승할 수 있다. 그러면 워드 라인 소거 전압(Vers_wl)과 소거 전압(Vers)의 큰 전압 차이로 인해 선택된 메모리 블록의 메모리 셀들은 소거될 수 있다.
이때 플로팅된 스트링 선택 라인(SSL)들은 주변 환경에 따른 다양한 전위를 가질 수 있다. 스트링 선택 라인(SSL)들은 워드 라인(WL)들, 비트 라인(BL)들 또는 공통 소스 라인(CSL)과 커플링(Couling)될 수 있다. 따라서, 스트링 선택 라인(SSL)들의 전압은 플로팅된 후 다양한 전압까지 상승할 수 있다. 예를 들면, 제 1 경우(Case1)에 스트링 선택 라인 전압(Vssl1)은 소거 전압(Vers)과 접지 선택 라인 전압(Vgsl)의 사이에 위치할 수 있다. 제 2 경우(Case2)에 스트링 선택 라인 전압(Vssl2)은 접지 선택 라인 전압(Vgsl)과 소거 조건 전압(Vers_con)의 사이에 위치할 수 있다. 제 3 경우(Case3)에 스트링 선택 라인 전압(Vssl3)은 소거 조건 전압(Vers_con)보다 낮게 형성될 수 있다.
스트링 선택 라인(SSL)의 전압이 소거 조건 전압(Vers_con)보다 낮을 경우, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(String Select Transistor, 이하 SST)는 소거될 수 있다. 만약 스트링 선택 트랜지스터(SST)가 소거되면 스트링 선택 트랜지스터(SST)는 더 이상 스트링 선택 역할을 수행하지 못하고, 스트링 선택 트랜지스터(SST)에 연결된 메모리 셀들에서 교란(Disturb)이 발생할 수 있다.
예를 들면, 제 1 및 제 2 경우(Case1, Case2)에는 스트링 선택 라인 전압(Vssl1, Vssl2)이 소거 조건 전압(Vers_con)보다 높기 때문에 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)는 정상적으로 동작할 수 있다. 제 3 경우(Case3)에는 스트링 선택 라인 전압(Vssl3)이 소거 조건 전압(Vers_con)보다 낮기 때문에 스트링 선택 라인(SSL3)에 연결된 스트링 선택 트랜지스터(SST3)는 소거될 수 있다. 스트링 선택 트랜지스터(SST3)가 소거되면, 스트링 선택 트랜지스터(SST3)의 문턱 전압은 낮아질 수 있다. 그러면 스트링 선택 트랜지스터(SST3)는 더 이상 스트링 선택 역할을 수행하지 못하고, 스트링 선택 트랜지스터(SST3)에 연결된 메모리 셀들에서 교란(Disturb)이 발생할 수 있다. 따라서, 소거 동작 시 플로팅되는, 선택된 메모리 블록의 스트링 선택 트랜지스터들이 소거되는 것을 방지하는 방법이 필요하다.
도 7은 본 발명의 제 1 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 7을 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140) 및 웰 전압 발생기(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 어드레스 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인(BL)들을 통해 입출력 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 기판 위에 적층될 수 있다. 예를 들면, 기판 상에 포켓 웰(111)이 형성될 수 있다. 포켓 웰(111)은 p 타입 반도체로 형성될 수 있다. 하지만, 포켓 웰(111)은 이것에 한정되지 않는다. 복수의 메모리 셀들은 포켓 웰(111) 위에 적층될 수 있다. 예시적으로, 복수의 메모리 셀들은 셀 당 하나 또는 그 이상의 비트를 저장할 수 있다.
스트링 선택 라인(SSL)들은 단방향 소자(One Directional Device, ODD; 112)를 통해 포켓 웰(111)과 연결될 수 있다. 단방향 소자(112)는 복수의 다이오드들을 포함할 수 있다. 각 스트링 선택 라인(SSL)은 각 다이오드를 통해 포켓 웰(111)과 연결될 수 있다. 예를 들면, 전류가 포켓 웰(111)로부터 스트링 선택 라인(SSL)으로 흐르도록 다이오드들은 연결될 수 있다. 따라서, 스트링 선택 라인(SSL)들보다 포켓 웰(111)의 전압이 높은 경우, 단방향 소자(112)의 다이오드들은 턴 온(Turn on) 될 수 있다.
소거 동작 시 포켓 웰(111)에는 고전압인 소거 전압(Vers)이 인가될 수 있다. 스트링 선택 라인(SSL)들은 플로팅될 수 있다. 따라서, 단방향 소자(112)의 다이오드들은 턴 온(Turn on)되고, 스트링 선택 라인(SSL)들에는 소거 전압(Vers)보다 다이오드의 문턱 전압만큼 낮은 전압이 공급될 수 있다. 따라서, 스트링 선택 라인(SSL)들은 소거 조건 전압(Vers_con, 도 6 참조)보다 높은 전압 상태로 바이어스되어, 스트링 선택 트랜지스터들(113)이 소거되는 것은 방지될 수 있다.
어드레스 디코더(120)는 스트링 선택 라인(SSL)들, 워드 라인(WL)들, 및 접지 선택 라인(GSL)들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(120)는 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 대응하는 워드 라인(WL)을 선택할 수 있다.
소거 동작 시에 어드레스 디코더(120)는 소거될 블록을 선택할 수 있다. 어드레스 디코더(120)는 복수의 라인들 중 일부에 바이어스 전압들을 인가하고, 복수의 라인들 중 나머지 일부를 플로팅할 수 있다. 복수의 라인들 중 나머지 일부가 플로팅되는 시점들은 각각 제어 로직(140)에 의해 제어될 수 있다. 예시적으로, 선택된 블록의 워드 라인(WL)들에 워드 라인 소거 전압(Vers_wl)이 인가될 수 있다. 메모리 셀 어레이(110)의 포켓 웰(111)에 소거 전압(Vers)이 인가될 수 있다. 접지 선택 라인 지연 방식(GSL Delayed Scheme)을 사용하는 경우, 소거 전압(Vers)이 인가된 시점으로부터 특정한 지연 시간 후에 접지 선택 라인(GSL)들은 플로팅될 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 입출력 회로(130)에 전달할 수 있다. 예를 들면, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
입출력 회로(130)는 비트 라인(BL)들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 입출력 회로(130)는 제어 로직(140)의 제어에 응답하여 동작할 수 있다. 입출력 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신할 수 있다. 디코딩된 열 어드레스를 이용하여, 입출력 회로(130)는 비트 라인(BL)들을 선택할 수 있다.
예시적으로, 프로그램 동작 시에, 입출력 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 프로그램할 것이다. 읽기 동작 시에, 입출력 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 전달할 것이다. 입출력 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 입출력 회로(130)는 카피-백(Copy-Back) 동작을 수행할 수 있다.
예시적으로, 입출력 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 입출력 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
예시적으로, 도 1에 도시되지는 않으나, 불 휘발성 메모리 장치(100)는 버퍼 회로와 같은 구성 요소를 더 포함할 수 있다. 이 경우, 버퍼 회로는 프로그램 동작 시에 외부로부터 프로그램될 데이터를 수신하고, 읽기 동작 시에 읽어진 데이터를 외부로 전달할 것이다. 입출력 회로(130)는 프로그램 동작 시에 버퍼 회로로부터 데이터를 수신하고, 읽기 동작 시에 메모리 셀 어레이(110)로부터 읽어진 데이터를 버퍼 회로에 전달할 것이다.
제어 로직(140)은 어드레스 디코더(120), 입출력 회로(130), 그리고 웰 전압 발생기(150)에 연결될 수 있다. 제어 로직(140)은 불 휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(140)은 외부로부터 전달되는 명령 신호(CMD)에 응답하여 동작할 수 있다.
웰 전압 발생기(150)는 제어 로직(140)의 제어에 따라 동작할 수 있다. 웰 전압 발생기(150)는 고전압을 생성하도록 구성될 수 있다. 예를 들면, 소거 동작 시 웰 전압 발생기(150)에 의해 생성된 소거 전압(Vers)은 메모리 셀 어레이(110)의 포켓 웰(111)에 전달될 수 있다.
도 8은 도 7의 불 휘발성 메모리 장치의 소거 동작 시 전압 바이어스를 보여주는 타이밍도이다. 도 7 및 도 8을 참조하면, 소거 동작 시 스트링 선택 라인 전압(Vssl)은 접지 선택 라인 전압(Vgsl)과 소거 전압(Vers) 사이에 형성될 수 있다. 도 8의 전압 바이어스의 기본적인 설정은 도 6의 전압 바이어스와 동일 또는 유사하므로 설명을 생략한다.
스트링 선택 라인(SSL)들은 단방향 소자(112)를 통해 포켓 웰(111)과 연결될 수 있다. 따라서, 스트링 선택 라인 전압(Vssl)은 주변 회로들과의 커플링(Coupling)과 관계없이 일정한 전압을 유지할 수 있다. 예를 들면, 스트링 선택 라인 전압(Vssl)은 소거 전압(Vers)보다 다이오드의 문턱 전압만큼 낮은 전압으로 바이어스될 수 있다. 따라서, 소거 동작 시 스트링 선택 라인(SSL)들이 소거되는 것은 방지될 수 있다.
도 9는 도 7의 단방향 소자를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 단방향 소자(112)는 복수의 다이오드들(D1~Dn)을 포함할 수 있다. 스트링 선택 라인들(SSL1~SSLn) 각각은 다이오드들(D1~Dn) 각각을 통해 포켓 웰(111)에 연결될 수 있다.
어드레스 디코더(120)는 메모리 셀 어레이(110)에 포함된 메모리 블록들에 대응하는 패스 회로들을 포함할 수 있다. 패스 회로(PCi)는 패스 회로들 중 하나를 예시적으로 보여준다. 패스 회로(PCi)는 복수의 패스 트랜지스터들(PT_ss1~PT_ssn, PT_s1~PT_sn, PT_gs)을 포함할 수 있다.
패스 트랜지스터들(PT_ss1~PT_ssn, PT_s1~PT_sn, PT_gs)은 블록 선택 신호(BSSi)에 응답하여, 스트링 선택 라인들(SSL1~SSLn), 워드 라인들(WL1~WLm), 그리고 접지 선택 라인(GSL)을 스트링 라인들(SS1~SSn), 선택 라인들(S1~Sm), 그리고 접지 라인(GS)에 각각 연결할 수 있다. 예시적으로, 패스 트랜지스터들은 고전압 트랜지스터들일 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록에 대응하는 패스 회로(PCi)에 활성화된 블록 선택 신호(BSSi)가 공급될 수 있다. 즉, 선택된 메모리 블록의 스트링 선택 라인들(SSL1~SSLn), 워드 라인들(WL1~WLm), 그리고 접지 선택 라인(GSL)은 어드레스 디코더(120)에 연결될 수 있다. 소거 동작 시 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인들(WL1~WLm)들에 워드 라인 소거 전압(Vers_wl)을 제공할 수 있다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL1~SSLn) 및 접지 선택 라인(GSL)을 플로팅시킬 수 있다. 또한, 어드레스 디코더(120)는 GSL 지연 방식(GSL Delayed Scheme)에 따라 접지 선택 라인(GSL)을 특정 시간이 지난 후에 플로팅시킬 수 있다.
복수의 다이오드들(D1~Dn)의 한쪽 단자는 포켓 웰(111)에 연결될 수 있다. 예를 들면, 다이오드들(D1~Dn)의 애노드(Anode) 단자는 포켓 웰(111)에 연결될 수 있다. 또한, 다이오드들(D1~Dn)의 다른 한쪽 단자는 스트링 선택 라인들(SSL1~SSLn)에 연결될 수 있다. 예를 들면, 다이오드들(D1~Dn)의 캐소드(Cathode) 단자는 스트링 선택 라인들(SSL1~SSLn)에 연결될 수 있다. 스트링 선택 라인들(SSL1~SSLn) 각각은 다이오드들(D1~Dn) 각각과 연결될 수 있다. 따라서, 전류는 포켓 웰(111)에서 스트링 선택 라인들(SSL1~SSLn)을 향하는 방향으로 흐를 수 있다. 다이오드들(D1~Dn)은 패스 회로(PCi)와 스트링 선택 트랜지스터들(113) 사이에 연결될 수 있다.
소거 동작 시 포켓 웰(111)에는 소거 전압(Vers)이 인가될 수 있다. 그리고 스트링 선택 라인들(SSL1~SSLn)은 플로팅될 수 있다. 따라서, 스트링 선택 라인들(SSL1~SSLn)에는 다이오드들(D1~Dn)을 통하여 일정한 스트링 선택 라인 전압(Vssl)이 공급될 수 있다. 예를 들면, 스트링 선택 라인 전압(Vssl)은 소거 전압(Vers)보다 다이오드들(D1~Dn)의 문턱 전압만큼 낮은 전압일 수 있다.
도 10은 도 9의 단방향 소자의 실시 예를 보여주는 평면도이다. 도 11은 도 10의 Ⅰ-Ⅰ' 선에 따른 단면도이다. 도 9 내지 도 11을 참조하면, 다이오드들(D1~Dn)은 포켓 웰(PPW) 내에 n+ 영역을 도핑하여 형성될 수 있다.
예시적으로, 포켓 웰(PPW)은 N웰(NWELL) 상에 형성될 수 있다. 스트링 선택 라인들(SSL1~SSLn)은 포켓 웰(PPW) 상에 형성될 수 있다. 도시되지는 않았지만, 워드 라인(WL)들 및 접지 선택 라인(GSL)은 스트링 선택 라인들(SSL1~SSLn)과 포켓 웰(PPW) 사이에 적층되어 형성될 수 있다.
스트링 선택 라인들(SSL1~SSLn) 각각은 도전 라인들(ML1~MLn) 각각과 연결될 수 있다. 예를 들면, 스트링 선택 라인(SSL1)은 SSL 접속 플러그(SCP1)를 통해 도전 라인(ML1)과 연결될 수 있다. 스트링 선택 라인(SSLn)은 SSL 접속 플러그(SCPn)를 통해 도전 라인(MLn)과 연결될 수 있다. 도전 라인들(ML1~MLn)은 연장되어 어드레스 디코더(120)의 패스 회로(PCi)와 연결될 수 있다.
스트링 선택 라인들(SSL1~SSLn)이 적층된 포켓 웰(PPW) 상에 복수의 n+ 영역들은 도핑될 수 있다. 포켓 웰(PPW) 상에 도핑된 n+ 영역은 다이오드로서 동작할 수 있다. 따라서, 복수의 n+ 영역들은 다이오드들(D1~Dn)을 구성할 수 있다.
다이오드들(D1~Dn) 각각은 도전 라인들(ML1~MLn) 각각과 연결될 수 있다. 예를 들면, 다이오드(D1)은 다이오드 접속 플러그(DCP1)을 통해 도전 라인(ML1)과 연결될 수 있다. 다이오드(Dn)은 다이오드 접속 플러그(DCPn)을 통해 도전 라인(MLn)과 연결될 수 있다. 다이오드들(D1~Dn)은 스트링 선택 라인들(SSL1~SSLn)이 적층된 포켓 웰(PPW) 상에 형성되어 소거 동작 시 소거 전압(Vers)에 의해 턴 온(Turn on)될 수 있다.
도 12는 본 발명의 제 2 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 12를 참조하면, 불 휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 입출력 회로(230), 제어 로직(240) 및 웰 전압 발생기(250)를 포함할 수 있다. 불 휘발성 메모리 장치(200)의 기본적인 구성은 도 7의 불 휘발성 메모리 장치(100)와 동일 또는 유사하므로 설명을 생략한다.
메모리 셀 어레이(210)는 상부 스트링 선택 트랜지스터들(213) 및 하부 스트링 선택 트랜지스터들(216)을 포함할 수 있다. 상부 스트링 선택 트랜지스터들(213)은 상부 스트링 선택 라인(SSLu)들을 통해 어드레스 디코더(220)와 연결될 수 있다. 하부 스트링 선택 트랜지스터들(216)은 하부 스트링 선택 라인(SSLd)들을 통해 어드레스 디코더(220)와 연결될 수 있다.
또한, 메모리 셀 어레이(210)는 제 1 포켓 웰(211) 및 제 2 포켓 웰(214)을 포함할 수 있다. 예를 들면, 제 1 포켓 웰(211) 및 제 2 포켓 웰(214)은 N 웰(NWELL) 상에 서로 분리되어 형성될 수 있다. 메모리 셀들은 제 1 포켓 웰(211) 상에 적층되어 형성될 수 있다.
상부 스트링 선택 라인(SSLu)들은 상부 단방향 소자(212)를 통해 제 1 포켓 웰(211)에 연결될 수 있다. 상부 단방향 소자(212)는 복수의 상부 다이오드들을 포함할 수 있다. 각 상부 스트링 선택 라인(SSLu)은 각 상부 다이오드를 통해 제 1 포켓 웰(211)과 연결될 수 있다. 예를 들면, 전류가 제 1 포켓 웰(211)로부터 상부 스트링 선택 라인(SSLu)으로 흐르도록 상부 다이오드들은 연결될 수 있다. 따라서, 상부 스트링 선택 라인(SSLu)들보다 제 1 포켓 웰(211)의 전압이 높은 경우, 상부 다이오드들은 턴 온(Turn on) 될 수 있다.
하부 스트링 선택 라인(SSLd)들은 하부 단방향 소자(215)를 통해 제 2 포켓 웰(214)에 연결될 수 있다. 하부 단방향 소자(215)는 복수의 하부 다이오드들을 포함할 수 있다. 각 하부 스트링 선택 라인(SSLd)은 각 하부 다이오드를 통해 제 2 포켓 웰(215)과 연결될 수 있다. 예를 들면, 전류가 제 2 포켓 웰(214)로부터 하부 스트링 선택 라인(SSLd)으로 흐르도록 하부 다이오드들은 연결될 수 있다. 따라서, 하부 스트링 선택 라인(SSLd)들보다 제 2 포켓 웰(214)의 전압이 높은 경우, 하부 다이오드들은 턴 온(Turn on) 될 수 있다.
소거 동작 시 제 1 포켓 웰(211)에는 제 1 포켓 웰 전압(Vppw1)이 인가될 수 있다. 예를 들면, 제 1 포켓 웰 전압(Vppw1)은 고전압인 소거 전압(Vers)일 수 있다. 상부 스트링 선택 라인(SSLu)들은 플로팅될 수 있다. 따라서, 상부 다이오드들은 턴 온(Turn on)되고, 상부 스트링 선택 라인(SSLu)들에는 제 1 포켓 웰 전압(Vppw1)보다 다이오드의 문턱 전압만큼 낮은 전압이 공급될 수 있다. 따라서, 상부 스트링 선택 라인(SSLu)들은 소거 조건 전압(Vers_con, 도 6 참조)보다 높은 전압 상태로 바이어스되어, 상부 스트링 선택 트랜지스터(213)들이 소거되는 것은 방지될 수 있다.
소거 동작 시 제 2 포켓 웰(214)에는 제 2 포켓 웰 전압(Vppw2)이 인가될 수 있다. 예를 들면, 제 2 포켓 웰 전압(Vppw2)은 제 1 포켓 웰 전압(Vppw1)과 다른 전압으로 인가될 수 있다. 하부 스트링 선택 라인(SSLd)들은 플로팅될 수 있다. 따라서, 하부 다이오드들은 턴 온(Turn on)되고, 하부 스트링 선택 라인(SSLd)들에는 제 2 포켓 웰 전압(Vppw2)보다 다이오드의 문턱 전압만큼 낮은 전압이 공급될 수 있다. 따라서, 하부 스트링 선택 라인(SSLd)들은 소거 조건 전압(Vers_con)보다 높은 전압 상태로 바이어스되어, 하부 스트링 선택 트랜지스터(216)들이 소거되는 것은 방지될 수 있다. 또한, 제 1 포켓 웰 전압(Vppw1)과 다른 제 2 포켓 웰 전압(Vppw2)을 이용하여 하부 스트링 선택 라인(SSLd)들은 상부 스트링 선택 라인(SSLu)들과 다른 전압으로 유지될 수 있다.
제어 로직(240)은 제 1 및 제 2 포켓 웰(211, 214)에 서로 다른 전압이 공급되도록 웰 전압 발생기(250)를 제어할 수 있다. 웰 전압 발생기(250)는 제어 로직(240)의 제어에 따라 동작할 수 있다. 웰 전압 발생기(250)는 고전압을 생성하도록 구성될 수 있다. 예를 들면, 소거 동작 시 웰 전압 발생기(250)에 의해 생성된 제 1 및 제 2 포켓 웰 전압(Vppw1, Vppw2)은 메모리 셀 어레이(210)의 제 1 및 제 2 포켓 웰(211, 214)에 전달될 수 있다. 제 1 포켓 웰 전압(Vppw1)은 소거 전압(Vers)일 수 있다. 제 2 포켓 웰 전압(Vppw2)은 제 1 포켓 웰 전압(Vppw1)보다 낮은 전압일 수 있다.
도 13은 도 12의 불 휘발성 메모리 장치의 소거 동작 시 전압 바이어스를 보여주는 타이밍도이다. 도 12 및 도 13을 참조하면, 소거 동작 시 상부 및 하부 스트링 선택 라인 전압(Vssl_u, Vssl_d)은 소거 조건 전압(Vers_con)보다 높게 형성될 수 있다. 도 13의 전압 바이어스의 기본적인 설정은 도 6의 전압 바이어스와 동일 또는 유사하므로 설명을 생략한다.
상부 스트링 선택 라인(SSLu)들은 상부 단방향 소자(212)를 통해 제 1 포켓 웰(211)과 연결될 수 있다. 따라서, 상부 스트링 선택 라인 전압(Vssl_u)은 주변 회로들과의 커플링(Coupling)과 관계없이 일정한 전압을 유지할 수 있다. 예를 들면, 상부 스트링 선택 라인 전압(Vssl_u)은 제 1 포켓 웰 전압(Vppw1)보다 다이오드의 문턱 전압만큼 낮은 전압으로 바이어스될 수 있다. 따라서, 소거 동작 시 상부 스트링 선택 라인(SSLu)들이 소거되는 것은 방지될 수 있다.
하부 스트링 선택 라인(SSLd)들은 하부 단방향 소자(215)를 통해 제 2 포켓 웰(214)과 연결될 수 있다. 따라서, 하부 스트링 선택 라인 전압(Vssl_d)은 주변 회로들과의 커플링(Coupling)과 관계없이 일정한 전압을 유지할 수 있다. 예를 들면, 하부 스트링 선택 라인 전압(Vssl_d)은 제 2 포켓 웰 전압(Vppw2)보다 다이오드의 문턱 전압만큼 낮은 전압으로 바이어스될 수 있다. 따라서, 소거 동작 시 하부 스트링 선택 라인(SSLd)들이 소거되는 것은 방지될 수 있다.
도 14는 도 12의 상부 및 하부 단방향 소자를 예시적으로 보여주는 도면이다. 도 14를 참조하면, 상부 단방향 소자(212)는 복수의 상부 다이오드들(D1_u~Dn_u)을 포함할 수 있다. 상부 스트링 선택 라인들(SSL1_u~SSLn_u) 각각은 상부 다이오드들(D1_u~Dn_u) 각각을 통해 제 1 포켓 웰(211)에 연결될 수 있다. 하부 단방향 소자(215)는 복수의 하부 다이오드들(D1_d~Dn_d)을 포함할 수 있다. 하부 스트링 선택 라인들(SSL1_d~SSLn_d) 각각은 하부 다이오드들(D1_d~Dn_d) 각각을 통해 제 2 포켓 웰(214)에 연결될 수 있다.
어드레스 디코더(220)는 메모리 셀 어레이(210)에 포함된 메모리 블록들에 대응하는 패스 회로들을 포함할 수 있다. 패스 회로(PCi)는 패스 회로들 중 하나를 예시적으로 보여준다. 패스 회로(PCi)는 복수의 패스 트랜지스터들(PT_ss1_u~PT_ssn_u, PT_ss1_d~PT_ssn_d, PT_s1~PT_sn, PT_gs)을 포함할 수 있다.
패스 트랜지스터들(PT_ss1_u~PT_ssn_u, PT_ss1_d~PT_ssn_d, PT_s1~PT_sn, PT_gs)은 블록 선택 신호(BSSi)에 응답하여, 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d), 워드 라인들(WL1~WLm), 그리고 접지 선택 라인(GSL)을 상부 및 하부 스트링 라인들(SS1_u~SSn_u, SS1_d~SSn_d), 선택 라인들(S1~Sm), 그리고 접지 라인(GS)에 각각 연결할 수 있다. 예시적으로, 패스 트랜지스터들은 고전압 트랜지스터들일 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록에 대응하는 패스 회로(PCi)에 활성화된 블록 선택 신호(BSSi)가 공급될 수 있다. 즉, 선택된 메모리 블록의 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d), 워드 라인들(WL1~WLm), 그리고 접지 선택 라인(GSL)은 어드레스 디코더(220)에 연결될 수 있다. 소거 동작 시 어드레스 디코더(220)는 선택된 메모리 블록의 워드 라인들(WL1~WLm)들에 워드 라인 소거 전압(Vers_wl)을 제공할 수 있다. 어드레스 디코더(220)는 스트링 선택 라인들(SSL1~SSLn) 및 접지 선택 라인(GSL)을 플로팅시킬 수 있다. 또한, 어드레스 디코더(220)는 GSL 지연 방식(GSL Delayed Scheme)에 따라 접지 선택 라인(GSL)을 특정 시간이 지난 후에 플로팅시킬 수 있다.
복수의 상부 다이오드들(D1_u~Dn_u)의 한쪽 단자는 제 1 포켓 웰(211)에 연결될 수 있다. 예를 들면, 상부 다이오드들(D1_u~Dn_u)의 애노드(Anode) 단자는 제 1 포켓 웰(211)에 연결될 수 있다. 또한, 상부 다이오드들(D1_u~Dn_u)의 다른 한쪽 단자는 상부 스트링 선택 라인들(SSL1_u~SSLn_u)에 연결될 수 있다. 예를 들면, 상부 다이오드들(D1_u~Dn_u)의 캐소드(Cathode) 단자는 상부 스트링 선택 라인들(SSL1_u~SSLn_u)에 연결될 수 있다. 상부 스트링 선택 라인들(SSL1_u~SSLn_u) 각각은 상부 다이오드들(D1_u~Dn_u) 각각과 연결될 수 있다. 따라서, 전류는 제 1 포켓 웰(211)에서 상부 스트링 선택 라인들(SSL1_u~SSLn_u)을 향하는 방향으로 흐를 수 있다. 상부 다이오드들(D1_u~Dn_u)은 패스 회로(PCi)와 상부 스트링 선택 트랜지스터들(213) 사이에 연결될 수 있다.
복수의 하부 다이오드들(D1_d~Dn_d)의 한쪽 단자는 제 1 포켓 웰(211)에 연결될 수 있다. 예를 들면, 하부 다이오드들(D1_d~Dn_d)의 애노드(Anode) 단자는 제 1 포켓 웰(211)에 연결될 수 있다. 또한, 하부 다이오드들(D1_d~Dn_d)의 다른 한쪽 단자는 하부 스트링 선택 라인들(SSL1_d~SSLn_d)에 연결될 수 있다. 예를 들면, 하부 다이오드들(D1_d~Dn_d)의 캐소드(Cathode) 단자는 하부 스트링 선택 라인들(SSL1_d~SSLn_d)에 연결될 수 있다. 하부 스트링 선택 라인들(SSL1_d~SSLn_d) 각각은 하부 다이오드들(D1_d~Dn_d) 각각과 연결될 수 있다. 따라서, 전류는 제 1 포켓 웰(211)에서 하부 스트링 선택 라인들(SSL1_d~SSLn_d)을 향하는 방향으로 흐를 수 있다. 하부 다이오드들(D1_d~Dn_d)은 패스 회로(PCi)와 하부 스트링 선택 트랜지스터들(216) 사이에 연결될 수 있다.
소거 동작 시 제 1 포켓 웰(211)에는 제 1 포켓 웰 전압(Vppw1)이 인가될 수 있다. 그리고 상부 스트링 선택 라인들(SSL1_u~SSLn_u)은 플로팅될 수 있다. 따라서, 상부 스트링 선택 라인들(SSL1_u~SSLn_u)에는 상부 다이오드들(D1_u~Dn_u)을 통하여 일정한 상부 스트링 선택 라인 전압(Vssl_u)이 공급될 수 있다. 예를 들면, 상부 스트링 선택 라인 전압(Vssl_u)은 제 1 포켓 웰 전압(Vppw1)보다 상부 다이오드들(D1_u~Dn_u)의 문턱 전압만큼 낮은 전압일 수 있다.
소거 동작 시 제 2 포켓 웰(214)에는 제 2 포켓 웰 전압(Vppw2)이 인가될 수 있다. 그리고 하부 스트링 선택 라인들(SSL1_d~SSLn_d)은 플로팅될 수 있다. 따라서, 하부 스트링 선택 라인들(SSL1_d~SSLn_d)에는 하부 다이오드들(D1_d~Dn_d)을 통하여 일정한 하부 스트링 선택 라인 전압(Vssl_d)이 공급될 수 있다. 예를 들면, 하부 스트링 선택 라인 전압(Vssl_d)은 제 2 포켓 웰 전압(Vppw2)보다 하부 다이오드들(D1_d~Dn_d)의 문턱 전압만큼 낮은 전압일 수 있다.
도 15는 도 14의 단방향 소자의 실시 예를 보여주는 평면도이다. 도 16은 도 15의 Ⅱ-Ⅱ' 선에 따른 단면도이다. 도 17은 도 15의 Ⅲ-Ⅲ' 선에 따른 단면도이다. 도 15 내지 도 17을 참조하면, 상부 다이오드들(D1_u~Dn_u)은 제 1 포켓 웰(PPW1) 내에 n+ 영역을 도핑하여 형성될 수 있다. 하부 다이오드들(D1_d~Dn_d)은 제 1 포켓 웰(PPW1)과 분리된 제 2 포켓 웰(PPW2) 내에 n+ 영역을 도핑하여 형성될 수 있다.
예시적으로, 제 1 및 제 2 포켓 웰(PPW1, PPW2)은 N웰(NWELL) 상에 형성될 수 있다. 또한, 제 1 및 제 2 포켓 웰(PPW1, PPW2)은 서로 분리되어 형성될 수 있다. 따라서, 제 1 및 제 2 포켓 웰(PPW1, PPW2)은 서로 다른 전압을 공급받을 수 있다.
상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)은 제 1 포켓 웰(PPW1) 상에 형성될 수 있다. 도시되지는 않았지만, 워드 라인(WL)들 및 접지 선택 라인(GSL)은 하부 스트링 선택 라인들(SSL1_d~SSLn_d)과 제 1 포켓 웰(PPW1) 사이에 적층되어 형성될 수 있다.
상부 스트링 선택 라인들(SSL1_u~SSLn_u) 각각은 상부 도전 라인들(ML1_u~MLn_u) 각각과 연결될 수 있다. 예를 들면, 상부 스트링 선택 라인(SSL1_u)은 상부 SSL 접속 플러그(SCP1_u)를 통해 상부 도전 라인(ML1_u)과 연결될 수 있다. 상부 스트링 선택 라인(SSLn_u)은 상부 SSL 접속 플러그(SCPn_u)를 통해 상부 도전 라인(MLn_u)과 연결될 수 있다. 상부 도전 라인들(ML1_u~MLn_u)은 연장되어 어드레스 디코더(220)의 패스 회로(PCi)와 연결될 수 있다.
하부 스트링 선택 라인들(SSL1_d~SSLn_d) 각각은 하부 도전 라인들(ML1_d~MLn_d) 각각과 연결될 수 있다. 예를 들면, 하부 스트링 선택 라인(SSL1_d)은 하부 SSL 접속 플러그(SCP1_d)를 통해 하부 도전 라인(ML1_d)과 연결될 수 있다. 하부 스트링 선택 라인(SSLn_d)은 하부 SSL 접속 플러그(SCPn_d)를 통해 하부 도전 라인(MLn_d)과 연결될 수 있다. 하부 도전 라인들(ML1_d~MLn_d)은 연장되어 어드레스 디코더(220)의 패스 회로(PCi)와 연결될 수 있다.
상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)이 적층된 제 1 포켓 웰(PPW1) 상에 복수의 n+ 영역들은 도핑될 수 있다. 제 1 포켓 웰(PPW1) 상에 도핑된 n+ 영역은 다이오드로서 동작할 수 있다. 따라서, 복수의 n+ 영역들은 상부 다이오드들(D1_u~Dn_u)을 구성할 수 있다.
상부 다이오드들(D1_u~Dn_u) 각각은 상부 도전 라인들(ML1_u~MLn_u) 각각과 연결될 수 있다. 예를 들면, 상부 다이오드(D1_u)는 상부 다이오드 접속 플러그(DCP1_u)를 통해 상부 도전 라인(ML1_u)과 연결될 수 있다. 상부 다이오드(Dn_u)은 상부 다이오드 접속 플러그(DCPn_u)을 통해 상부 도전 라인(MLn_u)과 연결될 수 있다. 상부 다이오드들(D1_u~Dn_u)은 제 1 포켓 웰(PPW1) 상에 형성되어 소거 동작 시 제 1 포켓 웰 전압(Vppw1)에 의해 턴 온(Turn on)될 수 있다.
제 1 포켓 웰(PPW1)과 분리된 제 2 포켓 웰(PPW2) 상에 복수의 n+ 영역들은 도핑될 수 있다. 제 2 포켓 웰(PPW2) 상에 도핑된 n+ 영역은 다이오드로서 동작할 수 있다. 따라서, 복수의 n+ 영역들은 하부 다이오드들(D1_d~Dn_d)을 구성할 수 있다.
하부 다이오드들(D1_d~Dn_d) 각각은 하부 도전 라인들(ML1_d~MLn_d) 각각과 연결될 수 있다. 예를 들면, 하부 다이오드(D1_d)는 하부 다이오드 접속 플러그(DCP1_d)를 통해 하부 도전 라인(ML1_d)과 연결될 수 있다. 하부 다이오드(Dn_d)은 하부 다이오드 접속 플러그(DCPn_d)을 통해 하부 도전 라인(MLn_d)과 연결될 수 있다. 하부 다이오드들(D1_d~Dn_d)은 제 2 포켓 웰(PPW2) 상에 형성되어 소거 동작 시 제 2 포켓 웰 전압(Vppw2)에 의해 턴 온(Turn on)될 수 있다.
따라서, 소거 동작 시 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)은 서로 다른 전압으로 바이어스될 수 있다.
도 18은 본 발명의 제 3 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 18을 참조하면, 불 휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 입출력 회로(330), 제어 로직(340) 및 웰 전압 발생기(350)를 포함할 수 있다. 불 휘발성 메모리 장치(300)의 기본적인 구성은 도 7의 불 휘발성 메모리 장치(100)와 동일 또는 유사하므로 설명을 생략한다.
메모리 셀 어레이(310)는 상부 스트링 선택 트랜지스터들(313) 및 하부 스트링 선택 트랜지스터들(316)을 포함할 수 있다. 상부 스트링 선택 트랜지스터들(313)은 상부 스트링 선택 라인(SSLu)들을 통해 어드레스 디코더(320)와 연결될 수 있다. 하부 스트링 선택 트랜지스터들(316)은 하부 스트링 선택 라인(SSLd)들을 통해 어드레스 디코더(320)와 연결될 수 있다.
상부 및 하부 스트링 선택 라인(SSLu, SSLd)들은 단방향 소자(312)를 통해 포켓 웰(311)과 연결될 수 있다. 단방향 소자(312)는 복수의 다이오드들을 포함할 수 있다. 각 상부 스트링 선택 라인(SSLu)은 각 다이오드를 통해 포켓 웰(311)과 연결될 수 있다. 각 하부 스트링 선택 라인(SSLd)은 각 다이오드를 통해 포켓 웰(311)과 연결될 수 있다. 예를 들면, 전류가 포켓 웰(311)로부터 각 스트링 선택 라인(SSLu, SSLd)으로 흐르도록 다이오드들은 연결될 수 있다. 따라서, 각 스트링 선택 라인(SSL)보다 포켓 웰(311)의 전압이 높은 경우, 다이오드들은 턴 온(Turn on) 될 수 있다. 또한, 각 상부 스트링 선택 라인(SSLu)과 동일한 메모리 셀에 연결되는 각 하부 스트링 선택 라인(SSLd)은 각 상부 스트링 선택 라인(SSLu)이 연결된 다이오드에 병렬로 연결될 수 있다.
소거 동작 시 포켓 웰(311)에는 고전압인 소거 전압(Vers)이 인가될 수 있다. 상부 및 하부 스트링 선택 라인(SSLu, SSLd)들은 플로팅될 수 있다. 따라서, 단방향 소자(312)의 다이오드들은 턴 온(Turn on)되고, 상부 및 하부 스트링 선택 라인들(SSLu, SSLd)에는 소거 전압(Vers)보다 다이오드의 문턱 전압만큼 낮은 전압이 공급될 수 있다. 따라서, 상부 및 하부 스트링 선택 라인들(SSLu, SSLd)은 소거 조건 전압(Vers_con, 도 6 참조)보다 높은 전압 상태로 바이어스되어, 상부 및 하부 스트링 선택 트랜지스터들(313, 316)이 소거되는 것은 방지될 수 있다.
웰 전압 발생기(350)는 제어 로직(340)의 제어에 따라 동작할 수 있다. 웰 전압 발생기(350)는 고전압을 생성하도록 구성될 수 있다. 예를 들면, 소거 동작 시 웰 전압 발생기(350)에 의해 생성된 소거 전압(Vers)은 메모리 셀 어레이(310)의 포켓 웰(311)에 전달될 수 있다.
도 19는 도 18의 불 휘발성 메모리 장치의 소거 동작 시 전압 바이어스를 보여주는 타이밍도이다. 도 18 및 도 19를 참조하면, 소거 동작 시 상부 및 하부 스트링 선택 라인 전압(Vssl_u, Vssl_d)은 소거 조건 전압(Vers_con)보다 높게 형성될 수 있다. 도 19의 전압 바이어스의 기본적인 설정은 도 6의 전압 바이어스와 동일 또는 유사하므로 설명을 생략한다.
스트링 선택 라인(SSL)들은 단방향 소자(112)를 통해 포켓 웰(111)과 연결될 수 있다. 따라서, 상부 및 하부 스트링 선택 라인 전압들(Vssl_u, Vssl_d)은 주변 회로들과의 커플링(Coupling)과 관계없이 일정한 전압을 유지할 수 있다. 예를 들면, 상부 및 하부 스트링 선택 라인 전압들(Vssl_u, Vssl_d)은 소거 전압(Vers)보다 다이오드의 문턱 전압만큼 낮은 전압으로 바이어스될 수 있다. 따라서, 소거 동작 시 상부 및 하부 스트링 선택 라인들(SSLu, SSLd)이 소거되는 것은 방지될 수 있다. 또한, 동일한 메모리 셀에 연결된 상부 및 하부 스트링 선택 라인(SSLu, SSLd)은 동일한 전압으로 바이어스될 수 있다.
도 20은 도 18의 단방향 소자를 예시적으로 보여주는 도면이다. 도 20을 참조하면, 단방향 소자(312)는 복수의 다이오드들(D1~Dn)을 포함할 수 있다. 상부 스트링 선택 라인들(SSL1_u~SSLn_u) 각각은 다이오드들(D1~Dn) 각각을 통해 포켓 웰(111)에 연결될 수 있다. 하부 스트링 선택 라인들(SSL1_d~SSLn_d) 각각은 다이오드들(D1~Dn) 각각을 통해 포켓 웰(111)에 연결될 수 있다. 또한, 동일한 메모리 셀에 연결되는 상부 및 하부 스트링 선택 라인들은 동일한 다이오드에 병렬로 연결될 수 있다. 예를 들면, 제 1 번째 상부 및 하부 스트링 선택 라인들(SSL1_u, SSL1_d)은 다이오드(D1)에 병렬로 연결될 수 있다. 제 n 번째 상부 및 하부 스트링 선택 라인들(SSLn_u, SSLn_d)은 다이오드(Dn)에 병렬로 연결될 수 있다. 어드레스 디코더(320)의 구조는 도 14의 어드레스 디코더(220)와 동일 또는 유사하므로 그 설명을 생략한다.
복수의 다이오드들(D1~Dn)의 한쪽 단자는 포켓 웰(311)에 연결될 수 있다. 예를 들면, 다이오드들(D1~Dn)의 애노드(Anode) 단자는 포켓 웰(311)에 연결될 수 있다. 또한, 다이오드들(D1~Dn)의 다른 한쪽 단자는 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)에 연결될 수 있다. 예를 들면, 다이오드들(D1~Dn)의 캐소드(Cathode) 단자는 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)에 연결될 수 있다. 따라서, 전류는 포켓 웰(311)에서 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)을 향하는 방향으로 흐를 수 있다. 다이오드들(D1~Dn)은 패스 회로(PCi)와 상부 및 하부 스트링 선택 트랜지스터들(313, 316) 사이에 연결될 수 있다.
소거 동작 시 포켓 웰(311)에는 소거 전압(Vers)이 인가될 수 있다. 그리고 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)은 플로팅될 수 있다. 따라서, 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)에는 다이오드들(D1~Dn)을 통하여 일정한 상부 및 하부 스트링 선택 라인 전압(Vssl_u, Vssl_d)이 공급될 수 있다. 예를 들면, 상부 및 하부 스트링 선택 라인 전압(Vssl_u, Vssl_d)은 소거 전압(Vers)보다 다이오드들(D1~Dn)의 문턱 전압만큼 낮은 전압일 수 있다.
도 21은 도 20의 단방향 소자의 실시 예를 보여주는 평면도이다. 도 22는 도 21의 Ⅳ-Ⅳ' 선에 따른 단면도이다. 도 20 내지 도 22를 참조하면, 다이오드들(D1~Dn)은 포켓 웰(PPW) 내에 n+ 영역을 도핑하여 형성될 수 있다.
예시적으로, 포켓 웰(PPW)은 N웰(NWELL) 상에 형성될 수 있다. 상부 및 하부 스트링 선택 라인들(SSL1_u~SSLn_u, SSL1_d~SSLn_d)은 포켓 웰(PPW) 상에 형성될 수 있다. 도시되지는 않았지만, 워드 라인(WL)들 및 접지 선택 라인(GSL)은 하부 스트링 선택 라인들(SSL1_d~SSLn_d)과 포켓 웰(PPW) 사이에 적층되어 형성될 수 있다.
상부 스트링 선택 라인들(SSL1_u~SSLn_u) 각각은 상부 도전 라인들(ML1_u~MLn_u) 각각과 연결될 수 있다. 예를 들면, 상부 스트링 선택 라인(SSL1_u)은 상부 SSL 접속 플러그(SCP1_u)를 통해 상부 도전 라인(ML1_u)과 연결될 수 있다. 상부 스트링 선택 라인(SSLn_u)은 상부 SSL 접속 플러그(SCPn_u)를 통해 상부 도전 라인(MLn_u)과 연결될 수 있다. 상부 도전 라인들(ML1_u~MLn_u)은 연장되어 어드레스 디코더(320)의 패스 회로(PCi)와 연결될 수 있다.
하부 스트링 선택 라인들(SSL1_d~SSLn_d) 각각은 하부 도전 라인들(ML1_d~MLn_d) 각각과 연결될 수 있다. 예를 들면, 하부 스트링 선택 라인(SSL1_d)은 하부 SSL 접속 플러그(SCP1_d)를 통해 하부 도전 라인(ML1_d)과 연결될 수 있다. 하부 스트링 선택 라인(SSLn_d)은 하부 SSL 접속 플러그(SCPn_d)를 통해 하부 도전 라인(MLn_d)과 연결될 수 있다. 하부 도전 라인들(ML1_d~MLn_d)은 연장되어 어드레스 디코더(320)의 패스 회로(PCi)와 연결될 수 있다.
스트링 선택 라인들(SSL1~SSLn)이 적층된 포켓 웰(PPW) 상에 복수의 n+ 영역들은 도핑될 수 있다. 포켓 웰(PPW) 상에 도핑된 n+ 영역은 다이오드로서 동작할 수 있다. 따라서, 복수의 n+ 영역들은 다이오드들(D1~Dn)을 구성할 수 있다.
다이오드들(D1~Dn) 각각은 상부 및 하부 도전 라인들(ML1_u~MLn_u, ML1_d~MLn_d) 각각과 연결될 수 있다. 예를 들면, 다이오드(D1)은 상부 다이오드 접속 플러그(DCP1_u)을 통해 상부 도전 라인(ML1_u)과 연결될 수 있다. 또한, 다이오드(D1)은 하부 다이오드 접속 플러그(DCP1_d)을 통해 하부 도전 라인(ML1_d)과 연결될 수 있다. 다이오드(Dn)은 상부 다이오드 접속 플러그(DCPn_u)을 통해 상부 도전 라인(MLn_u)과 연결될 수 있다. 또한, 다이오드(Dn)은 하부 다이오드 접속 플러그(DCPn_d)을 통해 하부 도전 라인(MLn_d)과 연결될 수 있다. 다이오드들(D1~Dn)은 포켓 웰(PPW) 상에 형성되어 소거 동작 시 소거 전압(Vers)에 의해 턴 온(Turn on)될 수 있다.
도 23은 본 발명의 제 4 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 23을 참조하면, 불 휘발성 메모리 장치(400)는 메모리 셀 어레이(410), 어드레스 디코더(420), 입출력 회로(430), 제어 로직(440) 및 웰 전압 발생기(450)를 포함할 수 있다. 불 휘발성 메모리 장치(400)의 기본적인 구성은 도 7의 불 휘발성 메모리 장치(100)와 동일 또는 유사하므로 설명을 생략한다.
메모리 셀 어레이(410)는 복수의 접지 선택 트랜지스터들(416)을 포함할 수 있다. 접지 선택 트랜지스터들(416)은 하나 또는 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(220)와 연결될 수 있다.
또한, 메모리 셀 어레이(410)는 제 1 포켓 웰(411) 및 제 2 포켓 웰(414)을 포함할 수 있다. 예를 들면, 제 1 포켓 웰(411) 및 제 2 포켓 웰(414)은 N 웰(NWELL) 상에 서로 분리되어 형성될 수 있다. 메모리 셀들은 제 1 포켓 웰(411) 상에 적층되어 형성될 수 있다.
접지 선택 라인(GSL)들은 접지 선택 라인 단방향 소자(415)를 통해 제 2 포켓 웰(414)에 연결될 수 있다. 접지 선택 라인 단방향 소자(415)는 복수의 접지 선택 라인 다이오드들을 포함할 수 있다. 각 접지 선택 라인(GSL)은 각 접지 선택 라인 다이오드를 통해 제 2 포켓 웰(415)과 연결될 수 있다. 예를 들면, 전류가 제 2 포켓 웰(414)로부터 각 접지 선택 라인(GSL)으로 흐르도록 접지 선택 라인 다이오드들은 연결될 수 있다. 따라서, 각 접지 선택 라인(GSL)보다 제 2 포켓 웰(414)의 전압이 높은 경우, 접지 선택 라인 다이오드들은 턴 온(Turn on) 될 수 있다.
소거 동작 시 제 2 포켓 웰(414)에는 제 2 포켓 웰 전압(Vppw2)이 인가될 수 있다. 예를 들면, 제 2 포켓 웰 전압(Vppw2)은 제 1 포켓 웰 전압(Vppw1)과 다른 전압으로 인가될 수 있다. 접지 선택 라인(GSL)들은 플로팅될 수 있다. 따라서, 접지 선택 라인 다이오드들은 턴 온(Turn on)되고, 접지 선택 라인(GSL)들에는 제 2 포켓 웰 전압(Vppw2)보다 다이오드의 문턱 전압만큼 낮은 전압이 공급될 수 있다. 따라서, 접지 선택 라인(GSL)들은 소거 조건 전압(Vers_con, 도 13 참조)보다 높은 전압 상태로 바이어스되어, 접지 선택 트랜지스터(GST)들이 소거되는 것은 방지될 수 있다. 또한, 제 1 포켓 웰 전압(Vppw1)과 다른 제 2 포켓 웰 전압(Vppw2)을 이용하여 접지 선택 라인(GSL)들은 제 1 포켓 웰 전압(Vppw1)과 다른 전압으로 유지될 수 있다. 예를 들면, 제 1 포켓 웰 전압(Vppw1)은 소거 전압(Vers)일 수 있다.
제어 로직(440)은 제 1 및 제 2 포켓 웰(411, 414)에 서로 다른 전압이 공급되도록 웰 전압 발생기(450)를 제어할 수 있다. 웰 전압 발생기(450)는 제어 로직(440)의 제어에 따라 동작할 수 있다. 웰 전압 발생기(450)는 고전압을 생성하도록 구성될 수 있다. 예를 들면, 소거 동작 시 웰 전압 발생기(450)에 의해 생성된 제 1 및 제 2 포켓 웰 전압(Vppw1, Vppw2)은 메모리 셀 어레이(410)의 제 1 및 제 2 포켓 웰(411, 414)에 전달될 수 있다. 예를 들면, 제 1 포켓 웰 전압(Vppw1)은 소거 전압(Vers)일 수 있다. 제 2 포켓 웰 전압(Vppw2)은 제 1 포켓 웰 전압(Vppw1)보다 낮은 전압일 수 있다.
도 24는 본 발명의 제 5 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 24를 참조하면, 불 휘발성 메모리 장치(500)는 메모리 셀 어레이(510), 어드레스 디코더(520), 입출력 회로(530), 제어 로직(540) 및 웰 전압 발생기(550)를 포함할 수 있다. 불 휘발성 메모리 장치(500)의 기본적인 구성은 도 7의 불 휘발성 메모리 장치(100)와 동일 또는 유사하므로 설명을 생략한다.
메모리 셀 어레이(510)는 스트링 선택 트랜지스터들(513) 및 접지 선택 트랜지스터들(516)을 포함할 수 있다. 스트링 선택 트랜지스터들(513)은 스트링 선택 라인(SSL)들을 통해 어드레스 디코더(520)와 연결될 수 있다. 접지 선택 트랜지스터들(516)은 접지 선택 라인(GSL)들을 통해 어드레스 디코더(520)와 연결될 수 있다.
또한, 메모리 셀 어레이(510)는 제 1 포켓 웰(511) 및 제 2 포켓 웰(514)을 포함할 수 있다. 예를 들면, 제 1 포켓 웰(511) 및 제 2 포켓 웰(514)은 N 웰(NWELL) 상에 서로 분리되어 형성될 수 있다. 메모리 셀들은 제 1 포켓 웰(511) 상에 적층되어 형성될 수 있다.
스트링 선택 라인(SSL)들은 스트링 선택 라인 단방향 소자(512)를 통해 제 1 포켓 웰(511)에 연결될 수 있다. 스트링 선택 라인 단방향 소자(512)는 복수의 스트링 선택 라인 다이오드들을 포함할 수 있다. 각 스트링 선택 라인(SSL)은 각 스트링 선택 라인 다이오드를 통해 제 1 포켓 웰(511)과 연결될 수 있다. 예를 들면, 전류가 제 1 포켓 웰(511)로부터 스트링 선택 라인(SSL)들로 흐르도록 스트링 선택 다이오드들은 연결될 수 있다. 따라서, 스트링 선택 라인(SSL)들보다 제 1 포켓 웰(511)의 전압이 높은 경우, 스트링 선택 라인 다이오드들은 턴 온(Turn on) 될 수 있다.
접지 선택 라인(GSL)들은 접지 선택 라인 단방향 소자(515)를 통해 제 2 포켓 웰(514)에 연결될 수 있다. 접지 선택 라인 단방향 소자(515)는 복수의 접지 선택 라인 다이오드들을 포함할 수 있다. 각 접지 선택 라인(GSL)은 각 접지 선택 라인 다이오드를 통해 제 2 포켓 웰(515)과 연결될 수 있다. 예를 들면, 전류가 제 2 포켓 웰(514)로부터 접지 선택 라인(GSL)들로 흐르도록 접지 선택 다이오드들은 연결될 수 있다. 따라서, 접지 선택 라인(GSL)들보다 제 2 포켓 웰(514)의 전압이 높은 경우, 접지 선택 라인 다이오드들은 턴 온(Turn on) 될 수 있다.
소거 동작 시 제 1 포켓 웰(511)에는 제 1 포켓 웰 전압(Vppw1)이 인가될 수 있다. 예를 들면, 제 1 포켓 웰 전압(Vppw1)은 고전압인 소거 전압(Vers)일 수 있다. 스트링 선택 라인(SSL)들은 플로팅될 수 있다. 따라서, 스트링 선택 라인 다이오드들은 턴 온(Turn on)되고, 스트링 선택 라인(SSL)들에는 제 1 포켓 웰 전압(Vppw1)보다 스트링 선택 라인 다이오드들의 문턱 전압만큼 낮은 전압이 공급될 수 있다. 따라서, 스트링 선택 라인(SSL)들은 소거 조건 전압(Vers_con, 도 13 참조)보다 높은 전압 상태로 바이어스되어, 스트링 선택 트랜지스터(513)들이 소거되는 것은 방지될 수 있다.
소거 동작 시 제 2 포켓 웰(514)에는 제 2 포켓 웰 전압(Vppw2)이 인가될 수 있다. 예를 들면, 제 2 포켓 웰 전압(Vppw2)은 제 1 포켓 웰 전압(Vppw1)과 다른 전압으로 인가될 수 있다. 접지 선택 라인(GSL)들은 플로팅될 수 있다. 따라서, 접지 선택 라인 다이오드들은 턴 온(Turn on)되고, 접지 선택 라인(GSL)들에는 제 2 포켓 웰 전압(Vppw2)보다 접지 선택 라인 다이오드들의 문턱 전압만큼 낮은 전압이 공급될 수 있다. 따라서, 접지 선택 라인(GSL)들은 소거 조건 전압(Vers_con)보다 높은 전압 상태로 바이어스되어, 접지 선택 트랜지스터(516)들이 소거되는 것은 방지될 수 있다. 또한, 제 1 포켓 웰 전압(Vppw1)과 다른 제 2 포켓 웰 전압(Vppw2)을 이용하여 접지 선택 라인(GSL)들은 스트링 선택 라인(SSL)들과 다른 전압으로 유지될 수 있다.
제어 로직(540)은 제 1 및 제 2 포켓 웰(511, 514)에 서로 다른 전압이 공급되도록 웰 전압 발생기(550)를 제어할 수 있다. 웰 전압 발생기(550)는 제어 로직(540)의 제어에 따라 동작할 수 있다. 웰 전압 발생기(550)는 고전압을 생성하도록 구성될 수 있다. 예를 들면, 소거 동작 시 웰 전압 발생기(550)에 의해 생성된 제 1 및 제 2 포켓 웰 전압(Vppw1, Vppw2)은 메모리 셀 어레이(510)의 제 1 및 제 2 포켓 웰(511, 514)에 전달될 수 있다. 예를 들면, 제 1 포켓 웰 전압(Vppw1)은 소거 전압(Vers)일 수 있다. 제 2 포켓 웰 전압(Vppw2)은 제 1 포켓 웰 전압(Vppw1)보다 낮은 전압일 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 25는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, SSD(1000)는 복수의 불 휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
불 휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불 휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 24에서 설명된 바와 같이 스트링 선택 라인들 또는 접지 선택 라인들이 단방향 소자를 통해 포켓 웰과 연결될 수 있다. 따라서, 불 휘발성 메모리 장치들(1100)은 소거 동작 시 스트링 선택 라인들 또는 접지 선택 라인들에 일정한 전압을 공급하여 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들이 소거되는 것을 방지될 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불 휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불 휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들(1212)에 다양한 방법으로 맵핑 될 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불 휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불 휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 인터페이스일 수 있다. 불 휘발성 메모리 인터페이스(1260)는 불 휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 26은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 26을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다. 낸드 플래시 메모리 장치(2100)는 도 1 내지 도 24에서 설명된 바와 같이 스트링 선택 라인들 또는 접지 선택 라인들이 단방향 소자를 통해 포켓 웰과 연결될 수 있다. 따라서, 낸드 플래시 메모리 장치(2100)는 소거 동작 시 스트링 선택 라인들 또는 접지 선택 라인들에 일정한 전압을 공급하여 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들이 소거되는 것을 방지할 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 선택적으로 제공받을 수 있다.
본 발명은 UFS(Universal Flash Storage)에도 적용 가능하다.
도 27은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 27을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 착탈형 UFS 카드(3500)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 및 착탈형 UFS 카드(3500) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 및 착탈형 UFS 카드(3500) 중 적어도 하나는 도 1 내지 도 24에서 설명된 바와 같이 스트링 선택 라인들 또는 접지 선택 라인들이 단방향 소자를 통해 포켓 웰과 연결될 수 있다. 따라서, UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 및 착탈형 UFS 카드(3500) 중 적어도 하나는 소거 동작 시 스트링 선택 라인들 또는 접지 선택 라인들에 일정한 전압을 공급하여 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들이 소거되는 것을 방지할 수 있다.
한편, 임베디드 UFS 장치(3400)와 착탈형 UFS 카드(3500)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3500)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD(Secure Digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 28은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다. 도 28을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함할 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
저장 장치(4400)는 도 1 내지 도 24에서 설명된 바와 같이 스트링 선택 라인들 또는 접지 선택 라인들이 단방향 소자를 통해 포켓 웰과 연결될 수 있다. 따라서, 저장 장치(4400)는 소거 동작 시 스트링 선택 라인들 또는 접지 선택 라인들에 일정한 전압을 공급하여 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들이 소거되는 것을 방지할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 100, 200, 300, 400, 500 : 불 휘발성 메모리 장치
11, 110, 210, 310, 410, 510 : 메모리 셀 어레이
12, 120, 220, 320, 420, 520 : 어드레스 디코더
13, 130, 230, 330, 430, 530 : 입출력 회로
14, 140, 240, 340, 440, 540 : 제어 로직
15, 150, 250, 350, 450, 550 : 웰 전압 생성기
1000 : SSD
2000 : eMMC
3000 : UFS 시스템
4000 : 모바일 장치

Claims (10)

  1. 기판과 수직 방향으로 적층되는 복수의 메모리 셀;
    상기 복수의 메모리 셀과 비트 라인 사이에 연결되는 스트링 선택 트랜지스터;
    상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인; 그리고
    상기 기판과 상기 스트링 선택 라인 사이에 연결되고, 소거 동작 시 상기 기판으로부터 상기 스트링 선택 라인 방향으로 바이어스 전압을 전달하기 위한 단방향 소자를 포함하는 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 단방향 소자는 적어도 하나의 다이오드를 포함하는 불 휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 다이오드의 캐소드 단자는 상기 스트링 선택 라인과 연결되고,
    상기 적어도 하나의 다이오드의 애노드 단자는 상기 기판에 연결되는 불 휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 스트링 선택 라인을 선택하기 위한 패스 회로를 더 포함하고,
    상기 적어도 하나의 다이오드의 캐소드 단자는 상기 패스 회로와 상기 스트링 선택 트랜지스터 사이에서 상기 스트링 선택 라인과 연결되는 불 휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 적어도 하나의 다이오드는 상기 기판 상에 활성 영역을 도핑하여 형성되는 불 휘발성 메모리 장치.
  6. 제 2 항에 있어서,
    상기 복수의 메모리 셀은 상기 기판 상에 형성된 p 타입의 포켓 웰 상에 적층되고,
    상기 적어도 하나의 다이오드는 상기 포켓 웰 상에 n 타입의 활성 영역을 도핑하여 형성되는 불 휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 스트링 선택 트랜지스터는 적어도 둘 이상의 스트링 선택 트랜지스터들을 포함하고,
    상기 적어도 둘 이상의 스트링 선택 트랜지스터들은 적어도 둘 이상의 스트링 선택 라인들에 각각 연결되고,
    소거 동작 시 상기 적어도 둘 이상의 스트링 선택 라인들은 상기 단방향 소자를 통해 상기 바이어스 전압을 전달받는 불 휘발성 메모리 장치.
  8. 제 1 포켓 웰 상에 상기 제 1 포켓 웰과 수직 방향으로 적층되는 복수의 메모리 셀;
    상기 복수의 메모리 셀과 비트 라인 사이에 직렬로 연결되는 제 1 및 제 2 스트링 선택 트랜지스터;
    상기 제 1 스트링 선택 트랜지스터에 연결되는 제 1 스트링 선택 라인;
    상기 제 2 스트링 선택 트랜지스터에 연결되는 제 2 스트링 선택 라인;
    상기 제 1 포켓 웰과 상기 제 1 스트링 선택 라인 사이에 연결되고, 소거 동작 시 상기 제 1 포켓 웰로부터 상기 제 1 스트링 선택 라인 방향으로 제 1 바이어스 전압을 전달하기 위한 제 1 단방향 소자; 그리고
    상기 제 1 포켓 웰과 분리된 제 2 포켓 웰과 상기 제 2 스트링 선택 라인 사이에 연결되고, 소거 동작 시 상기 제 2 포켓 웰로부터 상기 제 2 스트링 선택 라인 방향으로 제 2 바이어스 전압을 전달하기 위한 제 2 단방향 소자를 포함하는 불 휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 단방향 소자는 적어도 하나의 제 1 다이오드를 포함하고,
    상기 제 2 단방향 소자는 적어도 하나의 제 2 다이오드를 포함하는 불 휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 다이오드는 상기 제 1 포켓 웰 상에 제 1 활성 영역을 도핑하여 형성되고,
    상기 제 2 다이오드는 상기 제 2 포켓 웰 상에 제 2 활성 영역을 도핑하여 형성되는 불 휘발성 메모리 장치.
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