JP5250182B2 - 不揮発性メモリ装置およびその駆動方法 - Google Patents

不揮発性メモリ装置およびその駆動方法 Download PDF

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この発明は、不揮発性メモリ装置およびその駆動方法に関し、より詳細には、ホットエレクトロン書き込み可能なＮＡＮＤアレイ構造を有する不揮発性メモリに関する。
半導体基板のソース・ドレイン間のチャネル領域上にゲート絶縁膜を介して電荷蓄積層を配置し、電荷蓄積層上に絶縁膜を介して制御ゲート電極を配置する一般的な不揮発性メモリ（以下、シングル・ゲートセル）に対して、１対のソース・ドレイン間に制御ゲート（ＣＧ）と補助ゲート（ＡＧ）を有する不揮発性メモリセル（以下、スプリット・ゲートセル）が知られている（例えば、特許文献１参照）。前記スプリット・ゲートセルは、補助ゲートの働きにより低電流高速書き込みが可能であり、しかも、シングルゲートトランジスタで課題となっている過剰消去が発生しないという利点を有している。
図１５は、従来の不揮発性メモリの模式的な断面構造の一例を示す説明図である。図１５（ａ）は、前記スプリット・ゲートセルの断面構造である。鎖線で囲んだ部分がメモリセルの単位を構成する。図１５（ａ）に示すように、半導体基板１０１上のソース拡散層１２９、ドレイン拡散層１３１の間のチャンネル領域上に、電荷蓄積層（ＳＮ）１２３ａ、制御ゲート１２５ａがそれぞれ絶縁膜を介して配置される。また、電荷蓄積層（ＳＮ）１２３ａ、制御ゲート１２５ａの側方に、補助ゲート電極（ＡＧ）１２７ａが配置される。ソース拡散層１２９は、ビット線（ＢＬ）１３５とコンタクトを介して接続されており、隣接メモリセルのソース拡散層１３３もビット線１３５に共通接続されている。
また、図１５（ｂ）は、前述のシングル・ゲートセルの断面構造である。鎖線で囲んだ部分がメモリセルの単位を構成する。図１５（ｂ）に示すように、半導体基板１０１上のソース拡散層１０９、ドレイン拡散層１１１の間のチャンネル領域上に、電荷蓄積層（ＳＮ）１０３ａ、制御ゲート１０５ａがそれぞれ絶縁膜を介して配置される。ソース拡散層１０９は、ビット線（ＢＬ）１１５とコンタクトを介して接続されており、隣接メモリセルのソース拡散層１１３もビット線１１５に共通接続されている。
シングルゲートの不揮発性メモリセルにおいて、一対のソース・ドレインを複数のメモリセルで共有する構成、いわゆるＮＡＮＤ型のメモリセルが知られている。図１６は、従来のＮＡＮＤセルアレイの模式的な構造の一例を示す説明図である。図１６に示すように、従来のＮＡＮＤ型メモリセルアレイは、それぞれ異なる選択ゲート電極ＳＧ３、ＳＧ４を有する選択トランジスタを介してビット線に接続され、それぞれ異なる選択ゲート電極ＳＧ１、ＳＧ２を有する選択トランジスタを介してソース線ＳＬにそれぞれ接続される。
特許公報第２８６２４３４号公報
しかしながら、シングルゲートで形成されている標準的な不揮発性メモリセルと比較して、補助ゲートの面積が余分に必要であるため、単位メモリセルあたりの面積の更なる縮小が望まれている。この発明は、スプリット・ゲートセルにおいて補助ゲートの形成によって単位メモリセルあたりの面積を増加させることなく一対のソース・ドレインを複数のメモリセルで共有する直列配置メモリ装置と前記直列配置メモリ装置を複数個含んでなるマトリックス配置メモリ装置、前記直列配置メモリ装置ならびにマトリックス配置メモリ装置の駆動方法を提供するものである。
この発明は、
（１）表面部に二つの不純物拡散層である第１拡散層と第２拡散層とが配置された半導体基板と、第１拡散層と第２拡散層との間の領域に配置される二つの電荷蓄積層であって前記半導体基板と第１絶縁膜を介して配置される第１の電荷蓄積層および第２絶縁膜を介して配置される第２の電荷蓄積層と、第１の電荷蓄積層に隣接して配置され第１の電荷蓄積層の電位を制御し得る第１の制御ゲート電極と、第２の電荷蓄積層に隣接して配置され第２の電荷蓄積層の電位を制御し得る第２の制御ゲート電極と、第１の制御ゲート電極と第２の制御ゲート電極とに隣接して配置され前記半導体基板と第３絶縁膜を介して配置される補助ゲート電極とを単位とし第１の電荷蓄積層側と第２の電荷蓄積層側の二つのメモリセルを有するメモリセル対を１以上直列に配置してなることを特徴とする直列配置メモリ装置を提供する。
さらに、この発明は、
（２）前記（１）の記載のメモリ装置を複数含んでなり、前記メモリ装置の各メモリセルがＸ方向に直列に配置され、前記Ｘ方向と異なるＹ方向において、互いに異なる前記メモリ装置に含まれるメモリセルの第１の制御ゲート電極が互いに接続された共通第１制御ゲート線と、前記Ｘ方向と異なるＹ方向において、互いに異なる前記メモリ装置に含まれるメモリセルの第２の制御ゲート電極が互いに接続された共通第２制御ゲート線と、前記Ｘ方向と異なるＹ方向において、互いに異なる前記メモリ装置に含まれるメモリセルの補助ゲート電極が互いに接続された共通補助ゲート線とを有することを特徴とするマトリックス配置メモリ装置を提供する。
さらにまた、この発明は、
（３）直列配置メモリ装置の複数個と、各直列配置メモリ装置の第２拡散層側の端に配置されたメモリセル対の第２拡散層に対応して配置される選択トランジスタであって選択ゲートを有する選択トランジスタと、前記第２拡散層側の端のメモリセル対の各第２拡散層に、対応する選択トランジスタを介して接続されるひとつのビット線と、各直列配置メモリ装置の第１拡散層側の端に配置されたメモリセル対の第１拡散層を互いに接続するソース線と各直列配置メモリ装置の対応する補助ゲートがそれぞれ接続される１以上の共通補助ゲート線と、各直列配置メモリ装置の対応する制御ゲートがそれぞれ接続される１以上の共通制御ゲート線とを備える直列配置メモリユニットを単位として構成されるマトリックス配置メモリ装置を提供する。
また、この発明は、
（４）直列配置メモリ装置の複数個と、各直列配置メモリ装置の第２拡散層側の端に配置されたメモリセル対の第２拡散層を互いに接続するひとつのビット線と、各直列配置メモリ装置の第１拡散層側の端に配置されたメモリセル対の第１拡散層に対応してそれぞれ接続される複数のソース線と、各直列配置メモリ装置のひとつの補助ゲートが互いに接続される１以上の共通補助ゲート線と、各直列配置メモリ装置のひとつの制御ゲートが互いに接続される１以上の共通制御ゲート線とを備える直列配置メモリユニットを単位として構成されるマトリックス配置メモリ装置を提供する。
また、異なる観点から、この発明は、
（５）前記（１）のメモリ装置内に配置された前記メモリセル対中の選択メモリセルの読み出し方法であって、第１拡散層側の端に配置されたメモリセル対の第１拡散層をソースとし、第２拡散層側の端に配置されたメモリセル対の第２拡散層にソースへチャネル電流を流し得る電圧を印加してドレインとし、各補助ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、非選択メモリセルの制御ゲート電極に前記ソースもしくは前記ドレインを延長するように閾値電圧よりも高い電圧を印加し、選択メモリセルの制御ゲート電極に選択メモリセルの電荷蓄積層の電荷に応じてチャネル電流を制御し得る電圧を印加する方法を提供する。
ここで、選択メモリセルとは、読み出の対象とする一つのメモリセルであって、直列配置メモリ装置中の一つのメモリセル対の第１拡散層側のメモリセルもしくは第２拡散層側の一方のメモリセルである。当該メモリセルを構成する電荷蓄積層と制御ゲートと補助ゲートからなる。前記補助ゲートは、同一メモリセル対の他方のメモリセルと共有するものである。
さらに、この発明は、
（６）前記（１）のメモリ装置内に配置された前記メモリセル対中の第１拡散層側に配置された選択メモリセルに書き込みを行う方法であって、第２拡散層側の端に配置されたメモリセル対の第２拡散層をソースとし、第１拡散層側の端に配置されたメモリセル対の第１拡散層に書き込み電圧を印加してドレインとし、非選択メモリセルの各制御ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、非選択メモリセル間で共有される各補助ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、選択メモリセルの制御ゲート電極に、選択メモリセルの電荷蓄積層に電荷を注入する電圧を印加し、選択メモリセルの補助ゲート電極に閾値電圧程度の電圧を印加する方法を提供する。
さらにまた、この発明は、
（７）前記（１）のメモリ装置内に配置された前記メモリセル対中の第２拡散層側に配置された選択メモリセルに書き込みを行う方法であって、第１拡散層側の端に配置されたメモリセル対の第１拡散層をソースとし、第２拡散層側の端に配置されたメモリセル対の第２拡散層に書き込み電圧を印加してドレインとし、非選択メモリセルの各制御ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、非選択メモリセル間で共有される各補助ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、選択メモリセルの制御ゲート電極に、選択メモリセルの電荷蓄積層に電荷を注入する電圧を印加し、選択メモリセルの補助ゲート電極に閾値電圧程度の電圧を印加する方法を提供する。
また、この発明は、
（８）前記（１）のメモリ装置内に配置された前記メモリセル対中のメモリセルを一括消去する消去方法であって、各制御ゲート電極に対して正の電圧を前記半導体基板に印加して各電荷蓄積層から前記半導体基板へ電子を引き抜く方法を提供する。
前記（１）のメモリ装置は、第１拡散層と第２拡散層の間に直列に複数のメモリセル対が配置され、前記メモリセル対内の二つのメモリセルが補助ゲート電極を共有するので補助ゲートを形成するために単位メモリセルあたりの面積が増大することがない。従って、それぞれのメモリセルがソース、ドレインとしての拡散層、制御ゲート電極および補助ゲート電極を有する構成に比べて単位メモリセルあたりの面積を小さくすることができる。
さらに、互いに隣接する前記メモリセル対が、前記不純物拡散層を共有してもよい。前記不純物拡散層を共有することで、さらに単位メモリセルあたりの面積を小さくすることができる。
第１の電荷蓄積層と第１の制御ゲート電極とが第４絶縁膜を介して隣接し、第２の電荷蓄積層と第２の制御ゲート電極とが第５絶縁膜を介して隣接してもよい。
また、第１の電荷蓄積層が第６絶縁膜を介して前記補助ゲート電極と隣接し、第２の電荷蓄積層が第７絶縁膜を介して前記補助ゲート電極と隣接してもよい。
さらに、第１の制御ゲート電極が、第１の電荷蓄積層の上方に隣接して配置され、第２の制御ゲート電極が第２の電荷蓄積層の上方に隣接して配置されてもよい。
また、この発明は、メモリ装置に含まれるメモリセル対のうち一端のメモリセル対と共有する不純物拡散層と、前記不純物拡散層と隣接する領域に前記半導体基板と第３絶縁膜を介して配置される第３の電荷蓄積層と、第３の電荷蓄積層に隣接して配置され第３の電荷蓄積層の電位を制御し得る第３の制御ゲート電極と、第３の制御ゲートに隣接して配置され前記半導体基板と第８絶縁膜を介して配置される補助ゲート電極とを含んでなる単独メモリセルを前記メモリセル対の一端または両端に直列に配してなることを特徴とする直列配置メモリ装置を提供する。
また、前記（２）のメモリ装置は、前記直列配置メモリ装置を複数個含んでなり、互いに異なる前記直列配置メモリ装置内の前記メモリセルが前記制御ゲート電極と前記補助ゲート電極とをそれぞれ共有するので、単位セルあたりの面積が小さいメモリセルをＸＹ方向にマトリックス状に配列したメモリ装置を実現することができる。
さらにまた、前記（３）および（４）のメモリ装置は、いずれも複数の前記直列配置メモリ装置を含む直列配置メモリユニットを単位として構成されるので、単位セルあたりの面積が小さいメモリセルを直列配置メモリユニットを単位として構成するメモリ装置を実現することができる。
また、前記（５）の読み出し方法は、各補助ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、非選択メモリセルの制御ゲート電極に前記ソースもしくは前記ドレインを延長するように閾値電圧よりも高い電圧を印加し、選択メモリセルの制御ゲート電極に選択メモリセルの電荷蓄積層の電荷に応じてチャネル電流を制御し得る電圧を印加するので、選択メモリセルのチャネル電流を読み出すことによって選択メモリセルの状態を読み出すことができる。
ここで、非選択メモリセルの各制御ゲート電極に同一の電圧を印加してもよい。あるいは、非選択メモリセルの各制御ゲート電極に異なる電圧を印加してもよい。いずれの場合であっても、ソースもしくはドレインを延長する電圧であればよい。
また、非選択メモリセル間で共有される各補助ゲート電極に同一の電圧を印加してもよい。あるいは、非選択メモリセル間で共有される各補助ゲート電極に異なる電圧を印加してもよい。いずれの場合であっても、ソースもしくはドレインを延長する電圧であればよい。
また、前記選択メモリセルよりも第２拡散層側の各制御ゲート電極の印加電圧より低い電圧を、前記選択メモリセルよりも第１拡散層側の各制御ゲート電極に印加してもよい。
また、非選択メモリセル間で共有される各補助ゲート電極において、前記選択メモリセルよりも第２拡散層側の各補助ゲート電極の印加電圧より低い電圧を、前記選択メモリセルよりも第１拡散層側の各補助ゲート電極に印加してもよい。
さらにまた、前記（６）の書き込み方法は、非選択メモリセルの各制御ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、非選択メモリセル間で共有される各補助ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、選択メモリセルの制御ゲート電極に、選択メモリセルの電荷蓄積層に電荷を注入する電圧を印加し、選択メモリセルの補助ゲート電極に閾値電圧程度の電圧を印加することによって、選択メモリセルの補助ゲート電極と制御ゲート電極との間のチャネル領域に高電界を発生させるＳＳＩ（Ｓｏｕｒｃｅ−ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）方式を実現し、高い注入効率で選択メモリセルの電荷蓄積層に電荷を注入することができる。
ここで、非選択メモリセルの各制御ゲート電極に同一の電圧を印加してもよい。あるいは、非選択メモリセルの各制御ゲート電極に異なる電圧を印加してもよい。いずれの場合であっても、ソースもしくはドレインを延長する電圧であればよい。
また、非選択メモリセル間で共有される各補助ゲート電極に同一の電圧を印加してもよい。あるいは、非選択メモリセル間で共有される各補助ゲート電極に異なる電圧を印加してもよい。いずれの場合であっても、ソースもしくはドレインを延長する電圧であればよい。
さらにまた、前記選択メモリセルよりも第２拡散層側の各制御ゲート電極の印加電圧より高い電圧を、前記選択メモリセルよりも第１拡散層側の各制御ゲート電極に印加してもよい。
また、非選択メモリセル間で共有される各補助ゲート電極において、前記選択メモリセルよりも第２拡散層側の各補助ゲート電極の印加電圧より高い電圧を、前記選択メモリセルよりも第１拡散層側の各補助ゲート電極に印加してもよい。
あるいは、前記（７）の書き込み方法は、非選択メモリセルの各制御ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、非選択メモリセル間で共有される各補助ゲート電極に前記ソースもしくは前記ドレインを延長する電圧を印加し、選択メモリセルの制御ゲート電極に、選択メモリセルの電荷蓄積層に電荷を注入する電圧を印加し、選択メモリセルの補助ゲート電極に閾値電圧程度の電圧を印加することによって、選択メモリセルの補助ゲート電極と制御ゲート電極との間のチャネル領域に高電界を発生させるＳＳＩ（Ｓｏｕｒｃｅ−ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）方式を実現し、高い注入効率で選択メモリセルの電荷蓄積層に電荷を注入することができる。
また、前記（８）の消去方法は、各制御ゲート電極に対して正の電圧を前記半導体基板に印加するという単純な駆動方法で、前記直列配置メモリ装置内に配置された前記メモリセルを一括消去することができる。
前記（８）の消去方法において、各制御ゲート電極を接地してもよい。あるいは、各制御ゲート電極に負のバイアス電圧を印加してもよい。または、各制御ゲート電極に正のバイアス電圧を印加してもよい。
さらに、補助ゲート電極を接地するか、あるいは負の電圧を印加してもよい。このようにすれば、さらに効率的に電子を引く抜くことができる。
さらに、この発明は、前記（１）のメモリ装置内に配置された前記メモリセル対中の第１拡散層側の選択メモリセルを消去する消去方法であって、第１拡散層側の端に配置されたメモリセル対の第１拡散層に、選択メモリセルの電荷蓄積層から電子を引き抜くための正の電圧を印加してドレインとし、選択メモリセルよりも前記ドレイン側のメモリセルの制御ゲート電極に前記ドレインを延長するように閾値電圧より高い電圧を印加し、前記選択メモリセルより前記ドレイン側のメモリセルの補助ゲート電極に前記ドレインを延長するように電圧を印加し、選択メモリセルの制御ゲート電極に前記電荷蓄積層から前記半導体基板へ電子を引き抜く電圧を印加する方法を提供する。この方法によれば、前記（１）のメモリ装置内の内に配置された前記メモリセル対中の第１拡散層側の任意のメモリセルを消去することができる。
前記の消去方法において、選択メモリセルの補助ゲート電極を接地するか、あるいは負の電圧を印加してもよい。このようにすれば、書き込み効率をさらに高くすることができる。
あるいは、この発明は、前記（１）のメモリ装置内に配置された前記メモリセル対中の第２拡散層側の選択メモリセルを消去する消去方法であって、第２拡散層側の端に配置されたメモリセル対の第２拡散層に、選択メモリセルの電荷蓄積層から電子を引き抜くための電圧を印加してドレインとし、選択メモリセルよりも前記ドレイン側のメモリセルの制御ゲート電極に前記ドレインを延長するように閾値電圧より高い電圧を印加し、前記選択メモリセルより前記ドレイン側のメモリセルの補助ゲート電極に前記ドレインを延長するように電圧を印加し、選択メモリセルの制御ゲート電極に前記電荷蓄積層から前記半導体基板へ電子を引き抜く電圧を印加する方法を提供する。この方法によれば、前記（１）のメモリ装置内の内に配置された前記メモリセル対中の第１拡散層側の任意のメモリセルを消去することができる。
前記の消去方法において、選択メモリセルの補助ゲート電極を接地するか、あるいは負の電圧を印加してもよい。このようにすれば、書き込み効率をさらに高くすることができる。
また、この発明は、前記（１）のメモリ装置内に配置された前記メモリセル対中の一方側の選択メモリセルを消去する消去方法であって、前記メモリ装置の前記一方側の端の拡散層に選択メモリセルの電荷蓄積層へホールを供給するための電圧を印加し、選択メモリセルよりも前記一方側の制御ゲート電極に前記一方側の端の拡散層の電位を延長するように閾値電圧より高い電圧を印加し、選択メモリセルより前記一方側の補助ゲート電極に前記一方側の端の拡散層の電位を延長するように電圧を印加し、選択メモリセルの制御ゲート電極に、当該メモリセルの前記電荷蓄積層へホールを注入する電圧を印加する方法を提供する。この方法によれば、前記（１）のメモリ装置内の内に配置された前記メモリセル対中の任意のメモリセルを消去することができる。
前記の消去方法において、選択メモリセルの補助ゲート電極を接地するか、あるいは負の電圧を印加してもよい。このようにすれば、書き込み効率をさらに高くすることができる。
さらにまた、この発明は、前記（１）のメモリ装置内に配置された前記メモリセル対のうち選択されたメモリセル対に含まれる第１拡散層側と第２拡散層側のメモリセルを一括消去する方法であって、第１拡散層側の端に配置されたメモリセル対の第１拡散層に、選択メモリセル対の第１拡散層側の電荷蓄積層から電子を引き抜くための第１電圧を印加し、第２拡散層側の端に配置されたメモリセル対の第２拡散層に、選択メモリセル対の第２拡散層側の電荷蓄積層から電子を引き抜くための第２電圧を印加し、非選択メモリセル対の制御ゲート電極に、第１電圧が印加された第１拡散層もしくは第２電圧が印加された第２拡散層の電位を延長するように閾値電圧より高い電圧を印加し、非選択メモリセル対の補助ゲート電極に、第１電圧が印加された前記第１拡散層もしくは電圧が印加された第２拡散層の電位を延長するように電圧を印加し、選択メモリセル対の各制御ゲート電極に各電荷蓄積層の電荷を前記半導体基板へ引き抜く電圧を印加する方法を提供する。この方法によれば、メモリ装置内の任意のメモリセル対に含まれる第１拡散層側と第２拡散層側のメモリセルを一括消去することができる。
また、この発明は、前記（１）のメモリ装置内の複数のメモリセル対の各メモリセルに順次書き込みとベリファイ読み出しを行う際に、第１拡散層側のメモリセルから順番に書き込みあるいはベリファイ読み出しとを行う方法を提供する。
さらに、この発明は、前記（１）のメモリ装置内の複数のメモリセル対の各メモリセルに順次消去とベリファイ読み出しを行う際に、第１拡散層側のメモリセルから順番に消去あるいはベリファイ読み出しを行う方法を提供する。
あるいは、この発明は、前記（３）のメモリ装置内の直列配置メモリユニット中のメモリセル対の第２拡散層側にある選択メモリセルへ書き込みを行う際に、他の直列配置メモリ装置の非選択メモリセルへの書き込みを阻止する書き込み阻止方法であって、前記ソース線を接地してソースとして機能させ、選択メモリセルを含む直列配置メモリ装置に対応する選択トランジスタの選択ゲートに当該選択トランジスタをオンする接続電圧を印加してビット線と接続し、前記ビット線に書き込み電圧を印加してドレインとして機能させて書き込みを行う際に、前記接続電圧が選択ゲートに印加された選択トランジスタを除く他の選択トランジスタの選択ゲートに当該選択トランジスタをオフする電圧を印加して非選択メモリセルへの書き込みを阻止する方法を提供する。この書き込み阻止方法によれば、選択メモリセルを含まない直列配置メモリ装置内の各非選択メモリセルへの書き込みを阻止することができる。
さらに、この発明は、前記（３）のメモリ装置内の直列配置メモリユニット中のメモリセル対の第１拡散層側にある選択メモリセルへ書き込みを行う際に、他の直列配置メモリ装置の非選択メモリセルへの書き込みを阻止する書き込み阻止方法であって、選択メモリセルを含む直列配置メモリ装置に対応する選択トランジスタの選択ゲートに当該選択トランジスタをオンする電圧を印加してビット線と接続し、前記ビット線を接地してソースとして機能させ、前記ソース線に書き込み電圧を印加してドレインとして機能させて書き込みを行う際に、前記書き込み電圧が印加されたソース線以外のソース線を接地して非選択メモリセルへの書き込みを阻止する方法を提供する。この書き込み阻止方法によれば、選択メモリセルを含まない直列配置メモリ装置内の各非選択メモリセルへの書き込みを阻止することができる。
さらにまた、この発明は、前記（４）のメモリ装置の直列配置メモリユニット中のメモリセル対の第２拡散層側にある選択メモリセルへ書き込みを行う際に、他の直列配置メモリ装置の非選択メモリセルへの書き込みを阻止する書き込み阻止方法であって、選択メモリセルを含む直列配置メモリ装置の前記ソース線を接地してソースとし、ビット線に書き込み電圧を印加してドレインとして書き込みを行う際に、前記接地されたソース線以外のソース線にカウンターバイアスとしての電圧を印加して非選択メモリセルへの書き込みを阻止する方法を提供する。この書き込み阻止方法によれば、選択メモリセルを含まない直列配置メモリ装置内の各非選択メモリセルへの書き込みを阻止することができる。
また、この発明は、前記（４）のメモリ装置の直列配置メモリユニット中のメモリセル対の第１拡散層側にある選択メモリセルへ書き込みを行う際に、他の直列配置メモリ装置の非選択メモリセルへの書き込みを阻止する書き込み阻止方法であって、ビット線を接地してソースとし、選択メモリセルを含む直列配置メモリ装置の前記ソース線に書き込み電圧を印加してドレインとして書き込みを行う際に、前記書き込み電圧が印加されたソース線以外のソース線を接地して非選択メモリセルへの書き込みを阻止する方法を提供する。この書き込み阻止方法によれば、選択メモリセルを含まない直列配置メモリ装置内の各非選択メモリセルへの書き込みを阻止することができる。
前記の半導体基板は、例えば、ｐ型Ｓｉ基板からなるが、材質はこれに限定されず、例えばＧａＡｓなどの化合物半導体基板を用いることができる。補助ゲート、制御ゲートは、通常電極として用いられる材料を用いることができるが、ポリシリコンが好ましい。電荷蓄積層はＳｉＮやポリシリコン（Ｐｏｌｙ−Ｓｉ）を用いて形成することができる。また、半導体基板と補助ゲート電極との間の絶縁膜は、例えばＳｉＯ2膜で形成され、その膜厚は、２〜１０ｎｍ程度が好ましい。第１および第２補助ゲート電極の側壁上の絶縁膜は、例えばＳｉＯ2膜で形成され、その膜厚は、２〜１０ｎｍ程度が好ましい。ＳｉＯ2膜は公知の方法、例えばＳｉＨ4またはＳｉＨ2Ｃｌ2などを用いるＣＶＤ法あるいは熱酸化等の方法により形成することができる。また、絶縁膜の材質はＳｉＯ2に限らず、通常絶縁膜として用いられるものを使用することができる。
以下、図面を用いてこの発明をさらに詳述する。以下の説明により、この発明をよりよく理解することが可能であろう。なお、以下の説明によってこの発明が限定されるものではない。
（直列配置メモリ装置の構造）
図１は、本発明の直列配置メモリ装置（直列メモリアレイ）の模式的な断面構造の一例を示す説明図である。本発明の直列メモリアレイの構成例のうち、最も単純な構成例は、図１（ａ）に示すように、２個のメモリセルが直列接続された場合である。まず、図１（ａ）に基づいて直列メモリアレイの構成を説明する。図１（ａ）に示す直列メモリアレイ１０は、半導体基板１の表面部に第１拡散層９と第２拡散層１１とが形成され、前記第１拡散層９と第２拡散層１１との間の半導体基板上に第１電荷蓄積層３ａ、第２電荷蓄積層３ｂ、第１電荷蓄積層３ａの電位を制御する第１制御ゲート電極（ＣＧ１）５ａ、第２制御ゲート電極（ＣＧ２）５ｂ、補助ゲート電極（ＡＧ）７が配置されている。補助ゲート電極は、第１制御ゲート電極５ａと第２制御ゲート電極５ｂとに隣接して配置されている。前述の各部によって、この発明に係るメモリセル対（スプリット・ゲートセル）が構成されている。このうち、第１拡散層側に配置された第１電荷蓄積層３ａ、第１制御ゲート５ａと補助ゲート電極７が一つのメモリセルＣ１を構成し、第２拡散層側に配置された第２電荷蓄積層３ｂ、第２制御ゲート５ｂと補助ゲート電極７が一つのメモリセルＣ２を構成する。補助ゲート電極７は、前記の二つのメモリセルで共有されている。また、前記の二つのメモリセルは、そのいずれか一方がソース、他方がドレインとして機能する第１拡散層９と第２拡散層１１とを共有する。このように、一対のソース・ドレイン間に複数個のメモリセルを配置して構成される直列メモリアレイは、その補助ゲート電極７を制御ゲート電極間のスペースに形成することができるので、補助ゲートの形成によるセル面積の増加がない。
図１（ｂ）、（ｃ）、（ｄ）は、４個以上の複数セルが直列接続された直列メモリアレイ１０の模式的な断面構造を示す説明図である。図１（ｂ）、（ｃ）、（ｃ）で、鎖線で囲んだ部分がメモリセル対の単位を構成する。図１（ｂ）は、ｎ個のスプリット・ゲートセルＰ１〜Ｐｎが直列接続された直列メモリセルアレイであり、第１拡散層９側の端のスプリット・ゲートセルがＰ１であり、第２拡散層１１側の端のスプリット・ゲートセルがＰｎである。図１（ｃ）は、ｎ−１個のスプリット・ゲートセルＰ１〜Ｐ（ｎ−１）が直列接続され、その第１拡散層９側の端に単独メモリセルＭ１が配置され、第２拡散層１１側の端に単独メモリセルＭ２が配置された直列メモリセルアレイである。単独メモリセルは、隣接するスプリット・ゲートセルと拡散層を共有し、共有する拡散層に隣接する電荷蓄積層と、前記電荷蓄積層の電位を制御し得る制御ゲート電極と、前記制御ゲート電極に隣接する補助ゲート電極と、前記補助ゲート電極に隣接する拡散層とを有している。たとえば、単独メモリセルＭ１は、拡散層１３ａを隣接するスプリット・ゲートセルＰ１と共有し、拡散層１３ａに隣接して電荷蓄積層３ａを有し、電荷蓄積層３ａに隣接する上方に電荷蓄積層３ａの電位を制御し得る制御ゲート電極７ａが配置され、制御ゲート電極７ａに隣接して第１拡散層９が配置されている。また、図１（ｄ）は、ｎ−１個のスプリット・ゲートセルＰ１〜Ｐ（ｎ−１）が直列接続され、第２拡散層１１側の端に単独メモリセルＭが配置された直列メモリセルアレイである。
図１（ｂ）、（ｃ）、（ｄ）のように、複数のスプリット・ゲートセルを直列に配置し、その両端に単独メモリセルを配置するかあるいは配置しないで構成される直列メモリアレイは、その補助ゲート電極７を制御ゲート電極間のスペースに形成することができるので、補助ゲートの形成によるセル面積の増加がない。
（メモリセルの読み出し）
図２は、本発明の直列メモリアレイ中の選択メモリセルの読み出しを行う場合の駆動方法を示す説明図である。なお、以下の説明における電圧の値は一例であって、それらの値に限定されるものではない。図２（ａ）は、図１（ｂ）の直列メモリアレイに対応し、ＤＬ１が第１拡散層９に、ＣＧ１が第１制御ゲート電極５ａに、ＡＧ１が補助ゲート電極７ａに、ＣＧ２が第２制御ゲート電極５ｂにそれぞれ対応する。図２（ｂ）は、図１（ｃ）の直列メモリアレイに対応し、ＤＬ１が単独メモリセルＭ１の拡散層９に、ＡＧ１が単独メモリセルＭ１の補助ゲート７ａに、ＣＧ１が単独メモリセルＭ１の制御ゲート５ａに、ＣＧ４が単独メモリセルＭ２の制御ゲート５ｎに、ＡＧ３が単独メモリセルＭ２の補助ゲート７ｎに、ＤＬ２が単独メモリセルＭ２の拡散層１１にそれぞれ対応する。図２（ｂ）、（ｃ）のいずれについても、直列メモリアレイ中の選択セルＣ２（制御ゲートＣＧ２を有するメモリセル）を読み出す場合を例示している。例示に基づく他のメモリセルへの適用は当業者にとって容易である。
図２（ａ）について説明すると、選択セルＣ２を読み出すには、Ｃ２のゲートＣＧ２に読み出し電圧として０Ｖを印加（即ち、接地）し、非選択メモリセルＣ１、Ｃ３、Ｃ４の制御ゲートＣＧ１，ＣＧ３、ＣＧ４には、第３電圧としてしきい値より大きな６Ｖの電圧を印加し、非選択メモリセルＯＮ状態にしておく。また、すべての補助ゲートＡＧ１，ＡＧ２には、その下のチャネル領域をＯＮ状態にするように第２電圧として５Ｖの電圧を印加する。このようにすれば、選択メモリセルＣ２のしきい値が、読み出し電圧より低ければＣ２はＯＮ状態になり、高ければＣ２はＯＦＦ状態となる。そして、ソースとしての第１拡散層ＤＬ１に０Ｖ、ドレインとしての第２拡散層ＤＬ２に第１電圧として２Ｖの電圧を印加してチャンネル電流を流すように電界をかける。すると、メモリセルＣ２の電荷蓄積層に蓄積された電荷の状態に応じてチャンネル電流が流れたり、流れなかったりする。チャネル電流を検出することで、メモリセルＣ２の状態を読み出すことができる。
前述の実施形態においては、非選択メモリセルの制御ゲート電極ＣＧ１，ＣＧ３，ＣＧ４には同一の電圧（第３電圧）を印加しているが、異なる電圧を印加してもよい。ソースもしくはドレインを延長するような電圧であれば、同一の電圧に限定されるものではない。
図２（ｂ）についても、対応する各部への印加電圧は同じである。なお、図１（ｄ）のメモリセルへの読み出し方法への適用は、図２（ｂ）、（ｃ）から容易である。
（メモリセルへの書き込み）
図３は、本発明の直列メモリアレイ中の選択メモリセルへ書き込みを行う場合の駆動方法を示す説明図である。図３（ａ）は、図１（ｂ）の直列メモリアレイに対応し、両端に単独メモリセルを有さない形態である。図３（ｂ）は、図１（ｃ）の直列メモリアレイに対応し、両端に単独メモリセルを有する形態である。図３（ｂ）、（ｃ）のいずれについても、直列メモリアレイ中の選択セルＣ１へ書き込みを行う場合と、Ｃ２へ書き込みを行う場合とを例示している。例示に基づく他のメモリセルへの適用は容易である。
図３（ａ）で、まず、選択セルがスプリット・ゲートセルのうち第１拡散層側のメモリセルである場合の代表例として、セルＣ１へ書き込みを行う場合について説明する。この場合、第１拡散層９に書き込み電圧（第５電圧）として４．５Ｖを印加し、第２拡散層ＤＬ２を接地する。そして、非選択メモリセルの制御ゲートＣＧ２，ＣＧ３、ＣＧ４に第６電圧としてしきい値より十分大きな１２Ｖの電圧を印加し、非選択メモリセル間で共有される補助ゲート電極ＡＧ２に第７電圧として８Ｖの電圧を印加してドレインとしての第２拡散層ＤＬ２の延長としてはたらくようにする。一方、選択セルＣ１の制御ゲート電極ＣＧ１に電荷を注入する第８電圧として１２Ｖの電圧を印加し、選択セルＣ１に隣接する補助ゲートＡＧ１には、第９電圧としてしきい値程度の１Ｖの電圧を印加する。これによって、補助ゲートＡＧ１と制御ゲートＣＧ１との間のチャネル領域に高電圧が発生し、高い注入効率でセルＣ１への書き込みをおこなうことができる。
次に、選択セルがスプリット・ゲートセルのうち第１拡散層側のメモリセルである場合の代表例として、セルＣ２への書き込みを行う場合について説明する。この場合、第２拡散層ＤＬ２に書き込み電圧（第５電圧）として４．５Ｖを印加し、第１拡散層ＤＬ１を接地する。そして、非選択メモリセルの制御ゲート電極、即ちＣＧ１、ＣＧ３，ＣＧ４に第６電圧としてしきい値より十分高い１２Ｖの電圧を印加し、非選択メモリセル間で共有される補助ゲート電極ＡＧ２に第７電圧として８Ｖを印加してソースとしての第１拡散層ＤＬ１およびドレインとしての第２拡散層ＤＬ２の延長としてはたらくようにする。一方、選択セルＣ２の制御ゲート電極ＣＧ２に電荷を注入する第８電圧として１２Ｖの電圧を印加し、選択セルＣ２に隣接する補助ゲートＡＧ１には、第９電圧としてしきい値程度の１Ｖの電圧を印加する。これによって、補助ゲートＡＧ１と制御ゲートＣＧ２との間のチャネル領域に高電圧が発生し、高い注入効率でセルＣ２への書き込みをおこなうことができる。
続いて、図３（ｂ）の直列メモリアレイ中の選択セルＣ１およびＣ２に書き込みを行う場合の駆動方法について説明する。
図３（ｂ）で、まず、選択セルがスプリット・ゲートセルのうち第１拡散層側のメモリセルである場合の代表例として、セルＣ２へ書き込みを行う場合について説明する。この場合、第１拡散層９に書き込み電圧（第５電圧）として４．５Ｖを印加し、第２拡散層１１を接地する。そして、非選択メモリセルの制御ゲートＣＧ１，ＣＧ３、ＣＧ４に第６電圧としてしきい値より十分大きな１２Ｖの電圧を印加し、非選択メモリセル間で共有される補助ゲート電極ＡＧ１、ＡＧ３に第７電圧として８Ｖの電圧を印加してソースとしての第１拡散層ＤＬ１およびドレインとしての第２拡散層ＤＬ２の延長としてはたらくようにする。一方、選択セルＣ１の制御ゲート電極ＣＧ１に電荷を注入する第８電圧として１２Ｖの電圧を印加し、選択セルＣ１に隣接する補助ゲートＡＧ２には、第９電圧としてしきい値程度の１Ｖの電圧を印加する。これによって、補助ゲートＡＧ２と制御ゲートＣＧ２との間のチャネル領域に高電圧が発生し、高い注入効率でセルＣ２への書き込みをおこなうことができる。
次に、選択セルが第１拡散層側の単独メモリセルである場合の代表例として、セルＣ１への書き込みを行う場合について説明する。この場合、第２拡散層ＤＬ２に書き込み電圧（第５電圧）として４．５Ｖを印加し、第１拡散層ＤＬ１を接地する。そして、非選択メモリセルの制御ゲート電極、即ちＣＧ２、ＣＧ３，ＣＧ４に第６電圧としてしきい値より十分高い１２Ｖの電圧を印加し、非選択メモリセル間で共有される補助ゲート電極ＡＧ２、ＡＧ３に第７電圧として８Ｖを印加してソースおよびドレインの延長としてはたらくようにする。一方、選択セルＣ１の制御ゲート電極ＣＧ１に電荷を注入する第８電圧として１２Ｖの電圧を印加し、選択セルＣ１に隣接する補助ゲートＡＧ１には、第９電圧としてしきい値程度の１Ｖの電圧を印加する。これによって、補助ゲートＡＧ１と制御ゲートＣＧ１との間のチャネル領域に高電圧が発生し、高い注入効率でセルＣ１への書き込みをおこなうことができる。
（メモリセルの消去）
図４は、本発明の直列メモリアレイ中のメモリセルを一括消去する場合の駆動方法の一例を示す説明図である。図４（ａ）、（ｂ）に示すように、メモリセルを一括消去するためには、半導体基板１に２０Ｖの高電圧を印加し、全ての制御ゲートＣＧ１〜ＣＧ４、補助ゲートＡＧ１〜ＡＧ２を接地する。これによって、電荷蓄積層３ａ、３ｂ、３ｃ、３ｄより半導体基板１へ電子を引き抜き、各メモリセルのしきい値を下げることができる。
図５は、本発明の直列メモリアレイ中のメモリセルを選択的に消去する駆動方法の一例を示す説明図である。例えば、図５（ａ）で直列メモリアレイ１０内のメモリセル対のうち第１拡散層ＤＬ１側のメモリセルを消去する場合の一例として、メモリセルＣ１を消去する場合について説明する。この場合、第１拡散層ＤＬ１に第１１電圧として５Ｖを印加し、選択セルＣ１の制御ゲートＣＧ１に第１４電圧として−１０Ｖの電圧を印加して選択セルＣ１の電荷蓄積層３ａから、それに隣接する第１拡散層ＤＬ１へ電子を引き抜く。このとき、選択セルＣ１に隣接する補助ゲート電極ＡＧ１にも第１５電圧として−１０Ｖの電圧を印加すれば、消去をより効率よく行うことができる。また、選択セルＣ１より第２拡散層ＤＬ２側にある非選択メモリセルの制御ゲート電極ＣＧ２，ＣＧ３、ＣＧ４には、対応する電荷蓄積層から電子が引き抜かれないように抑制する電圧として前記第１２電圧を印加する。また、選択セルＣ１より第２拡散層ＤＬ２側にあって非選択メモリセル間で共有される補助ゲート電極ＡＧ２には前記第１３電圧を印加し、第２拡散層ＤＬ２は、接地しておくとよい。
また、図５（ａ）において、直列メモリアレイ１０内のメモリセル対のうち第２拡散層ＤＬ２側のメモリセルを消去する場合の代表例として、メモリセルＣ２を消去する場合について説明する。この場合、第２拡散層ＤＬ２に第１１電圧としてメモリセルＣ２の電荷蓄積層から電子を引き抜くための５Ｖの電圧を印加してドレインとして機能させ、メモリセルＣ２よりも第２拡散層ＤＬ２側のメモリセルの制御ゲート電極ＣＧ３、ＣＧ４に前記ドレインを延長するように第１２電圧として閾値電圧より高い１１Ｖの電圧を印加し、選択メモリセルＣ２より第２拡散層ＤＬ２側のメモリセルの補助ゲート電極ＡＧ２に第１３電圧として前記ドレインを延長する８Ｖの電圧を印加する。そして、選択セルＣ２の制御ゲートＣＧ２に第１４電圧として−１０Ｖの電圧を印加して選択セルＣ２の電荷蓄積層３ｂから、それに隣接する拡散層１３側へ電子を引き抜く。拡散層１３は、延長されたドレインとして機能する。このとき、選択セルＣ２に隣接する補助ゲート電極ＡＧ１にも第１５電圧として−１０Ｖの電圧を印加すれば、消去をより効率よく行うことができる。また、メモリセルＣ２よりも第１拡散層ＤＬ１側の非選択メモリセルの制御ゲート電極ＣＧ１には、対応する電荷蓄積層から電子が引き抜かれないように抑制する電圧として前記第１２電圧を印加する。第１拡散層ＤＬ１は、接地しておくとよい。
さらに、図５（ａ）において、同じスプリット・ゲートセル中のメモリセルＣ１とＣ２とを一括して消去する場合は、非選択セルの制御ゲートＣＧ３，ＣＧ４に１１Ｖ、非選択セル間で共有される補助ゲートＡＧ２に８Ｖの電圧を印加して第１拡散層ＤＬ１および第２拡散層ＤＬ２の延長として働かせ、第１拡散層ＤＬ１と第２拡散層ＤＬ２とに選択メモリセルの電荷蓄積層から電子を引き抜く５Ｖの電圧を印加し、選択セルの制御ゲートＣＧ１、ＣＧ２と選択セルに隣接する補助ゲートＡＧ１とにそれぞれ−１１Ｖの電圧を印加する。このようにして選択セルＣ１，Ｃ２の電荷蓄積層３ａの電子を第１拡散層９へ、電荷蓄積層３ｂの電子を拡散層１３へ引き抜くようにしてもよい。
また、図５（ｂ）は、図１（ｃ）に対応する構造の直列メモリアレイについて、セルＣ１あるいはＣ２を選択的に消去する場合の駆動方法およびＣ１とＣ２とを同時に消去する場合の駆動方法を示す。たとえば、図５（ｂ）において、図５（ａ）において、直列メモリアレイ１０内のメモリセル対のうち第１拡散層ＤＬ１側のメモリセルを消去する場合の代表例として、メモリセルＣ２を消去する場合について説明する。この場合、第１拡散層ＤＬ１に第１１電圧としてメモリセルＣ２の電荷蓄積層から電子を引き抜くための５Ｖの電圧を印加してドレインとして機能させ、メモリセルＣ２よりも第１拡散層ＤＬ１側のメモリセルの制御ゲート電極ＣＧ１に前記ドレインを延長するように第１２電圧として閾値電圧より高い１１Ｖの電圧を印加し、選択メモリセルＣ２より第１拡散層ＤＬ１側のメモリセルの補助ゲート電極ＡＧ１に第１３電圧として前記ドレインを延長する８Ｖの電圧を印加する。そして、選択セルＣ２の制御ゲートＣＧ２に第１４電圧として−１０Ｖの電圧を印加して選択セルＣ２の電荷蓄積層３ｂから、それに隣接する拡散層１３ａ側へ電子を引き抜く。拡散層１３ａは、延長されたドレインとして機能する。このとき、選択セルＣ２に隣接する補助ゲート電極ＡＧ２は接地しておけばよい。また、メモリセルＣ２よりも第１拡散層ＤＬ１側の非選択メモリセルの制御ゲート電極ＣＧ１には、対応する電荷蓄積層から電子が引き抜かれないように抑制する電圧として前記第１２電圧を印加する。第１拡散層ＤＬ１は、接地しておくとよい。また、ＡＧ２を接地するのではなく、第１５電圧としてたとえば−１０Ｖの電圧を印加すれば、消去をより効率よく行うことができる。
図６には、基板上に形成された拡散層にて発生させたホットホールを記憶領域に注入させることにより、しきい値を下げる方法を記載している。電荷蓄積層にＳＮｉなどを用いるメモリセルの場合は、消去のメカニズムが、電荷蓄積層へのホットホールの注入によって説明される。一方、電荷蓄積層がＳｉＯ2などを用いたフローティングゲートである場合は、図５で述べたように、電荷蓄積層からの電子の引抜によって消去のメカニズムが説明される。
電子とホールは正負の極性が異なる相補的なものであり、電荷蓄積層から電子を引き抜く駆動方法と電荷蓄積層へホールを注入する駆動方法とは、各端子に印加する電圧が結果的に同じになる。
即ち、図６（ａ）において、第２拡散層１１側に補助ゲート電極を有するセルＣ１を消去する場合は、第１拡散層９に第１７電圧として５Ｖを印加し、選択セルＣ１の補助ゲートＡＧ１および制御ゲートＣＧ１に第２０電圧として−１０Ｖの電圧をそれぞれ印加してソース拡散層９から選択セルＣ１の電荷蓄積層３ａにホールを注入する。このとき、非選択セルの制御ゲート電極ＣＧ２，ＣＧ３、ＣＧ４には、第１８電圧として１１Ｖを印加し、非選択セルに隣接する補助ゲート電極ＡＧ２には、第１９電圧として８Ｖを印加して第２拡散層１１を延長する。
そのほか、選択セルＣ２を消去する場合、Ｃ１とＣ２を同時に消去する場合の駆動条件を図６に示す。
（書き込みベリファイの順序）
図３に示す書き込み方法によってメモリセルへの書き込みを順次行うことができる。このとき、第１拡散層９側のメモリセルより順番に書き込みをおこなえばしよい。例えば、図３（ａ）の直列メモリアレイに対して、メモリセルＣ１、Ｃ２、Ｃ３、Ｃ４の順に書き込み、また書き込み後のベリファイ読み出しも前記のように第１拡散層９側のメモリセルから順次おこなうことによって、書き込み対象のセルに対して第１拡散層９側にある隣接セルの影響を抑制することができる。従って、書き込み後のしきい値のばらつきを抑制することができる。
あるいは、消去の場合も、消去と、消去後のベリファイ読み出しを第１拡散層９側のメモリセルから順次おこなうことによって、消去対象のセルに対して第１拡散層９側にある隣接セルの影響を抑制することができる。従って、消去後のしきい値のばらつきを抑制することができる。
（メモリ装置の構成）
図７〜図９は、この発明の前記直列メモリアレイを複数個含んでなるマトリックス配置メモリ装置（ＸＹメモリアレイ）の構成と、そのＸＹメモリアレイの構造及びＸＹメモリアレイ内の選択メモリセルに書き込む場合の駆動条件を示す説明図である。図７に示すように、前記ＸＹメモリアレイは、Ｘ方向及びＹ方向にマトリクス状に配列されるメモリからなり、Ｘ方向に前記直列メモリアレイがそれぞれ配列されている。また、Ｙ方向には、各直列メモリアレイ内のメモリセルの制御ゲート電極および補助ゲート電極がそれぞれ共有接続されている。
図７に示すＸＹメモリアレイは、図７（ａ）に示すように、互いに異なる直列メモリアレイが、選択ゲート電極ＳＧ１、ＳＧ２をそれぞれ有する２つの選択トランジスタを介してビット線ＢＬ１あるいはＢＬ２にそれぞれ接続され、直列配置メモリユニットを構成している。そして、全ての直列メモリアレイが１本のソース線にＳＬに接続さされている。図７（ａ）に示すＸＹメモリアレイ内のセルＣ１１およびＣ２１に書き込む場合の駆動条件を図７（ｂ）に示す。まず、セルＣ１１へ書き込む場合は、ソース線ＳＬに書き込み電圧の４．５Ｖを印加する。選択ビット線ＢＬ１に接続される選択トランジスタのゲートＳＧ１にしきい値より十分高い８Ｖの電圧を印加し、非選択ビット線ＢＬ２の選択トランジスタのゲートＳＧ２は０Ｖの電圧を印加する。また、非選択ビット線ＢＬ２には誤書き込み防止のために２Ｖの電圧を印加する。他の印加電圧については、図３（ａ）でセルＣ１への書き込みを行う場合と同様であり、具体的な印加電圧は図７（ｂ）に示すとおりである。
また、セルＣ２１へ書き込む場合は、選択ビット線ＢＬ１に４．５Ｖの書き込み電圧を、ＳＧ１にしきい値より十分高い８Ｖの電圧を印加し、ＳＧ２及びＳＬを接地する。他の印加電圧については、図３（ａ）でセルＣ２への書き込みを行う場合と同様であり、具体的な印加電圧は図７（ｂ）に示すとおりである。
図８は、一本のビット線ＢＬ１あるいはＢＬ２が、同一選択ゲート電極ＳＧを有する選択トランジスタを介して前記直列メモリアレイのドレインに接続され、互いに同一ビット線に接続されて直列配置メモリユニットを構成する各直列メモリアレイのソースにそれぞれ異なる電圧を印加し得るようにした場合の構成の一例と書き込みの条件を示す説明図である。まず、セルＣ１１へ書き込む場合は、選択セルＣ１１を含む直列メモリアレイのソース線ＳＬ１に４．５Ｖの書き込み電圧を印加し、選択セルＣ１１を含む直列メモリアレイに共通接続されるビット線ＢＬ１を接地する。一方、非選択ビット線ＢＬ２には誤書き込み防止のために２Ｖの電圧を印加する。また、非選択ソース線ＳＬ２を接地する。そして、選択トランジスタのゲートＳＧにしきい値より十分高い８Ｖの電圧を印加する。その他の各部への印加電圧は、図８（ｂ）に示すとおりである。
また、セルＣ２１へ書き込む場合、ＢＬ１に４．５Ｖの書き込み電圧を、ＳＬ２には誤書き込み防止のために２Ｖの電圧を印加し、ＳＬ１を接地する。
図９は、前記ＸＹメモリアレイが、図１（ｃ）の直列メモリアレイに対応する構造を有する場合の構成と、メモリセルの読み出し及び書き込みの駆動条件を示す説明図である。図９に示すＸＹメモリアレイは、選択ゲートをＡＧと同時に形成したものである。
（メモリ装置の製造方法）
次に、この発明の直列メモリアレイからなるＸＹメモリアレイの製造方法の一例について説明する。
≪第１の実施形態≫
図１０は、図１（ａ）の直列メモリアレイを例に、複数の前記直列メモリアレイをＹ−Ｙ’方向に複数配列してなるＸＹメモリアレイの模式的な構造を示す平面図、Ｘ−Ｘ’、Ｙ−Ｙ’方向の各断面図である。図１０（ａ）は平面図、図１０（ｂ）は図１（ａ）に対応する断面図であり制御ゲートＣＧ１、ＣＧ２に直角なＸ−Ｘ’方向に配列される直列メモリアレイの断面図、図１０（ｃ）は、図１０（ａ）で制御ゲートに沿うＹ−Ｙ’方向の断面図である。
図１１、９−２は、この発明に係るＸＹメモリアレイを製造する工程の順序を示す製造工程図である。図１１、９−２で、左側の列の各図面はＸ−Ｘ’断面を示し、右側の列の各図面はＹ−Ｙ’断面を示す。
まず、図１１（ａ）、（ｂ）に示すように、第１導電型（ここではｐ型とする）のＳｉからなる半導体基板１上にトレンチ素子分離領域２１ａ、２１ｂ、２１ｃを形成した後、熱酸化を行い、５〜１５ｎｍ程度の厚さの第５絶縁膜（ゲート絶縁膜）９を形成した後、５０ｎｍ程度の厚さの第１ポリシリコン膜２２、厚さ５０ｎｍ程度のシリコン膣化膜（ＳｉＮ膜）３を順次堆積する。ここで、ＸＹメモリアレイの電荷蓄積層はＳｉＮからなるものとする。しかし、電荷蓄積層は他のトラッピング膜あるいはポリシリコン等のフローティングゲート等であってもかまわない。
続いて、ＳｉＮ膜３の上にさらに酸化膜からなる第６絶縁膜２３及び制御電極５となるポリシリコン膜を堆積し、その上にレジストを塗布した後リソグラフィー技術を用いてレジストをパターニングしてレジストパターン２７を形成する。そして、パターニングによりレジスト２７を除去した部分の制御電極５、第６絶縁膜２３、第１シリコン膣化膜３および第１ポリシリコン膜２２をエッチング除去し、その後レジストパターン２７を剥離する。これによって、図１１（ｃ）、（ｄ）に示すように、Ｙ−Ｙ’方向に沿って伸びる複数の電荷蓄積層３及び制御ゲート電極５を形成する。
次に、補助ゲートＡＧを形成するチャンネル領域をレジスト２９で覆い、イオン注入を行って拡散層９、１１を形成する（図１１（ｅ））。
続いて、第２電極であるポリシリコンを堆積し、エッチバック技術により、制御ゲートＣＧ１とＣＧ２との間に補助ゲートＡＧ７を埋め込む（図１１（ｇ））。
なお、前記の製造工程の説明においては、シリコン膣化膜３と半導体基板１の間あるいはシリコン膣化膜３と制御電極５の間に絶縁膜を形成しているが、異なる態様として、いずれか一方もしくは両方の絶縁膜を形成しない場合がある。
≪第２の実施形態≫
図１３、１０−２は、ＸＹメモリアレイの製造工程の異なる例を示す製造工程図である。図１３、１０−２で、左側の列の各図面はＸ−Ｘ’断面を示し、右側の列の各図面はＹ−Ｙ’断面を示す。
この実施形態では、まず、図１３（ａ）、（ｂ）に示すように、第１導電型（ここではｐ型とする）のＳｉからなる半導体基板１上にトレンチ素子分離領域２１ａ、２１ｂ、２１ｃを形成した後、熱酸化を行い、５〜１５ｎｍ程度の厚さの第５絶縁膜（ゲート絶縁膜）９を形成した後、厚さ５０ｎｍ程度のポリシリコン膜３を順次堆積する。
続いて、ポリシリコン膜３の上にレジストを塗布した後リソグラフィー技術を用いてレジストをパターニングしてレジストパターン３１を形成する。そして、パターニングによりレジスト３１を除去した部分のポリシリコン膜３をエッチング除去し、その後レジストパターン３１を剥離する。これによって、図１３（ｃ）、（ｄ）に示すように、Ｘ−Ｘ’方向およびＹ−Ｙ’方向にそれぞれ分離された電荷蓄積層３を形成する。
その後、ポリシリコン膜３の上にさらに酸化膜からなる第６絶縁膜２３及び制御電極５となるポリシリコン膜を堆積し、その上にレジストを塗布した後リソグラフィー技術を用いてレジストをパターニングしてレジストパターン２７を形成する。そして、パターニングによりレジスト２７を除去した部分の制御電極５をエッチング除去し、その後レジストパターン２７を剥離する。これによって、図１３（ｃ）、（ｄ）に示すように、Ｙ−Ｙ’方向に沿って伸びる複数の制御ゲート５を形成する。
次に、補助ゲートＡＧを形成するチャンネル領域をレジスト２９で覆い、イオン注入を行って拡散層９、１１を形成する（図１３（ｅ））。
続いて、第２電極であるポリシリコンを堆積し、エッチバック技術により、制御ゲートＣＧ１とＣＧ２との間に補助ゲートＡＧ７を埋め込む（図１３（ｇ））。
前述の実施の形態の他にも、この発明について種々の変形例があり得ることは明らかである。そのような変形例は、この発明の特徴及び範囲に属さないと解釈されるべきものではない。そのような変形例が、この発明の特許請求の範囲に含まれることを意図したものであることは、この技術分野の通常の知識を有するものにとって明らかである。
本発明の直列メモリアレイの模式的な断面構造を示す説明図である。 本発明の直列メモリアレイ中の選択メモリセルの読み出しを行う場合の駆動方法を示す説明図である。 本発明の直列メモリアレイ中の選択メモリセルへ書き込みを行う場合の駆動方法を示す説明図である。 本発明の直列メモリアレイ中のメモリセルを一括消去する場合の駆動方法の一例を示す説明図である。 本発明の直列メモリアレイ中のメモリセルＣ１を選択的に消去する駆動方法の一例を示す説明図である。 本発明の直列メモリアレイ中の選択セルＣ２を消去する場合、Ｃ１とＣ２を同時に消去する場合の駆動条件を示す説明図である。 この発明の直列メモリアレイを複数個含んでなるＸＹメモリアレイの構成と、駆動条件の例を示す説明図である。 この発明の直列メモリアレイを複数個含んでなるＸＹメモリアレイの構成と、駆動条件の異なる例を示す説明図である。 この発明の直列メモリアレイを複数個含んでなるＸＹメモリアレイの構成と、駆動条件のさらに異なる例を示す説明図である。 この発明のＸＹメモリアレイの模式的な構造を示す平面図、Ｘ−Ｘ’、Ｙ−Ｙ’方向の各断面図である。 この発明に係るＸＹメモリアレイを製造する工程の例を示す製造工程図である。（その１） この発明に係るＸＹメモリアレイを製造する工程の例を示す製造工程図である。（その２） この発明に係るＸＹメモリアレイを製造する工程の異なる例を示す製造工程図である。（その１） この発明に係るＸＹメモリアレイを製造する工程の異なる例を示す製造工程図である。（その２） 従来の不揮発性メモリの模式的な断面構造の一例を示す説明図である。 従来のＮＡＮＤセルアレイの模式的な構造の一例を示す説明図である。
符号の説明
１，１０１，１２１ 半導体基板
３，３ａ、３ｂ、３ｃ、３ｄ、３ｎ 電荷蓄積層
５、５ａ、５ｂ、５ｃ、５ｄ、５ｎ 制御ゲート電極
７、７ａ、７ｃ、７ｅ、７ｎ 補助ゲート電極
９ 第１拡散層
１０ 直列メモリアレイ
１１ 第２拡散層
１３、１３ａ、１３ｃ、１３ｎ 拡散層
２１ａ、２１ｂ、２１ｃ トレンチ素子分離領域
２２ 第１ポリシリコン膜
２３ 第６絶縁膜
２７、２９、３１ レジストパターン
１０９、１１３、１２９、１３３ ソース拡散層
１１１、１３１ ドレイン拡散層
１１５、１３５ ビット線

Claims (32)

  1. 表面部に二つの不純物拡散層である第１拡散層と第２拡散層とが配置された半導体基板と、
    第１拡散層と第２拡散層との間の領域に配置される二つの電荷蓄積層であって前記半導体基板と第１絶縁膜を介して配置される第１の電荷蓄積層および第２絶縁膜を介して配置される第２の電荷蓄積層と、
    第１の電荷蓄積層に隣接して配置され第１の電荷蓄積層の電位を制御し得る第１の制御ゲート電極と、
    第２の電荷蓄積層に隣接して配置され第２の電荷蓄積層の電位を制御し得る第２の制御ゲート電極と、
    第１の制御ゲート電極と第２の制御ゲート電極とに隣接して配置され前記半導体基板と第３絶縁膜を介して配置される補助ゲート電極とを単位とし
    第１の電荷蓄積層側と第２の電荷蓄積層側の二つのメモリセルを有するメモリセル対を複数個直列に配置してなり、各メモリセル対の第１制御ゲート電極、第２制御ゲート電極および補助ゲート電極にそれぞれ異なる電圧を印加でき、かつ、直列接続された複数のメモリセル対のうち一のメモリセル対の補助ゲート電極に他のメモリセル対の補助ゲート電極と異なる電圧を印加できるように各第１制御ゲート電極、各第２制御ゲート電極および各補助ゲート電極が独立していることを特徴とする直列配置メモリ装置。
  2. 互いに隣接する前記メモリセル対が、前記不純物拡散層を共有する請求項１記載のメモリ装置。
  3. 第１の電荷蓄積層と第１の制御ゲート電極とが第４絶縁膜を介して隣接し、
    第２の電荷蓄積層と第２の制御ゲート電極とが第５絶縁膜を介して隣接する請求項１記載のメモリ装置。
  4. 第１の電荷蓄積層が第６絶縁膜を介して前記補助ゲート電極と隣接し、第２の電荷蓄積層が第７絶縁膜を介して前記補助ゲート電極と隣接する請求項１記載のメモリ装置。
  5. 第１の制御ゲート電極が、第１の電荷蓄積層の上方に隣接して配置され、
    第２の制御ゲート電極が第２の電荷蓄積層の上方に隣接して配置される請求項１記載のメモリ装置。
  6. 請求項１記載のメモリ装置に含まれるメモリセル対のうち一端のメモリセル対と共有する不純物拡散層と、
    前記不純物拡散層と隣接する領域に前記半導体基板と第３絶縁膜を介して配置される第３の電荷蓄積層と、
    第３の電荷蓄積層に隣接して配置され第３の電荷蓄積層の電位を制御し得る第３の制御ゲート電極と、
    第３の制御ゲートに隣接して配置され前記半導体基板と第８絶縁膜を介して配置される補助ゲート電極とを含んでなる単独メモリセル
    を前記メモリセル対の一端または両端に直列に配してなることを特徴とする直列配置メモリ装置。
  7. 請求項１〜６の何れか一つに記載のメモリ装置内に配置された前記メモリセル対中の第１拡散層側に配置された選択メモリセルに書き込みを行う方法であって、
    第２拡散層側の端に配置されたメモリセル対の第２拡散層をソースとし、
    第１拡散層側の端に配置されたメモリセル対の第１拡散層に書き込み電圧を印加してドレインとし、
    非選択メモリセルの各制御ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、
    非選択メモリセル間で共有される各補助ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、
    選択メモリセルの制御ゲート電極に、選択メモリセルの電荷蓄積層に電荷を注入する電圧を印加し、
    選択メモリセルの補助ゲート電極に閾値電圧程度の電圧を印加する方法。
  8. 非選択メモリセルの各制御ゲート電極に同一の電圧を印加する請求項７記載の書き込み方法。
  9. 非選択メモリセル間で共有される各補助ゲート電極に同一の電圧を印加する請求項７記載の書き込み方法。
  10. 前記選択メモリセルよりも第２拡散層側の各制御ゲート電極の印加電圧より高い電圧を、前記選択メモリセルよりも第１拡散層側の各制御ゲート電極に印加する請求項７記載の書き込み方法。
  11. 非選択メモリセル間で共有される各補助ゲート電極において、前記選択メモリセルよりも第２拡散層側の各補助ゲート電極の印加電圧より高い電圧を、前記選択メモリセルよりも第１拡散層側の各補助ゲート電極に印加する請求項７記載の書き込み方法。
  12. 請求項１〜６の何れか一つに記載のメモリ装置内に配置された前記メモリセル対中の第２拡散層側に配置された選択メモリセルに書き込みを行う方法であって、
    第１拡散層側の端に配置されたメモリセル対の第１拡散層をソースとし、
    第２拡散層側の端に配置されたメモリセル対の第２拡散層に書き込み電圧を印加してドレインとし、
    非選択メモリセルの各制御ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、
    非選択メモリセル間で共有される各補助ゲート電極に前記ソースもしくは前記ドレインを延長するように電圧を印加し、
    選択メモリセルの制御ゲート電極に、選択メモリセルの電荷蓄積層に電荷を注入する電圧を印加し、
    選択メモリセルの補助ゲート電極に閾値電圧程度の電圧を印加する方法。
  13. 請求項１〜６の何れか一つに記載のメモリ装置内に配置された前記メモリセル対中のメモリセルを一括消去する消去方法であって、
    各制御ゲート電極に対して正の電圧を前記半導体基板に印加して各電荷蓄積層から前記半導体基板へ電子を引き抜く方法。
  14. 各制御ゲート電極を接地する請求項１３記載の消去方法。
  15. 各制御ゲート電極に負のバイアス電圧を印加する請求項１３記載の消去方法。
  16. 各制御ゲート電極に正のバイアス電圧を印加する請求項１３記載の消去方法。
  17. 各補助ゲート電極を接地するか、あるいは負の電圧を印加する請求項１３記載の消去方法。
  18. 請求項１〜６の何れか一つに記載のメモリ装置内に配置された前記メモリセル対中の第１拡散層側の選択メモリセルを消去する消去方法であって、
    第１拡散層側の端に配置されたメモリセル対の第１拡散層に、選択メモリセルの電荷蓄積層から電子を引き抜くための電圧を印加してドレインとし、
    選択メモリセルよりも前記ドレイン側の制御ゲート電極に前記ドレインを延長するように閾値電圧より高い電圧を印加し、
    前記選択メモリセルより前記ドレイン側の補助ゲート電極に前記ドレインを延長するように電圧を印加し、
    選択メモリセルの制御ゲート電極に前記電荷蓄積層から前記半導体基板へ電子を引き抜く電圧を印加する方法。
  19. 選択メモリセルの補助ゲート電極を接地するか、あるいは負の電圧を印加する請求項１８記載の消去方法。
  20. 請求項１〜６の何れか一つに記載のメモリ装置内に配置された前記メモリセル対中の第２拡散層側の選択メモリセルを消去する消去方法であって、
    第２拡散層側の端に配置されたメモリセル対の第２拡散層に、選択メモリセルの電荷蓄積層から電子を引き抜くための電圧を印加してドレインとし、
    選択メモリセルよりも前記ドレイン側のメモリセルの制御ゲート電極に前記ドレインを延長するように閾値電圧より高い電圧を印加し、
    前記選択メモリセルより前記ドレイン側のメモリセルの補助ゲート電極に前記ドレインを延長するように電圧を印加し、
    選択メモリセルの制御ゲート電極に前記電荷蓄積層から前記半導体基板へ電子を引き抜く電圧を印加する方法。
  21. 請求項１〜６の何れか一つに記載のメモリ装置内に配置された前記メモリセル対中の一方側の選択メモリセルを消去する消去方法であって、
    前記メモリ装置の前記一方側の端の拡散層に選択メモリセルの電荷蓄積層へホールを供給するための電圧を印加し、
    選択メモリセルよりも前記一方側の制御ゲート電極に前記一方側の端の拡散層の電位を延長するように閾値電圧より高い電圧を印加し、
    選択メモリセルより前記一方側の補助ゲート電極に前記一方側の端の拡散層の電位を延長するように電圧を印加し、
    選択メモリセルの制御ゲート電極に、当該メモリセルの前記電荷蓄積層へホールを注入する電圧を印加する方法。
  22. 選択メモリセルの補助ゲート電極を接地するか、あるいは負の電圧を印加する請求項２１記載の消去方法。
  23. 請求項１〜６の何れか一つに記載のメモリ装置内に配置された前記メモリセル対のうち選択されたメモリセル対に含まれる第１拡散層側と第２拡散層側のメモリセルを一括消去する方法であって、
    第１拡散層側の端に配置されたメモリセル対の第１拡散層に、選択メモリセル対の第１拡散層側の電荷蓄積層から電子を引き抜くための第１電圧を印加し、
    第２拡散層側の端に配置されたメモリセル対の第２拡散層に、選択メモリセル対の第２拡散層側の電荷蓄積層から電子を引き抜くための第２電圧を印加し、
    非選択メモリセル対の制御ゲート電極に、第１電圧が印加された第１拡散層もしくは第２電圧が印加された第２拡散層の電位を延長するように閾値電圧より高い電圧を印加し、
    非選択メモリセル対の補助ゲート電極に、第１電圧が印加された前記第１拡散層もしくは電圧が印加された第２拡散層の電位を延長するように電圧を印加し、
    選択メモリセル対の各制御ゲート電極に各電荷蓄積層の電荷を前記半導体基板へ引き抜く電圧を印加する方法。
  24. 請求項１〜６の何れか一つに記載のメモリ装置内の複数のメモリセル対の各メモリセルに順次書き込みとベリファイ読み出しを行う際に、
    第１拡散層側のメモリセルから順番に書き込みあるいはベリファイ読み出しを行う方法。
  25. 請求項１〜６の何れか一つに記載のメモリ装置内の複数のメモリセル対の各メモリセルに順次消去とベリファイ読み出しを行う際に、
    第１拡散層側のメモリセルから順番に消去あるいはベリファイ読み出しを行う方法。
  26. 請求項１または６に記載のメモリ装置を複数含んでなり、
    前記メモリ装置の各メモリセルがＸ方向に直列に配置され、
    前記Ｘ方向と異なるＹ方向において、互いに異なる前記メモリ装置に含まれるメモリセルの第１の制御ゲート電極が互いに接続された共通第１制御ゲート線と、
    前記Ｘ方向と異なるＹ方向において、互いに異なる前記メモリ装置に含まれるメモリセルの第２の制御ゲート電極が互いに接続された共通第２制御ゲート線と、
    前記Ｘ方向と異なるＹ方向において、互いに異なる前記メモリ装置に含まれるメモリセルの補助ゲート電極が互いに接続された共通補助ゲート線と
    を有することを特徴とするマトリックス配置メモリ装置。
  27. 請求項１〜６のいずれか一つに記載の直列配置メモリ装置の複数個と、
    各直列配置メモリ装置の第２拡散層側の端に配置されたメモリセル対の第２拡散層に対応して配置される選択トランジスタであって選択ゲートを有する選択トランジスタと、
    前記第２拡散層側の端のメモリセル対の各第２拡散層に、対応する選択トランジスタを介して接続されるひとつのビット線と、
    各直列配置メモリ装置の第１拡散層側の端に配置されたメモリセル対の第１拡散層を互いに接続するソース線と
    各直列配置メモリ装置の対応する補助ゲート電極がそれぞれ接続される１以上の共通補助ゲート線と、
    各直列配置メモリ装置の対応する制御ゲート電極がそれぞれ接続される１以上の共通制御ゲート線と
    を備える直列配置メモリユニットを単位として構成されるマトリックス配置メモリ装置。
  28. 請求項２７に記載のメモリ装置の直列配置メモリユニット中のメモリセル対の第２拡散層側にある選択メモリセルへ書き込みを行う際に、他の直列配置メモリ装置の非選択メモリセルへの書き込みを阻止する書き込み阻止方法であって、
    前記ソース線を接地してソースとして機能させ、
    選択メモリセルを含む直列配置メモリ装置に対応する選択トランジスタの選択ゲートに当該選択トランジスタをオンする接続電圧を印加してビット線と接続し、
    前記ビット線に書き込み電圧を印加してドレインとして機能させて書き込みを行う際に、前記接続電圧が選択ゲートに印加された選択トランジスタを除く他の選択トランジスタの選択ゲートに当該選択トランジスタをオフする電圧を印加して非選択メモリセルへの書き込みを阻止する方法。
  29. 請求項２７に記載のメモリ装置の直列配置メモリユニット中のメモリセル対の第１拡散層側にある選択メモリセルへ書き込みを行う際に、他の直列配置メモリ装置の非選択メモリセルへの書き込みを阻止する書き込み阻止方法であって、
    選択メモリセルを含む直列配置メモリ装置に対応する選択トランジスタの選択ゲートに当該選択トランジスタをオンする電圧を印加してビット線と接続し、
    前記ビット線を接地してソースとして機能させ、
    前記ソース線に書き込み電圧を印加してドレインとして機能させて書き込みを行う際に、前記書き込み電圧が印加されたソース線以外のソース線を接地して非選択メモリセルへの書き込みを阻止する方法。
  30. 請求項１〜６のいずれか一つに記載の直列配置メモリ装置の複数個と、
    各直列配置メモリ装置の第２拡散層側の端に配置されたメモリセル対の第２拡散層を互いに接続するひとつのビット線と、
    各直列配置メモリ装置の第１拡散層側の端に配置されたメモリセル対の第１拡散層に対応してそれぞれ接続される複数のソース線と、
    各直列配置メモリ装置のひとつの補助ゲート電極が互いに接続される１以上の共通補助ゲート線と、
    各直列配置メモリ装置のひとつの制御ゲート電極が互いに接続される１以上の共通制御ゲート線と
    を備える直列配置メモリユニットを単位として構成されるマトリックス配置メモリ装置。
  31. 請求項３０に記載のメモリ装置の直列配置メモリユニット中のメモリセル対の第２拡散層側にある選択メモリセルへ書き込みを行う際に、他の直列配置メモリ装置の非選択メモリセルへの書き込みを阻止する書き込み阻止方法であって、
    選択メモリセルを含む直列配置メモリ装置の前記ソース線を接地してソースとし、
    ビット線に書き込み電圧を印加してドレインとして書き込みを行う際に、
    前記接地されたソース線以外のソース線にカウンターバイアスとしての電圧を印加して非選択メモリセルへの書き込みを阻止する方法。
  32. 請求項３０に記載のメモリ装置の直列配置メモリユニット中のメモリセル対の第１拡散層側にある選択メモリセルへ書き込みを行う際に、他の直列配置メモリ装置の非選択メモリセルへの書き込みを阻止する書き込み阻止方法であって、
    ビット線を接地してソースとし、
    選択メモリセルを含む直列配置メモリ装置の前記ソース線に書き込み電圧を印加してドレインとして書き込みを行う際に、
    前記書き込み電圧が印加されたソース線以外のソース線を接地して非選択メモリセルへの書き込みを阻止する方法。
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