DE3855797T2 - Integrierte Halbleiterschaltung - Google Patents

Integrierte Halbleiterschaltung

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DE3855797T2
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Hideo Kato
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Description

  • Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung (IC) und insbesondere einen Halbleiterspeicher mit einer Ausgangspufferschaltung, durch welche ein großer Strom fließt.
  • Dies ist notwendig für eine hohe Arbeitsgeschwindigkeit einer integrierten Halbleiterschaltung. Z.B. sind ein schneller Zugriff und eine Verringerung des Energieverbrauches wichtige Ziele für einen Halbleiterspeicher.
  • Figur 1 ist ein Blockschaltbild, das einen herkömmlichen Schreib-Lese-Speicher (RAM) zeigt, bei dem ein Arbeitsvorgang einer inneren Schaltung durch ein Pulssignal gesteuert wird, wobei das Pulssignal synchron mit einer Änderung eines Adreßeingangssignals erzeugt wird. Eine schnelle Zugriffszeit und eine Verringerung im Energieverbrauch werden durch die Verwendung des Pulssignals erzielt. In diesem Fall ist zur Vereinfachung der Beschreibung ein Schaltungsabschnitt weggelassen worden, der das Schreiben von Daten betrifft. Bezugnehmend auf Figur 1 bezeichnen die Bezugszeichen 11 eine Anzahl von Adreßeingangsanschlüssen; 12 einen Spaltenadreßpuffer; 13 einen Zeilen- bzw. Reihenadreßpuffer; 14 einen Spaltendekodierer; 15 einen Reihendekodierer; 16 Spaltenwählleitungen; 17 Reihenleitungen; 18 ein Speicherzellenfeld mit einer Anzahl von Speicherzellen (nicht dargestellt) in Matrixform, zum Auswählen durch über die Reihenleitungen 17 übertragene Signale; 19 Bit- Leitungen; 20 eine Spaltengatterschaltung; 21 einen Leseverstärker; 23 eine Ausgangspufferschaltung; 24 einen Datenausgangsanschluß; und 25 einen Pulssignalgenerator.
  • Die Spalten- und Reihenadreßpuffer 12 und 13 erzeugen jeweils interne Adreßsignale, die den Spalten- und Reihenadreßeingangssignalen entsprechen, die von Schaltungen außerhalb des Speichers zugeführt werden. Der Pulssignalgenerator 25 empfängt die interne Adreßsignalausgabe der Spalten- und Reihenadreßpuffer 12 und 13 und gibt ein Pulssignal aus, wenn der logische Wert von zumindest einem der Adreßsignale geändert wird. Die Pulssignalausgabe des Pulssignalgenerators 25 wird dem Speicherzellenfeld 18, dem Leseverstärker 21 und der Ausgangspufferschaltung 23 zugeführt. Der Betrieb des Speicherzellenfelds 18, des Leseverstärkers 21 und der Ausgangspufferschaltung 23 wird durch dieses Pulssignal gesteuert. Beispielsweise werden ein Voraufladevorgang einer jeden Bit-Leitung im Speicherzellenfeld 18, ein Abtastvorgang von Daten im Leseverstärker 21 und ein Ausgabevorgang von Daten in der Ausgangspufferschaltung 23 jeweils durch dieses Pulssignal gesteuert. Das obengenannte Pulssignal wird so eingestellt, daß es eine ausreichende Pulsbreite hat, die es erlaubt, daß das Speicherzellenfeld 18, der Leseverstärker 21 und die Ausgangspufferschaltung 23 mit einem ausreichenden Signalabstand betrieben werden.
  • In einem Halbleiterspeicher muß eine große Kapazität, die mit einem Datenausgangsanschluß verbunden ist, z.B. ein Lastkondensator von etwa 100 pF, durch eine Ausgangspufferschaltung betrieben werden. Aus diesem Grund ist in der Ausgangspuffer schaltung die Stromführungsleistung eines Transistors an einer Ausgangsstufe sehr groß, um einen solch großen Lastkondensator zufriedenstellend zu betreiben.
  • Figur 2 zeigt eine Anordnung einer Ausgangsstufe einer solchen Ausgangspufferschaltung. Die Ausgangsstufe der Ausgangspufferschaltung besteht aus einem p-Kanal-MOS-Transistor Qp, wobei die Source an eine positive Versorgungsspannung VDD und die Drain an den Datenausgangsanschluß 24 angeschlossen sind, und einem n-Kanal-MOS-Transistor Qn, wobei die Source an VSS (Masse) und die Drain an den Ausgangsanschluß 24 angeschlossen sind. Einer der Transistoren Qp und Qn wird in einen EIN-Zustand bzw. Durchschaltzustand gemäß Daten, die durch den Leseverstärker 21 abgegriffen werden, geschaltet. Ein Lastkondensator Co, der an den Datenausgangsanschluß 24 angeschlossen ist, wird auf VDD geladen oder auf VSS durch den EIN-Zustand des Transistors entladen. Die Leitfähigkeiten der beiden Transistoren werden groß eingestellt, um so eine Schnellausgabe der Daten Dout am Ausgangsanschluß 24 zu erlauben, durch die Verwendung eines großen Stromes zum Laden und Entladen des Kondensators Co.
  • Die Versorgungsspannung VDD und die Massespannung VSS werden von einer Spannungsversorgungseinheit 200 diesen Ausgangspufferschaltung über Leitungen 201 und 202 zugeführt. Wenn ein großer Strom durch die Leitungen 201 und 202 fließt, verändern sich in dieser Anordnung die Spannungen VDD und VSS durch den Einfluß von Induktivitäten 203 und 204 in den Leitungen 201 und 202 beträchtlich. Insbesondere, wenn der Wert einer jeden Induktivität 203 und 204 auf L gesetzt wird und eine Anderungsrate im Stromfluß durch die Leitung 201 oder 202 als Funktion der Zeit als di/dt definiert ist, kann eine Potentialänderung Δv an den Leitungen 201 oder 202 durch folgende Gleichung dargestellt werden:
  • Δv = L (di/dt) ...1
  • Figur 3 ist ein Zeitdiagramm, das eine Spannungs-/Stromänderung an jedem Knoten in der Schaltung aus Figur 2 zeigt. Unter Bezugnahme zur Figur 3 bezeichnet das Bezugszeichen Is einen Drainstrom des p-Kanal-MOS-Transistors Qp; und It einen Drainstrom des n-Kanal-MOS-Transistors Qn. Wenn die Transistoren Qp und Qn geschaltet werden und ein Drainstrom Is oder It des Transistors Qp oder Qn fließt, verändern sich die Spannungen VDD und VSS, wie es in Figur 3 gezeigt ist.
  • Falls ein großer Strom durch die Ausgangsstufe fließt, wenn Daten aus der Ausgangspufferschaltung in dieser Art und Weise ausgegeben werden, verändern sich die Spannungen VDD und VSS, die dem Halbleiterspeicher zugeführt werden. Ein Betriebsfehler des Halbleiterspeichers tritt durch diese Potentialänderungen auf. Ein Betriebsfehler durch die Lade- und Entladeströme bezüglich eines Lastkondensators tritt um so eher auf, je schneller ein Halbleiterspeicher betrieben werden soll und in je kürzeren Zeitabständen das Laden und Entladen des Lastkondensators ausgeführt werden soll.
  • Unterschiedliche Betriebsfehler werden durch eine solche Veränderung der Vorsorgungsspannung verursacht. Einer der Betriebsfehler steht im Zusammenhang mit dem Leseverstärker. Normalerweise nimmt der Leseverstärker eine sehr kleine Potentialänderung im Halbleiterspeicher wahr, um so eine schnelle Zugriffszeit zu erreichen. Da jedoch die Versorgungsspannung VDD und die Massespannung VSS denen äquivalent sind, die an die Ausgangspufferschaltung angelegt sind, an den Leseverstärker angelegt werden, wird ein Betriebsfehler des Leseverstärkers durch eine Anderung der VDD- und VSS-Spannungen verursacht. Der Leseverstärker vergleicht Potentiale an zwei Eingangsknoten, die mit einem Paar von Bit-Leitungen verbunden sind, und nimmt eine binäre "1" oder "0" wahr. In diesem Fall weichen die Ansprechgeschwindigkeiten der Potentiale an den zwei Knoten bezüglich der Anderung der Spannung VDD oder VSS auf Grund eines Unterschiedes zwischen parasitischer Kapazitäten der zwei Knoten voneinander ab. Aus diesem Grund ist ein Größenverhältnis zwischen den Potentialen der zwei Eingangsknoten zeitweise umgekehrt. Demzufolge können falsche Daten wahrgenommen werden. Solch ein Betriebsfehler tritt eher auf, wenn der Unterschied zwischen den Potentialen an zwei Eingangsknoten des Leseverstärkers klein ist. Um eine hohe Arbeitsgeschwindigkeit vorzusehen, ist eine solche Potentialdifferenz vorzugsweise auf ein Minimum einzustellen. Daher kann ein solcher Betriebsfehler eher in einem Halbleiterspeicher auftreten, der mit einer hohen Arbeitsgeschwindigkeit betrieben werden soll. Zusätzlich verursachen Anderungen der Spannungen VDD und VSS in einem Halbleiterspeicher einen Betriebsfehler an einer Eingangsstufe, z. B. einem Spalten- oder Reihenadreßpuffer.
  • Folglich treten die Anderungen der Spannungen VDD und VSS in einer Halbleiterspeichereinrichtung auch auf, wenn Daten aus der Ausgangspufferschaltung ausgelesen werden. Das Potentialniveau der Daten, die an den Adreßeingangsabschnitt der Speichereinrichtung von einer anderen integrierten Halbleiterschaltung zugeführt werden, ändert sich nicht, selbst wenn die Spannung VDD oder VSS der integrierten Halbleiterschaltung geändert wird. Folglich tritt ein Fehler in der Halbleiterspeichereinrichtung auf.
  • Beispielsweise, falls die Spannung VSS in der Halbleiterspeichereinrichtung sich in negative Richtung ändert, während Daten mit einem logischen "0"-Wert dem Adreßdateneingangsabschnitt zugeführt werden, wird der Adreßdateneingangsabschnitt die Eingangsdaten als logischen "1"-Wert wahrnehmen, da der Potentialunterschied zwischen den Eingangsdaten und der Spannung VSS groß wird.
  • Das bedeutet, daß der Spalten- oder Reihenadreßpuffer falsch arbeitet, eine Ausgabe (d.h. ein Ausgangssignal) des Spalten- oder Reihenadreßpuffers zeitweise durch die Anderungen der Spannungen VDD und VSS invertiert wird. Folglich gibt der Pulssignalgenerator 25 ein Pulssignal in der gleichen Weise wie bei einer normalen Anderung bei der Adreßeingabe aus. Folglich empfangen das Speicherzellenfeld 18, der Leseverstärker 21 und die Ausgangspufferschaltung 23 dieses Pulssignal, und sie starten folglich die jeweiligen Betriebsvorgänge in der gleichen Art und Weise wie bei einer normalen Anderung der Adreß eingabe. Danach werden unerwünschte Daten von der Ausgangspufferschaltung 23 ausgegeben, und ein Arbeitsfehler tritt auf.
  • Wie es oben beschrieben ist, wird in herkömmlichen integrierten Halbleiterschaltungen eine Anderung der Versorgungsspannung erzeugt, wenn die Ausgangspufferschaltung Daten ausgibt, und ein Betriebsfehler kann durch diese Anderung der Versorgungsspannung verursacht werden.
  • Das Stand-der-Technik-Dokument EP-A-0 090 590 offenbart einen Halbleiterspeicher, wie er im Oberbegriff des anliegenden Anspruchs angegeben ist. Darin wird das erste Pulssignal nach Wahrnehmung einer Anderung im Eingangsadreßsignal erzeugt, und aus einer Speicherzelle ausgelesene Daten werden in der Signalspeicherschaltung durch die Verwendung des ersten Pulssignals zwischengespeichert.
  • Das Stand-der-Technik-Dokument EP-A-0 167 275 offenbart einen Halbleiterspeicher, wobei ein internes Schreibsignal mit einer vorbestimmten Pulsbreite nur erzeugt wird, wenn ein entsprechendes externes Schreibsignal eine Pulsbreite größer als eine vorbestimmte Pulsbreite aufweist. In dieser Weise werden falsche Schreibvorgänge auf Grund von Adreßänderungen, die durch Rauschen auf den Adreßleitungen verursacht werden, verhindert. Wirkungen eines solchen Rauschens auf die Ausgangsstufen des Halbleiterspeichers während des Auslesens werden nicht adressiert.
  • Die vorliegende Erfindung ist so ausgebildet, um das Problem zu lösen, daß ein Betriebsfehler in einer internen Schaltung eines ICS nach einer Anderung der Versorgungsspannung während einer Anderung von Ausgangsdaten oder nach einer externen Rauscheingabe verursacht wird, und dieser Betriebsfehler bewirkt, daß ein Ausgangspuffer falsche Daten ausgibt. Es ist daher eine Aufgabe der vorliegenden Erfindung, eine hochzuverlässige integrierte Halbleiterschaltung (10) vorzusehen, die einen Betriebsfehler in einer internen Schaltung eines ICS auf Grund einer Anderung einer Versorgungsspannung während einer Anderung von Ausgangsdaten oder einer externen Rauscheingabe verhindern kann.
  • Um diese Aufgabe zu lösen, sieht die vorliegende Erfindung eine integrierte Halbleiterschaltung vor, wie sie im Anspruch angegeben ist.
  • Wie in Figur 44 gezeigt, umfaßt die integrierte Halbleiterschaltung (10) der vorliegenden Erfindung einen Leseverstärker 21, ein Speicherzellenfeld 18 usw., und sie wird durch die Verwendung eines Pulssignals (P) gesteuert, das von einer Adreßänderungs-Wahrnehmungsschaltung 25 (d.h. einem Pulssignalgenerator) ausgegeben wird. Eine Datensignalspeicherschaltung 27, die die Ausgabe des Leseverstärkers 21 zwischenspeichert, wird gemäß der Pulsausgabe einer Pulsbreiten-Wahrnehmungsschaltung 26 gesteuert. Die Pulsbreiten-Wahrnehmungsschaltung 26 empfängt ein Pulssignal, das von der Adreßänderungs-Wahrnehmungsschaltung 25 ausgegeben wird, und gibt ein Pulssignal aus, wenn das empfangene Pulssignal (P) eine größere Breite als. ein vorbestimmter Wert hat. Wenn die Pulsbreiten-Wahrnehmungsschaltung 26 das Pulssignal erzeugt, speichert die Datensignalspeicherschaltung 27 die Daten, die von dem Leseverstärker 21 ausgegeben werden, zwischen, und die Daten werden dann von einer externen Schaltung über eine Pufferschaltung 23 ausgegeben.
  • Wie aus dem Vorhergesagten verstanden werden kann, werden der Leseverstärker 21, das Speicherzellenfeld 18 usw. durch die Verwendung eines Pulssignals gesteuert, das erzeugt wird, wenn eine Änderung im Adreßsignal wahrgenommen wird. Daher können Daten mit hoher Geschwindigkeit in Erwiderung auf eine Anderung der Adreßsignale ausgelesen werden.
  • Selbst wenn ein Rauschen im Adreßsignal vorliegt, erzeugt die Adreßänderungs-Wahrnehmungsschaltung 25 ein Pulssignal (P), und Daten werden unvermeidlich durch den Leseverstärker 21 ausgelesen. In diesem Fall erzeugt die Pulsbreiten-Wahrnehmungsschaltung 26 jedoch kein Pulssignal, da die Breite des Pulssignals (P), das von der Adreßänderungs-Wahrnehmungsschaltung 25 ausgegeben wird, nicht groß ist. Daher werden die von dem Leseverstärker 21 ausgegebenen Daten nicht durch die Datensignalspeicherschaltung 27 zwischengespeichert.
  • Wie oben ausgeführt, wird ein Pulssignal durch die Adreßänderungs-Wahrnehmungsschaltung 25 erzeugt und der Leseverstärker 21 und das Speicherzellenfeld 18 werden hierbei betätigt, immer wenn es eine Anderung im Adreßsignal gibt, selbst wenn diese Anderung auf Rauschen beruhen sollte. Falls die Anderung im Adreßsignal jedoch auf einem Rauschen beruht, wird kein Pulssignal von der Pulsbreiten-Wahrnehmungsschaltung 26 erzeugt, und die Datensignalspeicherschaltung 27, die durch das Pulssignal, das von der Pulsbreiten-Wahrnehmungsschaltung 26 ausgegeben wird, gesteuert wird, speichert die von dem Leseverstärker 21 ausgegebenen Daten nicht zwischen. Daher wird verhindert daß falsche Daten an eine externe Schaltung ausgegeben werden.
  • Schlußendlich wird ein Pulssignal durch die Adreßänderungs- Wahrnehmungsschaltung 25 erzeugt, wann immer es eine Anderung im Adreßsignal gibt und der Leseverstärker 21 und das Speicherzellenfeld 18 durch dieses Pulssignal gesteuert werden. Daher können Daten mit hoher Geschwindigkeit gelesen werden. Zusätzlich werden Daten, die erzeugt werden, wenn die Anderung im Adreßsignal auf einem Rauschen beruht, nicht an externe Schaltungen ausgegeben, wodurch folglich verhindert wird, daß Fehlerdaten nach außen ausgegeben werden. Da der 10 der vorliegenden Erfindung die internen Schaltungen in dieser Art und Weise durch die Verwendung von zwei Pulssignalen (nämlich dem Ausgangssignal der Adreßänderungs-Wahrnehmungsschaltung 25 und dem Ausgangssignal der Pulsbreiten-Wahrnehmungsschaltung 26) steuert, ermöglicht die vorliegende Erfindung ein Lesen der Daten mit hoher Geschwindigkeit, und sie verhindert zuverlässig eine Fehl funktion.
  • Da die Ausgangsleistung bzw. Ansteuerbarkeit eines Ausgangsstufentransistors der Ausgangspufferschaltung groß sein kann, wird eine schnelle Zugriffszeit erreicht.
  • Die Erfindung kann vollständiger verstanden werden auf Grund der folgenden detaillierten Beschreibung in Verbindung mit den anliegenden Zeichnungen, in denen:
  • Fig. 1 ein Blockschaltbild ist, das einen herkömmlichen Halbleiterspeicher zeigt;
  • Fig. 2 ein Schaltbild ist, das eine Ausgangspufferschaltung des Halbleiterspeichers aus Figur 1 zeigt;
  • Fig. 3 ein Zeitdiagramm ist, das Spannungs/Stromänderungen an Knoten eines jeden Abschnittes der Ausgangspufferschaltung aus Figur 2 zeigt;
  • Fig. 4 ein Blockschaltbild ist, das einen Halbleiterspeicher zeigt;
  • Fig. 5 ein Schaltbild ist, das eine detaillierte Anordnung einer Transfersteuerschaltung im Halbleiterspeicher gemäß Figur 4 zeigt;
  • Fig. 6 ein Zeitdiagramm ist, um einen Betrieb der Transfersteuerschaltung aus Figur 5 zu erläutern;
  • Fig. 7 ein Schaltbild ist, das eine detaillierte Anordnung einer Verzögerungsschaltung in der Transfersteuerschaltung aus Figur 5 zeigt;
  • Fig. 8 ein Schaltbild ist, das eine Anordnung zeigt, wobei ein Rauschunterdrücker an der Eingangsseite eines Pulssignalgenerators des Halbleiterspeichers aus Figur 4 angeordnet ist;
  • Fig. 9 ein Zeitdiagramm zur Erläuterung eines Betriebs der Schaltung aus Figur 8 ist;
  • Fig. 10 ein Schaltbild ist, das eine detaillierte Anordnung eines Pulssignalgenerators in dem Halbleiterspeicher aus Figur 4 zeigt;
  • Fig. 11 ein Schaltbild ist, das eine detaillierte Anordnung einer Adreßänderungs-Wahrnehmungsschaltung im Pulssignalgenerator aus Figur 10 zeigt;
  • Fig. 12 ein Zeitdiagramm zur Erläuterung eines Betriebs der Adreßänderungs-Wahrnehmungsschaltung aus Figur 11 ist;
  • Fig. 13 ein Blockschaltbild ist, das einen Halbleiterspeicher gemäß einer weiteren Ausführungsform zeigt;
  • Fig. 14 ein Zeitdiagramm zur Erläuterung eines Betriebs des Halbleiterspeichers aus Figur 13 ist;
  • Fig. 15 ein Schaltbild ist, das eine detaillierte Ein-Bit- Anordnung von Spalten- und Reihenadreßpuffern und eines Pulssignalgenerators in dem Halbleiterspeicher aus Figur 13 zeigt;
  • Fig. 16 ein Schaltbild ist, das eine detaillierte Anordnung einer Transfersteuerschaltung im Halbleiterspeicher aus Figur 13 zeigt;
  • Fig. 17 ein Schaltbild ist, das eine detaillierte Anordnung einer Ausgangspuffer-Steuerschaltung im Halbleiterspeicher aus Figur 13 ist;
  • Fig. 18 ein Blockschaltbild ist, das einen Halbleiterspeicher gemäß einer noch weiteren Ausführungsform zeigt;
  • Fig. 19 ein Zeitdiagramm zum Erläutern eines Betriebs des Halbleiterspeichers aus Figur 18 ist;
  • Fig. 20 ein Schaltbild ist, das eine detaillierte Anordnung einer Steuerschaltung im Halbleiterspeicher aus Figur 18 zeigt;
  • Fig. 21 ein Schaltbild ist, das eine detaillierte Anordnung eines Speicherzellenfeldes, eines Spaltenwählgatters und eines Leseverstärkers im Halbleiterspeicher aus Figur 18 zeigt;
  • Fig. 22 ein Schaltbild ist, das eine detaillierte Anordnung einer Ausgangspuffer-Steuerschaltung im Halbleiterspeicher aus Figur 18 zeigt;
  • Fig. 23A ein Wellenformdiagramm ist, das eine Wellenform des Leseverstärkers aus Figur 21 während des Betriebs zeigt;
  • Fig. 23B ein Wellenformdiagramm ist, das eine Wellenform des Leseverstärkers aus Figur 21 ohne Verwendung der Transistoren NS, N6, P3, P5 und P6 aus Figur 21 während des Betriebs zeigt;
  • Fig. 24 ein Blockschaltbild ist, das einen Halbleiterspeicher gemäß einer noch weiteren Ausführungsform zeigt;
  • Fig. 25 ein Schaltbild ist, das eine detaillierte Anordnung der Datensignalspeicherschaltung im Halbleiterspeicher aus Figur 24 zeigt;
  • Fig. 26 ein Zeitdiagramm zur Erläuterung des Halbleiterspeichers aus Figur 24 ist;
  • Fig. 27 ein Blockschaltbild ist, das einen Halbleiterspeicher gemäß einer noch weiteren Ausführungsform zeigt;
  • Fig. 28 ein Schaltbild ist, das eine detaillierte Anordnung einer Steuerschaltung im Halbleiterspeicher aus Figur 27 zeigt;
  • Fig. 29 ein Schaltbild ist, das eine detaillierte Anordnung einer Signalspeicher-Modusänderungs schaltung im Halbleiterspeicher aus Figur 27 zeigt;
  • Fig. 30 ein Schaltbild ist, das eine detaillierte Anordnung einer Ausgangspuffer-Steuerschaltung im Halbleiterspeicher aus Figur 27 zeigt;
  • Fig. 31 ein Zeitdiagramm zur Erläuterung eines Betriebs des Halbleiterspeichers aus Figur 27 ist;
  • Fig. 32 ein Blockschaltbild ist, das einen Halbleiterspeicher gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 33 ein Schaltbild ist, das eine detaillierte Anordnung eines Spaltenadreßpuffers oder eines Reihenadreßpuffers im Halbleiterspeicher aus Figur 32 zeigt;
  • Fig. 34 ein Schaltbild ist, das eine detaillierte Anordnung einer Adreßänderungs-Wahrnehmungsschaltung zeigt, die für den Pulssignalgenerator verwendet wird, wie er in Figur 32 gezeigt ist;
  • Fig. 35 ein Zeitdiagramm zur Erläuterung eines Betriebs der Adreßänderungs-Wahrnehmungsschaltung aus Figur 34 ist;
  • Fig. 36 ein Schaltbild ist, das eine detaillierte Anordnung einer Pulsbreiten-Wahrnehmungsschaltung im Halbleiterspeicher der vorliegenden Erfindung gemäß Figur 32 zeigt;
  • Fig. 37 ein Zeitdiagramm zur Erläuterung des Betriebs der Pulsbreiten-Wahrnehmungsschaltung aus Figur 36 ist;
  • Fig. 38 ein Schaltbild ist, das eine Pulsbreiten-Wahrnehmungsschaltung zeigt, die eine Anordnung aufweist, die von derjenigen der Pulsbreiten-Wahrnehmungsschaltung aus Figur 34 abweicht;
  • Fig. 39 ein Zeitdiagramm zur Erläuterung eines Betriebs der Pulsbreiten-Wahrnehmungsschaltung aus Figur 36 ist;
  • Fig. 40 ein Schaltbild ist, das eine Pulsbreiten-Wahrnehmungsschaltung mit einer Anordnung zeigt, die von den Anordnungen der Pulsbreiten-Wahrnehmungsschaltungen aus Figur 34 und 38 abweicht;
  • Fig. 41 ein Zeitdiagramm zur Erläuterung eines Betriebs der Pulsbreiten-Wahrnehmungsschaltung aus Figur 40 ist;
  • Fig. 42 ein Schaltbild ist, das eine detaillierte Anordnung einer Transfersteuerschaltung im Halbleiterspeicher gemäß der vorliegenden Erfindung aus Figur 32 zeigt;
  • Fig. 43 ein Schaltbild ist, das eine Transfersteuerschaltung im Halbleiterspeicher gemäß Figur 32 zeigt, mit einer Anordnung, die von der Transfersteuerschaltung aus Figur 42 abweicht;
  • Fig. 44 ein Blockschaltbild ist, das einen Halbleiterspeicher gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 45 ein Schaltbild ist, das eine detaillierte Anordnung der Transfersteuerschaltung in jedem der Halbleiterspeicher aus den Figuren 4, 13, 18, 24, 27, 32 und 44 zeigt; und
  • Fig. 46 ein Zeitdiagramm zur Erläuterung eines Betriebs der Transfersteuerschaltung aus Figur 45 ist.
  • Figur 4 ist ein Blockschaltbild, das eine Gesamtanordnung eines Halbleiterspeichers, z.B. eines RAM zeigt. Es wird bemerkt, daß ein Schaltungsabschnitt für das Schreiben von Daten auch in diesem Fall weggelassen ist, um die Beschreibung zu vereinfachen.
  • Unter Bezugnahme zu Figur 4 bezeichnen die Bezugszeichen 11 Adreßeingangsanschlüsse; 12 einen Spaltenadreßpuffer zum Erzeugen komplementärer interner Spaltenadreßsignale, die den gleichen Wert wie und einen entgegengesetzten Wert zu jenen der Bitsignale eines Spaltenadreßsignals aufweisen, die durch eine Anzahl von den Adreßeingangsanschlüssen 11 zugeführten Bits gebildet werden; 13 einen Zeilen- bzw. Reihenadreßpuffer zum Erzeugen komplementärer interner Reihenadreßsignale mit dem gleichen Wert wie und einem entgegengesetzten Wert zu jenem der Bitsignale eines Reihenadreßsignals, das durch eine Anzahl von den Adreßeingangsanschlüssen 11 zugeführten Bits gebildet wird; 14 einen Spaltendekodierer, dem die internen Adreßsignale zugeführt werden; 15 einen Reihendekodierer, dem die internen Adreßsignale zugeführt werden; 16 Spaltenwählleitungen, die wahlweise mit einer Ausgabe des Spaltendekodierers 14 belegt werden; 17 Reihenleitungen, die wahlweise durch eine Ausgabe des Reihendekodierers 15 belegt werden; 18 ein Speicherzellenfeld, das durch eine Anzahl von Speicherzellen ausgebildet ist, die in der Form einer Matrix angeordnet sind; 19 Bit-Leitungen, an die die Speicherzellen im Speicherzellenfeld jeweils angeschlossen sind; 20 eine Spaltengatterschaltung zum Wählen einer Bit-Leitung 19 auf der Grundlage eines Signals von der Spaltenwählleitung 16; 21 einen Leseverstärker zum Wahrnehmen bzw. Lesen von Daten auf der Bit-Leitung, die durch die Spaltengatterschaltung 20 gewählt ist; 22 eine Transfersteuerschaltung zum Empfangen der Ausgabedaten vom Leseverstärker 21 und zum Ausführen einer Ausgabesteuerung dieser Wahrnehmungsdaten; 23 eine Ausgangspufferschaltung; 24 einen Datenausgangsanschluß; 25 einen Pulssignalgenerator zum Wahrnehmen einer Anderung eines logischen Wertes des Adreßeingangssignals von dem Adreßeingangsanschluß 11 und zum Ausgeben eines Pulssignals. Die Betriebsvorgänge der Transfersteuerschaltung 22 werden durch ein Ausgabepulssignal vom Pulssignalgenerator 25 gesteuert. Die Transfersteuerschaltung 22 transferiert bzw. überträgt schnell Wahrnehmungsdaten vom Leseverstärker 21 zur Ausgangspufferschaltung 23 auf Grund eines Pulssignales, das durch den Pulssignalgenerator 25 erzeugt wird.
  • Es sei angenommen, daß ein Betriebsfehler im Spalten- oder Reihenadreßpuffer 12 oder 13 durch die Änderung der Versorgungsspannung auftritt, wenn Daten von der Ausgangspufferschaltung 23 in der oben angegebenen Anordnung ausgegeben werden. Insbesondere sei angenommen, daß ein internes Spalten- oder Reihenadreßsignal temporär invertiert wird auf Grund einer Änderung in der Versorgungsspannung oder der Massespannung, die an den Spalten- oder Reihenadreßpuffer 12 oder 13 angelegt ist. Zu diesem Zeitpunkt erzeugt der Pulssignalgenerator 25 ein Pulssignal in der gleichen Art und Weise wie in einem Fall, bei dem eine Adreßeingabe in normaler Art und Weise geändert wird. Das Speicherzellenfeld 18, der Leseverstärker 21 und die Ausgangspufferschaltung 23 arbeiten in der gleichen Art und Weise wie in einem Fall, bei dem eine Adreßeingabe in normaler Art und Weise geändert wird. In diesem Fall werden die wahrgenommenen Daten von der ausgewählten Speicherzelle nicht vom Ausgangspuffer 23 transferiert bzw. weitergegeben. Der Grund, warum die wahrgenommenen Daten nicht von der Ausgangspufferschaltung 23 weitergegeben werden, ist folgender:
  • Figur 5 zeigt eine Schaltungsanordnung einer Transfersteuerschaltung 22 in der integrierten Halbleiterschaltung aus Figur 4. Figur 6 zeigt ein Zeitdiagramm der Schaltung aus Figur 5. Ein Betrieb der Transfersteuerschaltung 22 wird nachfolgend beschrieben. Wenn eine Adresse geändert und eine neue Speicherzelle ausgewählt wird, werden Daten von der ausgewählten Speicherzelle durch den Leseverstärker 21 wahrgenommen bzw. abgegriffen. Die wahrgenommenen Daten werden zum Ausgangspuffer transferiert bzw. weitergeleitet und davon ausgegeben. Wenn diese neuen Daten zum Ausgangspuffer 23 transferiert werden, wird ein Schalter SW, der in Figur 5 gezeigt ist, durch ein Pulssignal P geschlossen, das von einem Pulssignalgenerator 25 erzeugt wird, um so die Daten schnell an den Ausgangspuffer 23 weiterzuleiten. Das Pulssignal P wird auf einen "0"-Wert gesetzt, um so den Schalter SW zu öffnen, bevor neue Daten von der Ausgabestufe des Ausgangspuffers 23 ausgegeben werden, und die Änderung der Versorgungsspannung tritt auf. Nachdem die Daten ausgegeben sind, werden die Daten vom Leseverstärker 21 dem Ausgangspuffer 23 über eine Verzögerungsschaltung DC zugeführt.
  • Da die Verzögerungsschaltung DC aus einem Widerstandselement und einem Kondensator ausgebildet ist, kann ein kuzzeitiger Betriebsfehler in z.B. dem Leseverstärker 21 durch die Verzögerungsschaltung DC absorbiert werden. Daher werden keine falschen Daten weitergeleitet. Die Verzögerungszeit der Verzögerungsschaltung DC wird in Übereinstimmung mit einer Zeit, während der falsche Daten erscheinen, eingestellt. Selbst wenn eine Dekodereingabe wegen Rauschens falsch gelesen wird, kann ein Betriebsfehler durch Einstellen der Verzögerungszeit länger als die Zeit, während der die falschen Daten ausgegeben werden, verhindert werden. Vorzugsweise ist das Pulssignal P ein Signal, welches den "1"-Wert nach Ablauf einer vorbestimmten Zeitdauer nach einer Änderung in der Adresse annimmt, und vorzugsweise ist eine Zeitdauer, während der das Pulssignal P auf dem "1"-Wert gehalten wird, so eingestellt, daß sie innerhalb eines Zeitintervalls fällt zwischen dem Augenblick, in dem Daten von einer neu gewählten Speicherzelle im Speicherzellen feld 18 vom Leseverstärker 21 ausgegeben und zum Ausgangspuffer 23 weitergeleitet werden, und dem Augenblick, in dem die Daten vom Ausgangspuffer 23 nach außen ausgegeben werden. Es kann eine Verzögerungsschaltung angewandt werden, die einen MOS- Transistor verwendet.
  • Ein Signal Hz aus Figur 6 wird verwendet, um den Ausgangspuffer 23 zu steuern. Das Signal ist nicht notwendigerweise erforderlich. Falls jedoch das Signal Hz für eine vorbestimmte Zeitdauer auf dem "1"-Wert gehalten wird, nachdem eine Adresse geändert wird, und auf den "0"-Wert gesetzt wird, nachdem das Signal P den "0"-Wert annimmt, tritt ein Betriebsfehler niöht auf, weil Daten von dem Ausgangspuffer 23 ausgegeben werden können, nachdem das Signal P auf den "0"-Wert gesetzt wird.
  • Figur 7 zeigt eine detaillierte Schaltungsanordnung der Verzögerungsschaltung DC und des Schalters SW, wobei die Verzögerungsschaltung DC aus einem Widerstand R und einem Kondensator C ausgebildet ist. Der Schalter SW besteht aus einem MOS-Transistor, der durch ein Pulssignal P gesteuert wird. Zusätzlich kann eine Transfersteuerschaltung verwendet werden, die später in Figur 43 gezeigt wird.
  • Figur 8 zeigt eine Schaltung, wobei ein Rauschunterdrücker NC im Pulssignalgenerator 25 aus Figur 4 angeordnet ist. Bei dieser Schaltung besteht der Rauschunterdrücker NC aus einem Widerstand R1 und einem Kondensator C1. Der Pulssignalgenerator ist an den Eingangsanschluß 11 über diesen Rauschunterdrücker NC angeschlossen. Wenn ein Rauschen an der Adresse überlagert ist, wird dieses Rauschen durch den Rauschunterdrücker NC absorbiert, wodurch der Pulssignalgenerator 25 vom falschen Ausgeben der Ausgabe P abgehalten wird.
  • Es wird angemerkt, daß der Rauschunterdrücker NC nicht auf denjenigen beschränkt ist, der oben beschrieben ist.
  • Wie in Figur 9 gezeigt, wird, selbst wenn ein Rauschen auf dem Adreßeingang ADD überlagert ist, das Signal P nicht vom Pulssignalgenerator 25 ausgegeben.
  • Figur 10 ist ein Schaltbild, das eine detaillierte Anordnung eines Pulssignalgenerators 25 in der Schaltung der oben angegebenen Ausführungsform zeigt. Wie in Figur 10 gezeigt, umfaßt diese Schaltung m Adreßänderungs-Wahrnehmungsschaltungen 111-1 bis 111-m zum jeweiligen Erzeugen von Pulssignalen P1 bis Pm durch Wahrnehmen von Änderungen der Adreßsignale A1 bis Am und eine OR-Gatterschaltung 142 zum Ausgeben eines Pulssignales P auf Grundlage der Ausgaben P1 bis Pm von m Adreßänderungs- Wahrnehmungsschaltungen 111-1 bis 111-m.
  • Figur 11 ist ein Schaltbild, das eine detaillierte Anordnung einer Adreßänderungs-Wahrnehmungsschaltung zeigt, die in dem Pulssignalgenerator 25 verwendet wird, der in Figur 10 gezeigt ist. Figur 12 ist ein Zeitdiagramm zur Erläuterung des Betriebs der Adreßänderungs-Wahrnehmungsschaltung. Die Adreßänderungs- Wahrnehmungsschaltung umfaßt eine Verzögerungsschaltung 51 zum Verzögern eines Ein-Bit-Adreßsignals Ai um eine vorbestimmte Zeitdauer, eine Verzögerungsschaltung 52 zum Verzögern eines komplementären Adreßsignals um eine Zeitdauer gleich der der Verzögerungsschaltung 51, eine CMOS-NAND-Gatterschaltung 53 zum Empfangen einer Verzögerungsausgabe AiD von der Verzögerungsschaltung 51 und eines Adreßsignals , eine CMOS-NAND- Gatterschaltung 54 zum Empfangen einer Verzögerungsausgabe von der Verzögerungsschaltung 52 und eines Adreßsignals Ai, und eine CMOS-NAND-Gatterschaltung 55 zum Ausgeben eines Signals Pi auf Grundlage von Ausgaben der NAND-Gatterschaltungen 53 und 54.
  • In dem Zeitdiagramm aus Figur 12 wird, wenn ein Paar von Adreßsignalen Ai und nach der normalen Änderung der Adreßeingabe geändert werden, ein Pulssignal mit ausreichend großer Pulsbreite T1 als Ausgabe Pi erzeugt.
  • Es ist wünschenswert, daß die Ansprechzeit der Adreßpuffer 12, 13 zum Verstärken der Eingabedaten und für die interne Weiterleitung kurz ist. Falls ein Rauschunterdrücker NC im Eingangsabschnitt der Adreßpuffer 12, 13 sowie im Pulssignalgenerator zum Absorbieren von Rauschen angeordnet ist, wird die Ansprechzeit velängert. Folglich ist diese Ausführungsform nicht bevorzugt.
  • In der oben angegebenen integrierten Halbleiterschaltung kann ein Betriebsfehler verhindert werden, ohne einen Rauschunterdrücker zum Absorbieren von Rauschen in dem Eingangsabschnitt des Adreßpuffers 12, 13 spezifisch anzuordnen. Falls der Rauschunterdrücker NC im Pulssignalgenerator 25 angeordnet ist, wird zusätzlich eine schnelle Zugriffszeit erreicht. Selbst wenn das Rauschen wegen des überlagerten Rauschens auf einer Adresse vom Adreßpuffer 12, 13 falsch als Daten ausgegeben wird, und falsche Daten vom Leseverstärker 21 ausgegeben werden, gibt der Pulssignalgenerator 25 kein Signal P aus, weil das Rauschen durch den Rauschunterdrücker NC unterdrückt bzw. gelöscht worden ist. Die Ausgabe vom Leseverstärker 21 wird beseitigt, wenn sie durch die Verzögerungsschaltung DC läuft. Daher werden die falschen Daten nicht zur Ausgangspufferschaltung weitergeleitet. Wenn eine normale Adresse geändert wird, verzögert der Pulssignalgenerator 25 ferner die Ausgabe des Signals P um die Betriebszeit des Rauschunterdrückers NC. Ein Zeitintervall zwischen dem Moment, in dem die Adresse zu den internen Schaltungen weitergeleitet wird, wie z.B. dem Dekoder 14, 15 und dem Speicherzellenfeld 18, und dem Moment, in dem die Daten vom Leseverstärker 21 ausgegeben werden, ist länger als die Verzögerungszeit des Rauschunterdrückers NC. Das Signal P kann den Schalter SW schließen, wenn die Daten vom Leseverstärker 21 ausgegeben werden. Daher können die Betriebszeit des Rauschunterdrückers NC, die Zeit für das Signal P, um vom Pulssignalgenerator 25 ausgegeben zu werden, und das Zeitinter vall zwischen dem Moment, in dem eine Adreßeingabe eingegeben wird, und dem Moment, in dem Daten vom Leseverstärker ausgegeben werden, zueinander im wesentlichen gleich gesetzt werden. Mit dieser Anordnung muß die Ansprechzeit des Pulssignalgenerators 25 nicht kurz sein. Aus diesem Grund ist, selbst wenn der Rauschunterdrücker NC im Eingangsabschnitt des Pulssignalgenerators 25 angeordnet ist, die Datenzugriffszeit des gesamten Systems kurz.
  • Figur 13 zeigt einen Teil eines Halbleiterspeichers, z. B. einen EPROM. Dieser Speicher unterscheidet sich von dem Halbleiterspeicher aus Figur 4 dadurch, daß er eine Ausgangspuffer- Steuerschaltung 100 zum Steuern der Ausgangspufferschaltung 23 umfaßt, wobei der Leseverstärker und das Speicherzellenfeld 18 durch das Pulssignal vom Generator 25 gesteuert werden, der mit dem Ausgang des Adreßpuffers verbunden ist.
  • Obwohl es an Hand von Figur 13 erklärt wurde, daß das Speicherzellenfeld 18, der Leseverstärker 21 und die Tranfersteuerschaltung 22 durch ein Ausgangssignal gesteuert werden, das von einer Pulssignalerzeugungsschaltung 25 zugeführt wird, können diese Schaltungen 18, 21 und 22 aus Gründen der Einfachheit durch Pulssignale mit einer optimalen Zeitabstimmung in jeweils. allen Ausführungsformen der Beschreibung gesteuert werden.
  • Der Betrieb des Speichers aus Figur 13 wird nachfolgend unter Bezugnahme auf das Zeitdiagramm aus Figur 14 beschrieben. Wenn ein Adreßeingangssignal zum Zeitpunkt t1 geändert wird, um Daten von einer neuen Speicherzelle zu lesen, wird die Speicherzelle entsprechend der Adreßeingabe aus dem Speicherzellenfeld 18 durch Reihen- und Spaltendekodierer 14 und 15 und die Spaltenwählgatterschaltung 20 angesteuert. Folglich werden die Daten aus der angesteuerten Speicherzelle durch den Leseverstärker 21 ausgelesen.
  • Zusätzlich zu solch einem normalen Lesevorgang wird die Adreßeingangssignaländerung durch den Pulssignalgenerator 25 wahrgenommen, und das Pulssignal P (logischer "1"-Wert) wird erzeugt. Während das Pulssignal P erzeugt wird, wird die Verzögerungs zeit der Transfersteuerschaltung 22 auf einen kleinen Wert gesetzt, so daß die Daten, die in die Transfersteuerschaltung 22 eingegeben werden, sofort ausgegeben und der Ausgangspufferschaltung 23 zugeführt werden. Während das Signal P erzeugt wird, steuert die Ausgangspuffer-Steuerschaltung 100 zusätzlich die Ausgangspufferschaltung 23, so daß sie in einen Zustand hoher Impedanz eingestellt ist.
  • In diesem Fall wird die Zeit, während der die Ausgangspufferschaltung 23 in den Zustand hoher Impedanz gesetzt ist, im wesentlichen gleich gesetzt zu dem Zeitintervall zwischen dem Moment, zu dem eine Speicherzelle durch die Reihen- und Spaltendekodierer 14 und 15 und die Spaltenwählgatterschaltung 20 ausgewählt wird, und dem Moment, zu dem die Daten von der ausgewählten Speicherzelle durch den Leseverstärker 21 gelesen werden und die Ausgangspufferschaltung 23 über die Transfersteuerschaltung 22 erreichen. Mit dieser Anordnung wird das Signal P auf einen "0"-Wert gesetzt, wenn die Daten von der neu ausgewählten Speicherzelle die Ausgangspufferschaltung 23 erreichen. Folglich wird der Zustand hoher Impedanz der Ausgangspufferschaltung 23 gelöscht, und die Daten, die von der ausgewählten Speicherzelle zugeführt worden sind, werden nach außerhalb des Chips bzw. elektronischen Bausteins ausgegeben. Zusätzlich wird eine vorbestimmte Verzögerungszeit, wenn das Signal P auf den "0"-Wert gesetzt wird, in der Transfersteuerschaltung 22 gesetzt.
  • Falls die Zeitweite bzw. Impulsbreite eines Eingabesignal Haltezustandes desselben Wertes bzw. Pegels an der Transfersteuerschaltung 22 kürzer ist als eine Verzögerungszeit der Schaltung 22, wenn das Signal P auf dem Wert "0" ist, wird diese Eingabe demgemäß durch die Transfersteuerschaltung 22 absorbiert, und ihre Ausgabe wird nicht verändert.
  • Die Wirkungen des oben beschriebenen Speichers aus Figur 13 werden nachfolgend beschrieben. In einem Halbleiterspeicher wird normalerweise die Ausgangsleistung eines Transistors der Ausgabestufe der Ausgangspufferschaltung 23 sehr groß gewählt, weil ein Lastkondensator mit einer großen Kapazität von z.B. etwa 100 pF, der außerhalb des Speichers angeordnet ist, schnell durch eine Ausgabe von der Ausgangspufferschaltung 23 gesteuert werden muß. Aus diesem Grund ändert sich die Versorgungsspannung VDD oder das Massepotential VSS wegen eines großen Stromflusses durch den Ausgangspuffertransistor während eines Datenausgabevorganges. Falls die Leistungsfähigkeit des Ausgangspuffertransistors erhöht wird, um Daten mit einer hohen Geschwindigkeit auszugeben, wird die Veränderung an der Spannungsversorgung erhöht. Daher tritt ein Betriebsfehler in einer internen Schaltung des herkömmlichen ICs auf.
  • Beim Speicher aus Figur 13 wird jedoch, selbst falls ein Betriebsfehler im Leseverstärker 21 auf Grund einer Änderung in der Spannungsversorgung nach einem Datenausgabevorgang auftritt und eine falsche Leseverstärkerausgabe erscheint, wie sie durch den Abschnitt A in Figur 14 angezeigt ist, da das Signal P auf dem "0"-Wert zu diesem Zeitpunkt ist, und eine große Verzögerungszeit in der Transfersteuerschaltung 22 gesetzt ist, die falsche Ausgabe durch die Transfersteuerschaltung 22 so lange absorbiert, wie die Zeitweite der falschen Ausgabe des Leseverstärkers 21 innerhalb der vorbestimmten Zeitperiode liegt, so daß die Ausgangspufferschaltung 23 keine falschen Daten ausgibt. Daher kann die Leistungsfähigkeit des Ausgangspüffertransistors auf einen großen Wert gesetzt werden, und eine Datenauslesegeschwindigkeit kann höher sein.
  • Die Ausgangsstufe der Ausgangspufferschaltung 23 wird auf den Zustand hoher Impedanz während der Zeitdauer gesetzt, wenn das Signal P auf dem "1"-Wert gehalten wird, auf Grund folgender Gründe. Adreßeingabesignale bzw. Adreßeingangssignale, die an die Reihen- und Spaltenadreßpuffer eingegeben werden, werden nicht notwendigerweise gleichzeitig geändert. Sie werden zu geringfügig unterschiedlichen Zeitpunkten geändert. Wegen dieser Gründe wird eine Kombination von falschen Adressen während eines Zeitintervalls zwischen den ersten und letzten Änderungen der Signale eingegeben, und Daten werden während diesem Zeitintervall von einer falschen Speicherzelle gelesen. Folglich werden Daten von einer Speicherzelle entsprechend einer letzten korrekten Adresse nach der letzten Adreßänderung ausgegeben, nachdem die Daten von der falschen Speicherzelle ausgegeben werden.
  • In diesem Fall wird, da das Signal P ein "1"-Wert ist und die Verzögerungszeit der Transfersteuerschaltung 22 kurz gesetzt ist, die Datenausgabe der falschen Speicherzelle sofort in die Ausgangspufferschaltung 23 über die Transfersteuerschaltung 22 eingegeben. Daher wird die Ausgabe der Ausgangspufferschaltung 23 in einen Zustand hoher Impedanz gesetzt während des Zeitintervalls, währenddessen falsche Daten der Ausgangspufferschaltung 23 eingegeben werden. Das Signal P wird auf einen "0"-Wert gesetzt, wenn die Datenausgabe von der Speicherzelle, die der letzten korrekten Adresse nach der letzten Adreßänderung ent spricht, der Ausgangspufferschaltung 23 über die Transfersteuerschaltung 22 eingegeben wird. Der Zustand hoher Impedanz der Ausgangspufferschaltung 23 wird aufgehoben. Es ist wünschenswert, daß das Signal P auf einen "1"-Wert gesetzt wird, wenn die Daten von der Speicherzelle, die durch die letzte Adresse ausgewählt ist, die Transfersteuerschaltung 22 erreichen.
  • Demgemäß muß das Signal P nicht sofort auf einen "1"-Wert gesetzt werden, nachdem eine Ausgabe von der Reihen- öder Spaltenadreßpufferschaltung 12 oder 13 geändert wird. Vorzugsweise wird das Signal P auf den "1"-Wert gesetzt, wenn eine vorbestimmte Zeitdauer seit dem Zeitpunkt der Änderung abgelaufen ist.
  • Wie es oben beschrieben ist, können, falls eine Änderung der VDD oder VSS auftritt, Adreßpufferschaltungen (Reihen- und Spaltenadreßpufferschaltungen 12 und 13) diese Veränderung als eine Eingabeänderung betrachten, und ein Betriebsfehler kann auftreten, indem ein Puls entsprechend der Veränderung der Spannungsversorgung zum Ausgang einer Adreßpufferschaltung ausgegeben wird. Folglich können Daten von einer falschen Speicherzelle entsprechend einer falschen Adresse einschließlich des Pulses, der dieser Änderung der Spannungsversorgung entspricht, durch den Leseverstärker 21 gelesen werden. Jedoch tritt die Änderung der Spannungsversorgung nach der Datenausgabe auf, und das Signal P ist auf einem "0"-Wert zur Anfangszeit dieser Datenausgabe.
  • Falls die Schaltung daher so ausgebildet ist, daß, wenn die Adreßwahrnehmungsschaltung 11 den Puls entsprechend der Veränderung der Spannungsversorgung wahrnimmt, der von der Adreßpufferschaltung ausgegeben wird, und das Signal P ausgibt, wird das Signal P auf einen "1"-Wert gesetzt, wenn eine vorbestimmte Zeitdauer von dem Zeitpunkt abgelaufen ist, an dem das Adreßsignal geändert wurde. Selbst wenn eine Ausgabe falsch vom Leseverstärker 21 ausgegeben wird, wenn die Adresse in einer pulsähnlichen Art und Weise auf Grund der Änderung der Spannungsversorgung verändert wird, hält die Transfersteuerschaltung 22 die vorher ausgegebenen korrekten Daten während einer Verzögerungszeit, und die Ausgangspufferschaltung 23 gibt vollständig die vorher ausgegebenen korrekten Daten aus, da zu diesem Zeitpunkt das Signal P ein "0"-Wert ist und eine größere Verzögerungszeit in der Datentransfersteuerschaltung 22 eingestellt ist. Selbst wenn das Signal P auf einen "1"-Wert eingestellt ist und die Ausgangspufferschaltung 23 sich in einem Zustand hoher Impedanz zu diesem Zeitpunkt befindet, hat die Ausgangspufferschaltung 23 schon die korrekten Daten ausgegeben, und diese korrekten Daten werden durch eine parasitäre Kapazität des Ausgangsabschnittes der Ausgangspufferschaltung 23 gehalten.
  • D.h., das Zeitintervall zwischen dem Moment, wenn die Datenaus gabe durch die Ausgangspufferschaltung 23 begonnen wird, und dem Moment, wenn die Daten vollständig ausgegeben werden, ist im wesentlichen gleich zu dem Zeitintervall zwischen dem Moment, wenn ein Adreßsignal geändert wird, und dem Moment, wenn das Signal P auf den "1"-Wert gesetzt wird, gesetzt. Zusätzlich liegt die Zeit, während der eine Adreßpufferschaltung falsche Daten auf Grund einer Änderung der Spannungsversorgung ausgibt, innerhalb dem Zeitintervall, in dem die Ausgabedaten der Ausgangspufferschaltung 23 sich ändern, falls die Zeit, während der das Signal P auf einem "1"-Wert gehalten wird, geringfügig länger als das Zeitintervall gesetzt wird, in dem eine falsche Ausgabe vom Leseverstärker auf Grund einer Änderung der Adreßpufferausgabe nach einer Änderung der Spannungsversorgung von der Ausgangspufferschaltung 23 über die Transfersteuerschaltung 22 ausgegeben wird. Wenn korrekte Daten am Ausgang der Ausgangspufferschaltung 23 nach Ablauf der vorbestimmten Zeitdauer von dem Moment erscheinen, wenn die Adreßänderung auf Grund der obengenannten Änderung der Spannungsversorgung abgeschlossen ist, wird das Signal P auf den "0"-Wert gesetzt, und der Zustand hoher Impedanz des Ausgangs der Ausgangspufferschaltung 23 wird gelöscht, wobei die korrekten Daten ausgegeben werden und ein Betriebsfehler verhindert wird.
  • Da die Eingabedaten zu dem IC von einem anderen 10 geliefert werden, wird, selbst wenn ein Rauschen im Eingabesignal des anderen los erscheint, dieses Rauschen als eine Änderung in den Eingabedaten im 10 betrachtet. Daher kann ein Betriebsfehler auftreten. Wenn das Rauschen jedoch in den Adreßeingabedaten erscheint, wie es durch Abschnitt C in Figur 14 angezeigt ist, nimmt der Pulssignalgenerator dieses Rauschen wahr, und das Signal P wird auf einen "1"-Wert gesetzt. Selbst wenn die Ausgabe der Ausgangspufferschaltung 23 in einen Zustand hoher Impedanz gesetzt wird, hat die Ausgangspufferschaltung 23 folglich schon korrekte Daten ausgegeben. Da diese Daten durch die parasitäre Kapazität des Ausgangsabschnittes der Ausgangspufferschaltung 23 beibehalten werden, werden keine falschen Daten ausgegeben, und ein Betriebsfehler tritt nicht in diesem IC-Chip auf.
  • Wie es oben beschrieben ist, kann bei der Anordnung aus Figur 13 ein Betriebsfehler auf Grund einer Änderung der Spannungsversorgung in einer internen Schaltung im 10 verhindert werden, wenn Ausgabedaten geändert werden oder externes Rauschen eingegeben wird. Die Leistungsfähigkeit des Ausgangspuffertransistors kann groß eingestellt werden, und die Betriebsspanne eines IC-Chips bezüglich der Versorgungsspannungsänderung und der Rauscheingabe kann groß gesetzt werden, während eine hohe Auslesegeschwindigkeit der Daten beibehalten wird. Zusätzlich wird eine hohe Zuverlässigkeit der integrierten Halbleiterschaltung erzielt.
  • Figur 15 zeigt eine detaillierte Anordnung eines Ein-Bit-Abschnittes der Adreßpufferschaltung (Reihen- und Spaltenadreßpufferschaltungen 12 und 13) und des Pulssignalgenerators 25.
  • Figur 16 zeigt eine detaillierte Anordnung einer Transfersteuerschaltung 22. Figur 17 zeigt eine detaillierte Anordnung einer Ausgangspuffer-Steuerschaltung 100. Diese Anordnungen werden nachfolgend kurz beschrieben.
  • In der Adreßpufferschaltung und dem Pulssignalgenerator, die in Figur 15 gezeigt sind, bezeichnen die Bezugszeichen Ai eine Adreßeingabe; ein internes Chip-Enable-Signal bzw. ein Chip-Freigabesignal, das durch eine Chip-Enable-Pufferschaltung (nicht dargestellt) erzeugt wird in Erwiderung auf eine externe Chip-Enable-Signaleingabe (oder ein Chipwählsignal) und verwendet wird, um einen IC-Chip in einen aktiven Zustand oder einen/Bereitschafts- bzw. standby-Zustand zu setzen; VDD eine Versorgungsspannung; und VSS ein Massepotential. Die Adreßeingabe Ai und das Signal sind zwei Eingaben der NOR-Gatterschaltung NR1 in der Adreßpufferschaltung. Ein Inverter I1 ist mit einem Ausgang der NOR-Gatterschaltung NR1 verbunden. Ein Inverter I2 ist mit dem Ausgang des Inverters I1 verbunden. Ein Inverter I3 ist mit dem Ausgang des Inverters I2 verbunden. Zusätzlich ist ein Inverter I1' mit einem Ausgang des Inverters I1 verbunden. Ein Inverter I2' ist mit dem Ausgang des Inverters I1' verbunden. Ein Inverter I3' ist mit dem Ausgang des Inverters I2' verbunden. Die Ausgaben Ai und der Inverter I3 und I3' werden jeweils zur Adreßänderungs-Wahrnehmungsschaltung 11 ausgegeben.
  • Im Pulssignalgenerator 25 wird die Ausgabe Ai vom Inverter I3 dem Inverter I4 eingegeben, und ein Inverter I5 ist mit dem Ausgang des Inverters I4 über eine Transfergatterschaltung TG1 verbunden, die durch parallel geschaltete n- und p-Kanaltransistoren ausgebildet ist, deren Gates jeweils mit den Potentialen VDD und VSS verbunden sind. Der Kondensator CP1, der durch einen p-Kanaltransistor ausgebildet ist, der einen mit dem Potential VDD verbundenen Source-Drain-Pfad aufweist, und ein Kondensator CN1, der durch einen n-Kanaltransistor ausgebildet ist, der einen mit dem Potential VSS verbundenen Drain-Source- Pfad aufweist, sind an einen Ausgabeknoten der Transfergatterschaltung TG1 angeschlossen. Zusätzlich ist ein p-Kanaltransistor P1 zwischen dem Ausgabeknoten und dem Potential VDD angeschlossen. Der Ausgang Ai des Inverters I3 ist mit dem Gate des Transistors P1 verbunden.
  • Der Ausgang des Inverters I6, der an den Inverter I5 angeschlossen ist, ist mit dem Gate eines n-Kanaltransistors N1 verbunden, der eine Source aufweist, die mit dem Potential verbunden ist. Die Source des n-Kanaltransistors N2 ist mit der Drain des n-Kanaltransistors N1 verbunden.
  • Der Ausgang Ai des Inverters I3' ist mit dem Inverter I4' verbunden. Der Inverter I5' ist mit dem Ausgang des Inverters I4' über die Transfergattersc haltung TG1' verbunden, die durch parallel geschaltete n- und p-Kanaltransistoren ausgebildet ist, deren Gates jeweils mit den Potentialen VDD und VSS verbunden sind. Ein Kondensator CP1, der durch einen p-Kanaltransistor ausgebildet ist, der einen mit dem Potential VDD verbundenen Source-Drain-Pfad aufweist, und ein Kondensator CN1', der aus einem n-Kanaltransistor ausgebildet ist, der einen mit dem Potential VSS verbundenen Drain-Source-Pfad aufweist, sind mit einem Ausgangsknoten der Transfergatterschaltung TG1' verbunden. Zusätzlich ist ein p-Kanaltransistor P1' zwischen dem Ausgangsknoten und dem Potential VDD angeschlossen. Der Ausgang des Inverters I3' ist mit dem Gate des Transistors P1' verbunden.
  • Der Ausgang des Inverters I6', der mit dem Inverter IC' verbunden ist, ist mit dem Gate des n-Kanaltransistors N1' verbunden, der eine mit dem Potential VSS verbundene Source aufweist. Die Source des n-Kanaltransistors N2' ist mit der Drain des n-Kanaltransistors N1' verbunden. Ausgänge der Inverter I2 und I2' sind jeweils mit Eingängen der Gates der n-Kanaltransistoren N2 und N2' verbunden. Die Drains der Transistoren N2' und N2 sind miteinander verbunden. Der Eingang des Inverters I8 und der Ausgang des Inverters I7 zum Aufnehmen des Signals sind mit dem Anschlußpunkt (Knoten ND1) der Transistoren N2 und N2' verbunden.
  • Eine sich von dem Inverter I4 bis zum n-Kanaltransistor N1 erstreckende Schaltung und eine sich vom Inverter I4' bis zum n-Kanaltransistor N1' erstreckende Schaltung stellen jeweils eine Verzögerungsschaltung mit einer Verzögerungszeit T dar.
  • Wenn in der Adreßpufferschaltung und dem Pulssignalgenerator aus Figur 15 das Signal auf einen "0"-Wert gesetzt ist und der Chip in einen ausgewählten Zustand (aktiver Zustand) gesetzt ist, ist der Ausgangsknoten ND1 des Inverters I7 auf den "1"-Wert gesetzt. In diesem Fall, wenn die Adreßeingabe Ai geändert wird, werden ein entsprechender der n-Kanaltransistoren N2' und N2 eingeschaltet und der Knoten ND1 auf den "0"- Wert gesetzt. Folglich wird ein entsprechender der n-Kanaltransistoren N1' und N1 ausgeschaltet bzw. zum Sperren gebracht, wenn die Verzögerungszeit T der Verzögerungsschaltung abgelaufen ist, so daß der Knoten NDI wieder auf den "1"-Wert gesetzt ist. Demzufolge wird ein Signal Pi mit einer Pulsbreite T vom Inverter I8 ausgegeben. Die Signale Pi von dem Pulssignalgenerator aus Figur 15, die angeordnet sind, um jeweils einem Bit einer Adreßeingabe zu entsprechen, werden durch eine OR-Gatterschaltung ODER-verknüpft, um das Signal P ähnlich wie in Figur 10 auszubilden.
  • In einer Transfersteuerschaltung, wie sie in Figur 16 gezeigt ist, wird die Dateneingabe Di vom Leseverstärker 21 einer Verzögerungsschaltung 91 und einer Bypass-Schaltung 92 über einen Inverter I9 eingegeben. In der Verzögerungsschaltung 91 wird ein Ausgang des Inverters 19 einem Inverter I10 eingespeist, und ein Inverter I11 ist mit dem Ausgang des Inverters I10 über eine Transfergatterschaltung TG2 verbunden, die aus zwei parallel geschalteten n- und p-Kanaltransistoren ausgebildet ist, die jeweils mit den Potentialen VDD und VSS verbundene Gates aufweisen. Zusätzlich sind ein Kondensator CP2, der aus einem p-Kanaltransistor mit einem mit dem Potential VDD verbundenen Source-Drain-Pfad ausgebildet ist, und ein Kondensator CN2, der aus einem n-Kanaltransistor mit einem mit dem Potential VSS verbundenen Drain-Source-Pfad ausgebildet ist, mit einem Ausgangsknoten der Transfergatterschaltung TG2 verbunden.
  • Die Bypass-Schaltung 92 ist parallel zur Verzögerungsschaltung 91 geschaltet. Ein Ausgang des Inverters 19 wird einem Inverter I10' eingespeist. Ein Anschluß einer Transfergatterschaltung TG3, die aus parallel geschalteten p- und n-Kanaltransistoren ausgebildet ist, die jeweils Gates zum Aufnehmen des invertierten Signals P des Signals P und des Signals P aufweisen, ist mit dem Ausgang des Inverters I10' verbunden. Ein getakteter Inverter CI1 ist mit dem anderen Anschluß der Transfergatter schaltung TG3 verbunden. Der getaktete Inverter CI1 umfaßt einen p-Kanaltransistor und einen n-Kanaltransistor. Der p- Kanaltransistor, der eingeschaltet wird, wenn das Signal P auf den "0"-Wert gesetzt wird, und der n-Kanaltransistor, der eingeschaltet wird, wenn das Signal P auf den "1"-Wert gesetzt wird, sind in Reihe mit einer Inverterschaltung geschaltet. Zusätzlich ist der andere Anschluß der Transfergatterschaltung TG3 auch mit dem Eingangsanschluß des Inverters I11 der Verzögerungsschaltung 91 verbunden. Die Ausgangsanschlüsse des getakteten Inverters CI1 und des Inverters I11 sind miteinander verbunden, und ein Inverter I12 ist mit diesem gemeinsamen Knoten verbunden.
  • Die Verzögerungsschaltung 91 gibt ein Eingangssignal des Inverters 19 mit einer vorbestimmten Verzögerungszeit (z. B. einige 10 Nanosekunden bzw. einige 10 nuns Sekunden) über die Inverter I11 und I12 aus. Selbst wenn ein Rauschen in einem Eingangssignal des Inverters 19 enthalten ist, wird das Rauschen durch die Verzögerungsschaltung 91 absorbiert, wenn die Dauer des Rauschens kürzer als die vorbestimmte Verzögerungszeit ist. Folglich wirkt die Verzögerungsschaltung 91 als eine Art Rauschunterdrücker.
  • Zusätzlich wird die Ausgangsleistung des Inverters I10' und der Transfergatterschaltung TG3 in der Schaltung 92 viel größer eingestellt als die des Inverters I10 und der Transfergatterschaltung TG2 in der Verzögerungsschaltung 91, so daß, wenn ein Adreßeingabesignal geändert wird und das Signal P auf einen "1"-Wert gesetzt wird, die Transfergatterschaltung TG3 einge schaltet ist, während der getaktete Inverter CI1 aktiviert ist, und ein Eingangssignal des Inverters 19 wird sofort über den Inverter I12 ausgegeben. Daher arbeitet die Schaltung 92 als Bypass-Schaltung für die Verzögerungsschaltung 91.
  • In einer Ausgangspuffer-Steuerschaltung gemäß Figur 17 bezeichnet das Bezugszeichen ein Ausgabe-Enable-Steuersignal. Die Signale und werden an eine NOR-Gatterschaltung NR2 mit zwei Eingängen eingegeben. Der Ausgang der NOR-Gatterschaltung NR2 ist mit einem Eingang einer NOR-Gatterschaltung NR4, die zwei Eingänge aufweist, über eine NOR-Gatterschaltung NR3, die zwei Eingänge aufweist, verbunden, wobei ein Eingang mit dem Potential VSS verbunden ist. Das Signal P wird an den anderen Eingang der NOR-Gatterschaltung NR4 angelegt. Ein Inverter ist mit dem Ausgang der NOR-Gatterschaltung NR4 verbunden. Ein Inverter I14 ist mit dem Ausgang des Inverters I13 verbunden.
  • In der oben beschriebenen Ausgangspuffer-Steuerschaltung wird das Signal über die NOR-Gatterschaltungen NR2 bis NR4 und den Inverter I13 zum Signal , wenn beide Signale und P auf den "0"-Wert gesetzt sind. Das Signal wird zum Signal OEi über den Inverter I14. Die komplementären Signale und OEi werden einer Ausgangspufferschaltung 23 als Steuersignale zugeführt. Wenn das Signal P auf einen "1"-Wert gesetzt wird, werden ein Ausgang der NOR-Gatterschaltung NR4 auf den "0"-Wert gesetzt, das Ausgangssignal vom Inverter I13 auf den "1"- Wert gesetzt und ein Ausgangssignal OEi des Inverters I14 auf den "0"-Wert gesetzt.
  • Noch eine weitere Ausführungsform, bei der die Arbeitsspanne eines IC-Ohips bezüglich einer Änderung der Spannungsversorgung während Änderung der Ausgabedaten oder einer externen Rauscheingabe weiter erhöht ist, wird nachfolgend im Vergleich mit der Anordnung aus Figur 13 beschrieben.
  • Figur 18 zeigt einen Teil eines Halbleiterspeichers, der sich von dem Halbleiterspeicher aus Figur 13 darin unterscheidet, daß er eine Steuerschaltung 112 zum Aufnehmen der Signale P des Pulsgenerators 25 aufweist. Die Steuerschaltung 112 gibt ein Leseverstärker-Steuersignal ST, ein Transfersteuerschaltungs- Steuersignal DLY und ein Ausgangspuffer-Steuerschaltungs- Steuersignal aus. Da andere Anordnungen die gleichen sind wie jene der Schaltung aus Figur 13, bezeichnen die gleichen Bezugszeichen in Figur 18 die gleichen Teile wie in Figur 13. In diesem Fall werden ein invertiertes Signal des Signals DLY und das Signal DLY jeweils zur Transfersteuerschaltung 22 anstelle der Signale P und P zugeführt, wie es in Figur 19 gezeigt ist.
  • Der Betrieb des Speichers aus Figur 18 wird nachfolgend mit Bezug zum Zeitdiagramm aus Figur 19 beschrieben. Wenn das Adreßeingabesignal Add zum Zeitpunkt t1 geändert wird, um Daten aus einer neuen Speicherzelle zu lesen, wird eine Speicherzelle entsprechend der Adreßeingabe ausgewählt. Die Daten von der ausgewählten Speicherzelle werden durch den Leseverstärker 21 gelesen. Eine Änderung im Adreßeingabesignal Add wird durch den Pulssignalgenerator 25 wahrgenommen, und folglich wird das Signal P mit einem "1"-Wert für eine vorbestimmte Zeitdauer ausgegeben. Der oben beschriebene Betriebsvorgang des Speichers aus Figur 18 ist der gleiche wie der des Speichers aus Figur 13. Das Signal P wird der Steuerschaltung 112 eingegeben. Folglich erzeugt die Steuerschaltung 112 Leseverstärker-Steuersignale (Signal ST und sein invertiertes Signal ), Transfersteuerschaltungs-Steuersignale (Signal DLY und sein invertiertes Signal ) und ein Ausgangspuffer-Steuerschaltungs- Steuersignal OED.
  • Die Leseverstärker-Steuersignale (Signal ST und sein invertiertes Signal ) werden verwendet, um Daten mit einer höheren Geschwindigkeit zu lesen und um den Leseverstärker 21 zu steuern und gleichzeitig das Potential an der Spaltenleitung, über welche Daten aus einer Speicherzelle gelesen werden, zu steuern. Das Signal ST und sein invertiertes Signal ST werden verwendet, um das Potential einer Spaltenleitung, über welche Daten aus einer Speicherzelle gelesen werden, auf einen Zwischenwert zwischen den Potentialen der Spaltenleitung zu steuern, die dem "1"-Wert und dem "0"-Wert der Daten der Speicherzelle jeweils entsprechen.
  • Insbesondere wird das Potential der Spaltenleitung auf den Zwischenwert durch das Signal ST und sein invertiertes Signal ST durch die Verwendung des Zeitintervalis zwischen dem Moment, in dem das Adreßeingabesignal geändert wird und die neue Speicherzelle ausgewählt wird, und dem Moment, in dem die Zelidaten zu der Spaltenleitung transferiert werden, gesetzt. Wenn die Daten aus der Speicherzelle gelesen werden, wird folglich das Potential der Spaltenleitung von dem Zwischenwert auf das "1"- oder "0"-Potential verändert. Daher wird die erforderliche Zeit für eine Änderung der Daten auf einer Spaltenleitung auf die Hälfte im Vergleich zu einem herkömmlichen Speicher verändert, bei dem beim Lesen von Daten aus einer Speicherzelle das Potential einer Spaltenleitung von dem "1"- Potential zu dem "0"-Potential und umgekehrt geändert wird. Selbst wenn der Leseverstärker 21 den Zwischenwert wahrnimmt, während das Potential der Spaltenleitung auf dem Zwischenwert gehalten wird, wird, da die wahrgenommenen Daten nicht korrekt sind, das Signal ST dabei auf den "0"-Wert gesetzt, um so den Leseverstärker 21 in einen Nicht-Betriebszustand zu setzen, wobei ein übermäßiger Stromverbrauch durch den Leseverstärker 21 verhindert wird.
  • In einigen Halbleiterspeichern werden ein Potential einer Spaltenleitung und ein Potential einer Dummy-Spaltenleitung mit Hilfe eines Differentialverstärkers miteinander verglichen, um so Daten, die in einer Speicherzelle gespeichert sind, wahrzunehmen. Ein Speicher dieser Art wird in folgender Art und Weise gesteuert.
  • Wenn ein Adreßeingabesignal geändert und das Signal P auf den "1"-Wert gesetzt wird, wird das Signal ST auf den "0"-Wert gesetzt. Folglich wird der Leseverstärker 21 in einen Nicht- Betriebszustand gesteuert, um so seinen Stromverbrauch zu vermindern, und gleichzeitig werden Ausgleichstransistoren (Transistoren N5, P3 und N6 in einer Schaltung umfassend ein Speicherzellenfeld, eine Spaltenwählgatterschaltung und einen Leseverstärker, wie sie in Figur 21 gezeigt und später beschrieben wird), die zwischen der Spaltenleitung und der Dummy Spaltenleitung geschaltet sind, eingeschaltet, um so im wesentlichen die Potentiale der Leitungen auszugleichen. Danach wird, wenn Daten von einer neu ausgewählten Speicherzelle auf der Spaltenleitung erscheinen, das Signal ST auf einen "1"-Wert gesetzt. Da das Signal ST auf den "1"-Wert gesetzt wird, werden die Ausgleichstransistoren ausgeschaltet. In diesem Fall sind die Potentiale der Spaltenleitung und der Dummy-Spaltenleitung im wesentlichen zueinander gleichgesetzt. Wenn Daten von der Speicherzelle und der Dummy-Zelle in der Spaltenleitung und in der Dummy-Spaltenleitung erscheinen, tritt eine Potentialdiffe renz sofort zwischen den Potentialen der Leitungen auf. Da diese Potentialdifferenz wahrgenommen wird und durch den Differentialverstärker verstärkt wird, kann eine hohe Lesegeschwindigkeit der Daten erreicht werden. Wie es oben beschrieben ist, wenn das Signal ST auf den "1"-Wert gesetzt ist, liest der Leseverstärker 21 die Daten aus der neu ausgewählten Speicherzelle aus und sendet die ausgelesenen bzw. abgetasteten Daten zur Transfersteuerschaltung 22.
  • Wenn das Signal ST auf den "0"-Wert gesetzt wird, wird das Ausgangspuffer-Steuerschaltungs-Steuersignal auf den "1"- Wert gesetzt. Folglich wird die Ausgabe der Ausgangspuffer-Steuerschaltung 100 auf den "1"-Wert gesetzt, und die Ausgabe der Ausgangspufferschaltung 23 wird in einen Zustand hoher Impedanz gesetzt. Wenn das Signal ST auf den "0"-Wert gesetzt wird, wird zusätzlich das Transfersteuerschaltungs- Steuersignal DLY auf den "0"-Wert gesetzt. Folglich wird die Verzögerungszeit der Transfersteuerschaltung 22 auf einen kurzen Wert gesetzt, so daß ein Eingangssignal der Transfersteuerschaltung 22 sofort zur Ausgangspufferschaltung 23 zugeführt wird. In diesem Fall wird die Ausgabe der Ausgangspufferschaltung 23 in den Zustand hoher Impedanz wegen der folgenden Gründe gesetzt. Wie oben beschrieben, da die Adreßeingabesignale zu geringfügig unterschiedlichen Zeitpunkten geändert werden, werden Daten aus einer Speicherzelle entsprechend einer falschen Adresse während des Zeitintervalis zwischen den ersten und letzten Momenten der Änderung der Adreßsignale ausgegeben. Falls das Signal DLY zu diesem Zeitpunkt auf einen "0"-Wert gesetzt ist, werden die Daten der falschen Speicherzelle sofort in eine Ausgangspufferschaltung 23 über eine Transfersteuerschaltung 22 eingegeben.
  • Daher kann in diesem Fall, wenn der Ausgang der Ausgangspufferschaltung 23 auf einen Zustand hoher Impedanz gesetzt ist, eine Datenausgabe aus der falschen Speicherzelle verhindert werden. Zusätzlich wird, wie es oben beschrieben ist, da eine Ausgabe des Leseverstärkers 21 nicht von der Ausgangspufferschaltung 23 ausgegeben werden darf, während der Leseverstärker 21 so gesteuert wird, daß er in einem Nicht-Betriebszustand ist, der Ausgang der Ausgangspufferschaltung 23 in einen Zustand hoher Impedanz gesetzt.
  • Wenn die Daten von der neu ausgewählten Speicherzelle durch den Leseverstärker 21 abgetastet/verstärkt sind und die Transfersteuerschaltung 22 erreichen, wird ferner das Signal DLY auf den "0"-Wert gesetzt, um so die Verzögerungszeit der Transfersteuerschaltung 22 zu verringern und die Daten schnell weiterzuleiten. Wenn die Verzögerungszeit der Transfersteuerschaltung 22 auf einen langen Wert gesetzt ist und die Transfersteuer schaltung 22 als Rauschunterdrücker arbeitet, wird eine Ausgabe der Transfersteuerschaltung 22 vorzugsweise ausgegeben von der Ausgangspufferschaltung 23 gehalten. Daher braucht das Signal oder DLY nicht sofort geschaltet zu werden, nachdem das Signal ST auf den "0"-Wert gesetzt wird. Es ist besonders bevorzugt, daß das Signal oder DLY geschaltet wird, wenn eine vorbestimmte Zeitdauer von dem Moment, in dem das Signal ST auf den "0"-Wert gesetzt ist, abgelaufen ist.
  • Das Signal ST wird auf den "1"-Wert gesetzt, wenn die Potentiale der Spaltenleitung und der Dummy-Spaltenleitung im wesentlichen gleich zueinander werden. Folglich werden die Daten der neu ausgewählten Speicherzellen abgetastet/verstärkt durch den Leseverstärker 21 und in die Transfersteuerschaltung 22 eingegeben. In diesem Fall, da das Signal DLY auf den "0"-Wert gesetzt ist und folglich die Verzögerungszeit der Transfersteuerschaltung 22 kurz ist, wird die Eingabe zur Schaltung 22 sofort ausgegeben und der Ausgangspufferschaltung 23 zugeführt. Das Steuersignal wird auf den "0"-Wert gesetzt, wenn die Daten von der neu ausgewählten Speicherzelle die Ausgangspufferschaltung 23 erreichen. Folglich wird die Ausgabe von der Ausgangspuffer-Steuerschaltung 100 auf den "0"-Wert gesetzt, und der Zustand hoher Impedanz des Ausgangs der Ausgangspufferschaltung 23 wird gelöscht, wobei die Daten der neu gewählten Speicherzelle nach außen ausgegeben werden. Wenn das Steuersignal auf einen "0"-Wert gesetzt ist, wird das Signal DLY auf einen "1"-Wert gesetzt und folglich die Verzögerungszeit der Transfersteuerschaltung 22 auf eine lange Zeit eingestellt.
  • D.h., daß die Verzögerungszeit der Transfersteuerschaltung 22 auf eine kurze Zeit eingestellt wird, wenn das Signal DLY auf den "0"-Wert gesetzt ist, so daß ihre Eingabe sofort ausgegeben wird, während die Verzögerungszeit auf einen vorbestimmten Wert verlängert wird, wenn das Signal DLY auf den "1"-Wert gesetzt ist. Wenn das Signal DLY auf den "1"-Wert gesetzt ist, falls der Zeitraum bzw. die Zeitweite eines Eingabesignals zur Transfersteuerschaltung 22 kürzer ist als der vorbestimmte Wert der Verzögerungszeit davon, wird daher diese Eingabe durch die Transfersteuerschaltung 22 absorbiert, so daß ihre Ausgabe nicht verändert wird. In dieser Anordnung wird das Signal DLY vorzugsweise auf den "0"-Wert gesetzt, während des Zeitintervalls zwischen dem Moment, in dem Daten von einer neu ausgewählten Speicherzelle am Ausgang des Leseverstärkers. 21 erscheinen, und dem Moment, in dem die Daten sofort von der Transfersteuerschaltung 22 ausgegeben werden.
  • Gemäß dem oben beschriebenen Speicher aus Figur 18, da der Leseverstärker 21, die Transfersteuerschaltung 22 und die Ausgangspuffer-Steuerschaltung 100 durch unterschiedliche Signale gesteuert werden, kann die Schaltungsbetriebsspanne weiter erhöht werden. Zusätzlich, gemäß obigem Speicher, selbst wenn ein Betriebsfehler am Leseverstärker 21 wegen einer Änderung an der Spannungsversorgung nach einem Datenausgabevorgang auftritt, wird, da das Signal DLY auf den "1"-Wert zu diesem Zeitpunkt gesetzt ist und eine große Verzögerungszeit in der Transfersteuerschaltung 22 eingestellt ist, eine falsche Ausgabe von dem Leseverstärker 21 durch die Transfersteuerschaltung 22 absorbiert, solange wie die Zeitweite bzw. Impulsbreite der falschen Ausgabe innerhalb der vorbestimmten Verzögerungszeit liegt und folglich die Ausgabe der Transfersteuerschaltung 22 nicht verändert wird, wodurch eine Ausgabe der falschen Daten an der Ausgangspufferschaltung 23 verhindert wird. Zusätzlich, selbst wenn Rauschen in einem Adreßeingangsabschnitt oder in einem Eingangssignal enthalten ist, kann die Ausgabe von falschen Daten von der Ausgangspufferschaltung 23 verhindert werden, wie es oben beschrieben ist.
  • D.h., gemäß der oben beschriebenen Anordnung aus Figur 18, kann eine hochzuverlässige integrierte Halbleiterschaltung erhalten werden. Diese integrierte Halbleiterschaltung kann einen Arbeitsfehler in ihren inneren Schaltungen wegen einer Änderung an der Spannungsversorgung nach einer Änderung in den Ausgabebzw. Ausgangsdaten oder einer externen Rauscheingabe verhindem. Zusätzlich kann in der integrierten Halbleiterschaltung die Ausgangsleistung eines Ausgangspuffertransistors groß gewählt werden, und die Betriebsspanne eines jeden IC-Ohips bezüglich von Änderungen der Spannungsversorgung oder bezüglich von Rauschen kann erhöht werden, während seine Datenauslesegeschwindigkeit auf hohem Wert gehalten wird.
  • Figur 20 zeigt eine detaillierte Anordnung einer Steuerschaltung 112 des Halbleiterspeichers aus Figur 18. Figur 21 zeigt eine detaillierte Anordnung des Speicherzellenfeldes 18, der Spaltenwählgatterschaltung 20 und des Leseverstärkers 21. Figur 22 zeigt eine detaillierte Anordnung der Ausgangspuffer-Steuerschaltung 100. Diese Anordnungen werden nachfolgend kurz be schrieben. In dem Halbleiterspeicher aus Figur 18 werden die zwei folgenden Fälle betrachtet, wenn Daten aus einer Speicherzelle gelesen werden sollen. Im ersten Fall werden Daten aus einer neu ausgewählten Speicherzelle durch eine Änderung der Adreßeingabe gelesen, wenn der Chip sich in einem ausgewählten Zustand (aktiver Zustand) befindet. Im zweiten Fall werden Daten von einer durch eine Adresse ausgewählten Speicherzelle gelesen, die eingegeben werden, wenn der Chip von einem nichtausgewählten Zustand (Standby-Zustand) in einen ausgewählten Zustand (aktiver Zustand) umgeschaltet wird. D.h., Daten werden gelesen, wenn eine Adreßeingabe geändert wird oder wenn eine Chip-Enable-Eingabe (oder ein Chip-Wählsignal) geändert wird.
  • In der Steuerschaltung 112 aus Figur 20 sind daher eine Adreßpuffer-Äquivalentschaltung 121, eine Reihendekodierer-Äquivalentschaltung 122, eine Wortleitungs-Äquivalentschaltung 123 und eine Zeitwahrnehmungsschaltung 124 mit dem Eingang eines ST-Signalgenerators 125 verbunden, um so durch den ST-Signalgenerator 125 eine Ausgabe eines Signals und seines invertierten Signals ST zu Zeitpunkten zu bewirken, entsprechend einem Zeitintervall zwischen dem Moment, in dem entweder die oben genannten zwei Fälle auftreten, d.h. eine Adreßeingabe geändert wird oder ein Chip in einen Auswahlzustand gesetzt wird, und dem Moment, in dem eine Wortleitung in dem Speicherzellenfeld tatsächlich ausgewählt wird.
  • Insbesondere wird das Signal zu der Reihendekodierer-Äquivalentschaltung 122 über die Adreßpuffer-Äquivalentschaltung 121 zugeführt. Die Ausgangsstufe der Reihendekodierer-Äquivalentschaltung 122 wird durch das Signal P so gesteuert, daß eine Ausgabe der Schaltung 122 an die Wortleitungs-Äquivalentschaltung 123 eingegeben wird. Speicherzellen CELL der Wortleitungs-Äquivalentschaltung 22 sind mit einer Signalleitung DWL verbunden, die einer Wortleitung entspricht. N-Kanaltransistoren N103, von welchen jeder durch ein Signal P eingeschaltet wird, sind zwischen der Signalleitung DWL und dem Masseanschluß angeordnet und damit verbunden. Die Zeitwahrnehmungsschaltung 124 ist mit der Ausgangsseite der Wortleitungs-Äquivalentschaltung 123 verbunden.
  • Bei dieser Anordnung, wenn eine Adreßeingabe geändert wird und das Signal P auf den "1"-Wert gesetzt wird, während das Signal auf den "0"-Wert gesetzt wird, d.h. in einen aktiven Zustand gesetzt wird, wird eine Ausgabe der Wortleitungs-Äqui valentschaltung 123 auf den "0"-Wert gesetzt. Wenn das Signal P auf den "0"-Wert nach diesem Arbeitsvorgang bzw. Operation gesetzt wird, wird die Signalleitung DWL, die einer Wortleitung in der Wortleitungs-Äquivalentschaltung 123 entspricht, auf den "1"-Wert mit der gleichen Geschwindigkeit geladen, mit der eine Wortleitung in dem Speicherzellenfeld 18 geladen wird. Die Zeitwahrnehmungsschaltung 124 nimmt einen Zeitpunkt wahr, an dem die Wortleitung im Speicherzellenfeld 18 einen vorbestimmten Wert erreicht.
  • Wenn das Signal auf den "0"-Wert gesetzt wird und in einen Zustand aktiviert wird, in welchem eine Adresse eingegeben wird, wird die Änderung des Signals an die Wortleitungs- Äquivalentschaltung 123 über die Adreßpuffer-Äquivalentschaltung 121 und die Reihendekodierer-Äquivalentschaltung 122 eingegeben. Anschließend wird das Signal DWL, das einer Wortleitung in der Wortleitungs-Äquivalentschaltung 123 entspricht, auf den "1"-Wert mit der gleichen Geschwindigkeit, wie die Wortleitung in dem Speicherzellenfeld 18 geladen wird, geladen. Die Zeitwahrnehmungsschaltung 124 nimmt einen Zeitpunkt wahr, wenn die Wortleitung des Speicherzellenfeldes 18 einen vorbestimmten Wert erreicht. In der Zeitwahrnehmungsschaltung 124 sind ein einziger p-Kanaltransistor P103 und zwei parallel geschaltete n-Kanaltransistoren N105 und N106 in Reihe zwischen den Potentialen VDD und VSS geschaltet, so daß eine Eingabe zu jedem Gate zugeführt werden kann. In dieser Ausführungsform werden zwei n-Kanaltransistoren verwendet. Falls jedoch eine Anzahl von p- und n-Kanaltransistoren verwendet wird und die Anzahl der Transistoren, die verbunden werden sollen, geändert wird, kann das Verhältnis der p-Kanaltransistoren zu den n- Kanaltransistoren frei verändert werden werden. Daher kann der Wahrnehmungswert (Schwellenwert) der Zeitwahrnehmungsschaltung 124 zum Wahrnehmen der Spannung der Signalleitung DWL, die einer Wortleitung in der Wortleitungs-Äquivalentschaltung 123 entspricht, frei gewählt werden.
  • Eine Ausgabe der Zeitwahrnehmungsschaltung 124 wird an den ST- Signalgenerator 125 eingegeben. Das Ausgangssignal ST der Zwischenstufe des ST-Signalgenerators 125 wird an einen -Signalgenerator 126 zum Erzeugen des Signals eingegeben. Die Ausgabe vom -Signalgenerator 126 wird an den DLY- Signalgenerator 127 zusammen mit dem Signal eingegeben. Folglich erzeugt der DLY-Signalgenerator 127 das Signal DLY und sein invertiertes Signal . In jeder oben beschriebenen Schaltung bezeichnen die Bezugszeichen I einen Inverter; C einen Kondensator; P einen p-Kanaltransistor, N einen n-Kanaltransistor, NR eine NOR-Gatterschaltung, NA eine NAND-Gatterschaltung und TG eine Transfergatterschaltung.
  • In der Steuerschaltung 112, nachdem das Signal P den "1"-Wert erreicht, wird das Signal ST auf den "0"-Wert gesetzt. Das Signal wird auf den "1"-Wert gesetzt, nachdem das Signal ST den "0"-Wert einnimmt. Nachdem das Signal CED den "1"-Wert einnimmt, wird das Ausgabesignal der Ausgangspuffer Steuerschaltung 100 (wird später unter Bezugnahme zu Figur 27 beschrieben) auf den "1"-Wert gesetzt. Das Signal DLY wird auf den "0"-Wert gesetzt, nachdem das Signal den "1"-Wert einnimmt. Wenn das Signal P auf den "0"-Wert gesetzt wird, nimmt das Signal ST den "1"-Wert ein, nachdem eine vorbestimmte Verzögerungszeit abgelaufen ist. Das Signal wird auf den "0"-Wert gesetzt, nachdem das Signal ST den "1"-Wert einnimmt. Das Signal DLY wird auf den "1"-Wert gesetzt, nachdem das Signal den "0"-Wert einnimmt. Wenn die Ausgangspuffer- Steuerschaltung 100 den "1"-Wert des Signals DLY wahrnimmt, wird das Signal auf den "0"-Wert gesetzt. D.h., wenn das Signal P eine logische "1" einnimmt, werden das Signal ST, das Signal , das Signal und das Signal DLY in der aufgeführten Reihenfolge geändert. Wenn das Signal P eine logische "0" einnimmt, werden das Signal ST, das Signal , das Signal DLY und das Signal in der aufgeführten Reihenfolge geändert.
  • Figur 21 zeigt ein Speicherzellenfeld 18, eine Spaltengatter schaltung 20 und einen Leseverstärker 21 in dem Halbleiterspeicher, der einen Differentialverstärker als Leseverstärker 21 verwendet. Unter Bezugnahme zur Figur 21 bezeichnen die Bezugszeichen MC1 bis MCn Speicherzellen, die durch MOS-Transistoren vom Floating-Gate-Typ ausgebildet sind; DCm eine Dummy-Zelle, die durch einen MOS-Transistor vom Floating-Gate-Typ ausgebildet ist; WLm eine Reihenleitung; BL1 bis BLn Spaltenleitungen und DBL eine Dummy-Spaltenleitung. Das Bezugszeichen 15 bezeichnet einen Reihendekodierer und 14 einen Spaltendekodierer. Die Bezugszeichen BT1 bis BTn bezeichnen Spaltenwähl-Gatetransistoren und DBT einen Dummy-Spaltenwähltransistor, der äquivalent zu einem der Transistoren BT1 bis BTn ist und dessen Gate mit dem Potential VDD verbunden ist. Der Transistor DBT ist in die Dummy-Spaltenleitung DBL eingefügt. Das Bezugszeichen BL bezeichnet eine Spaltenleitung, an die die Spaltenauswahl Gatetransistoren BT1 bis BTn gemeinsam angeschlossen sind, LD1 eine erste Lastschaltung, die mit der Spaltenleitung BL verbunden ist, und LD2 eine zweite Lastschaltung, die mit der Dummy- Spaltenleitung DBL verbunden ist. Ein Potential Vin einer Spalte BL' an der Ausgangsseite der ersten Lastschaltung LD1 und ein Potential Vref (Bezugspotential) der Dummy-Spaltenleitung DBL' an der Ausgangsseite der zweiten Lastschaltung LD2 werden an einen Datenwahrnehmungsabschnitt 28 (der z. B. durch einen CMOS Stromspiegel ausgebildet ist) des Leseverstärkers vom Differentialverstärkertyp eingegeben.
  • Zusätzlich ist ein n-Kanaltransistor N5 mit seinem Gate zum Aufnehmen des Signals ST zwischen eine erste und eine zweite Lastschaltung LD1 und LD2 geschaltet. Eine CMOS-Transfergatterschaltung, die durch parallel geschaltete p- und n-Kanaltransistoren P3 und N6 ausgebildet ist, deren Gates jeweils zum Aufnehmen des Signals ST und des invertierten Signals vorgesehen sind, ist zwischen die Spaltenleitung BL' und die Dummy-Spaltenleitung DBL' geschaltet (zwischen zwei Eingabeanschlüsse eines Datenauswähl-Schaltungsabschnittes 28).
  • Im oben beschriebenen Leseverstärker ist der p-Kanaltransistor P4 für die Aktivierungssteuerung, der ein Gate zum Aufnehmen des invertierten Signals aufweist, zwischen das Potential VDD und den Datenwahrnehmungs-Schaltungsabschnitt 28 geschaltet. Bei dieser Anordnung, wenn der Transistor P4 AUS ist bzw. sperrt, wird der Datenwahrnehmungs-Schaltungsabschnitt 28 in einen nicht-Betriebszustand gesetzt, um so seinen Stromverbrauch zu vermindern. Der n-Kanaltransistor N7 mit einem Gate zum Aufnehmen des invertierten Signals ST ist zwischen dem Ausgangsanschluß des Abschnitts 28 und dem Masseanschluß angeschlossen. Der p-Kanaltransistor P5 mit einem Gate zum Aufnehmen des Signals ST ist in der ersten Lastschaltung LD1 angeordnet. Der p-Kanaltransistor P6 mit einem Gate zum Aufnehmen des Signals ST ist in der zweiten Lastschaltung LD2 angeordnet.
  • Bei der oben beschriebenen Schaltungsanordnung aus Figur 21 werden Daten von einer ausgewählten Speicherzelle durch Vergleichen des Bezugspotentials Vref der Dummy-Spaltenleitung DBL', das auf Grundlage der Daten in der Dummy-Zelle DCm erzeugt wird, mit dem Potential Vin der Spaltenleitung BL', das auf Grundlage der ausgelesenen Daten von der ausgewählten Speicherzelle erzeugt wird, wahrgenommen. Wenn ein Adreßeingabesignal geändert wird, wird das Signal ST auf den "0"-Wert gesetzt, so daß der p-Kanaltransistor P4 für die Aktivierungssteuerung ausgeschaltet ist und die Transistoren N5, N6, P3, P5 und P6 eingeschaltet sind. Folglich werden die Spaltenleitung BL' und die Dummy-Spaltenleitung DBL' über die Transistoren N5, N6 und P3 kurzgeschlossen und auf ein im wesentlichen gleiches Potential gesetzt. In diesem Fall werden, um die Spaltenleitung BL' und die Dummy-Spaltenleitung DBL' auf gleiche Potentiale mit höherer Geschwindigkeit zu setzen, die p-Kanaltransistoren P5 und P6 der ersten und zweiten Lastschaltungen LD1 und LD2 eingeschaltet, um die Stromzuführungskapazitäten der Lastschaltungen LD1 und LD2 gegenüber einem normalen Lesevorgang zu erhöhen. Ferner wird in diesem Fall ein n-Kanaltransistor N7 an der Ausgangsseite des Leseverstärkers eingeschaltet und ein Ausgang des Leseverstärkers wird auf den "0"-Wert gesetzt.
  • Der Betrieb des Leseverstärkers aus Figur 21 wird nachfolgend mit Bezugnahme zum Zeitdiagramm der Ausführungsform (Figur 23A) und dem Zeitdiagramm für einen Fall (Figur 23B), bei dem die Transistoren N5, N6, P3, P5 und P6 nicht verwendet werden, beschrieben. Wenn Daten von einer ausgewählten Speicherzelle sich auf dem "1"-Wert befinden, ist das Potential Vin der Spaltenleitung BL geringer als das Bezugspotential Vref der Dummy-Spaltenleitung DBL'. In diesem Fall gemäß der obigen Ausführungsform, wie es in Figur 23A gezeigt ist, wenn das Signal ST auf den "0"-Wert gesetzt ist, werden die Spaltenleitung BL' und die Dummy-Spaltenleitung DBL' auf gleiche Potentiale mit hoher Geschwindigkeit über die Transistoren N5, N6 und P3 gesetzt. Wenn das Signal ST auf den "1"-Wert gesetzt und der p-Kanaltransistor P4 eingeschaltet wird, erscheint die erforderliche Potentialdifferenz schnell, da die Potentiale der Spaltenleitung BL' und der Dummy-Spaltenleitung DBL' im wesentlichen vom gleichen Wert bzw. Niveau geändert werden. Folglich können die Daten der Speicherzelle mit höherer Geschwindigkeit abgetastet/verstärkt und ausgegeben werden.
  • Im Gegensatz hierzu, falls die Transistoren N5, N6, P3, P5 und P6 nicht verwendet werden, ist das Zeitintervall zwischen dem Moment, in dem das Potential Vin der Spaltenleitung BL' durch Daten von einer ausgewählten Speicherzelle verändert wird, und dem Moment, in dem eine geforderte Potentialdifferenz zwischen dem Potential Vin und dem Bezugspotential Vref erscheint, verlängert, wie es in Figur 238 gezeigt ist. Daher können die Daten aus der Speicherzelle nicht mit hoher Geschwindigkeit abgetastet/verstärkt werden.
  • In der Ausgangspuffer-Steuerschaltung aus Figur 22 bezeichnet das Bezugszeichen ein Ausgabe-Enable-Steuersignal. Die Signale und werden in eine NOR-Gatterschaltung NR5 mit zwei Eingängen eingegeben. Ein Ausgang der NOR-Gatterschaltung NR5 ist einem Eingangsanschluß einer NOR-Gatterschaltüng NR7, die zwei Eingänge aufweist, über eine NOR-Gatterschaltung NR6, die zwei Eingänge aufweist, zugeführt, wobei ein Eingang mit dem Potential VSS verbunden ist. Das Signal wird am anderen Eingabeanschluß der NOR-Gatterschaltung NR7 eingegeben, und ihr Ausgang wird einem Eingangsanschluß einer NAND-Gatterschaltung NA1 zugeführt, die zwei Eingänge aufweist. Das Signal DLY wird einem anderen Eingangsanschluß einer NAND-Gatterschaltung NA1 zugeführt, und ein Inverter I15 ist an die Ausgangsseite davon angeschlossen.
  • In der obigen Ausgangspuffer-Steuerschaltung, wenn das Signal auf den "1"-Wert gesetzt wird, wird der Ausgang der NOR- Gatterschaltung NR7 auf den "0"-Wert gesetzt. Das Signal als Ausgabe der NAND-Gatterschaltung NA1 wird dann auf den "1"- Wert gesetzt, und das Signal OEi als Ausgabe des Inverters I15 wird auf den "0"-Wert gesetzt. Folglich wird der Ausgang der Ausgangspufferschaltung 23 in einen Zustand hoher Impedanz durch komplementäre Signale und OEi gesetzt. Im Gegensatz hierzu, wenn die Signale , und auf den "0"-Wert gesetzt werden und das Signal DLY auf den "1"-Wert gesetzt wird, werden das Signal auf den "0"-Wert gesetzt und das Signal OEi auf den "1"-Wert gesetzt. Folglich werden Daten von der Ausgangspufferschaltung 23 ausgegeben.
  • Figur 24 zeigt einen Teil eines Halbleiterspeichers einer integrierten Halbleiterschaltung gemäß einer noch weiteren Ausführungsform Dieser Halbleiterspeicher unterscheidet sich von dem herkömmlichen Halbleiterspeicher aus Figur 4 dahingehend, daß er eine Datensignalspeicherschaltung 27 umfaßt, deren Betriebszustände durch eine Pulssignalausgabe des Pulssignalgenerators 25 gesteuert werden und der zwischen der Transfersteuerschaltung 22 und der Ausgangspufferschaltung 23 angeschlossen ist.
  • Insbesondere gemäß Figur 24 wählt die Reihendekodiererschaltung 15 eine Wortleitung des Speicherzellenfeldes 18, in dem Speicherzellen zum Abspeichern von Daten angeordnet sind. Die Spaltendekodiererschaltung 14 wählt eine Bitleitung des Speicherzellenfeldes 18 durch Steuern der Spaltenwählgatterschaltung 20. Bei diesem Vorgang wird eine Speicherzelle vom Speicherzellenfeld 18 ausgewählt, und der Leseverstärker 21 führt einen Abtast/Verstärkungs-Vorgang in Übereinstimmung mit den Daten in der ausgewählten Speicherzelle aus. Eine Ausgabe des Leseverstärkers 21 wird nach außerhalb des Chips über die Transfersteuerschaltung 22, die Datensignalspeicherschaltung 27 und die Ausgangspufferschaltung 23 ausgelesen. Die Arbeitsvorgänge der Transfersteuerschaltung 22 und der Datensignalspeicherschaltung 27 werden in einer Art und Weise gesteuert, wie es später beschrieben wird.
  • Die Ausgaben der Reihen- und Spaltenadreßpuffer 12 und 13 werden jeweils in den Pulssignalgenerator 25 eingegeben. Folglich sind die Pulsausgänge des Pulssignalgenerators 25 mit einer einzigen Busleitung über z.B. eine OR-Gatterschaltung (nicht dargestellt) verbunden, so daß ein Pulssignal P durch den Pulssignalgenerator 25 erzeugt wird. Das Signal P steuert die Arbeitsvorgänge der Transfersteuerschaltung 22 und der Datensignalspeicherschaltung 27.
  • Da die Adreßpufferschaltungen 12 und 13 und der Adreßpulssignalgenerator 25 in Figur 24 die gleichen wie die an Hand von Figur 15 beschriebenen sind, wird eine Beschreibung davon weggelassen. In der folgenden Beschreibung ist ein Arbeitszustand der Transfersteuerschaltung 22 äquivalent zu einem Zustand, bei dem die Verzögerungsschaltung 91 in Figur 16 als eine Art Rauschunterdrücker arbeitet, wobei ein Nicht-Betriebszustand der Transfersteuerschaltung 22 äquivalent zu einem Zustand ist, bei dem die Schaltung 91 als Bypass-Schaltung bezüglich der Verzögerungsschaltung 91 arbeitet und sofort eine Eingabe ausgibt.
  • Figur 25 zeigt eine detaillierte Anordnung der Datensignalspeicherschaltung 27 aus Figur 24. Eine Ausgabe der Transfersteuerschaltung 22 wird an dem getakteten Inverter CI2 eingegeben. Drei Inverter I16 bis I18 sind an die Ausgangsseite des getakteten Inverters CI2 angeschlossen. Der getaktete Inverter CI3 ist zum Zwischenspeichern zwischen den Ausgangs- und Eingangsknoten des Inverters I16 der ersten Stufe geschaltet. In einer Eingangsstufe sind der getaktete Inverter CI2, ein p- Kanaltransistor, der durch das Signal P mit dem "0"-Wert eingeschaltet wird, und ein n-Kanaltransistor, der durch das invertierte Signal des Signals P mit einem "1"-Wert eingeschaltet wird, in Reihe mit einem Inverter geschaltet. Im getakteten Inverter CI3 sind zum Zwischenspeichern ein n-Kanaltransistor, der durch einen "0"-Wert des invertierten Signals P des Signals P eingeschaltet wird, und ein n-Kanaltransistor, der durch einen "1"-Wert des Signals P eingeschaltet wird, in Reihe mit einem Inverter geschaltet.
  • Während das Signal P auf dem "0"-Wert gehalten wird, wird daher der getaktete Inverter CI2 der Eingangsstufe aktiviert, und der getaktete Inverter CI3 zum Zwischenspeichern in einen inaktiven Zustand übergeführt. Folglich wird eine Eingabe zur Ausgangspufferschaltung 23 über den getakteten Inverter CI2 der Eingangsstufe und die drei Inverter I16 bis I18 ausgegeben. Dieser Zustand wird als Nicht-Betriebszustand (non-latch bzw. Nicht- Signalspeicher) der Datensignalspeicherschaltung 27 nachfolgend bezeichnet. Während das Signal P auf dem "1"-Wert gehalten wird, ist der Inverter CI2 in einem inaktiven Zustand, und der Inverter CI3 wird oder ist aktiviert. Folglich wird eine Ausgabe des Inverters I16 der ersten Stufe durch den getakteten Inverter CI3 und den Inverter I16 der ersten Stufe zwischengespeichert. Diese zwischengespeicherten bzw. verriegelten Daten werden zur Ausgangspufferschaltung 23 über die Inverter I17 und I18 ausgegeben. Dieser Zustand wird als Betriebszustand der Datensignalspeicherschaltung 27 bzw. Datenverriegelungsschaltung 27 bezeichnet.
  • Der Betrieb des Speichers aus Figur 24 wird nachfolgend mit Bezug zum Zeitdiagramm aus Figur 26 beschrieben. Wenn das Adreßeingangssignal Add zum Zeitpunkt t1 geändert wird, um so Daten aus einer neuen Speicherzelle auszulesen, wird eine Speicherzelle entsprechend der Adreßeingabe aus dem Speicherzellenfeld 18 durch die Reihen- und Spaltendekodiererschaltungen 14 und 15 und die Spaltenauswahl-Gatterschaltung 20 ausgewählt. Daten von der ausgewählten Speicherzelle werden durch den Leseverstärker 21 gelesen. Zusätzlich zu solch einem normalen Lesevorgang, wenn das Adreßeingangssignal Add geändert wird, nimmt ein Pulssignalgenerator 25 die Änderung wahr und gibt das Signal P ("1"-Wert) für eine vorbestimmte Zeitdauer aus. Wenn das Signal P erzeugt wird, das eine lange Verzögerungszeit aufweist, wird die Datensignalspeicherschaltung 27 in einen Arbeitszustand bzw. Betriebszustand gesetzt.
  • Demgemäß speichert die Datensignalspeicherschaltung 27 Daten von einer Speicherzelle entsprechend einer Adresse vor der Adreßänderung zwischen und gibt sie zur Ausgangspufferschaltung 23 aus. Die Transfersteuerschaltung 22 gibt sofort die Daten von der neu ausgewählten Speicherzelle, die von dem Leseverstärker 21 ausgelesen und bestätigt werden, zur Datensignalspeicherschaltung 27 aus. Wenn das Signal P nach dem Ablauf einer vorbestimmten Zeitdauer auf den "0"-Wert gesetzt wird, arbeitet die Transfersteuerschaltung 22 als Rauschunterdrücker. Zusätzlich wird die Datensignalspeicherschaltung 27 in einen Nicht-Betriebszustand gesetzt und führt die Ausgabe, die durch den Leseverstärker 21 bestätigt ist, der Ausgangspufferschaltung 23 zu.
  • In dem oben beschriebenen Speicher aus Figur 24 können die gleichen Wirkungen wie jene der Speicher, die unter Bezugnahme zu den Figuren 13 und 18 beschrieben sind, erhalten werden. Dies wird nachfolgend beschrieben. Gemäß dem Speicher aus Figur 24, selbst wenn ein Betriebsfehler im Leseverstärker 21 auf Grund einer Änderung an der Spannungsversorgung nach einer Datenausgabe auftritt und eine falsche Ausgabe erscheint, wie sie durch den Abschnitt A in Figur 26 bezeichnet ist, da das Signal P sich hierbei auf dem "0"-Wert befindet und die Transfersteuerschaltung 22 als Rauschunterdrücker arbeitet, wird die falsche Ausgabe durch die Transfersteuerschaltung 22 absorbiert, und folglich wird ihre Ausgabe nicht geändert, solange die Dauer des falschen Signales des Leseverstärkers 21 in die vorbestimmte Zeitdauer fällt, wobei die Ausgangspufferschaltung 23 vom Ausgeben der falschen Daten abgehalten wird. Folglich kann die Leistungsfähigkeit eines Ausgangspuffertransistors groß gewählt werden, und die Datenleserate kann. weiter erhöht werden. Falls die Spannung der Spannungsversorgung sich ändert, gibt ein Adreßeingabeabschnitt Pulsdaten aus, wobei Daten von einer falschen Speicherzelle entsprechend einer falschen Adresse einschließlich des Pulses entsprechend der Änderung der Span nungsversorgung durch den Leseverstärker 21 ausgelesen werden, so daß eine falsche Ausgabe am Ausgang des Leseverstärkers 21 erscheint, wie es durch den Abschnitt B in Figur 26 bezeichnet ist. In diesem Fall jedoch, falls das Signal P auf den "1"-Wert gesetzt ist, wird die Datensignalspeicherschaltung 27 in einen Betriebszustand gesetzt. Daher speichert die Datensignalspeicherschaltung 27 Daten von einer Speicherzelle entsprechend einer Adresse vor der Adreßänderung und gibt sie zur Ausgangspufferschaltung 23 aus. Selbst wenn das Signal P auf den "0"- Wert nach dem Ablauf einer vorbestimmten Zeitdauer gesetzt wird, da die Ausgabe vom Leseverstärker 21 mit den zwischengespeicherten Daten in der Datensignalspeicherschaltung 27 übereinstimmt, wird die Ausgabe der Ausgangspufferschaltung 23 nicht vom "1"-Wert zum "0"-Wert und umgekehrt geändert.
  • Da die Dateneingangsstufe des los Daten von einem anderen IC aufnimmt, und falls ein Rauschen im Eingabesignal des anderen los enthalten ist, bewertet die interne Schaltung des los dieses Rauschen zusätzlich als eine Änderung in den Eingabedaten, und ein Betriebsfehler kann auftreten. Selbst wenn jedoch ein Rauschen in den Adreßeingabedaten enthalten ist, wie es durch den Abschnitt C in Figur 26 angezeigt ist, und der Pulssignalgenerator 25 dieses Rauschen wahrnimmt, so daß das Signal P auf den "1"-Wert gesetzt wird, da die Datensignalspeicherschaltung 27 in einen Betriebszustand während dieser Zeitdauer gesetzt ist, die vorläufigen Daten zwischenspeichert und sie über die Ausgangspufferschaltung 23 weiter ausgibt, werden die falschen Daten nicht ausgegeben, und folglich tritt kein Betriebsfehler bzw. keine Fehlerfunktion im IC-Chip auf.
  • Wie oben beschrieben, gemäß der Anordnung aus Figur 24, kann ein hochzuverlässiger Halbleiter-IC erhalten werden. Gemäß diesem 10, wenn ein Adreßeingabesignal geändert wird und eine Ausgangspufferschaltung 23 betätigt wird, um Daten zu lesen, werden die Transfersteuerschaltung 22 in einen Nicht-Betriebszustand und die Datensignalspeicherschaltung 27 in einen Betriebszustand auf Grundlage eines vom Pulssignalgenerator 25 ausgegebenen Pulssignales gesetzt, um so die eingegebenen Daten für die vorbestimmte Zeitdauer zwischenzuspeichern, wobei ein Betriebsfehler durch eine Änderung der Spannungsversorgung nach einer Änderung in den Ausgabedaten oder durch eine externe Rauscheingabe verhindert wird. Zusätzlich kann die Leistungsfähigkeit eines Ausgangspuffertransistors auf einen großen Wert gesetzt werden, und die Arbeitsspanne des IC-Chips bezüglich einer Leistungs- bzw. Spannungsänderung und bezüglich des Rauschens kann erhöht werden, während eine hohe Datenleserate groß gehalten wird.
  • Eine noch weitere Ausführungsform, bei der die Betriebsspanne des IC-Chips bezüglich einer Leistungs- bzw. Spannungsänderung nach einer Änderung in den Ausgabedaten oder bezüglich einer externen Rauscheingabe weiter gegenüber dem 10 mit der Anordnung aus Figur 24 erhöht werden kann, wird nachfolgend beschrieben.
  • Figur 27 zeigt einen Teil eines Halbleiterspeichers. Dieser Halbleiterspeicher unterscheidet sich von dem Halbleiterspeicher aus Figur 4 dahingehend, daß er die folgenden Schaltungen umfaßt: (1) Steuerschaltung 112, zum Empfangen des Signals P vom Pulssignalgenerator 25 und zum Erzeugen eines Leseverstärker-Steuersignals ST, eines Transfersteuerschaltungs-Steuersignals DLY, eines Datensignalspeicher-Schaltungssteuersignals LTH und eines Ausgangspuffer-Steuerschaltungs-Steuersignals , und zum Zuführen dieser Signale jeweils an den Leseverstärker 21, die Transfersteuerschaltung 22, die Datensignalspeicherschaltung 27 und die Ausgangspuffer- Steuerschaltung 100, (2) eine Signalspeicher-Modusänderungsschaltung 32 zum Erzeugen eines Steuersignals DHS zum Steuern der Steuerschaltung 112 auf Grundlage eines internen Enable- Signals , das von der Chip-Enable-Pufferschaltung 31 zum Verstärken/Formen eines externen Eingabe-Chip-Enable-Signals ausgegeben wird, und (3) eine Ausgangspuffer-Steuerschaltung 100 zum Steuern der Ausgangspufferschaltung 23 auf Grundlage des Ausgangspuffer-Steuerschaltungs-Steuersignals der Steuerschaltung 112 und des Steuersignals DHS der Signalspeicher-Modusänderungsschaltung 32. Da andere Anordnungen die gleichen sind wie jene des Halbleiterspeichers in Figur 24, bezeichnen die gleichen Bezugszeichen in Figur 27 die gleichen Teile wie in Figur 24.
  • Der Halbleiterspeicher aus Figur 27 verwendet ein System zum Wahrnehmen von Daten durch Vergleichen, z.B. des Potentials einer Spaltenleitung, über welche Daten von einer Speicherzelle gelesen werden, mit dem Potential einer Dummy-Spaltenleitung durch Verwendung eines Leseverstärkers 21 vom Differentialverstärkertyp. Da das Speicherzellenfeld 18, die Spaltenwählgatterschaltung 20 und der Leseverstärker 21 äquivalent sind zu jenen, die mit Bezug zu Figur 21 beschrieben sind, wird eine Beschreibung davon weggelassen.
  • Die Steuerschaltung 112 hat eine Anordnung, die z. B. in Figur 28 gezeigt ist. Die Steuerschaltung 112 unterscheidet sich von der Steuerschaltung 112 aus Figur 20 darin, daß ein Datensignalspeicher-Schaltungssteuersignalgenerator 134 hinzugefügt ist und das Signal in den Signalgenerator 126 eingegeben wird. Da andere Anordnungen die gleichen sind wie jene der Schaltung aus Figur 20, bezeichnen die gleichen Bezugszeichen in Figur 28 die gleichen Teile wie in Figur 20.
  • Insbesondere sind ein Datensignalspeicher-Steuersignalgenerator 134, p-Kanaltransistoren P8 und P9 und n-Kanaltransistoren N8 und N9 in Reihe zwischen den Potentialen VDD und VSS geschaltet, und ein Ausgabesignal von der NOR-Gatterschaltung NR, an welcher die Signale und eingegeben werden, wird an jedes Gate der p- und n-Kanaltransistoren P9 und N8 zugeführt. Der p- Kanaitransistor P10 ist parallel zum Transistor P9 geschaltet. Der n-Kanaltransistor N10 ist zwischen der Drain des p-Kanaltransistors P10 und dem Potential VSS geschaltet. Das Signal DHS wird an jedes Gate des n- und p-Kanaltransistors N10 und P8 eingegeben. Das Signal LTH wird an dem gemeinsamen Knoten der Drains der p- und n-Kanaltransistoren P10 und N10 und des pund n-Kanaltransistors P9 und N8 erhalten, und das Signal LTH wird durch den Inverter I20 zum Erhalten des Signals invertiert.
  • Zusätzlich sind p-Kanaltransistoren P11 und P12 und n-Kanal transistoren N11 und N12 in Reihe zwischen den Potentialen VDD und VSS geschaltet. Ein n-Kanaltransistor N13 ist parallel zum n-Kanaltransistor N12 geschaltet. Ein p-Kanaltransistor P13 ist zwischen den Knoten der Drains der p- und n-Kanaltransistoren P12 und N11 und dem Potential VDD geschaltet. Das Signal LTH wird an ein jedes Gate der Transistoren P11 und N13 eingegeben bzw. angelegt. Das Signal wird an ein jedes Gate der Transistoren P12 und N12 eingegeben. Die Signale werden an ein jedes Gate der Transistoren P13 und N11 angelegt.
  • Das invertierte Signal des Signals DLY wird von dem gemeinsamen Knoten der Drains der p- und n-Kanaltransistoren P12 und N11 über den Inverter I21 erhalten. Das Signal DLY wird von dem obengenannten Knoten über zwei Inverter I22 und I23 erhalten. Das Signal DLY wird dann an ein jedes Gate der p- und n Kanaltransistoren P10 und N9 angelegt.
  • Bei dieser Anordnung, wenn das Steuersignal DHS auf den "1"- Wert gesetzt ist, ist das Datensignalspeicher-Schaltungssteuersignal LTH auf den "0"-Wert gesetzt, um so die Datensignalspeicherschaltung 27 in einen Nicht-Betriebszustand zu setzen. Wenn die Signale DHS, ITH und jeweils auf den "0"- Wert, "1"-Wert und "1"-Wert gesetzt sind, wird das Transfersteuerschaltungs-Steuersignal DLY auf den "0"-Wert gesetzt, um so die Transfersteuerschaltung 22 in einen Nicht-Betriebszustand zu setzen.
  • Die Signalspeicher-Modusänderungsschaltung 32 hat eine Anordnung, wie sie z.B. in Figur 29 gezeigt ist. Insbesondere sind p-Kanaltransistoren P14 und P15 und n-Kanaltransistoren N14 und N15 in Reihe zwischen den Potentialen VDD und VSS geschaltet. Das Signal CED wird an ein jedes Gate der Transistoren P15 und N14 zugeführt. Der p-Kanaltransistor P16 ist parallel zum Transistor P15 geschaltet. Der n-Kanaltransistor N16 ist zwischen der Drain des Transistors P16 und dem Potential VSS geschaltet. Das Signal CEi wird an ein jedes Gate der p- und n- Kanaltransistoren P14 und N16 zugeführt.
  • Fünf Inverter I24 bis I28 sind an den gemeinsamen Knoten der Drains der p- und n-Kanaltransistoren P16 und N16 und der pund n-Kanaltransistoren P15 und N14 angeschlossen. Der Inverter I29 ist mit dem obengenannten Knoten verbunden. Ein Ausgang des Inverters I29 ist einem jeden Gate der p- und n-Kanaltransistoren P16 und N15 zugeführt.
  • Der Betrieb der Signalspeicher-Modusänderungsschaltung 32 wird nachfolgend beschrieben. In einem allgemeinen Halbleiter-IC wird, um den Stromverbrauch zu vermindern, wenn sich ein Chip im Nicht-Betriebszustand befindet, sein Betrieb durch ein Chip Enable-Signal (oder Chip-Wählsignal bzw. Chip-Select-Signal) gesteuert. Wenn der Chip durch dieses Chip-Enable-Signal in einen Betriebszustand gesetzt wird und Daten ausgelesen werden sollen, wird das Chip-Enable-Signal durch eine Pufferschaltung im Chip verstärkt und zu jeder Schaltung im Chip übertragen, wodurch eine Adreßpufferschaltung, ein Adreßdekoder, ein Leseverstärker und dergleichen in einen Betriebszustand überführt bzw. gesteuert werden.
  • Bei dieser Anordnung, wenn der Chip von einem nicht-gewählten Zustand (Nicht-Betriebszustand) in einen gewählten Zustand (Betriebszustand) geschaltet wird und Daten von einer Speicherzelle gelesen werden, die durch eine Eingabeadresse ausgewählt wird, d.h., wenn eine Chip-Enable-Eingabe (oder ein Chip-Wählsignal) geändert wird und Daten gelesen werden, kann ein Pulssignalgenerator 25 in Abhängigkeit von dem Eingangszustand eines Adreßsignales betrieben werden. Falls der Pulssignalgenerator 25 betrieben wird, tritt eine Reihe von Arbeitsvorgängen auf, wie sie oben beschrieben sind, und folglich kann die Datensignalspeicherschaltung 27 falsche Daten während eines Nicht-Betriebszustandes des Chips zwischenspeichern. Aus diesem Grund, wenn die Daten durch eine Änderung der Chip-Enable- Eingabe (oder des Chip-Wählsignals) in einen nicht-gewählten Zustand (Signal befindet sich auf dem "1"-Wert) des Chips geändert werden, wird das Signal DHS mit einem "1"-Wert von der Signalspeicher-Modusänderungsschaltung 32 zur Steuerschaltung 112 ausgegeben, so daß die Schaltung 112 die Transfersteuerschaltung 22 und die Datensignalspeicherschaltung 27 steuert, damit sie sich im Nicht-Betriebszustand befinden, wobei ein Betriebsfehler in einem Datenlesevorgang verhindert wird.
  • Die Ausgangspuffer-Steuerschaltung 100 hat eine Anordnung, wie sie z.B. in Figur 30 gezeigt ist. Insbesondere wird das Signal einem Eingangsanschluß einer NOR-Gatterschaltung NR9 mit zwei Eingängen über eine Eingabeschutzschaltung 35 zugeführt, und das Signal CEi wird dem anderen Eingangsanschluß der NOR- Gatterschaltung NR9 zugeführt. Eine Ausgabe der NOR-Gatterschaltung NR9 wird einem Inverter I31 zugeführt. Eine Ausgabe des Inverters I31 wird einem Eingangsanschluß einer NOR-Gatter schaltung NR11 mit zwei Eingängen zugeführt, und das Signal DHS wird dem anderen Eingang davon zugeführt. Eine Ausgabe der NOR- Gatterschaltung NR11 wird einem Eingangsanschluß einer NAND- Gatterschaltung NA2 mit zwei Eingängen zugeführt. Eine Ausgabe der NAND-Gatterschaltung NA2 wird zum Signal und gleichzeitig durch einen Inverter I30 zum Signal OEi invertiert. Eine Ausgabe der NAND-Gatterschaltung NA2 wird einem Eingangsanschluß einer NAND-Gatterschaltung NA3 mit zwei Eingängen zugeführt, und das Signal wird dem anderen Eingangsanschluß davon zugeführt. Eine Ausgabe der NAND-Gatterschaltung NA3 wird dem anderen Eingangsanschluß der NAND-Gatterschaltung NA2 zugeführt.
  • In der Ausgangspuffer-Steuerschaltung 100, wenn die Signale , , DHS und jeweils auf den "0"-Wert, "0"-Wert, "0"- Wert und "1"-Wert gesetzt werden, wird das Signal in das -Signal mittels der NOR-Gatterschaltung NR9, des Inverters I31, der NOR-Gatterschaltung NR11 und der NAND-Gatterschaltung NA2 gewandelt und ausgegeben und ferner mittels des Inverters I30 als Signal OEi ausgegeben. Komplementäre Signale und OEi werden der Ausgangspufferschaltung 23 als Steuersignale zugeführt.
  • Wenn Daten nach einer Änderung des Chip-Enable-Signals auf den "0"-Wert gelesen werden, dann wird das Signal DHS auf den "1"-Wert gesetzt, und eine Ausgabe der NAND-Gatterschaltung NR11 wird auf den "0"-Wert gesetzt. Zuvor werden das Signal auf den "0"-Wert und ein Ausgang der NAND-Gatterschaltung NA3 auf den "1"-Wert gesetzt. Folglich wird die Ausgabe des "0"-Wertes der NOR-Gatterschaltung NR11 als Signal vom "0"-Wert über den Inverter I30 ausgegeben. Die komplementären Signale und OEi werden der Ausgangspufferschaltung 23 als Steuersignale zugeführt, so daß ihr Ausgang in dem Zustand hoher Impedanz gehalten wird. Wenn das Signal DHS auf dem "0"- Wert gehalten wird, werden die Signale und OEi jeweils auf den "0"-Wert und auf den "1"-Wert gesetzt, wobei der Zustand hoher Impedanz des Ausgangs der Ausgangspufferschaltung 23 gelöscht wird.
  • Der Betrieb des Speichers aus Figur 27 wird nachfolgend mit Bezug zum Zeitdiagramm aus Figur 31 beschrieben. Wenn das Adreßeingangssignal Add geändert wird, um Daten von einer neuen Speicherzelle zu lesen, wird eine Speicherzelle entsprechend der Adreßeingabe ausgewählt, und Daten von der ausgewählten Speicherzelle werden mittels des Leseverstärkers 7 gelesen. Zusätzlich wird die Änderung im Adreßeingangssignal mit dem Pulssignalgenerator 25 wahrgenommen, und das Signal P wird für eine vorbestimmte Zeitdauer auf dem "1"-Wert gehalten. Dieser Vorgang ist der gleiche wie der des Speichers aus Figur 24. Wenn das Signal P in die Steuerschaltung 112 eingegeben wird, erzeugt die Steuerschaltung 112 Leseverstärker-Steuersignale (das Signal ST und sein invertiertes Signal ), Transfersteuerschaltungs-Steuersignale (das Signal DLY und sein invertiertes Signal ), Datensignalspeicher-Schaltungssteuersignale (das Signal LTH und sein invertiertes Signal ) und Ausgangspuffer-Steuerschaltungs-Steuersignale jeweils für eine vorbestimmte Zeitdauer. Wenn das Signal P auf den "1"-Wert gesetzt wird, wird das Signal ST auf den "0"-Wert gesetzt. Dies verursacht, daß das Signal LTH auf den "1"-Wert gesetzt wird. Das Signal DLY wird auf den "0"-Wert gesetzt, nachdem das Signal LTH den "1"-Wert einnimmt.
  • Wenn das Signal P auf den "0"-Wert gesetzt wird, wird das Signal ST auf den "1"-Wert nach Ablauf einer vorbestimmten Verzögerungszeit gesetzt. Nachdem das Signal ST den "1"-Wert einnimmt, wird das Signal DLY auf den "1"-Wert gesetzt. Dies verursacht, daß das Signal LTH auf den "0"-Wert gesetzt wird. Das bedeutet, wenn das Signal P den "1"-Wert einnimmt, werden das Signal P, das Signal ST, das Signal LTH und das Signal DLY in der aufgeführten Reihenfolge geändert, wobei, wenn das Signal P den "0"-Wert einnimmt, das Signal P, das Signal ST, das Signal DLY und das Signal LTH in der aufgeführten Reihenfolge geändert werden.
  • Wenn das Signal ST auf den "0"-Wert gesetzt wird, wird der Leseverstärker 21 für eine vorbestimmte Zeitdauer in einem Nicht-Betriebszustand gehalten, und seine Ausgabe wird auf den "0"-Wert gesetzt. Wenn das Signal LTH auf den "1"-Wert gesetzt wird, wird die Datensignalspeicherschaltung 27 in einen Betriebszustand gesetzt. Folglich speichert die Schaltung 27 eine Ausgabe der Transfersteuerschaltung 22, die den Daten aus einer Speicherzelle entspricht, für eine vorbestimmte Zeitdauer zwischen, bevor das Adreßeingabesignal geändert worden ist. Diese zwischengespeicherten Daten werden über die Ausgangspufferschaltung 23 ausgegeben. Folglich wird das Signal DLY auf den "0"-Wert gesetzt, und die Transfersteuerschaltung 22 wird in einen nicht-Betriebszustand gesetzt, so daß die Daten vom Leseverstärker 21 sofort ausgegeben werden. In diesem Fall sind in der Transfersteuerschaltung 22 die Transfergatterschaltung TG3 EIN und der getaktete Inverter CI1 in einem aktiven Zustand (beide sind in Figur 16 gezeigt), weil sich das Signal DLY auf dem "0"-Wert befindet.
  • Wenn der Speicher zu den oben beschriebenen Zeitpunkten betrieben wird, selbst wenn der Leseverstärker 21 in einen Nicht- Betriebszustand gesetzt ist und folglich seine Ausgabe auf den "0"-Wert gesetzt ist, da sich die Transfersteuerschaltung 22 in einem Betriebszustand befindet und eine Ausgabe des, Leseverstärkers 21 entsprechend den Daten aus einer Speicherzelle hält, bevor ein Adreßeingangssignal geändert wird, werden diese Daten durch die Datensignalspeicherschaltung 27 zwischengespeichert, und die Ausgabe von der Transfersteuerschaltung 22 entsprechend den Daten von der Speicherzelle, bevor das Adreßeingangssignal geändert wird, über die Ausgangspufferschaltung 23 für eine vorbestimmte Zeitdauer ausgegeben. Nachdem die Daten durch die Datensignalspeicherschaltung 27 zwischengespeichert sind, wird die Transfersteuerschaltung 22 in einen Nicht- Betriebszustand gesetzt.
  • Gleichzeitig mit der Ausführung des oben beschriebenen Betriebsvorgangs wird das Signal ST auf den "1"-Wert am im wesentlichen gleichen Zeitpunkt gesetzt wie dem, an dem die Daten einer Speicherzelle, die einer Adresse entspricht, nachdem das Adreßeingangssignal geändert wird, in einen lesbaren Zustand gesetzt werden. Mit diesem Vorgang wird der Leseverstärker 21 wieder in einen Betriebszustand gesetzt, so daß der Leseverstärker 21 Daten des "1"-Wertes oder "0"-Wertes gemäß den Daten einer Speicherzelle entsprechend einer neu ausgewählten Adresse ausgibt. Nach einer Änderung in der Ausgabe des Leseverstärkers 21 wird eine Ausgabe der Transfersteuerschaltung 22 (ein Betriebszustand zu diesem Zeitpunkt) geändert. Das Signal DLY wird auf den "1"-Wert zu im wesentlichen dem gleichen Zeitpunkt wie dem gesetzt, wenn die Ausgabe der Transfersteuerschaltung 22 auf den "1"-Wert oder "0"-Wert gemäß den Daten der Speicherzelle, die der neu ausgewählten Adresse entspricht, geändert wird, wobei die Transfersteuerschaltung 22 in einen Betriebszustand gesetzt wird.
  • Wenn das Signal LTH auf den "0"-Wert gesetzt wird, wird die Datensignalspeicherschaltung 27 in einen Nicht-Betriebszustand gesetzt. Folglich werden "1"- oder "0"-Wertdaten aus der Speicherzelle entsprechend der neu ausgewählten Adresse von der Ausgangspufferschaltung 23 in Übereinstimmung mit einer Ausgabe der Transfersteuerschaltung 22 ausgegeben.
  • Gemäß dem oben angegebenen Halbleiterspeicher aus Figur 27, da der Leseverstärker 21, die Transfersteuerschaltung 22, die Datensignalspeicherschaltung 27 und die Ausgangspuffer-Steuerschaltung 100 durch verschiedene Signale gesteuert werden, kann die Schaltungsbetriebsspanne erhöht werden. Zusätzlich sei angenommen, daß ein Betriebsfehler in dem Adreßeingangsabschnitt in dem oben beschriebenen Halbleiterspeicher wegen einer Änderung in der Spannungsversorgung nach einer Datenausgabe auftritt und das Signal P auf den "1"-Wert gesetzt wird. In diesem Fall werden die Transfersteuerschaltung 22 in einen Nicht-Betriebszustand und die Datensignalspeicherschaltung 27 in einen Betriebszustand gesetzt. Folglich speichert die Datensignalspeicherschaltung 27 Daten einer Speicherzelle, die einer Adresse vor dem Betriebsfehler entspricht, und sie gibt sie an die Ausgangspufferschaltung 23 aus. Selbst wenn das Signal P nach einer vorbestimmten Zeitdauer auf den "0"-Wert gesetzt wird, da eine Ausgabe des Leseverstärkers 21 mit den in der Datensignalspeicherschaltung 27 zwischengespeicherten Daten übereinstimmt, wird die Ausgabe der Ausgangspufferschaltung 23 nicht von dem "1"-Wert auf den "0"-Wert und umgekehrt geändert. Daher kann ein Betriebsfehler in dem IC-Chip verhindert werden.
  • In ähnlicher Weise, wenn Rauschen in Adreßeingangsdaten enthalten ist und die Adreßänderungs-Wahrnehmungsschaltung 11 diese Änderung wahrnimmt, um das Signal P auf den "1"-Wert zu setzen, da die Datensignalspeicherschaltung 27 während dieser Zeitdauer in einem Betriebszustand ist, um so vorherige Daten zwischenzuspeichern und sie weiter über die Ausgangspufferschaltung 27 (23) auszugeben, werden keine falschen Daten ausgegeben und kein Betriebsfehler tritt im IC-Chip auf.
  • Das bedeutet, daß gemäß der Anordnung aus Figur 27 ein hochzuverlässiger Halbleiter 10 erhalten werden kann. Demgemäß kann der Halbleiter-IC einen Betriebsfehler in einer internen Schaltung des ICs auf Grund einer Änderung einer Spannungsversorgung oder von externern Rauschen verhindern. Zusätzlich können die Ausgangsleistung oder ein Ausgangspuffertransistor groß gewählt und die Betriebsspanne des IC-Chips bezüglich einer Änderung der Spannungsversorgung und des Rauschens erhöht werden, während eine hohe Datenleserate beibehalten wird.
  • Figur 32 ist ein Blockschaltbild, das eine Gesamtanordnung eines Halbleiterspeichers zeigt. Dieser Halbleiterspeicher unterscheidet sich von dem Halbleiterspeicher aus Figur 4 darin, daß er eine Pulsbreiten-Wahrnehmungsschaltung. 26 aufweist. Die Pulsbreiten-Wahrnehmungsschaltung 26 gibt ein Pulssignal aus, wenn die Pulsbreite des Pulssignales, das von dem Pulssignalgenerator 25 erzeugt wird, eine vorbestimmte Breite überschreitet. Die Arbeitsvorgänge des Speicherzellenfeldes 18, des Leseverstärkers 21 und der Ausgangspufferschaltung 23 werden durch ein Ausgangspulssignal des Pulssignalgenerators 25 gesteuert. Beispielsweise werden jeweils ein Voraufladevorgang einer jeden Bit-Leitung 19 im Speicherzellenfeld 18, ein Lese- oder Abtastvorgang der Daten im Leseverstärker 21 und ein Ausgabevorgang der Daten in der Ausgangspufferschaltung 23 auf Grundlage dieses Pulssignales gestartet. Andererseits wird ein Arbeitsvorgang der Transfersteuerschaltung 22 durch ein Ausgangspulssignal der Pulsbreiten-Wahrnehmungsschaltung 26 gesteuert. Insbesondere nach Wahrnehmung eines Ausgangspulses der Pulsbreiten-Wahrnehmungsschaltung 26 leitet die Transfersteuer schaltung 22 schnell Wahrnehmungsdaten des Leseverstärkers 21 zur Ausgangspufferschaltung 23 weiter. Die Pulsbreite bzw. Pulsbreite eines Signales, das durch den Pulssignalgenerator 25 erzeugt wird, wird so eingestellt, daß das Speicherzellenfeld 18, der Leseverstärker 21 und die Ausgangspufferschaltung 23 mit einer ausreichenden Spanne betrieben werden können.
  • Es sei angenommen, daß ein Arbeitsfehler in einem Spalten- oder Reihenadreßpuffer 12 oder 13 wegen eines Rauschens in der Spannungsversorgung auftritt, wenn Daten von der Ausgangspufferschaltung 23 in die obengenannte Anordnung ausgegeben werden. Insbesondere sei angenommen, daß ein internes Spaltenoder Reihenadreßsignal wegen einer Änderung in der Versorgungsspannung oder der Massespannung, die an die Spalten- oder Reihenadreßpuffer 12 oder 13 angelegt ist, kurzzeitig invertiert wird. Zu diesem Zeitpunkt erzeugt der Pulssignalgenerator 25 ein Pulssignal in der gleichen Art und Weise wie im Fall, bei dem ein Adreßeingangssignal normal geändert wird. Bei Empfang dieses Pulssignales werden die Betriebsvorgänge des Speicherzellenfeldes 18, des Leseverstärkers 21 und der Ausgangspufferschaltung 23 jeweils in der gleichen Art und Weise begonnen wie im Fall, bei dem eine Adreßeingabe normal geändert wird.
  • Das Pulssignal, das durch den Pulssignalgenerator 25 erzeugt wird, hat in diesem Fall eine Pulsbreite ausreichend kleiner als die eines Pulssignales, das erzeugt wird, wenn eine Adreßeingabe normal geändert wird. Folglich nimmt die Pulsbreiten Wahrnehmungsschaltung 26 wahr, daß die Pulsbreite des Pulssignals, das von der Pulssignalgeneratorschaltung 25 erzeugt wird, kleiner als ein vorbestimmter Wert ist, und sie erzeugt folglich kein Pulssignal. Da kein Pulssignal an die Transfersteuerschaltung 22 zugeführt wird, selbst wenn der Leseverstärker 21 neue unerwünschte Daten wahrnimmt, werden diese Wahrnehmungsdaten nicht an die Ausgangspufferschaltung 23 zugeführt. Folglich wird der Wert der Daten, die schon von der Ausgangspufferschaltung 23 ausgegeben sind, nicht verändert, so daß ein Betriebsfehler, wie z. B. die Ausgabe von unerwünschten Daten, wie bei der herkömmlichen Technik, verhindert wird.
  • Figur 33 ist ein Schaltbild, das eine detaillierte Ein-Bitanordnung eines Spalten- oder Reihenadreßpuffers 12 in der Schaltung gemäß der oben beschriebenen Ausführung zeigt. Ein Ein- Bitadreßsignal Ai, das an den Adreßeingangsanschluß 11 zugeführt wird, wird durch eine gerade Anzahl (4, wie in Figur 33 gezeigt) von CMOS-Invertern 31, 32, 33 und 34 geführt, um so als internes Adreßsignal Ai mit dem gleichen logischen Wert wie dem eines internen Adreßsignals Ai ausgegeben zu werden. Im Gegensatz hierzu wird das Adreßsignal Ai durch eine ungerade Anzahl (3, wie in Figur 33 gezeigt) von CMOS Invertern 31, 32 und 35 geführt, um so als internes Adreßsignal mit einem logischen Wert entgegengesetzt zu dem Signal Ai ausgegeben zu werden.
  • Der Pulssignalgenerator 25 weist die gleiche Anordnung wie der Pulssignalgenerator aus Figur 10 auf. Erklärungen des Pulssignalgenerators 25 aus Figur 32 werden weggelassen.
  • Figur 34 ist ein Schaltbild, das eine detaillierte Anordnung einer Adreßänderungs-Wahrnehmungsschaltung zeigt, die im Pulssignalgenerator 25 aus Figur 32 verwendet wird. Figur 35 ist ein Zeitdiagramm zur Erläuterung eines Betriebs der Adreßänderungs-Wahrnehmungs schaltung. Die Adreßänderungs-Wahrnehmungsschaltung umfaßt eine Verzögerungsschaltung 51 zum Verzögern eines internen Ein-Bit-Adreßsignales Ai um eine vorbestimmte Zeitdauer, eine Verzögerungsschaltung 52 zum Verzögern eines internen Ein-Bit-Adreßsignales um eine vorbestimmte Zeitspanne gleich der der Verzögerungsschaltung 51, eine CMOS-NAND-Gatterschaltung 53 zum Empfangen einer Verzögerungsausgabe AiD der Verzögerungsschaltung 51 und des internen Adreßsignals , eine CMOS-NAND-Gatterschaltung 54 zum Empfangen einer Verzögerungsausgabe AiD der Verzögerungs schaltung 52 und eines internen Adreßsignals Ai und eine CMOS- NAND-Gatterschaltung 55 zum Ausgeben eines Signales Pi auf der Grundlage von Ausgaben der NAND-Gatterschaltungen 53 und 54.
  • In dem Zeitdiagramm aus Figur 35, wenn ein Paar von internen Adreßsignalen Ai und nach einer normalen Änderung in der Adreßeingabe geändert wird, wird ein Pulssignal mit einer ausreichend großen Pulsbreite T1 als Ausgabe Pi erzeugt. Im Gegensatz hierzu, wenn die internen Adreßsignale Ai und auf Grund von Rauschen geändert werden, wird ein pulsähnliches Signal mit einer Pulsbreite T2 kleiner als die Pulsbreite T1 erzeugt.
  • Figur 36 ist ein Schaltbild, das eine detaillierte Anordnung der Pulsbreiten-Wahrnehmungsschaltung 26 in der Schaltung der obigen Ausführungsform zeigt. Figur 37 ist ein Zeitdiagramm zur Erläuterung eines Betriebs der Pulsbreiten-Wahrnehmungsschaltung. Die Pulsbreiten-Wahrnehmungsschaltung umfaßt eine Verzögerungsschaltung 61 zum Verzögern der Ausgabe P des Pulssignalgenerators 25 um eine vorbestimmte Zeitdauer, eine CMOS- NAND-Gatterschaltung 62 zum Empfangen einer Verzögerungsausgabe PD der Verzögerungsschaltung 61 und des Signals P, bevor es durch die Verzögerungsschaltung 61 verzögert wird, und einen CMOS-Inverter 63 zum Invertieren einer Ausgabe der NAND-Gatterschaltung 62 und Ausgeben des Signals PO.
  • In dem Zeitdiagramm aus Figur 37 wird eine Ausgabe PO erzeugt, wenn eine Adreßeingabe normal geändert wird und ein pulsähnliches Signal mit einer ausreichend großen Pulsbreite T1 als Ausgabe P eingegeben wird. Im Gegensatz hierzu wird, wenn ein pulsähnliches Signal mit einer kleinen Pulsbreite T2 auf Grund von Rauschen eingegeben wird, kein pulsähnliches Signal bei PO erzeugt. Daher wird ein Pulssignal von der Pulsbreiten-Wahrnehmungsschaltung 26 nur ausgegeben, wenn eine Adreßeingabe normal geändert wird. Mit diesem Betriebsvorgang bzw. mit dieser Operation wird ein Betriebsvorgang der Transfersteuerschaltung 22 gesteuert.
  • Figur 38 ist ein Schaltbild, das eine andere detaillierte Anordnung der Pulsbreiten-Wahrnehmungsschaltung 26 zeigt. Figur 39 ist ein Zeitdiagramm zur Erläuterung des Betriebs der Schaltung aus Figur 38. Die Pulsbreiten-Wahrnehmungsschaltung umfaßt einen CMOS-Inverter 71 zum Invertieren der Ausgabe P des Pulssignalgenerators 25, eine Widerstandsschaltung 72, die durch n- und p-Kanal-MOS-Transistoren mit parallel geschalteten Source-Drain-Pfaden ausgebildet ist, welche jeweils mit einem Anschluß mit dem Ausgangsanschluß des Inverters 71 verbunden ist, einen Kondensator 73, der zwischen dem anderen Anschluß der Widerstandsschaltung 72 und der Massespannung VSS eingefügt ist, einen p-Kanal-MOS-Transistor 74 mit einem Source-Drain- Pfad, der zwischen dem anderen Anschluß der Widerstandsschaltung 72 und dem Knoten der Versorgungsspannung VDD und einem Gatter zum Empfangen des Signals P eingefügt ist, einen CMOS-Inverter 75, der an den anderen Anschluß der Widerstandsschaltung 72 angeschlossen ist, eine Flip-Flop-Schaltung 76, die durch zwei NOR-Gatterschaltungen ausgebildet ist und zum Empfang der Ausgaben des CMOS-Inverters 75 und der Verzögerungsschaltung 79 (wird später beschrieben) geeignet ist, einen CMOS-Inverter 77 zum Invertieren einer Ausgabe der Flip-Flop- Schaltung 76 und zum Erhalten einer Ausgabe PO, einen CMOS- Inverter 78 zum Invertieren einer Ausgabe der Flip-Flop Schaltung 76 und eine Verzögerungsschaltung 79 zum Verzögern einer Ausgabe des Inverters 78 und zum Zuführen der Ausgabe an die Flip-Flop-Schaltung 76.
  • In dieser Schaltung wird der Kondensator 73 auf den "1"-Wert über den Transistor 74 geladen, wenn das Signal P auf den "0"- Wert gesetzt wird. Wie es im Zeitdiagramm aus Figur, 39 gezeigt ist, wird, wenn eine Adreßeingabe normal geändert wird und ein pulsähnliches Signal mit ausreichend großer Pulsbreite T1 als Signal P eingegeben wird, der Kondensator 73 über die Widerstandsschaltung 72 und den n-Kanal-MOS-Transistor im Inverter 71 entladen, so daß das Potential eines Signals a an dem anderen Anschluß der Widerstandsschaltung 72 auf einen ausreichend geringen Wert abgesenkt wird. Folglich wird der Ausgang b des Inverters 75, an den das Signal a zugeführt wird, für eine vorbestimmte Zeitdauer auf dem "1"-Wert gehalten. Wenn jedoch ein pulsähnliches Signal mit kleiner Pulsbreite T2 auf Grund von Rauschen eingegeben wird, wird der Entladevorgang beendet, bevor das Potential des Signals a ausreichend abgesenkt ist. Folglich wird der Ausgang b des Inverters 75 auf dem "0"-Wert gehalten. Nachdem der Ausgang b des Inverters 75 den "1"-Wert einnimmt, wird die Flip-Flop-Schaltung 76 rückgesetzt, so daß ein Ausgang c der Flip-Flop-Schaltung 76 den "1"-Wert einnimmt. Danach nimmt ein Ausgang des Inverters 78 den "1"-Wert ein. Zusätzlich nimmt ein Ausgang d der Verzögerungsschaltung 79 den "1"-Wert ein, nachdem eine Verzögerungszeit durch die Verzögerungsschaltung 79 abgelaufen ist. Mit diesem Vorgang wird die Flip-Flop-Schaltung 76 gesetzt, und ein Ausgang c davon nimmt den "1"-Wert ein. Daher kann ein pulsähnliches Signal mit einem zu dem Signal c entgegengesetzten Wert als Signal PO erhalten werden, so daß eine Ausgabe des Inverters 77 nur erhalten wird, wenn eine Adreßeingabe normal geändert wird.
  • Figur 40 ist ein Schaltbild, das eine weitere detaillierte Anordnung einer Pulsbreiten-Wahrnehmungsschaltung 26 zeigt.
  • Diese Pulsbreiten-Wahrnehmungsschaltung wird in Kombination mit der Pulsbreiten-Wahrnehmungsschaltung 26 aus Figur 36 verwendet. Figur 41 ist ein Zeitdiagramm zur Erläuterung des Betriebs der Schaltung aus Figur 40.
  • Diese Pulsbreiten-Wahrnehmungsschaltung umfaßt einen CMOS- Inverter 81 zum Invertieren der Ausgabe PO der Pulsbreiten- Wahrnehmungsschaltung aus Figur 36, eine Widerstandsschaltung 82, die aus n- und p-Kanal-MOS-Transistoren ausgebildet ist, die parallel geschaltete Source-Drain-Pfade aufweisen und jeweils mit einem Anschluß an den Ausgangsanschluß des Inverters 81 angeschlossen sind, einen Kondensator 83, der zwischen dem anderen Anschluß der Widerstandsschaltung 82 und der Massespannung VSS eingefügt ist, einen n-Kanal-MOS-Transistor 84, der mit dem anderen Anschluß der Widerstandsschaltung 82 verbunden ist und ein Gate zum Empfangen der Ausgabe PO der Pulsbreiten-Wahrnehmungsschaltung aus Figur 36 aufweist, und eine NOR-Gatterschaltung 85 zum Empfangen eines Signals des anderen Anschlusses der Widerstandsschaltung 82 und einer Ausgabe PO der Pulsbreiten-Wahrnehmungsschaltung aus Figur 36.
  • In dieser Schaltung wird der Kondensator 83 über den p-Kanal- MOS-Transistor des Inverters 81 auf den "1"-Wert geladen, wenn das Eingabesignal PO sich auf dem "0"-Wert befindet. Wie es in dem Zeitdiagramm aus Figur 41 gezeigt ist, wird der Transistor 84 eingeschaltet, wenn die Ausgabe PO den "1"-Wert einnimmt, so daß die im Kondensator 83 gespeicherte Ladung schnell über den Transistor 84 entladen wird. Folglich wird ein Signal e an dem anderen Anschluß der Widerstandsschaltung 82 auf VSS gesetzt. Ein pulsähnliches Signal mit einer vorbestimmten Pulsbreite wird dann am Ausgang PO' der CMOS-NOR-Gatterschaltung 85 erhalten, nachdem der Ausgang bzw. die Ausgabe PO der Pulsbreiten-Wahrnehmungsschaltung 26 den "0"-Wert einnimmt. Durch die Verwendung der Pulsbreiten-Wahrnehmungsschaltung aus Figur in Kombination mit der Pulsbreiten-Wahrnehmungsschaltung aus Figur 36 wird daher die Transfersteuerschaltung 22 zu einem verzögerten Zeitpunkt gestartet, so daß die Betriebsspannen des Speicherzellenfeldes 18 und des Leseverstärkers 21 erhöht sind.
  • Figur 42 ist eine Schaltung, die eine detaillierte Anordnung der Transfersteuerschaltung 22 aus dem Blockschaltbild des Halbleiterspeichers der vorliegenden Erfindung gemäß Figur 32 zeigt. Die Transfersteuerschaltung umfaßt Schalterelemente 91, die durch einen n-Kanal-MOS-Transistor ausgebildet sind, der einen Source-Drain-Pfad, der zwischen dem Leseverstärker 21 und der Ausgangspufferschaltung 23 eingefügt ist, und ein Gate zum Empfangen des Signals PO aufweist, das durch die Pulsbreiten- Wahrnehmungsschaltung aus Figur 36 oder 38 erhalten wird, oder zum Empfangen des Signals PO1, das von der Pulsbreiten-Wahrnehmungsschaltung aus Figur 40 erhalten wird, und einen Rauschunterdrücker 94, der beispielsweise aus einem Widerstand 92 und einem Kondensator 93 ausgebildet und zwischen dem Leseverstärker 21 und der Ausgangspufferschaltung 23 eingefügt ist.
  • Der Betrieb des Halbleiterspeichers aus Figur 32 wird nachfolgend beschrieben. Wenn eine Eingangsadresse geändert wird und eine neue Speicherzelle im Speicherzellenfeld 18 aus Figur 32 ausgewählt ist, werden Daten aus der ausgewählten Speicherzelle durch den Leseverstärker 21 wahrgenommen. Da ein Pulssignal durch die Pulsbreiten-Wahrnehmungsschaltung 26 erzeugt wird, wird in diesem Fall ein Schalterelement 91 in der Transfersteuerschaltung 22 eingeschaltet. Folglich werden die durch den Leseverstärker 21 wahrgenommenen Daten schnell zur Ausgangspufferschaltung 23 weitergeleitet.
  • Im Gegensatz hierzu wird, falls eine neue Speicherzelle in dem Speicherzellenfeld 18 auf Grund eines Betriebsfehlers in dem Spalten- oder Reihenadreßpuffer 12 oder 13 ausgewählt wird, kein Pulssignal durch die Pulsbreiten-Wahrnehmungsschaltung 26 erzeugt, so daß das Schalterelement 91 in der Transfersteuerschaltung nicht eingeschaltet wird. In diesem Fall werden die durch den Leseverstärker 21 wahrgenommenen Daten durch einen Rauschunterdrücker 94 gelöscht und folglich nicht zur Ausgangspufferschaltung 23 weitergeleitet. Da die neuen Daten nicht weitergeleitet werden, wird der Wert der vorher am Datenausgangsanschluß 24 ausgegebenen Daten beibehalten, selbst wenn ein Ausgangspulssignal von dem Pulssignalgenerator 25 geliefert wird.
  • Figur 43 ist ein Schaltbild, das eine weitere detaillierte Anordnung der Transfersteuerschaltung 22 in der Schaltung der oben beschriebenen Ausführungsform zeigt. Diese Schaltung umfaßt einen CMOS-Inverter 101 zum Invertieren von Wahrnehrnungsdaten aus dem Leseverstärker 21, einen CMOS-Inverter 102 zum Invertieren einer Ausgabe des Inverters 101, einen CMOS- Inverter 103 zum Invertieren einer Ausgabe des Inverters 102, einen CMOS-Inverter 104 zum Invertieren einer Ausgabe des Inverters 103, eine CMOS-Logikschaltung 105, die nur betätigt wird, wenn das Signal PO, das von der Pulsbreiten-Wahrnehmungsschaltung aus Figur 36 oder 38 erhalten wird, oder das Signal PO1, das von der Pulsbreiten-Wahrnehmungsschaltung aus Figur 13 erhalten wird, sich auf dem "1"-Wert befindet, um so eine Ausgabe des Inverters 104 zu invertieren, einen Kondensator 107, der zwischen einem gemeinsamen Ausgangsknoten 106 der Logikschaltung 105 und dem Inverter 104 und der Massespannung VSS geschaltet ist, einen CMOS-Inverter 108 zum Empfangen eines Signals des Knotens 106, eine CMOS-Logikschaltung 109, die nur betätigt wird, wenn das Signal PO oder PO1 sich auf dem "1"- Wert befindet, um so eine Ausgabe des Inverters 102 zu invertieren, einen Kondensator 111, der zwischen einem gemeinsamen Knoten 110 der CMOS-Logikschaltung 109 und dem Inverter 108 und der Massespannung VSS geschaltet ist, und einen CMOS-Inverter 112 zum Empfangen eines Signals des Knotens 110. Eine Ausgabe des Inverters 112 wird der Ausgangspufferschaltung 23 zugeführt.
  • Der Betrieb der Schaltung, die eine solche Anordnung aufweist, wird nachfolgend beschrieben. Wenn eine Eingangsadresse geändert und eine neue Speicherzelle in dem Speicherzellenfeld 18 aus Figur 32 ausgewählt wird, werden Daten von der ausgewählten Speicherzelle durch den Leseverstärker 21 wahrgenommen. In diesem Fall werden, da ein Pulssignal durch die Pulsbreiten- Wahrnehmungsschaltung 26 erzeugt wird, die CMOS-Logikschaltun gen 105 und 109 jeweils als Inverter betrieben. Folglich wird der Kondensator 107 schnell geladen und in Erwiderung der Ausgaben der Inverter 104 und der CMOS-Logikschaltung 105 entladen, und ein Kondensator 111 wird schnell geladen und in Erwiderung der Ausgaben des Inverters 108 und der CMOS-Logikschaltung 109 entladen. Folglich werden die Wahrnehmungsdaten, die an den Inverter 101 zugeführt sind, vom Inverter 112 innerhalb einer kurzen Zeitdauer ausgegeben und schnell zur Ausgangspufferschaltung 23 weitergeleitet.
  • Im Gegensatz hierzu wird kein Pulssignal von der Pulsbreiten- Wahrnehmungsschaltung 26 erzeugt, wenn eine neue Speicherzelle im Speicherzellenfeld 18 auf Grund eines Betriebsfehlers im Spalten- oder Reihenadreßpuffer 12 oder 13 ausgewählt wird,. Daher werden die CMOS-Logikschaltungen 105 und 109 nicht betätigt. In diesem Fall wird eine durch den Leseverstärker 21 wahrgenommene Datenänderung größtenteils durch die Knoten 106 und 110 absorbiert, folglich wird diese Datenänderung nicht zur Ausgangspufferschaltung 23 weitergeleitet.
  • Figur 44 ist ein Blockschaltbild, das eine Anordnung einer weiteren Ausführungsform zeigt, wenn die vorliegende Erfindung auf einen Halbleiterspeicher, wie z.B. einen RAM angewandt wird. In dem RAM dieser Ausführungsform ist eine Signalspeicherschaltung 27 bzw. ein Halteglied zwischen dem Leseverstärker 21 und der Ausgangspufferschaltung 23 an Stelle der Transfersteuerschaltung 22 angeordnet. Die Signalspeicherschaltung 27 speichert die durch den Leseverstärker 21 wahrgenommenen Daten zwischen und gibt sie an die Ausgangspufferschaltung 23 aus, wenn ein Pulssignal von der Pulsbreiten-Wahrnehmungsschaltung 26 ausgegeben wird. Daher speichert, wenn eine neue Speicherzelle im Speicherzellenfeld 18 auf Grund eines Betriebsfehlers im Spalten- und Reihenadreßpuffer 12 oder 13 ausgewählt wird, die Signalspeicherschaltung 27 nicht die neuen Daten, und folglich werden die Ausgangsdaten der Ausgangspufferschaltung 23 nicht geändert.
  • Figur 45 ist ein Schaltbild, das eine detaillierte Anordnung einer Verzögerungsschaltung in der integrierten Halbleiterschaltung der vorliegenden Erfindung aus den Figuren 4, 17, 23, 29, 32 und 37 zeigt. Die gleichen Wirkungen, wie oben beschrieben, können durch die Verwendung der Verzögerungsschaltung aus Figur 43 erhalten werden. Figur 47 ist ein Zeitdiagramm des Betriebs der Verzögerungsschaltung aus Figur 43.

Claims (1)

  1. Integrierte Halbleiterschaltung mit:
    - einer Datenspeichereinrichtung (18),
    - einer Impulssignalerzeugungseinrichtung (25) zum Erfassen einer Anderung in einem Adreßeingang und zum Erzeugen eines ersten Impulssignales (P),
    - einer Datenerfassungseinrichtung (21) zum Erfassen von Daten, die in der Datenspeichereinrichtung (18) gespeichert sind, entsprechend dem Adreßeingang,
    - einer Datenhalteeinrichtung (22; 27) zum Verriegeln der durch die Datenerfassungseinrichtung (21) erfaßten Daten,
    - einer Datenausgangseinrichtung (23) zum externen Ausgeben der durch die Datenhalteeinrichtung (22; 27) zwischengespeicherten Daten, gekennzeichnet durch weiterhin:
    - die Datenerfassungseinrichtung (21), die mit der Impulssignalerzeugungseinrichtung (25) verbunden und durch
    - das erste Impulssignal (P) von der Impulssignalerzeugungseinrichtung (25) gesteuert ist,
    - eine Impulsbreitenerfassungseinrichtung (26) zum Erfassen einer Breite des ersten Impulssignales (P) das durch die Impulssignalerzeugungseinrichtung (25) erzeugt ist, und zum Erzeugen eines zweiten Impulssignales, wenn die Breite des ersten Impulssignales (P), das von der Impulssignalerzeugungseinrichtung (25) ausgegeben ist, größer als ein vorbestimmter Wert ist,
    - wobei die Datenhalteeinrichtung (22; 27) die durch die Datenerfassungseinrichtung (21) effaßten Daten zwischenspeichert, wenn die Impulsbreitenerfassungseinrichtung (26) das zweite Impulssignal erzeugt (Fig. 32, 44).
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