DE69421266T2 - Lesetaktsteuerungsverfahren und Schaltung für nichtflüchtige Speicher - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Lesetaktsteuerungsverfahren und eine Schaltung für nichtflüchtige Speicher.
• Wie es bekannt ist, besteht eine zunehmende Anforderung nach Speichern, die durch Flexibilität, niedrigen Verbrauch und Rauschunempfindlichkeit gekennzeichnet sind, wobei diese Merkmale äußerst schwierig gleichzeitig zu erreichen sind, da jedes nur auf Kosten der anderen erhalten werden kann. Somit ist ein Kompromiß unvermeidlich, wobei die Wirkung in bezug auf die technologische Ausbeute und die Unmöglichkeit zu berücksichtigen sind, eine für alle Anwendungen geeignete Gesamtlösung zu erreichen.
• Ein Zeitgeber ist bspw. zweckmäßig, den Verbrauch zu verringern, reagiert aber, da er unveränderbar festgelegt ist, schlecht auf gewisse unvermeidbare technologische Änderungen, die besser von einer statischen Architektur befriedigt werden.
• Des weiteren ist eine taktgesteuerte Architektur, obgleich sie schafft, gewisse Rausch-, Wärmeableit- und Geschwindigkeitsprobleme zu lösen, in Situationen begrenzt, in denen gewisse Leitungen nur langsam in den Dauerzustand hochgebracht werden.
• Es gibt auch weitere zahllose Faktoren (z. B. langsame Speicherstellen, Änderung einer Bauteileigenschaft, örtliches ungleichförmiges Verhalten), die besondere Maßnahmen verlangen, eine angemessene Zuverlässigkeit des Speichers zu gewährleisten.
• Es ist eine Zielsetzung der vorliegenden Erfindung, einen Taktgeber zu schaffen, der unter Berücksichtigung der besonderen vorkommenden Situationen und trotz der Gegenwart sich widersprechender Anforderungen eine optimale Leistung des Speichers bereitstellt.
• Gemäß der vorliegenden Erfindung werden ein Lesetaktsteuerungsverfahren und eine Schaltung für nichtflüchtige Speicher geschaffen, wie sie jeweils in den Ansprüche 1 und 5 beansprucht sind.
• In der Praxis wird gemäß der Erfindung eine flexible Architektur geschaffen, die die Grundsignale und Zykluszeiten an verschiedenen Punkten moduliert und die durch Schaltflanken freigegeben werden, programmierbar ist und gegenüber Rauschen geschützt ist.
• Eine bevorzugte nichtbegrenzende Ausführungsform der vorliegenden Erfindung wird in beispielhafter Weise unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
• Fig. 1 eine Ausführungsform der Taktsteuerungsschaltung gemäß der vorliegenden Erfindung zeigt.
• Fig. 2 eine Graphik verschiedener Signale in der Schaltung der Fig. 1 zeigt.
• Das Bezugszeichen 1 in Fig. 1 gibt eine Zeitsteuerungsschaltung an, die Teil eines nichtflüchtigen, herkömmlichen Flash-Speichers 100 ist, der schematisch gezeigt ist und von dem nur eine Anzahl Teile, die durch die Schaltung 1 gesteuert werden, gezeigt ist. Insbesondere zeigt die Fig. 1 des Speichers 100: einen externen Adressenbus 101, eine Adressenpuffereinheit 102, einen internen Adressenbus 103, eine Speicherzellenmehrfachanordnung 104, eine Verstärkungseinheit 105, eine Datenpuffereinheit 106, einen Datenbus 107 und eine Ausgangsschaltung 108.
• Die Adressenpuffereinheit 102 ist von einer Anzahl Puffern gebildet und ist eingangsmäßig mit dem externen Adressenbus 101 verbunden und ist ausgangsmäßig mit dem interne Adressenbus 103 verbunden. Die Einheit 102 wird durch einen Adressenrückkopplungsbus 109 rückkopplungsgesteuert, der von einer Anzahl Leitungen gebildet ist, in denen Schalter vorgesehen sind, die von einem einzigen Steuersignal gesteuert werden und von denen nur einer in der Form eines N Transistors 110 gezeigt ist, dessen Gateklemme mit einer Leitung 111 verbunden ist, die ein Rauschunterdrückungssignal N zuführt. Die Rückkopplung durch die Leitung 109 verhindert, daß Daten, die in den Puffern der Einheit 102 gespeichert sind, in dem Fall von Rauschen in dem Ausgangsbus 103 oder beim Schalten auf dem Bus 101 umschalten, indem sie auf den vorhergehenden Wert "eingefroren" werden. Der interne Adressenbus 103 ist mit einem Adressendecodierabschnitt (nicht gezeigt) und einer Logikeinheit 10 verbunden, die ein asynchrones Signal ATD erzeugt, wie es unten erläutert ist.
• Die Mehrfachanordnung 104 und die Verstärkungseinheit 105 sind durch einen Bus 115 verbunden; die Einheit 105 (durch eine Anzahl Leseverstärker gebildet) und der Datenpuffer 106 sind durch einen Bus 116 verbunden; die Einheit 106 (von einer Anzahl Puffern gebildet) wird durch einen Datenrückkopplungbus 117 rückkopplungsgesteuert, der wiederum durch eine Anzahl Leitungen gebildet ist, in denen Schalter vorgesehen sind, die durch ein einziges Steuersignal gesteuert werden, und von denen nur einer 118 gezeigt ist, dessen Steuereingang mit der Leitung 111 verbunden ist. Wie in dem Fall der Leitung 109 liefert die Rückkopplungsleitung 117 eine Sperrung der in den Ausgangspuffern der Einheit 106 gespeicherten Daten, solange die Schalter 119 geschlossen sind und unabhängig von irgendwelchem Rauschen, das auf dem Datenbus 107 durch Schalten der Ausgangseinheit 108 oder aufgrund der Pufferausgänge der Einheit 106 erzeugt wird, die eine viel größere Impedanz in bezug auf die Leseverstärkerausgänge der Einheit 108 darstellen.
• Der Datenbus 107, der auch durch eine Anzahl Leitungen gebildet ist, stellte eine Anzahl Schalter dar, die durch ein einziges Signal gesteuert werden, und von denen nur einer 120 gezeigt ist. Die Steuerklemme des Schalter 120 ist mit einer Leitung 122 verbunden, die ein Lastsignal L zuführt, um normalerweise den Datenbus 107 mit Ausnahme der Zeit zu unterbrechen, die notwendig ist, die Daten zu laden.
• Die Ausgangseinheit 108 ist von einer Anzahl Ausgangsschaltungen gebildet, von denen jede zwei Eingänge 123, 124 aufweist; jeder Eingang 123 ist mit einer entsprechenden Leitung des Datenbusses 117 verbunden, und die Eingänge 124 sind alle mit einer Freigabeleitung verbunden, die ein gemeinsames Freigabesignal OE zuführt. Die Ausgangsschaltung sind typischerweise durch bekannte Zwischenspeicherschaltungen (nicht gezeigt) gebildet. Bei jeder Ausgangsschaltung weist die Ausgangseinheit 108 auch zwei Ausgänge 125, 126 auf, die mit entsprechenden Gateklemmen zweier Transistoren 127, 128 verbunden sind. Der P Transistor 127 stellt die Sourceklemme dar, die mit der Spannungsversorgung (VDD) verbunden ist, sowie die Drainklemme, die mit einem Ausgangsknoten 129 verbunden ist, mit dem auch die Drainklemme des N Transistors 128 verbunden ist, dessen Sourceklemme auf Masse liegt.
• Die Schaltung 1 umfaßt im wesentlichen einen Abschnitt 2, der ein Impulssignal ATD erzeugt, um die Taktsteuerungsschaltung 1 asynchron freizugeben; einen Abschnitt 3, um das Lesen von Speicherzellen in der Mehrfachanordnung 104 zu ermöglichen; einen Abschnitt 4, um ein Ausgleichs- (oder Vorlade-) Signal PC und ein Erfassungssignal DET zu erzeugen, um das Lesen von Daten aus der Mehrfachanordnung 104 und die Datenzuführung zu der Einheit 106 zu steuern; einen Abschnitt 5, der ein Rauschunterdrückungssignal N erzeugt; einen Abschnitt 6, der ein Ladesignal L erzeugt; und einen Abschnitt 7, der ein ENDE Signal zum Zurücksetzen der Schaltung erzeugt.
• Der Abschnitt 2 umfaßt die Logikeinheit 10, die eine Änderung der Adressen auf dem internen Adressenbus 103 erfaßt und ein Impulssignal ATD erzeugt, das auf der Leitung 11 zugeführt wird.
• Der Abschnitt 3 umfaßt einen Flip-Flop 12, einen Puffer 13 und ein ODER-Glied 14. Der Flip-Flop 12 umfaßt einen Setzeingang S. der mit der Leitung 11 verbunden ist, einen Rücksetzeingang R, der mit einer Leitung 15 verbunden ist, die das ENDE Impulssignal zuführt, und einen Ausgang Q, der mit einem ersten Eingang der ODER-Schaltung 14 verbunden ist. Der Puffer 13 umfaßt einen Eingang 16, dem ein statisches Lesesteuersignal SA zugeführt wird, das durch den Speicher 100 zugeführt wird, und einen Ausgang, der mit einem zweiten Eingang der ODER-Schaltung 14 verbunden ist. Der Ausgang der ODER-Schaltung 14 ist mit dem Freigabeeingang der Verstärkungseinheit 105 verbunden.
• Der Abschnitt 4 umfaßt drei Speicherelemente 20, 21, 22, deren Inhalt nur zwei logische Zustände annehmen kann, um jeweils eine langsame oder schnelle Zeitsteuerung, eine kurze oder lange Vorlade- (oder Ausgleichs-) Phase und eine kurze oder lange Erfassungsphase in Abhängigkeit von den besonderen Eigenschaften des Speichers 100 zu bestimmen, die während der Fehlersuchphase bestimmt werden. Die Ausgänge der Speicherelemente 20-22 sind mit zwei einstellbaren, asymmetrischen Verzögerungseinheiten 23, 24 verbunden, die beide durch eine Anzahl asymmetrischer, elementarer Ver zögerungsstufen gebildet sind, die in Reihe geschaltet sind und durch Leitungen mit Schaltern umgehbar sind, die durch die von den Speicherelementen 20-22 zugeführten Signale steuerbar sind, um die Dauer der Vorlade- und Erfassungsphase und die Gesamtzeit im voraus zu bestimmen, wie es ausführlich in der mitanhängigen Patenanmeldung mit dem Titel "Internal timing method and circuit for programmable memories" (EP-A-0 668 592 mit demselben Anmeldedatum wie die vorliegende Anmeldung) beschrieben ist.
• Genauer gesagt weist die Verzögerungseinheit 23 einen Freigabeeingang auf, der mit dem Ausgang eines UND-Glieds 25 verbunden ist, das wiederum einen ersten Eingang aufweist, der mit dem Ausgang Q des Flip-Flop 12 verbunden ist, sowie einen zweiten Eingang, der mit der Leitung 11 über eine Umkehrschaltung 26 verbunden ist. Der Ausgang der Verzögerungseinheit 23 stellt ein normalerweise niedriges Signal dar, das nach hoch mit einer Verzögerung in bezug auf den Zeitpunkt umschaltet, zu dem die Vorderflanke des Signals ATD erhalten wird, wobei diese Verzögerung von dem Inhalt der Speicherelemente 20 und 22 abhängt, wie es oben erläutert ist (siehe auch Fig. 2). Der Ausgang der Verzögerungseinheit 23 ist mit einem ersten Eingang eines NICHTODER-Glieds 27 verbunden, dessen zweiter Eingang mit dem Ausgang QN des Flip- Flop 12 verbunden ist. Der Ausgang des NiCHTODER-Glieds 27 (führt das Signal PC zu) ist mit einem ersten Eingang eines weiteren NICHTODER-Glieds 28 verbunden, dessen zweiter Eingang mit dem Ausgang QN des Flip-Flop 12 verbunden ist. Der Ausgang des NICHTODER-Glied 28 (führt das Signal DET zu) ist mit einem Freigabeeingang der asymmetrischen Verzögerungseinheit 24 verbunden, deren Ausgang eine Date erzeugt, die das Signal SP nachbildet, das normalerweise niedrig ist, und das in bezug auf den Zeitpunkt, zu dem die Vorderflanke des Signals DET erhalten wird, nach hoch mit einer Verzögerung umschaltet, die durch den Inhalt der Speicherelemente 20 und 21 bestimmt ist.
• Der Ausgang der Verzögerungseinheit 24 ist mit einem Knoten 30 und über einen gesteuerten Schalter 31 mit einem Eingang 32 einer ausgangsähnlichen Schaltung 33 verbunden, die einen zweiten Eingang 34 aufweist, der mit dem Knoten 30 über eine Umkehrschaltung 35 verbunden ist. Die ausgangsähnliche Schaltung 33 weist die gleiche Struktur wie die Ausgangsschaltungen der Einheit 108 auf, so daß genau die gleiche Fortpflanzungsverzögerung erzeugt wird, und weist ebenso wie die Ausgangsschal tungen der Einheit 108 zwei Ausgänge auf, die mit entsprechenden Transistoren 39, 40 und den Eingängen eines NICHTUND-Glieds 38 verbunden sind. Die Drain- und die Sourceklemme des P Transistors 39 sind kurzgeschlossen und mit der Versorgungsleitung VDD verbunden, während diejenigen des Transistors 40 kurzgeschlossen und auf Masse gelegt sind. Die Transistoren 39, 40 weisen die gleiche Geometrie wie die Transistoren 127, 128 auf, so daß sie die gleiche Kapazität erzeugen.
• Der Ausgang des NICHTUND-Glieds 38 (führt das Signal EP zu) ist mit einem Knoten 41 verbunden, der wiederum mit einem ersten Eingang eines UND-Glieds 42 verbunden ist, das zusammen mit den Bauteilen 31-40 den Abschnitt 5 bildet, der ein Signal N erzeugt. Das UND-Glied 42 weist auch einen zweiten Eingang auf, der mit dem Knoten 30 verbunden ist, und einen mit der Leitung 111 verbundenen Ausgang, der das Rauschunterdrückungssignal N liefert.
• Der Knoten 41 ist auch mit einem Eingang eines UND-Glieds 45 mit vier Eingängen und mit einem Eingang eines UND-Glieds 46 mit drei Eingängen verbunden, die beide Teil des Abschnitts 6 bilden, der das Lastsignal erzeugt. Beide Glieder 45 und 46 weisen einen zweiten Eingang, der mit dem Knoten 30 verbunden ist, und einen dritten Eingang auf, der mit dem Ausgang (führt das Signal QFF zu) eines Flip-Flop 47 verbunden ist, der einen Setzeingang S und einen Rücksetzeingang R aufweist.
• Der vierte Eingang des UND-Glieds 45 ist mit dem Ausgang eines Verlängerungs- Freigabeblocks 48 verbunden, der einen Eingang (diesem wird das Signal CMT zugeführt) aufweist und an dem Ausgang ein Verlängerungs-Sperrsignal SE erzeugt, dessen Logikwert durch das Signal CNT bestimmt ist und seinerseits das Freigeben oder Sperren der Verlängerung der Ladeimpulse bereitstellt. Der Ausgang das UND-Glieds 45 ist mit einem Eingang eines ODER-Glieds 49 verbunden, dessen Ausgang mit dem Eingang 50 eines Pulsdauer-Verlängerungsblocks 51 verbunden ist. Der Block 51 ist im wesentlichen von einer einmal schaltenden monostabilen Schaltung mit Flankenverzögerung gebildet, die am Ausgang 52 ein verlängertes Impulssignal STP erzeugt, das auf hoch schaltet, wenn der Block 51 am Eingang 50 eine Vorderflanke erfaßt, und mit einer vorbestimmten Verzögerung auf niedrig schaltet, die nach den Eigenschaften des Speichers 100 einstellbar ist, wenn das Signal am Eingang 50 auf niedrig schaltet.
• Der Ausgang 51 des Blocks 50 und der Ausgang des UND-Glieds 46 (führt das Impulssignal SL zu) sind mit den Eingängen eines ODER-Glieds 55 verbunden, dessen Ausgang (führt das Signal OP zu) mit einem Eingang eines UND-Glieds 56 verbunden ist, dessen zweiter Eingang mit dem Ausgang 57 eines Taktsteuerungsfreigabeblocks 58 verbunden ist, der wiederum einen Eingang aufweist, der mit dem Ausgang eines UND- Glieds 59 verbunden ist. Das UND-Glied 59 weist einen ersten Eingang, der mit dem Ausgang einer Umkehrschaltung 53 verbunden ist, der ein Bereitschaftssignal SB zugeführt wird, und einen zweiten Eingang auf, dem ein Taktsteuerfreigabesignal RC zugeführt wird. Das UND-Glied 56 weist einen dritten Eingang auf, der mit dem Ausgang 60 eines Ausgabefreigabeblocks 61 verbunden ist, der einen Eingang 62 aufweist, dem ein Freigabesignal EN zugeführt wird. Das UND-Glied 56 erzeugt ein Ladesignal L, das auf der Leitung 122 zugeführt wird. Der Ausgang des ODER-Glieds 55 ist auch mit einem ersten Eingang eines UND-Glieds 64 verbunden, das einen zweiten Eingang, der mit dem Ausgang 57 des Blocks 58 verbunden ist, und einen Ausgang aufweist, der mit einer monostabilen Schaltung 65 verbunden ist, deren Ausgang mit der Leitung 15 verbunden ist und das ENDE Impulssignal beim Erfassen einer Abfallflanke des Ausgangssignals von dem UND-Glied 64 erzeugt. Der Block 58 sieht das Sperren der Taktsteuersignale vor, wenn sie von dem Speicher 100 nicht verlangt werden, und der Block 61 das Sperren, Daten in die Ausgangsschaltungen zu laden, während gleichzeitig alle anderen Zeittaktfunktionen freigegeben beibehalten werden, wie es für gewisse Betriebs- oder Testmodi verlangt wird.
• Der Ausgang 52 des Blocks 51 ist auch über eine Umkehrschaltung 67 mit dem Eingang S des Flip-Flop 47 verbunden, dessen Eingang R mit einem Eingangsknoten 68 der Schaltung 1 verbunden ist, die ein Bereitschaftssignal SB zuführt. Der Knoten 68 ist auch mit einem ersten Eingang eines ODER-Glieds 69 verbunden, das einen zweiten Eingang aufweist, der mit einem Pegeldetektor 70 verbunden ist, sowie einen dritten Eingang, der mit einem statischen Logikzwangsblock 72 verbunden ist. Der Pegeldetektor 70 umfaßt im wesentlichen einen Schwellenvergleicher, dem eine Spannung VEIN zugeführt wird, die sich auf die Versorgungsspannung bezieht und durch einen Block 73 erzeugt wird, dessen Eingang das Bereitschaftssignal SB zugeführt wird. Im Dauerzustand (niedriges Bereitschaftssignal SB) weist die Spannung VEIN einen vorbestimmten Wert oberhalb der Schwelle des Pegeldetektors 70 auf, die deshalb einen niedrigen Logikpegel (Signal LL) an dem Ausgang erzeugt. Wenn SB auf niedrig schaltet, fällt die Spannung VEIN unterhalb der Schwelle des Detektors 70, dessen Ausgang LL deshalb auf hoch umschaltet. Wenn das Bereitschaftssignal SB zurück auf niedrig schaltet, wird die Spannung VEIN nicht unmittelbar wieder auf den Bereitschaftszustandswert wegen der Trägheit des Generators 73 hergestellt, so daß das Signal LL hoch bleibt und erst auf niedrig zurückschaltet, wenn die Spannung VEIN erneut oberhalb der Schwelle des Detektors 70 ansteigt.
• Der statische Logikzwangsblock 72 ist mit einem Eingangsknoten 74 verbunden, der ein Signal SC zuführt, um einen statischen Betriebsmodus (z. B. wenn getestet wird) einzustellen. Der Ausgang des ODER-Glieds 69 (der ein statisches Betriebssteuersignal SPP zuführt) ist mit einem Eingang des ODER-Glied 49 verbunden.
• Im Schaltkreis 1 werden Signale OE, SA, SB, SC, CNT, EN, RC und die Spannung VEIN durch den Speicher 100 zugeführt.
• Die Arbeitsweise der Taktsteuerungsschaltung wird nun auch unter Bezugnahme auf die Fig. 2 beschrieben.
• Zunächst wird von der Schaltung angenommen, daß sie in einem Dauerzustandsbetriebsmodus ohne Verlängerung der Ladeimpulse ist, und wobei die Signale SA, CNT, SB und SC niedrig sind, die Signale OE, EN, RC und QFF hoch sind, VEIN oberhalb der vorbestimmten Schwelle ist, so daß der statische Betriebsmodus deshalb nicht aktiviert ist, und die Verzögerungen, die von den Einheiten 23, 24 (und durch die Sicherungen 20-21 gesetzt sind) erzeugt werden sollen, minimal sind; diese Situation ist durch die Aufzeichnungen mit durchgehender Linie in Fig. 2 gezeigt. Vor dem Start einer Lesephase sind die Signale ATD, SAEN, PC, DET, SP, N, SL, SPP, CP STP, L und ENDE niedrig, und die Signale EP und QFF sind hoch.
• Nimmt man an, daß die Adressen auf den Adressenbusleitungen 101 und 103 zur Zeit t&sub0; anfangen, umzuschalten, so wird dies durch die Logikeinheit 10 erfaßt, die das Signal ATD auf hoch schaltet, wo es bleibt, bis die letzte Adresse schaltet. Das Schalten von ATD von niedrig auf hoch schaltet den Ausgang Q des Flip-Flop 12 und daher das Signal SAEN auf hoch (wodurch die Leseverstärker 105 freigegeben werden) und schaltet den Ausgang QN des Flip-Flop 12 auf niedrig, so daß das Signal PC auf hoch schaltet (der Ausgang der Verzögerungsschaltung 23 ist weiterhin niedrig). Als solches bleibt das Signal DET niedrig. In dieser Phase gibt deshalb das Signal PC die Vorladephase der Mehrfachanordnung 100 frei, in der sich die Mehrfachanordnung 104 und die Einheit 105 zum Lesen vorbereiten, und der Ausgang des UND-Glieds 25 bleibt wegen des niedrigen Ausgangs der Umkehrschaltung 26 niedrig.
• Wenn das Signal ATD auf niedrig zurückschaltet, schaltet der Ausgang des UND-Glieds 25 auf hoch, wobei die Schaltflanke zu der Einheit 23 übertragen wird, deren Ausgang mit einer vorbestimmten Verzögerung (in Abhängigkeit) von den Einstellungen der Speicherelemente 20 und 22) auf hoch schaltet. Sobald der Ausgang der Einheit 23 schaltet, schaltet das Signal PC zurück auf niedrig (wie es durch die durchgehende Linie in Fig. 2 gezeigt ist, Zeitpunkt t&sub1;), so daß das Signal DET auf hoch schaltet (ebenfalls durch die durchgehende Linie gezeigt) und die Vorladephase beendet und die Erfassungsphase der Mehrfachanordnung 100 begonnen wird, in der der durch die Leseverstärker erfaßte Inhalt der Speicherzellen der Mehrfachanordnungen 104 dem Datenpuffer 106 zugeführt wird.
• Nach einer Verzögerung, die von den Einstellungen der Speicherelemente 20 und 21 abhängt, schaltet der Ausgang der Verzögerungsschaltung 24 ebenfalls, so daß das Signal SP auf hoch schaltet (durchgehende Linie, Zeitpunkt t&sub2;).
• Infolgedessen schaltet das UND-Glied 42, dem zwei "1" zugeführt werden, so daß das Signal N auf hoch schaltet, wodurch die Schalter 31, 110, 118 geschlossen werden, und das UND-Glied 46 schaltet ebenfalls, so daß das kurze Ladesignal SL auf hoch schaltet. Da die Verlängerung der Ladeimpulse gesperrt ist (niedriger Ausgang des UND-Glieds 45 und daher ein niedriges Signal CP), bleibt das Signal STP niedrig. Der Ausgang des ODER-Glieds 55 schaltet jedoch auf hoch, wie es das Signal L von dem UND-Glied 46 macht, so daß der Schalter 120 geschlossen und die Ladephase begonnen wird, wie es unten angegeben ist.
• Das Schließen des Schalters 31 bewirkt die Zuführung von Daten, die das Signal SP simulieren, zu dem Eingang 32 der ausgangsartigen Schaltung 33, und das Schließen des Schalters 118 bewirkt das Einfrieren und damit unerwünschtes Schalten der Ausgangspuffer der Einheit 106 zu verhindern. Gleichzeitig beginnen die Daten in den Aus gangspuffern der Einheit 106 sich zu den Ausgangsschaltungen (Einheit 108) bewegen, die somit schalten. Da, wie es bereits angegeben wurde, die Ausgangspuffer 106 am Schalten in dieser Phase gehindert werden, wird das Rauschen, das durch solches Schalten (das hohe Ströme aufgrund des Ladens und Entladens kapazitiver Elemente der Ausgangsschaltungen umfaßt und somit die Spannungspegel in den Verstärkern 105 ändern kann) erzeugt wird, daran gehindert, die Daten zu beschädigen. Ebenso werden auch die Adressen in der Puffereinheit 102 eingefroren.
• Das Signal SP wird somit zu der ausgangsähnlichen Schaltung 33 in gleicher Weise und gleichzeitig mit den Daten zu den Ausgangsschaltungen 108 übertragen, und am Ende der Übertragung schalten die Ausgänge der ausgangsähnlichen Schaltung 33 auf hoch, das Signal EP schaltet auf niedrig (durchgehende Linie Zeitpunkt t&sub3;), so daß die UND-Glieder 42 und 46 schalten, das Signal N schaltet zurück auf niedrig, wobei die Schalter 31, 110 und 118 geöffnet werden; das Ladesignal L schaltet auch auf niedrig, da, wie es bereits erwähnt wurde, eine Verlängerung gesperrt und STP niedrig ist, und der Schalter 120 öffnet auch, wodurch er somit die Datenladephase beendet, die deshalb genauso lange dauert, wie es notwendig ist, damit sich die Daten in der Ausgangsschaltung 108 fortpflanzen.
• Gleichzeitig mit dem Schalten des Signals L von hoch auf niedrig erhält die monostabile Schaltung 65 eine Abfallflanke und erzeugt einen Impuls; das Signal ENDE schaltet kurz auf hoch, wobei es das Flip-Flop 12 zurücksetzt und umschaltet; der Ausgang Q des Flip-Flop schaltet schnell auf niedrig, so daß das Signal SAEN und der Ausgang des UND-Glieds 25 auf niedrig geschaltet werden; die Leseverstärker der Einheit 105, die dabei belassen wurden, die Signal zu lesen, werden gesperrt, um den Stromverbrauch zu verringern; der Verzögerungsblock 23 wird aufgrund davon, daß er asymmetrisch ist, schnell zurückgesetzt; und der Ausgang QN des Flip-Flop 12 schaltet auf hoch, so daß das Signal DET und auch SP auf niedrig geschaltet werden. Das Schalten von SP setzt die ausgangsähnliche Schaltung 33 schnell zurück, die zum Zeitpunkt t&sub4; ihren Ausgang auf niedrig schaltet, so daß die Schaltung 38 so geschaltet wird, daß das Signal EP auf hoch schaltet, um die Anfangsbedingungen wiederherzustellen.
• Es sollte hier darauf hingewiesen werden, daß aufgrund dessen, daß die Blöcke 23, 24 asymmetrisch sind, die Anstiegsflanke eines ATD Impulses unmittelbar nach dem vor hergehenden ATD Impuls (oder jedenfalls, bevor der ENDE Impuls erzeugt worden ist) unmittelbar die Verzögerungsleitungen (Blöcke 23, 24) über die Umkehrschaltung 26 und das UND-Glied 25 zurücksetzt, so daß irgendeine abgelaufende Übertragung ausgeblendet wird und die Anfangszustände wieder hergestellt werden (der Ausgang des Blocks 23 schaltet, wenn er bereits hoch ist, unmittelbar auf niedrig, so daß PC unmittelbar auf hoch und DET und möglicherweise SP auf niedrig geschaltet werden), und startet die Vorlade- und Ausgleichs- (oder Erfassungs)-Phasen vom Anfang an, so daß die Verzögerungen, mit denen das Daten simulierende Signal SP wie von dem letzten ATD Impuls erzeugt wird, immer die gleichen sind.
• Die oben beschriebene Arbeitsweise wird wiederholt, wenn immer das Schalten der Adressen erfaßt wird und die Logikeinheit 10 einen ATD Signalimpuls erzeugt, und solange das Signal CNT niedrig ist und kein statischer, Bereitschafts- oder Stromabschaltbetriebszustand vorhanden ist.
• Fig. 2 zeigt auch den Zeitablauf, der bei einer längeren Verzögerungseinstellung der Einheit 23 und einer minimalen Verzögerungseinstellung der Einheit 24 erhalten wird. Zum Zweck des Vergleichs ist der langsamere Zeitablauf durch die unterbrochene Linie über dem schnelleren Zeitablauf angegeben, der oben beschrieben ist. In diesem Fall schaltet PC mit einer mit der vorhergehend vergleichbaren Verzögerung auf null, so daß sich eine entsprechende Verzögerung beim Schalten der anderen Signale ergibt. Ebenso kann die Verzögerung, mit der die Einheit 24 beim Erhalt der Abfallflanke von CP schaltet, vergrößert werden, um die Dauer der Vorlade- und Erfassungsphasen, sowie die Gesamtdauer des Zyklus gemäß den Geschwindigkeitseigenschaften der Speichermehrfachanordnung 104 zu verändern, damit die minimale Verzögerung eingestellt wird, um zu gewährleisten, daß die meisten Elemente der Mehrfachanordnung 104 gelesen werden.
• Wenn andererseits eine Verlängerung des Ladesignals freigegeben ist, wird das Datenladen in die Ausgangsschaltungseinheit 108 selbst nach dem Ende des Impulses des Signals N fortgesetzt, wie es unten beschrieben ist.
• Nimmt man an, daß das Signal CNT zum Zeitpunkt t&sub5; auf hoch schaltet, schalten in diesem Fall wie vorhergehend SAEN und PC unmittelbar auf hoch, wenn der Impuls ATD erzeugt wird (Zeitpunkt t&sub5;). Nach der vorbestimmten Verzögerung (Zeitpunkt t&sub7;) schaltet PC erneut auf niedrig und DET auf hoch, und zum Zeitpunkt t&sub5; schalten die Signale SP, N und SL auf hoch. In diesem Fall, in dem das Signal SE hoch ist, schaltet der Ausgang des UND-Glieds 45 ebenfalls so, daß die Signale PC, STP, OP und L auf hoch schalten.
• Die Schalter 31, 110, 118 und 120 schließen deshalb, und das Daten simulierende Signal beginnt, sich in der ausgangsähnlichen Schaltung 33 und die Daten in der Ausgangseinheit 108 fortzupflanzen. Zur gleichen Zeit werden die Daten in den Adressenpuffern 102 und den Ausgangspuffern 106 eingefroren.
• Wie vorhergehend schaltet das Schalten der Ausgänge der Schaltung 33 und des NICHT-Glieds 38 das Signal EP auf niedrig (Zeitpunkt t&sub9;) und beendet die Impulse der Signale N, SL und CP, um die Schalter 31, 110 und 118 zu öffnen. In diesem Fall jedoch bleibt das Signal STP während der Zeit hoch, die durch den Block 51 bestimmt wird, so daß das Ladesignal L hoch und der Schalter 120 geschlossen bleibt, und irgendwelche verzögerten Daten, die durch die Leseverstärker zugeführt werden, die nach den meisten anderen wegen der Verzögerung der entsprechenden Elemente der Mehrfachanordnung 104 schalten, können durch die Ausgangspuffer der Einheit 106 in entsprechende Ausgangsschaltungen der Einheit 108 geladen werden.
• Zum Zeitpunkt t&sub1;&sub0; schalten die Signale STP und L auch auf niedrig, so daß die Schalter 120 geöffnet und die Ausgangsschaltungen von der Puffereinheit 106 getrennt werden. Wie vorhergehend ergibt das Umschalten des Signals STP von hoch auf niedrig ein ähnliches Umschalten des Ausgangs des UND-Glieds 64, so daß die monostabile Schaltung 65 freigegeben wird, die einen ENDE Signalimpuls erzeugt, um das Flip-Flop 12 zurückzusetzen. Die Ausgänge Q und QN des Flip-Flop schalten deshalb auf niedrig bzw. hoch, so daß die Signale SAEN, DET und SP auf niedrig schalten. Zum Zeitpunkt t&sub1;&sub1; schaltet das Signal EP auf hoch, um die Schaltung 1 in den Rücksetzzustand zurückzubringen.
• Die Arbeitsweise, wie sie oben beschrieben wurde, wird wiederholt, solange das Signale SB niedrig bleibt. Es wird nun angenommen, daß der Speicher 100 zum Zeitpunkt t&sub1;&sub2; auf Bereitschaft schaltet. Das Umschalten von SB setzt das Flip-Flop 47 zurück, dessen Ausgangssignal QFF auf niedrig schaltet, so daß die UND-Glieder 45 und 46 gesperrt werden und das statische Betriebssignal SPP auf hoch geschaltet wird. Deshalb schaltet CP ebenso wie STP auf hoch. Das Umschalten von SP schaltet die Umkehrschaltung 63 um, deren Ausgang auf niedrig umschaltet ebenso wie der Ausgang des UND-Glieds 59, das deshalb die Zeittaktsteuerung sperrt (niedriges Signal am Ausgang 57 des Blocks 58), so daß L niedrig bleibt. In dieser Phase schaltet das Signal LL wegen des Abfalls der Spannung VEIN auf hoch, der durch das Umschalten von SP hervorgerufen wurde.
• Der obige Zustand wird solange beibehalten, solange das Signal SB hoch bleibt. Wenn SB auf niedrig (Zeitpunkt t&sub1;&sub3;) schaltet, schaltet das Signal L wegen des Umschaltens der Umkehrschaltung 63 und des UND-Glieds 59 auf hoch, so daß Lesen im statischen Modus erlaubt wird. Der Rest der Schaltung bleibt jedoch unverändert dahingehend, daß, wie es bereits angegeben wurde, es einige Zeit für VEIN dauert, den Dauerzustand zu erreichen, währenddessen das Intervall LL deshalb hoch bleibt. In diesem Zustand bleibt, selbst wenn ein Impuls ATD erzeugt wird (wie es zum Zeitpunkt t&sub1;&sub4; gezeigt ist), der Abschnitt 6, der das Ladesignal erzeugt, in einen statischen Modus, wie es unten beschrieben ist. Die Erzeugung des Impulses ATD erzeugt tatsächlich die oben unter Bezugnahme auf die Abschnitte 2-5 beschriebene Phasensequenz, so daß zum Zeitpunkt t&sub1;&sub4; SAEN und PC auf hoch schalten; zum Zeitpunkt t&sub1;&sub5; PC auf niedrig und DET auf hoch schalten; zum Zeitpunkt t&sub1;&sub6; SP und N auf hoch schalten; die Glieder 45, 46 schalten nicht (SL bleibt niedrig), da sie gesperrt sind; L bleibt auf hoch; und zum Zeitpunkt t&sub1;&sub7; schalten EP und N ohne Änderung bei dem Zustand des Abschnitts 6 auf niedrig.
• Es wird nun angenommen, daß zum Zeitpunkt t&sub1;&sub8; die gesteuerte Spannung VEIN erneut die vorbestimmte Schwelle überschreitet, so daß LL, SPP und CP auf niedrig schalten. In diesem Zustand bleibt das Ladesignal hoch, damit lange genug gelesen werden kann, um eine korrekte Datengewinnung trotz des vorhergehenden kritischen Zustands zu gewährleisten. Nach der vorbestimmten Verzögerung (Zeitpunkt t&sub1;&sub9;) schaltet das Signal STP auf niedrig, so daß das Signal L auch auf niedrig schaltet, und die monostabile Schaltung 65 erzeugt einen ENDE Impuls, um das Flip-Flop 12 und die Abschnitte 3-5 zurückzusetzen und SAEN, DET, SP und EP umzuschalten. Das Umschalten des Signals STP setzt auch das Flip-Flop 47 und gibt die Glieder 45, 46 frei, so daß die statische Arbeitsphase beendet und die Schaltung in den normalen Betriebsmodus zurückgebracht wird, wie er oben beschrieben wurde (Zeitpunkte t&sub6;-t&sub1;&sub1;).
• Die gleiche statische Operation wird ermöglicht, wenn sie durch den Speicher 100 oder durch andere Einrichtungen, die mit ihm verbunden sind (z. B. für besondere Funktionen, wie Testen, Überprüfen von Daten von Registern oder anderen Teilen des Speichers, usw.), über das Signal SC am Eingang 41 und in dem Fall irgendeines Abfalls des Spannung (VEIN unterhalb der vorbestimmten Schwelle) verlangt wird, der Lesefehler ergeben kann.
• Wenn die Zeittaktsteuerung gesperrt ist (niedriges Signal RC), ist der Ausgang des UND-Glieds 59 und daher des Blocks 58 niedrig und sperrt die UND-Glieder 56, 64. Am Ende des Zeitablaufes wird deshalb kein Rücksetzsignal ENDE erzeugt, so daß die gesamte Schaltung 1 tatsächlich gesperrt ist. Das Signal EN sperrt andererseits, wie es bereits angegeben wurde, das Datenladen zu dem Ausgang 129.
• Die beschriebene Schaltung liefert eine durch Zeittakt gesteuerte Architektur (und daher eine eigene Verringerung des Stromverbrauchs und von Rauschen, und eine hohe Geschwindigkeit), die nichtsdestotrotz irgendwelche technologischen Unterschiede, Situationen mit geringer Geschwindigkeit und örtliche Probleme berücksichtigt, indem die Basissignale und Zykluszeiten an verschiedenen Punkten moduliert werden. Genauer gesagt stellen die Schaltung und das Verfahren gemäß der vorliegenden Erfindung bereit, die Datenlese- und Ladezeiten zwischen der Speichermehrfachanordnung und den Leseverstärkern einzustellen, um die Zeit zu berücksichtigen, die von der Mehrheit der Elemente verlangt wird. Die Möglichkeit, die Dauer des Ladeimpulses einzustellen, ermöglicht auch, irgendwelche sehr langsamen Elemente zu berücksichtigen, ohne die Notwendigkeit einer übermäßigen Zunahme beim Vorladen und insbesondere der Gewinnungszeit (was eine unannehmbare Erhöhung des Rauschens ergeben würde) oder eines Verzichts auf langsamere Elemente, so daß auch die Notwendigkeit von redundanten Elementen verringert wird. Das Einfrieren der Daten und Adressen während des externen Ladens des größten Teils der Daten ermöglicht, wirksam eine Hauptquelle von Rauschen auszuschließen und einen äußerst zuverlässigen Betrieb des Speichers zu gewährleisten. Das Laden irgendwelcher langsameren Daten nach dem Einfrieren, indem ein verlängertes Ladesignal erzeugt wird, bringt keine schwerwiegende Größe an Rauschen im Hinblick auf die viel kleinere Anzahl von Ausgängen mit sich, die in dieser Phase umschalten. Schließlich werden aufgrund der ausgangsähnlichen Schaltung die Einfrierphase und zumindest der erste Teil der Ladephase so eingestellt, daß sie eine so kurze wie mögliche Länge aufweisen, so daß die maximale Zyklusgeschwindigkeit, die mit den Eigenschaften des Speichers kompatibel ist, bereitgestellt wird, während gleichzeitig gewährleiste wird, daß die Daten der meisten Speicherelemente vollständig in die Ausgangselemente geladen sind. Die beschriebene Architektur kann auch in einem statischen Modus arbeiten, wenn es notwendig ist, z. B. in dem Fall, wenn die Zustände der Schaltung nicht definitiv bekannt sind.
• Selbstverständlich können Änderungen an dem Verfahren und der Schaltung, wie sie hier beschrieben und dargestellt worden sind, vorgenommen werden, ohne jedoch von dem Bereich der vorliegenden Erfindung abzuweichen.

Claims (13)

1. Ein Lesetaktsteuerungsverfahren für einen nichtflüchtigen Speicher (100), der zumindest ein Ausgangselement (108), eine Puffereinheit (106) und eine ausgangsähnliche Einheit (33) umfaßt, die die gleiche Laufzeit wie das genannte Ausgangselement (108) aufweist; wobei das genannte Verfahren in Kombination die Schritte umfaßt:

Erzeugen eines Lesefreigabesignals (ATD);

Freigeben einer Vorladephase vorbestimmter einstellbarer Länge bei Erhalt des genannten Lesefreigabesignals;

Ermöglichen einer Auswertungsphase am Ende der genannten Vorladephase;

Erzeugen eines Datensimuliersignals (SP) zu einer vorbestimmten, einstellbaren Zeit nach der Freigabe der genannten Auswertungsphase;

Freigeben der Fortpflanzung des genannten Simulationssignals (SP) in der genannten ausgangsähnlichen Einheit (33) und gleichzeitiges Freigeben des Datenladens von der genannten Puffereinheit (106) in das genannte Ausgangselement (108) durch ein Ladesignal (L) und Sperren, die genannte Puffereinheit (106) zu schalten;

Unterbrechen des genannten Schritts, das Schalten zu sperren, beim Erfassen der Fortpflanzung des genannten Simulationssignals (SP) durch die genannte ausgangsähnliche Einheit (33);

Unterbrechen der genannten Ladephase nach einer vorbestimmten einstellbaren Verzögerung; und

Rücksetzen des genannten nichtflüchtigen Speichers (100) nach dem Sperren des genannten Ladesignals (L).

2. Ein Verfahren, wie in Anspruch 1 beansprucht, dadurch gekennzeichnet, daß die genannten Schritte, eine Vorladephase und eine Auswertungsphase freizugeben, jeweils den Schritt umfassen, ein Vorladefreigabesignal (ATD) bzw. ein Auswertungsfreigabesignal (DET) zu erzeugen, das genannte Vorladefreigabesignal bzw. das genannte Auswertungsfreigabesignal auf einer jeweiligen Fortpflanzungsleitung (23, 24) zu übertragen, und selektiv vorbestimmte Verzögerungen auf der genannten jeweiligen Fortpflanzungsleitung gemäß den Geschwindigkeitseigenschaften des genannten nichtflüchtigen Speichers (100) freizugeben.

3. Ein Verfahren, wie in Anspruch 1 oder 2 beansprucht, dadurch gekennzeichnet, daß der genannte Schritt, die Fortpflanzung freizugeben, den Schritt umfaßt, das genannte Datensimulationssignal (SP) der genannten ausgangsähnlichen Einheit (33) zuzuführen, wobei die genannte ausgangsähnliche Einheit identisch mit dem genannten Ausgangselement (108) ist.

4. Ein Verfahren, wie in einem der vorgenannten Ansprüche beansprucht, dadurch gekennzeichnet, daß die genannten Schritte, eine Ladephase freizugeben und zu unterbrechen, den Schritt umfassen, einen kurzen Impuls (SL) gleichzeitig mit dem genannten Schritt, das Schalten zu sperren, zu erzeugen, den genannten kurzen Impuls gleichzeitig mit dem genannten Schritt zu unterbrechen, den genannten Schritt zum Sperren des Schaltens zu unterbrechen, einen langen Impuls (STP) von dem genannten kurzen Impuls zu erzeugen, wobei der genannte lange Impuls gleichzeitig mit dem genannten kurzen Impuls freigegeben und mit einer vorbestimmten Verzögerung in bezug auf den genannten kurzen Impuls gesperrt wird, und selektiv den genannten langen Impuls oder den genannten kurzen Impuls aufzunehmen.

5. Eine Lesetaktsteuerungsschaltung für einen nichtflüchtigen Speicher (100), die zumindest ein Ausgangselement (108) und eine Datenpuffereinheit (106) umfaßt, wobei die genannte Schaltung (1) eine Lesefreigabeeinrichtung (10) zur Erzeugung eines Lesefreigabesignals (ATD), eine Vorladefreigabeeinrichtung (27), die durch das genannte Lesefreigabesignal (ATD) freigebbar ist, und eine Erfassungsfreigabeeinrichtung (28) zur Erzeugung eines Erfassungsfreigabesignals (DET) umfaßt, dadurch gekennzeichnet, daß sie umfaßt:

eine Zeitdauerabänderungseinrichtung (23), um die genannte Vorladefreigabeeinrichtung (27) zu sperren und die genannte Erfassungsfreigabeeinrichtung (28) eine vorbestimmte einstellbare Zeit nach Erhalt des genannten Lesefreigabesignals (ATD) freizugeben;

eine Simulationsgeneratoreinrichtung (24), die durch die genannte Erfassungsfreigabeeinrichtung (28) freigegeben wird, um ein Datensimulationssignal (SP) zu einer vorbestimmten einstellbaren Zeit nach Erhalt des genannten Erfassungsfreigabesignals (DET) zu erzeugen;

eine ausgangsähnliche Schaltung (33), die die gleiche Laufzeit wie das genannte Ausgangselement (108) aufweist und mit der genannten Simulationsgeneratoreinrichtung (24) verbunden ist;

eine Datensperreinrichtung F (117, 118), die mit der genannten Datenpuffereinheit (106) verbunden ist, um das Schalten der genannten Datenpuffereinheit zu verhindern;

eine gleichzeitige Freigabeeinrichtung (31, 42, 46, 120) für die genannte ausgangsähnliche Schaltung (33), das genannte Ausgangselement (108) und die genannte Datensperreinrichtung (117, 118), um gleichzeitig das genannte Datensimulationssignal (SP) in der genannten ausgangsähnlichen Schaltung (33) fortzupflanzen, Daten von der genannten Datenpuffereinheit (106) in das genannte Ausgangselement (108) zu laden und die genannte Datenpuffereinheit (106) zu sperren;

eine Laufzeiterfassungseinrichtung (38), die mit der genannten ausgangsähnlichen Schaltung (33) verbunden ist, um ein Sperrsignal (EP) für die genannte gleichzeitige Freigabeeinrichtung (31, 32, 46, 120) zu erzeugen;

eine Ladeverlängerungseinrichtung (51), um ein verlängertes Ladesignal (STP) für das genannte Ausgangselement (108) zu erzeugen;

eine selektive Freigabeeinrichtung (45, 69), um selektiv die genannte Ladeverlängerungseinrichtung freizugeben; und

eine Schaltungsrücksetzeinrichtung (65).

6. Eine Schaltung, wie in Anspruch 5 beansprucht, dadurch gekennzeichnet, daß die genannte ausgangsähnliche Schaltung (33) mit dem genannten Ausgangselement (108) identisch ist.

7. Eine Schaltung, wie in Anspruch 5 oder 6 beansprucht, dadurch gekennzeichnet, daß die genannte Datensperreinrichtung (117, 118) eine Rückkopplungsleitung (117), die den Eingang und den Ausgang der genannten Datenpuffereinheit (106) verbindet, und eine erste Schaltereinrichtung (118) umfaßt, die sich auf der genannten Rückkopplungsleitung befindet und durch die genannte gleichzeitige Freigabeeinrichtung (31, 42, 46, 120) gesteuert wird.

8. Eine Schaltung, wie in einem der vorhergehenden Ansprüche 5 bis 7 beansprucht, dadurch gekennzeichnet, daß die genannte gleichzeitige Freigabeeinrichtung (31, 42, 46, 120) umfaßt erste Logikschaltungen (42), die mit der genannten Simulationsgeneratoreinrichtung (24) und der genannten Fortpflanzungserfassungseinrichtung (38) verbunden ist, um ein Rauschunterdrückungssignal (N) zur Freigabe der genannten Datensperreinrichtung (117, 118) zu erzeugen, zweite Logikschaltungen (46), die mit der genannten Simulationsgeneratoreinrichtung und mit der genannten Fortpflanzungserfassungseinrichtung (38) verbunden sind, um ein Datenladesignal (SL) zu erzeugen, die zweite Schalter einrichtung (31) zwischen der genannten Simulationsgeneratoreinrichtung (24) und der genannten ausgangsähnlichen Schaltung (33) geschaltet ist und eine Steuerklemme aufweist, der das genannte Rauschunterdrückungssignal zugeführt wird, und eine dritte Schaltereinrichtung (120), die zwischen der genannten Datenpuffereinheit (106) und der genannten Ausgangsschaltung (108) geschaltet ist und eine Steuerklemme aufweist, der das genannte Datenladesignal zugeführt wird.

9. Eine Schaltung, wie in Anspruch 8 beansprucht, in einem nichtflüchtigen Speicher (100), die auch eine Adressenpuffereinheit (102) umfaßt, dadurch gekennzeichnet, daß sie auch eine Adressensperreinrichtung (109, 110) umfaßt, die mit den genannten ersten Logikschaltungen (42) und der genannten Adressenpuffereinheit (102) verbunden ist, um das Schalten der genannten Adressenpuffereinheit bei Gegenwart des genannten Rauschunterdrückungssignals (N) zu verhindern.

10. Eine Schaltung, wie in einem der vorhergehenden Ansprüche von 5 bis 9 beansprucht, dadurch gekennzeichnet, daß die genannte Ladeverlängerungseinrichtung eine Verzögerungseinrichtung (51) umfaßt, die einen Eingang, der mit der genannten Simulationsgeneratoreinrichtung (24) verbunden ist und dem das genannte Datensimulationssignal (SP) zugeführt wird, einen zweiten Eingang, der mit der genannten Fortpflanzungserfassungseinrichtung (38) verbunden ist und dem das genannte Sperrsignal EP zugeführt wird, und einen Ausgang aufweist, der das genannte verlängerte Ladesignal (STP) liefert, das bei Erhalt des genannten Datensimulationssignals freigegeben und durch eine vorbestimmte Verzögerung bei Erfassung des genannten Sperrsignals gesperrt wird.

11. Eine Schaltung, wie in einem der vorhergehenden Ansprüche 5 bis 10 beansprucht, dadurch gekennzeichnet, daß die genannte selektive Freigabeeinrichtung (45, 69) eine vierte Schaltereinrichtung (45) umfaßt, die zwischen die genannte gleichzeitige Freigabeeinrichtung (31, 42, 46, 120) und die genannte Ladeverlängerungseinrichtung (51) geschaltet ist und zumindest einen Steueran schluß aufweist, der mit der Verlängerungssperreinrichtung (47, 48) verbunden ist.

12. Eine Schaltung, wie in Anspruch 11 beansprucht, dadurch gekennzeichnet, daß die genannte selektive Freigabeeinrichtung (45, 69) auch eine statische Moduseinstelleinrichtung (69) umfaßt, um ein statisches Modussignal (SPP) zu erzeugen, damit die genannte Ladeverlängerungseinrichtung (51) fortlaufend freigegeben ist.

13. Eine Schaltung, wie in einem der vorhergehenden Ansprüche 8 bis 12 beansprucht, dadurch gekennzeichnet, daß sie eine Auswähleinrichtung (55) umfaßt, die einen ersten Eingang, der mit der genannten gleichzeitigen Freigabeeinrichtung (46) verbunden ist, einen zweiten Eingang, der mit der genannten Ladeverlängerungseinrichtung (51) verbunden ist, und einen Ausgang aufweist, der mit der genannten Steuerklemme der genannten dritten Schalteinrichtung (120) verbunden ist, und daß die genannte Rücksetzeinrichtung eine monostabile Einrichtung (65) umfaßt, die einen mit der genannten Auswähleinrichtung (55) verbundenen Eingang und einen Ausgang aufweist, der mit der genannten Vorladefreigabeeinrichtung (27) verbunden ist.