DE19503390C2 - Datenausgabepuffer-Steuerschaltung - Google Patents

Description

Die vorliegende Erfindung betrifft allgemein eine Schaltung zum Steuern eines Datenausgabepuffers einer Halbleiterspei­ chervorrichtung, und insbesondere eine Datenausgabepuffer- Steuerschaltung zum Steuern des Daten­ ausgabepuffers entsprechend dem Vorhandensein einer repa­ rierten Speicherzelle in der Halbleiterspeichervorrichtung, um die Datenlesegeschwindigkeit der Halbleiterspeichervor­ richtung zu erhöhen.

Eine Datenausgabepuffer-Steuerschaltung ist allgemein dazu ausgelegt, ein Ausgabe-Freigabesignal synchron mit einem Zeitpunkt zu erzeugen, zu dem ein aus Speicherzellen gelese­ nes Datensignal eine Eingabeleitung eines Datenausgabepuf­ fers erreicht. Wenn unter den Speicherzellen eine reparierte Speicherzelle vorhanden ist, erreicht das gelesene Datensi­ gnal jedoch die Eingabeleitung des Datenausgabepuffers spä­ ter als in dem Fall, daß keine reparierte Speicherzelle un­ ter den Speicherzellen vorhanden ist. Eine Halbleiterspei­ chervorrichtung, die eine reparierte Speicherzelle enthält, hat eine niedrigere Datenlesegeschwindigkeit als eine ent­ sprechende Vorrichtung, die keine reparierte Speicherzelle enthält. Die niedrigere Datenlesegeschwindigkeit auf der Grundlage des Vorhandenseins der reparierten Speicherzelle veranlaßt den Datenausgabepuffer dazu, Fehlerdaten anspre­ chend auf das frühere Ausgabe-Freigabesignal aus der Daten­ ausgabepuffer-Steuerschaltung zu erzeugen.

Um das vorstehend genannte Problem zu überwinden, ist eine Datenausgabepuffer-Steuerschaltung vorgeschlagen worden, die einen Verzögerungsschaltkreis umfaßt, der eine Inverterkette und einen Kondensator zum Verzögern eines Adressenübergabe- oder -übergangsermittlungssignals von einem Adressenüber­ gabe- oder -übergangsdetektor einschließt. In dem Fall, daß die Halbleiterspeichervorrichtung eine reparierte Speicher­ zelle hat, erzeugt eine derartige herkömmliche Datenausgabe­ puffer-Steuerschaltung mit dem Verzögerungsschaltkreis ein Ausgabe-Freigabesignal synchron mit dem gelesenen Datensi­ gnal aus den Speicherzellen der Halbleiterspeichervorrich­ tung, das der Eingabeleitung des Datenausgabepuffers zuge­ führt wird, damit der Datenausgabepuffer das Datensignal ge­ nau zu puffern vermag. In dem Fall jedoch, in dem die Halb­ leiterspeichervorrichtung keine reparierte Speicherzelle hat, erzeugt die herkömmliche Datenausgabepuffer-Steuer­ schaltung ein Ausgabe-Freigabesignal, das um die Verzöge­ rungszeit des Verzögerungsschaltkreises gegenüber dem gele­ senen Datensignal aus den Speicherzellen der Halbleiterspei­ chervorrichtung verzögert ist, das der Eingabeleitung des Datenausgabepuffers zugeführt wird, was zu einer Verschlech­ terung der Ansprechgeschwindigkeit des Datenausgabepuffers für die Eingabe führt. Die herkömmliche Datenausgabepuffer- Steuerschaltung hat deshalb den Nachteil, daß sie die Daten­ lesegeschwindigkeit der keine reparierte Speicherzelle ent­ haltenden Halbleiterspeichervorrichtung verschlechtert bzw. verlangsamt.

Eine Steuerschaltung der im Oberbegriff des Anspruchs 1 ge­ nannten Art ist aus der DE 42 34 157 A1 bekannt. Diese Druck­ schrift enthält keinen Hinweis auf Verwendung dieser Steuer­ schaltung im Zusammenhang mit einer reparierten Speicherzelle.

Aus der DE 41 24 572 A1 ist eine Halbleiter-Speicher-Vorrich­ tung bekannt, bei der in Abhängigkeit vom Vorliegen von repa­ rierten Speicherzellen der Zugriff zum Speicher entweder ver­ zögert oder nicht verzögert wird, ohne hierbei den Datenaus­ gabepuffer mit einzubeziehen.

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine Datenausgabepuffer-Steuerschaltung der im Oberbegriff des Anspruchs 1 genannten Art zum Steuern eines Datenausgabepuffers entsprechend dem Vorhandensein einer reparierten Speicherzelle in einer Halbleiterspeichervorrichtung zu schaffen, um die Datenlese­ geschwindigkeit der Halbleiterspeichervorrichtung zu erhö­ hen, und um einen Fehler in einem Ausgabedatensignal von der eine reparierte Speicherzelle aufweisenden Halbleiterspei­ chervorrichtung zu verhindern.

Gelöst wird diese Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung schafft demnach eine Steu­ erschaltung für einen Datenausgabepuffer in einer Halblei­ terspeichervorrichtung, die eine Mehrzahl von Speicherzellen hat, wobei der Datenausgabepuffer zum Übertragen eines Da­ tensignals von den Speicherzellen zu externen Peripherie­ schaltungen dient. Die Datenausgabepuffersteuerschaltung um­ faßt einen Adressenübertragungsdetektor zum Ermitteln der Übertragung eines Adressensignals zur Erzeugung eines Adres­ senübertragungsermittlungssignals in Impulsform, eine Verzö­ gerungssteuerung zum Erzeugen eines Verzögerungssteuersi­ gnals, das einen logischen Wert hat, der durch einen Her­ steller in Abhängigkeit davon eingestellt ist, ob die Halb­ leiterspeichervorrichtung eine reparierte Speicherzelle ent­ hält, und einen Ausgabe-Freigabesignalgenerator zum Erzeugen eines Ausgabe-Freigabesignals zu einem Zeitpunkt, der um ei­ ne Zeitperiode gegenüber der Erzeugung des Adressenübertra­ gungsermittlungssignals von der Adressenübertragungsermitt­ lungseinrichtung verzögert ist, wobei die Zeitperiode auf der Grundlage eines logischen Werts des Verzögerungssteuer­ signals von der Verzögerungssteuerung bestimmt ist, wobei der Ausgabe-Freigabesignalgenerator das Ausgabefreigabesi­ gnal an den Ausgabepuffer ausgibt, um den Datenausgabepuffer zu steuern.

Nachfolgend wird die Erfindung anhand der Zeichnung bei­ spielhaft näher erläutert; es zeigen:

Fig. 1 ein Blockdiagramm einer erfindungsgemäßen Datenausga­ bepuffer-Steuerschaltung,

Fig. 2 ein detailliertes Schaltungsdiagramm eines Ausgabe- Freigabesignalgenerators der Schaltung von Fig. 1,

Fig. 3 ein detailliertes Schaltungsdiagramm eines variablen Verzögerungsschaltkreises des Generators von Fig. 2, und

Fig. 4 ein detailliertes Schaltungsdiagramm einer Verzöge­ rungssteuerung der Schaltung von Fig. 1.

Fig. 1 zeigt ein Blockdiagramm einer erfindungsgemäßen Da­ tenausgabepuffer-Steuerschaltung. Demnach umfaßt die Daten­ ausgabepuffer-Steuerschaltung einen Adressenübergabedetektor 10 zum Eingeben eines Adressensignals AS von einer ersten Eingabeleitung 11 und eine Verzögerungssteuerung 14 zum Er­ zeugen eines Verzögerungssteuersignals V_FS. Der Adressen­ übergabedetektor 10 ist dazu ausgelegt, ein Adressenüberga­ beermittlungssignal /PC zu erzeugen, wenn das Adressensignal AS vom hohen und/oder niedrigen zum niedrigen und/oder hohen logischen Zustand geändert wird, wobei das erzeugte Adres­ senübergabeermittlungssignal /PC einen Impuls gewünschter Höhe oder kurzer Dauer hat. Der Adressenübergabedetektor 10 gibt das Adressenübergabeermittlungssignal /PC durch seine Ausgabeleitung 23 aus.

Die Verzögerungssteuerung 14 umfaßt eine Sicherung F1 (siehe Fig. 4), die wahlweise durch den Hersteller geöffnet oder geschlossen wird, um es dem Verzögerungssteuersignal V_FS zu ermöglichen, einen hohen oder niedrigen logischen Zustand zu haben. In der Praxis hat das Verzögerungssteuersignal V_FS einen hohen logischen Zustand, wenn eine Halbleiterspeicher­ vorrichtung eine reparierte Speicherzelle hat. Im Gegensatz hierzu hat das Verzögerungssteuersignal V_FS einen niedrigen logischen Zustand, wenn die Halbleiterspeichervorrichtung ausschließlich normale Speicherzellen hat.

Die Datenausgabepuffer-Steuerschaltung umfaßt ferner einen Ausgabe-Freigabesignalgenerator 12 zum Eingeben des Adres­ senübergabeermittlungssignals /PC von der Ausgabeleitung 23 des Adressenübergabedetektors 10 und des Verzögerungssteuer­ signals V_FS von einer Ausgabeleitung 25 der Verzögerungs­ steuerung 14. Der Ausgabe-Freigabesignalgenerator 12 ist da­ zu ausgelegt, das Adressenübergabeermittlungssignal /PC von dem Adressenübergabedetektor 10 gemäß einem logischen Zu­ stand des Verzögerungssteuersignals V_FS von der Verzöge­ rungssteuerung 14 variabel zu verzögern. Wenn das Verzöge­ rungssteuersignal V_FS von der Verzögerungssteuerung 14 einen hohen logischen Zustand hat, verzögert der Ausgabe-Freigabe­ signalgenerator 12 in der Praxis das Adressenübergabeermitt­ lungssignal /PC von dem Adressenübergabedetektor 10 für eine vorbestimmte Zeitperiode. Wenn das Verzögerungssteuersignal V_FS von der Verzögerungssteuerung 14 im Gegensatz hierzu ei­ nen niedrigen logischen Zustand hat, verzögert der Ausgabe- Freigabesignalgenerator 12 das Adressenübergabeermittlungs­ signal /PC von dem Adressenübergabedetektor 10 für eine zweite vorbestimmte Zeitperiode, die kürzer ist, als die er­ ste vorbestimmte Zeitperiode. Ferner gibt der Ausgabe-Frei­ gabesignalgenerator 12 erste und zweite Steuersignale Φ1 und Φ2 und ein Spaltenadressenstrobesignal CAS durch zweite bis vierte Eingabeleitungen 13, 15 und 17 jeweils ein. Der Aus­ gabe-Freigabesignalgenerator 12 kombiniert das Spaltenadres­ senstrobesignal CAS, die ersten und zweiten Steuersignale Φ1 und Φ2 und das variabel verzögerte Adressenübergabeermitt­ lungssignal logisch (miteinander), um ein Ausgabe-Freigabe­ signal OE gewünschten Signalspegels (beispielsweise hoher Pegel) auszugeben. Daraufhin gibt der Ausgabe-Freigabesignalgenera­ tor 12 das Ausgabe-Freigabesignal OE durch seine Ausgabelei­ tung 27 an einen Datenausgabepuffer 16 aus. In dem Fall, in dem die Halbleiterspeichervorrichtung eine reparierte -Spei­ cherzelle enthält, wird das Ausgabe-Freigabesignal OE des­ halb durch den Ausgabe-Freigabesignalgenerator 12 zu einem Zeitpunkt erzeugt, der um die erste vorbestimmte Zeitperiode gegenüber der Erzeugung des Adressenübergabeermittlungssi­ gnals /PC derart verzögert ist, daß es mit einem Datensignal DO synchronisiert ist. In dem Fall, in dem die Halbleiter­ speichervorrichtung ausschließlich normale Speicherzellen hat, wird das Ausgabe-Freigabesignal OE hingegen durch den Ausgabe-Freigabesignalgenerator 12 zu einem Zeitpunkt er­ zeugt, der um die zweite vorbestimmte Zeitperiode gegenüber der Erzeugung des Adressenübergabeermittlungssignals /PC verzögert ist. Bei dem ersten Steuersignal Φ1 kann es sich um ein Spaltendekodierungssignal handeln, das durch einen (nicht gezeigten) Spaltendekoder erzeugt wird, während es sich bei dem zweiten Steuersignal Φ2 um ein gelesenes Signal handeln kann.

Der Datenausgabepuffer 16 gibt das Datensignal DO von den (nicht gezeigten) Speicherzellen durch eine fünfte Eingabe­ leitung 19 ein. Wenn das Ausgabe-Freigabesignal OE von dem Ausgabe-Freigabesignalgenerator 12 den gewünschten logischen Zustand (beispielsweise einen hohen logischen Zustand) hat, wird der Datenausgabepuffer 16 dazu angetrieben, das Daten­ signal DO von der fünften Eingabeleitung 19 zu puffern. Dar­ aufhin gibt der Datenausgabepuffer 16 das gepufferte Daten­ signal durch seine Ausgabeleitung 21 extern bzw. nach außen aus. In Erwiderung auf das Ausgabe-Freigabesignal OE, das durch den Ausgabe-Freigabesignalgenerator 12 zu verschiede­ nen Zeitpunkten erzeugt wird, kann der Datenausgabepuffer 16 das Datensignal stabil puffern, wenn die Halbleiterspeicher­ vorrichtung die reparierte Speicherzelle enthält, während er es innerhalb einer kurzen Zeit ausgibt, wenn die Halbleiter­ speichervorrichtung lediglich ausschließlich die normalen Speicherzellen enthält.

In Fig. 2 ist ein detailliertes Schaltungsdiagramm des Aus­ gabe-Freigabesignalgenerators 12 von Fig. 1 gezeigt. Demnach umfaßt der Ausgabe-Freigabesignalgenerator 12 einen varia­ blen Verzögerungsschaltkreis 18 zum Eingeben des Adressen­ übergabeermittlungssignals /PC von der Ausgabeleitung 23 des Adressenübergabedetektors 10 in Fig. 1, des Verzögerungs­ steuersignals V_FS von der Ausgabeleitung 25 der Verzöge­ rungssteuerung 14 in Fig. 1 und des Spaltenadressenstrobesi­ gnals CAS von der vierten Eingabeleitung 17 in Fig. 1. Der variable Verzögerungsschaltkreis 18 ist dazu ausgelegt, das Adressenübergabeermittlungssignal /PC von dem Adressenüber­ gabedetektor 10 entsprechend dem logischen Zustand des Ver­ zögerungssteuersignals V_FS von der Verzögerungssteuerung 14 variabel zu verzögern, um ein variables Verzögerungssignal Φout zu erzeugen. Das Spaltenadressenstrobesignal CAS schal­ tet das Adressenübergabeermittlungssignal /PC zu dem varia­ blen Verzögerungsschaltkreis 18 oder das variable Verzöge­ rungssignal Φout zu einer Ausgabeleitung 29 des variablen Verzögerungsschaltkreises 18 um. Wenn das Verzögerungssteu­ ersignal V_FS von der Verzögerungssteuerung 14 einen hohen logischen Zustand hat, hat das variable Verzögerungssignal Φout dieselbe Wellenform wie diejenige des Adressenüberga­ beermittlungssignals /PC, das mit der ersten vorbestimmten Zeitperiode verzögert und invertiert ist. Wenn das Verzöge­ rungssteuersignal V_FS von der Verzögerungssteuerung 14 hin­ gegen einen niedrigen logischen Zustand hat, hat das varia­ ble Verzögerungssignal Φout dieselbe Wellenform wie dieje­ nige des Adressenübergabeermittlungssignals /PC, das mit der zweiten vorbestimmten Zeit verzögert und invertiert ist.

Der Ausgabe-Freigabesignalgenerator 12 umfaßt ferner ein NAND-Gate M1 zum Eingeben des variablen Verzögerungssignals Φout von der Ausgabeleitung 29 des variablen Verzögerungs­ schaltkreises 18. Das NAND-Gate M1 gibt außerdem die ersten und zweiten Steuersignale Φ1 und Φ2 von den zweiten und dritten Eingabeleitungen 13 und 15 in Fig. 1 jeweils ein. Das NAND-Gate M1 ist dazu ausgelegt, das variable Verzöge­ rungssignal Φout von dem variablen Verzögerungsschaltkreis 18 mit den ersten und zweiten Steuersignalen Φ1 und Φ2 von den zweiten und dritten Eingabeleitungen 13 und 15 NAND zu verknüpfen und das resultierende Signal zu einem ersten In­ verter IV1 auszugeben. Das Ausgabesignal von dem NAND-Gate M1 hat einen niedrigen logischen Zustand, wenn das variable Verzögerungssignal Φout von dem variablen Verzögerungs­ schaltkreis 18 und die ersten und zweiten Steuersignale Φ1 und Φ2 von den zweiten und dritten Eingabeleitungen 13 und 15 jeweils einen hohen logischen Zustand haben. Der erste Inverter IV1 ist dazu ausgelegt, das Ausgangssignal von dem NAND-Gate M1 zu invertieren, um das Ausgabe-Freigabesignal OE zu erzeugen. Das Ausgabe-Freigabesignal OE hat einen Im­ puls hohen logischen Zustands und wird durch die Ausgabelei­ tung 27 dem Datenausgabepuffer 16 in Fig. 1 zugeführt.

In Fig. 3 ist ein detailliertes Schaltungsdiagramm des va­ riablen Verzögerungsschaltkreises 18 in Fig. 2 gezeigt. Dem­ nach umfaßt der variable Verzögerungsschaltkreis 18 einen zweiten Inverter IV2, der zwischen die Ausgabeleitung 23 des Adressenübergabedetektors 10 in Fig. 1 und einen ersten Kno­ ten oder Verknüpfungspunkt NO1 geschaltet ist, einen dritten Inverter IV3, der zwischen den ersten Knoten NO1 und einen zweiten Knoten NO2 geschaltet ist, und einen vierten Inver­ ter IV4, der zwischen den zweiten Knoten NO2 und die Ausga­ beleitung 29 in Fig. 2 geschaltet ist. Die zweiten bis vier­ ten Inverter IV2 bis IV4 bilden eine Inverterkette zum se­ quentiellen Verzögern des Adressenübergabeermittlungssignals /PC von der Ausgabeleitung 23 des Adressenübergabedetektors 10 durch ihre Ausbreitungsverzögerungszeitperioden.

Der variable Verzögerungsschaltkreis 18 umfaßt ferner erste und zweite NMOS-Transistoren tr1 und tr2, die Gates zum ge­ meinsamen Eingeben des Verzögerungssteuersignals von der Ausgabeleitung 25 der Verzögerungssteuerung 14 in Fig. 1 ha­ ben. Wenn das Verzögerungssteuersignal V_FS von der Verzöge­ rungssteuerung 14 einen hohen logischen Zustand hat, nämlich dann, wenn die Halbleiterspeichervorrichtung die reparierte Speicherzelle enthält, wird der erste NMOS-Transistor tr1 eingeschaltet, um einen ersten Kondensator CP1 zwischen den ersten Verknüpfungspunkt NO1 und eine Grund- oder Massespan­ nungsquelle Vss zu schalten. Der erste Kondensator CP1 ist dazu ausgelegt, das invertierte Adressenübergabeermittlungs- Signal von dem zweiten Inverter IV2 zu dem dritten Inverter IV3 für eine gewünschte Zeitperiode zu verzögern.

Wenn das Verzögerungssteuersignal V_FS von der Verzögerungs­ steuerung 14 einen hohen logischen Zustand hat, wird der zweite NMOS-Transistor tr2 in ähnlicher Weise eingeschaltet, um einen zweiten Kondensator CP2 zwischen den zweiten Ver­ knüpfungspunkt NO2 und die Grundspannungsquelle Vss zu schalten. Der zweite Kondensator CP2 ist dazu ausgelegt, das erneut invertierte Adressenübertragungsermittlungssignal von dem dritten Inverter IV3 zu dem vierten Inverter IV4 für die gewünschte Zeitperiode zu verzögern.

In dem Fall, in dem das Verzögerungssteuersignal V_FS von der Verzögerungssteuerung 14 einen niedrigen logischen Zustand hat, hat das variable Verzögerungssignal Φout, das auf der Ausgabeleitung 29 erzeugt wird, die mit dem vierten Inverter IV4 verbunden ist, dieselbe Wellenform wie diejenige des Adressenübertragungsermittlungssignals, das mit der zweiten vorbestimmten Zeitperiode durch die zweiten bis vierten In­ verter IV2 bis IV4 verzögert und invertiert worden ist. In dem Fall, in dem das Verzögerungssteuersignal V_FS von der Verzögerungssteuerung 14 hingegen einen hohen logischen Zu­ stand hat, hat das variable Verzögerungssignal Φout, das auf der Ausgabeleitung 29 erzeugt wird, dieselbe Wellenform wie diejenige des Adressenübertragungsermittlungssignals, das mit der ersten vorbestimmten Zeitperiode durch die zweiten bis vierten Inverter IV2-IV4 und die ersten und zweiten Kon­ densatoren CP1 und CP2 verzögert und invertiert worden ist. Das variable Verzögerungssignal Φout, das auf der Ausgabe­ leitung 29 erzeugt wird, wird daraufhin dem NAND-Gate M1 in Fig. 2 zugeführt.

In Fig. 4 ist ein detailliertes Schaltungsdiagramm der Ver­ zögerungssteuerung 14 in Fig. 1 gezeigt. Demnach ist die Si­ cherung F1 zwischen eine Versorgungsspannungsquelle Vcc und einen dritten Knoten NO3 geschaltet. Die Verzögerungssteue­ rung 14 umfaßt ferner einen fünften Inverter IV5 und einen dritten NMOS-Transistor tr3, der zwischen den dritten Knoten NO3 und die Ausgabeleitung 25 zur Ausbildung einer Rückkopp­ lungsleitung geschaltet ist. Die Sicherung F1 hat einen ho­ hen Widerstand und wird durch den Hersteller wahlweise ge­ öffnet oder geschlossen, je nachdem ob die Halbleiterspei­ chervorrichtung eine reparierte Speicherzelle enthält oder nicht, wie vorstehend ausgeführt. In dem Fall, in dem die Halbleiterspeichervorrichtung die reparierte Speicherzelle hat, wird die Sicherung F1 durch den Hersteller in der Pra­ xis geöffnet. Wenn die Sicherung F1 geöffnet ist, wird an den dritten Knoten NO3 keine Spannung angelegt, wodurch der dritte Knoten NO3 dazu veranlaßt wird, einen niedrigen logi­ schen Zustand einzunehmen. In diesem Fall invertiert der fünfte Inverter IV5 ein Signal niedrigen logischen Zustands am dritten Knoten NO3 und erzeugt das resultierende Verzöge­ rungssteuersignal V_FS hohen logischen Zustande. Ansprechend auf das Steuersignal V_FS hohen logischen Zustands von dem fünften Inverter IV5 wird der dritte NMOS-Transistor tr3 eingeschaltet, um eine Grundspannung von der Grundspannungs­ quelle Vss zu dem dritten Spannungsknoten NO3 zu übertragen. Dadurch bildet der dritte NMOS-Transistor tr3 eine Verriege­ lung mit dem fünften Inverter IV5, damit der niedrige logi­ sche Zustand am dritten Knoten NO3 stabil aufrechterhalten werden kann.

In dem Fall, daß die Halbleiterspeichervorrichtung hingegen ausschließlich normale Speicherzellen enthält, ist die Si­ cherung F1 nicht geöffnet, um als Strombegrenzungswiderstand zu arbeiten. In diesem Fall wird eine Versorgungsspannung von der Versorgungsspannungsquelle Vcc dem dritten Knoten NO3 durch die Sicherung F1 zugeführt, wodurch am dritten Knoten NO3 ein Signal hohen logischen Zustands erzeugt wird. Der fünfte Inverter IV5 invertiert das Signal hohen logi­ schen Zustands am dritten Knoten NO3 und erzeugt das resul­ tierende Verzögerungssteuersignal V_FS niedrigen logischen Zustands. Der dritte NMOS-Transistor tr3 wird ansprechend auf das Steuersignal Vss niedrigen logischen Zustands vom fünften Inverter IV5 eingeschaltet. Das Verzögerungssteuer­ signal V_FS vom fünften Inverter IV5 wird daraufhin dem va­ riablen Verzögerungsschaltkreis 18 in Fig. 2 durch die Aus­ gabeleitung 25 zugeführt.

Wie aus der vorstehenden Beschreibung hervorgeht, kann die Datenausgabepuffersteuerschaltung gemäß der vorliegenden Er­ findung den Datenausgabepuffer in Abhän­ gigkeit davon steuern, ob die Halbleiterspeichervorrichtung eine reparierte Speicherzelle enthält. In dem Fall, in dem die Halbleiterspeichervorrichtung die reparierte Speicher­ zelle enthält, wird die Datenausgabepuffersteuerschaltung derart betrieben, daß der Datenausgabepuffer das Datensignal stabil puffern kann. In dem Fall, in dem die Halbleiterspei­ chervorrichtung ausschließlich die normalen Speicherzellen enthält, wird die Datenausgabepuffersteuerschaltung derart betrieben, daß der Datenausgabepuffer mit hoher Geschwindig­ keit getrieben werden kann. Die erfindungsgemäße Datenausga­ bepuffersteuerschaltung hat deshalb die Wirkung, die Daten­ lesegeschwindigkeit der Halbleiterspeichervorrichtung zu er­ höhen.

Claims (4)

1. Steuerschaltung für einen Datenausgabepuffer in einer Halbleiterspeichervorrichtung, die eine Mehrzahl von Speicherzellen hat, wobei der Datenausgabepuffer zum Übertragen eines Datensignals von den Speicherzellen zu externen Peripherieschaltungen dient, mit

• - einer Adressenübertragungsermittlungseinrichtung (10) zum Ermitteln der Übertragung eines Adres­ sensignals (AS) zur Erzeugung eines Adressenüber­ tragungsermittlungssignals (/PS) in Impulsform, und
• - einer Ausgabe-Freigabesignalerzeugungseinrichtung (12) zum Erzeugen eines Ausgabe-Freigabesignals (OE) zu einem Zeitpunkt, der um eine Zeitperiode gegenüber der Erzeugung des Adressenübertragungs­ ermittlungssignals (/PS) von der Adressenübertra­ gungsermittlungseinrichtung (10) verzögert ist,

gekennzeichnet durch eine Verzögerungssteuereinrichtung (14) zum Erzeugen eines Verzögerungssteuersignals (V_FS), das einen logi­ schen Wert hat, der durch einen Hersteller in Abhängig­ keit davon eingestellt ist, ob die Halbleiterspeicher­ vorrichtung eine reparierte Speicherzelle enthält, wobei die Zeitperiode auf der Grundlage eines logischen Werts des Verzögerungssteuersignals (V_FS) von der Ver­ zögerungssteuereinrichtung (14) bestimmt ist, wobei die Ausgabe-Freigabesignalerzeugungseinrichtung (12) das Ausgabe-Freigabesignal (OE) an den Datenausgabepuffer ausgibt, um diesen Datenausgabepuffer zu steuern.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungssteuereinrichtung (14) umfaßt:

• - eine Sicherung (F1), die durch den Hersteller in Abhängigkeit davon geöffnet oder geschlossen wird, ob die Halbleiterspeichervorrichtung die reparierte Speicherzelle enthält, und
• - eine Verriegelungseinrichtung (tr3) zum Verriegeln eines Ausgangssignals von der Sicherung (F1) zum Ausgeben des verriegelten Signals als das Verzö­ gerungssteuersignal (V_FS) zu der Ausgabe-Freigabe­ signalerzeugungseinrichtung (12).

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ausgabe-Freigabesignalerzeu­ gungseinrichtung (12) umfaßt:

• - eine variable Verzögerungseinrichtung (18) zum variablen Verzögern des Adressenübertragungs­ ermittlungssignals (/PS) von der Adressenübertra­ gungsermittlungseinrichtung (10) mit einer Zeit­ periode auf der Grundlage des logischen Werts des Verzögerungssteuersignals (V_FS) von der Verzöge­ rungssteuereinrichtung (14), und
• - eine Logikeinrichtung (M1) zum logischen Kombinieren eines Ausgangssignals (Φout) von der variablen Verzögerungseinrichtung (18) mit einem Spalten­ adressenstrobesignal (CAS), einem Spaltendeko­ dierungssignal (Φ1) und einem gelesenen Signal (Φ2) und zum Ausgeben des resultierenden Signals als Ausgabe-Freigabesignal (OE) an den Datenausgabe­ puffer.